DE19959565A1 - Halbleiterbauelement und Entwurfsverfahren hierfür - Google Patents

Abstract

Die Erfindung bezieht sich auf ein Halbleiterbauelement und ein Entwurfsverfahren hierfür, bei dem aktive Bereiche einer Mehrzahl von Transistoren angeordnet werden, die mehr als eine erste und zweite, auf einem Substrat angeordnete Elektroden umfassen, und bei dem mehrere Transistor-Gateelektroden zwischen den ersten und zweiten Elektroden so positioniert sind, daß sie eine vorgegebene Breite und Länge und einen im wesentlichen konstanten Abstand auf dem Substrat aufweisen. DOLLAR A Erfindungsgemäß ist eine Mehrzahl von Dummy-Gateelektroden (DG1, DG2) mit vorgegebener Breite und Länge vorgesehen, die zwischen und/oder außerhalb der Transistoren mit im wesentlichen demjenigen der Transistor-Gateelektroden entsprechendem Abstand auf dem Substrat angeordnet sind, um Schwankungen in Prozeßabweichungen bezüglich der Gateelektroden-Abmessungen aufgrund von Foto- und/oder Ätzprozessen zu verringern. DOLLAR A Verwendung z. B. bei der Herstellung von Halbleiterspeicherbauelementen.

Description

Die Erfindung bezieht sich auf ein Entwurfsverfahren für ein Halbleiterbauelement nach dem Oberbegriff des Anspruchs 1 und auf ein derart ausgelegtes Halbleiterbauelement.

Mit der weiteren Entwicklung von Funktionalitäten von Syste­ men, in denen Halbleiterbauelemente Verwendung finden, haben besonders auch Funktionen, die eine hohe Betriebsgeschwindig­ keit und einen hohen Integrationsgrad der Halbleiterbauele­ mente erfordern, große Bedeutung erlangt. Dementsprechend ist das Entwurfsverfahren für Halbleiterbauelemente ebenso wich­ tig wie deren Schaltungsauslegung und Herstellung, um dem Trend nach hoher Betriebsgeschwindigkeit und hohem Integrati­ onsgrad der Halbleiterbauelemente Rechnung zu tragen.

Gewisse Herstellungstechniken für herkömmliche Halbleiterbau­ elemente haben zu Schwankungen im Herstellungsprozeß z. B. be­ züglich Abweichungen in den Abmessungen der Gateelektroden und Transistoren geführt, beispielsweise durch ungleichmäße Lichtreflexion bei einem Fotoprozeß und durch Ungleichmäßig­ keit eines Ätzprozesses. Die Prozeßabweichung hängt von dem Grad an Unterschied in der gemessenen Gate-Länge vor und nach dem Fotoprozeß ab. Eine gewisse Prozeßabweichung ist zu er­ warten und ist normalerweise akzeptabel, wenn sie für ver­ schiedene Gateelektroden gleichmäßig ist. Wenn sie hingegen merklich ungleichmäßig ist, d. h. wenn eine große Schwankung der Prozeßabweichung vorliegt, fluktuiert die Schwellenspan­ nung der Transistoren, was zu Fehlfunktionen des Halbleiter­ bauelementes führt. Mit anderen Worten kann dies dazu führen, daß das Bauelement nicht so arbeitet, wie dies durch den Schaltkreisdesigner beabsichtigt war.

Es wurden große Anstrengungen unternommen, die Schwankungen in den Prozeßabweichungen zu minimieren, die im Verlauf der Herstellung eines Halbleiterbauelementes auftreten können.

Fig. 1 zeigt einen schematischen Querschnitt durch ein Halb­ leiterbauelement, um die Schwierigkeiten eines Fotomaskie­ rungsprozesses zu veranschaulichen, der einen der Herstel­ lungsprozesse für ein Halbleiterbauelement darstellt. Das Bauelement von Fig. 1 beinhaltet eine Siliciumschicht 10, ei­ ne Siliciumdioxidschicht 12, eine Aluminiumschicht 14, eine Fotoresistschicht 16, eine transparente Glasschicht 18 und eine lichtundurchlässige Schicht 20.

Wenn der Fotoprozeß mit dem Fotoresist 16 durchgeführt wird, der die Aluminiumschicht 14 bedeckt, absorbiert die Alumini­ umschicht 14 kein Licht, sondern reflektiert das Licht, wie in Fig. 1 dargestellt. Da die Aluminiumschicht 14 in bestimm­ ten Bereichen unter einem Schrägwinkel vorliegt, reflektiert sie dort das Licht an der geneigten Fläche schräg, so daß ein Fotomuster nicht so präzise wie gewünscht gebildet wird. Wenn nun beim Entwurfsverfahren für das herkömmliche Halbleiter­ bauelement Gateelektroden so angeordnet werden, daß zwischen ihnen kein gleichmäßiger Zwischenraum vorliegt, führt dies dazu, daß der Schrägwinkel zwischen Gateelektroden nicht kon­ stant gehalten wird. Als Ergebnis hiervon wird der Winkel von reflektiertem Licht zwischen Gateelektroden trotz nahezu identischer Fotomaskierungs- und Ätzprozesse unterschiedlich, was zu einer möglicherweise großen Schwankung in den entspre­ chenden Prozeßabweichungen für die Gateelektroden führen kann.

Fig. 2 zeigt wiederum eine schematische, ausschnittweise Querschnittsansicht eines Halbleiterbauelementes, in diesem Fall zwecks Erläuterung der bei einem Ätzprozeß auftretenden Probleme, der ebenfalls einer der typischen Herstellungspro­ zesse für ein Halbleiterbauelement ist. Das Bauelement von Fig. 2 beinhaltet eine Siliciumschicht 10, eine Siliciumdio­ xidschicht 12 und eine Fotoresistschicht 16.

Wie aus Fig. 2 ersichtlich, entsteht durch das Ätzen der Oxidschicht 12 durch offene Bereiche der Fotoresistschicht 16 eine Hinterätzung im Siliciumdioxid 12, wie durch die gestri­ chelten Kurven angedeutet, die mit zunehmender Tiefe Richtung Silicium 10 in ihrem Radius anwachsen. Je größer der Radius der Kurve, um so tiefer ist die Hinterätzung der Fotore­ sistschicht 16. Das Maß an Hinterätzung der Fotoresistschicht 16 kann erst erkannt werden, wenn die Fotoresistschicht 16 entfernt wurde. Die Form der Kante des Oxidschichtmusters, wie sie in Fig. 2 mit der gestrichelten Linie angedeutet ist, ist jedoch ein guter Indikator für das Maß an Hinterätzung. Mit anderen Worten ist der Ätzprozeß nicht gleichmäßig und erzeugt daher unerwünschte Prozeßabweichungen. Diese Ätzpro­ zeßabweichung schwankt zudem merklich zwischen verschiedenen Gateelektroden mit ungleichmäßig großen Zwischenräumen.

Somit tritt beim Entwurfsverfahren für herkömmliche Halblei­ terbauelemente, in denen die Gateelektroden von Transistoren üblicherweise mit ungleichmäßigen Zwischenräumen angeordnet sind, die geschilderte Problematik auf. Die Gateelektroden reflektieren Licht während eines Fotoprozesses unterschied­ lich, und es tritt eine ungleichmäßige Ätzung der Schicht im Ätzprozeß auf, was beides die Prozeßschwankungen erhöht.

Zudem erhöht sich das Maß an Prozeßabweichungen während sol­ cher Foto- und Ätzprozesse dadurch, daß das Entwurfsverfahren für benachbarte Schaltkreise eines herkömmlichen Halbleiter­ bauelementes demjenigen des oben erläuterten allgemeinen Halbleiterbauelementes entspricht.

So ist beispielsweise ein Abtastverstärker eines Halbleiter­ bauelementes ein Schaltkreis zum Verstärken und Ausgeben ei­ ner sehr kleinen Spannungsdifferenz von Eingangssignalen, d. h. er ist sehr empfindlich. Es ist folglich wichtig, Unter­ schiede in den Schwellenspannungen von Transistoren zu korri­ gieren, aus denen der Abtastverstärker besteht. Da jedoch das Entwurfsverfahren für den herkömmlichen Abtastverstärker das­ selbe ist wie das oben für ein allgemeines Halbleiterbauele­ ment erläuterte, erhöhen sich Schwankungen in den Prozeßab­ weichungen während der Foto- und Ätzprozesse.

Wie gesagt, addieren sich die Schwankungen in den Prozeßab­ weichungen beim Ätzprozeß zu denjenigen des Fotoprozesses, was die Gesamtschwankungen des Herstellungsprozesses vergrö­ ßert. Aufgrund dieser bekannten Schwierigkeiten bei solchen Foto- und Ätzprozessen besteht daher der Wunsch, die Schwan­ kungen in diesen Prozeßabweichungen bezüglich der Dimensio­ nierung von Gateelektroden und damit die hiervon verursachten Schwankungen in der Schwellenspannung der betreffenden Tran­ sistoren zu minimieren.

Der Erfindung liegt als technisches Problem die Bereitstel­ lung eines Halbleiterbauelementes und eines zugehörigen Ent­ wurfsverfahrens zugrunde, mit denen sich Schwankungen in Pro­ zeßabweichungen aufgrund von Foto- und Ätzprozessen speziell hinsichtlich der Bemessung und Anordnung von Gateelektroden von Transistoren vergleichsweise klein halten lassen.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Entwurfsverfahrens für ein Halbleiterbauelement mit den Merkmalen des Anspruchs 1 und eines Halbleiterbauelementes mit den Merkmalen des Anspruchs 8 oder 9.

Erfindungsgemäß sind Dummy-Gateelektroden vorgegebener Breite und Länge derart angeordnet, daß alle funktionsrelevanten Ga­ teelektroden von zugehörigen Transistoren mit einem konstan­ ten Abstand angeordnet sind, was Schwankungen in entsprechen­ den Prozeßabweichungen und folglich Unterschiede in der Schwellenspannung der Transistoren minimiert.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unter­ ansprüchen angegeben.

Vorteilhafte Ausführungsformen der Erfindung sowie zu deren besserem Verständnis dienende, herkömmliche Ausführungsbei­ spiele sind in den Zeichnungen dargestellt, in denen zeigen:

Fig. 1 eine schematische Querschnittsansicht durch ein Halb­ leiterbauelement zur Erläuterung einer Fotopro­ zeßproblematik,

Fig. 2 eine schematische Querschnittsansicht durch ein Halb­ leiterbauelement zur Erläuterung einer Ätzpro­ zeßproblematik,

Fig. 3 ein Blockdiagramm eines herkömmlichen Entwurfs eines Halbleiterbauelementes,

Fig. 4 ein Schaltbild eines herkömmlichen Abtastverstärkers,

Fig. 5 bis 10 verschiedene Blockdiagramme aus einem herkömm­ lichen Entwurf für den Abtastverstärker von Fig. 4,

Fig. 11 ein Blockdiagramm eines ersten erfindungsgemäße Entwurfs für den Abtastverstärker von Fig. 4,

Fig. 12 bis 17 Blockdiagramme aus einem zweiten erfindungs­ gemäßen Entwurf für den Abtastverstärker von Fig. 4 und

Fig. 18 ein Schaubild der Prozeßabweichung in Abhängigkeit von der Anzahl vermessener Gateelektroden für das erfindungsgemäße Entwurfsverfahren verglichen mit einem herkömmlichen Entwurfsverfahren.

Fig. 3 zeigt im Blockdiagramm den Entwurf eines Ausführungs­ beispiels eines herkömmlichen Halbleiterbauelementes mit Speicherzellenfeldblöcken 30-1, 30-2, . . ., 30-n, Blockzeilen­ decodern 32-1, 32-2,. . ., 32-n, einem Bitleitungs-Vorlade­ schaltkreis 34, einem Blockselektor 36, einem Spaltenauswahl­ gate 38, einem Leseverstärker/Lichttreiber 40, einem Spalten­ decoder 42, einem Breitzonen-Zeilendecoder 44, einem Spalten­ adressen-Eingabepuffer 46, einem Dateneingabe-/Datenausgabe­ puffer 48, einem Steuersignal-Eingabepuffer 50 und einem Spaltenadressen-Eingabepuffer 52.

Der Entwurf, d. h. das Layout, dieses bekannten Halbleiterbau­ elementes umfaßt das Speicherzellenfeld 30 und benachbarte Schaltkreise zur Steuerung der Eingabe und Ausgabe von Daten für das Speicherzellenfeld 30. Eine Schwierigkeit beim her­ kömmlichen Entwurfsverfahren für benachbarte Schaltkreise dieses Halbleiterbauelementes besteht darin, daß die Gatee­ lektroden von Transistoren benachbarter Schaltkreise mit un­ gleichmäßigem Abstand angeordnet sind, was Schwankungen in Prozeßabweichungen für die Transistor-Gateelektroden im Ver­ lauf von Foto- und Ätzprozessen verstärkt. Ein weiteres Prob­ lem bei diesem herkömmlichen Halbleiterbauelement-Entwurfs­ verfahren besteht darin, daß das Anwachsen von Schwankungen in Prozeßabweichungen dazu führen kann, daß das Halbleiter­ bauelement nicht so ordnungsgemäß arbeitet, wie dies vom Schaltkreisdesigner beabsichtigt ist.

Nachfolgend wird das herkömmliche Entwurfsverfahren für ein Halbleiterbauelement mit einem erfindungsgemäßen Entwurfsver­ fahren beispielhaft anhand eines Abtastverstärkers vergli­ chen, der eine Realisierungsmöglichkeit solcher benachbarter Schaltkreise ist.

Dabei zeigt Fig. 4 ein Schaltbild zur Veranschaulichung der Struktur des herkömmlichen Abtastverstärkers, bestehend aus PMOS-Transistoren P1, P2, P3 und NMOS-Transistoren N1, N2, N3, N4. Weiter sind in Fig. 4 eine Steuersignalleitung CON, ein Eingangssignal D, ein Eingangssignal DB und ein Ausgangs­ signal OUT zu erkennen.

Die Fig. 5 bis 10 veranschaulichen den Entwurf des in Fig. 4 gezeigten Abtastverstärkers gemäß eines herkömmlichen Ent­ wurfsverfahrens.

Speziell veranschaulicht Fig. 5 den Entwurf von Source-, Drain- und Gateelektroden der Transistoren, aus denen der Ab­ tastverstärker aufgebaut ist. Wie aus Fig. 5 zu erkennen, sind die Source-, Drain- und Gateelektroden der PMOS- Transistoren P1, P2, P3 mit P1S, P2S, P3S, P1D, P2D, P3D bzw. P1G, P2G, P3G bezeichnet, während die Source-, Drain- und Ga­ teelektroden der NMOS-Transistoren N1, N2, N3, N4 jeweils mit N1S, N2S, N3S, N4S, N1D, N2D, N3D, N4D und N1G, N2G, N3G, N4G bezeichnet sind. Die Bezugszeichen 60 und 66 bezeichnen Vor­ spannungsleitungen, während die Bezugszeichen 62 und 64 Ver­ sorgungsleitungen markieren. Außerdem sind die Breite der Transistoren mit W1 und W2 sowie die Länge der Transistoren mit L bezeichnet.

Die Gateelektroden der PMOS-Transistoren P1, P2, P3 und die­ jenigen der NMOS-Transistoren N1, N2, N3, N4 spalten sich je­ weils von einem gemeinsamen Anschluß in zwei voneinander beabstandet angeordnete Teile auf. Die Breite W1 der Gatee­ lektroden der NMOS-Transistoren N1, N2 ist kleiner als die Breite W2 der Gateelektroden der PMOS-Transistoren P1, P2, P3 und der NMOS-Transistoren N3, N4. Andererseits ist die Länge L der Gateelektroden der PMOS-Transistoren P1, P2, P3 gleich groß wie diejenige der NMOS-Transistoren N1, N2, N3, N4.

Gemäß dem herkömmlichen Entwurfsverfahren, wie es in Fig. 5 gezeigt ist, sind die Abstände a zwischen den beiden sepa­ rierten Gateteilen für alle Transistoren konstant, während die übrigen Abstände b, c, d zwischen den anderen Gatee­ lektroden der Transistoren nicht konstant sind. Dies führt zu ungleichmäßiger Lichtreflexion in einem Fotoprozeß und zur Ungleichmäßigkeit in Ätzprozessen und dadurch zu einem An­ wachsen der Schwankungen in Prozeßabweichungen, wie eingangs erläutert.

Fig. 6 veranschaulicht Kontakte, die im Entwurf von Fig. 5 gebildet sind, d. h. die Kontakte, die auf den Source- und Drain-Elektroden, einem gemeinsamen Gate-Anschluß, Versor­ gungsleitungen und Vorspannungsleitungen der PMOS- Transistoren P1, P2, P3 und NMOS-Transistoren N1, N2, N3, N4 gebildet sind. Die mit Quadraten markierten Bereiche 70 zei­ gen in Fig. 6 an, wo Kontakte gebildet sind.

Fig. 7 veranschaulicht Metallbeläge ME1, die an den Kontakten von Fig. 6 gebildet sind, d. h. Metallbeläge sind über die Kontakte 70 und in Fig. 7 nicht sichtbare Versorgungsleitun­ gen 60, 66 hinweg gebildet. In Fig. 7 sind die Bereiche, in denen die Metallbeläge gebildet sind, mit horizontal schrägen Linien schraffiert.

Fig. 8 veranschaulicht Kontakte, die an den Metallbelägen von Fig. 7 gebildet sind, wobei die Bereiche, in denen die Kon­ takte gebildet sind, durch die mit dem Bezugszeichen 72 be­ zeichneten Quadrate markiert sind.

Fig. 9 veranschaulicht Metallleitungen, die zusammen mit den Kontakten von Fig. 8 gebildet werden, wobei das Metall in Be­ reichen ME2 gebildet wird, die mit vertikal schrägen Linien schraffiert sind. Damit werden die Gate-, Drain- und Source- Elektroden der Transistoren des Abtastverstärkers von Fig. 4 durch Metallbeläge verbunden. In Fig. 9 bezeichnen die Me­ tallleitungen 74, 76, 78 und 80 eine Leitung zum Anlegen des Steuersignals CON, eine Leitung zum Anlegen des Eingangssig­ nals D, eine Leitung zum Anlegen des anderen Eingangssignals DB bzw. eine Gate-Verbindungsleitung für den PMOS-Transistor P1 und die NMOS-Transistoren N1 und N2.

Fig. 10 veranschaulicht Metallbeläge ME3 zum Anlegen einer Speisespannung und einer Massespannung an die Metallleitungen ME2. Die mit Punkten markierten Streifenbereiche sind dieje­ nigen, in denen die Metallbeläge ME3 gebildet sind, während die gitterförmig markierten Bereiche 82 diejenigen sind, in welchen Durchkontakte gebildet sind. Die Bereiche 82 und die Metallbeläge ME3 sind miteinander verbunden, um die Speise­ spannung und die Massespannung anzulegen.

Die Realisierung von Fig. 5 weist die Schwierigkeit des her­ kömmlichen Entwurfsverfahrens für Halbleiterbauelemente auf. Die Darstellungen in den Fig. 6 bis 10 veranschaulichen sche­ matisch den Entwurf des Abtastverstärkers von Fig. 4. Die In­ konsistenz bzw. Ungleichmäßigkeit von Abständen im Halblei­ ter, insbesondere bezüglich der Gateelektroden benachbarter Transistoren, sind in Fig. 5 veranschaulicht und oben be­ schrieben, siehe die Abstände a, b und d, und ergeben sich ohne weiteres aufgrund der Ungleichmäßigkeit des Spaltenab­ stands der Entwurfselemente gemäß den Fig. 6 bis 10.

Im Gegensatz dazu veranschaulicht Fig. 11 einen erfindungsge­ mäßen Entwurf eines Halbleiterbauelementes. Zusätzlich zu den Elementen von Fig. 5 sind Dummy-Gateelektroden DG1, DG2 vor­ gesehen, die mit demselben Abstand a angeordnet sind, wie die zweigeteilten Gateelektroden von Fig. 5, und zwar im Gate- Zwischenraum der Transistoren, aus denen der Abtastverstärker besteht.

Während in Fig. 11 eine gemeinsame Leitung die Dummy-Gate­ elektroden DG1, DG2 verbindet, kann alternativ auch eine ge­ trennte Anschlußführung vorgesehen sein.

Die so gebildeten Dummy-Gateelektroden haben keinen Einfluß auf den Betrieb der Schaltkreise des Abtastverstärkers, sie haben jedoch einen vorteilhaften, günstigen Einfluß auf die Halbleiterherstellungsprozesse. Wenn alle Gateelektroden vollständig angeordnet sind, wie oben zu Fig. 11 angegeben, kann der restliche Entwurf des Halbleiterbauelementes wieder nach irgendeinem beliebigen herkömmlichen Verfahren erfolgen.

Mit anderen Worten gibt es gemäß dem in Fig. 11 veranschau­ lichten, erfindungsgemäßen Entwurfsverfahren für die Abtast­ verstärker Gateelektroden, die tatsächliche Betriebsvorgänge des Abtastverstärkers ausführen, während die Dummy- Gateelektroden zwischen oder außerhalb dieser tatsächlich funktionsrelevanten Gateelektroden angeordnet sind, ohne den aktuellen Betrieb der Abtastverstärker zu beeinflußen. Das Anbringen der Dummy-Gateelektroden minimiert aber die Schwan­ kungen in den Prozeßabweichungen, die in Foto- und Ätzprozes­ sen bei der Herstellung des Halbleiterbauelements auftreten können.

In den Fig. 12 bis 17 ist ein weiteres erfindungsgemäßes Aus­ führungsbeispiel eines Entwurfsverfahrens für den in Fig. 4 gezeigten Abtastverstärker veranschaulicht.

In Fig. 12 sind Source-, Drain- und Gateelektroden der PMOS- Transistoren P1, P2, P3 mit P1S, P2S, P3S, P1D, P2D, P3D bzw. P1G, P2G, P3G bezeichnet, während die Source-, Drain- und Ga­ teelektroden der NMOS-Transistoren N1, N2, N3, N4 mit N1S, N2S, N3S, N4S, N1D, N2D, N3D, N4D bzw. N1G, N2G, N3G, N4G be­ zeichnet sind. Die Bezugszeichen 60 und 66 bezeichnen Vor­ spannungsleitungen, während die Bezugszeichen 62 und 64 Ver­ sorgungsleitungen markieren. Zudem markieren die Symbole DG1, DG2, DG3, DG4, DG5 und DG6 jeweilige Dummy-Gateelektroden zwischen und außerhalb der Transistoren, wobei die Dummy- Gateelektroden mit demselben Abstand a gebildet sind wie die geteilten, normalen Gateelektroden.

Dabei sind die Gateelektroden der PMOS-Transistoren P1, P2, P3 und diejenigen der NMOS-Transistoren N3 und N4 von einem gemeinsamen Anschluß in vier Teile geteilt, die separat ange­ ordnet sind. Als Resultat hiervon sind die Source- und Drain- Elektroden der Transistoren bei dieser Anordnung in drei bzw. zwei Teile unterteilt. Zum anderen bezeichnet das Symbol L die Länge der Gateelektroden der Transistoren P1, P2, P3, N1, N2, N3, N4 und der Dummy-Gateelektroden DG1, DG2, DG3, DG4, DG5, DG6. Des weiteren bezeichnen die Symbole W2/2, W1/2, W3, W5 und W4 die Breite der Gateelektroden der PMOS-Transistoren P1, P2, P3 und der NMOS-Transistoren N3, N4, diejenige der Gateelektroden der NMOS-Transistoren N1, N2, diejenige der Dummy-Gateelektroden DG5 und DG6, diejenige der Dummy- Gateelektroden DG1, DG4 bzw. diejenige der Dummy- Gateelektroden DG2, DG3. Die Breiten W3 und W4 der entspre­ chenden Dummy-Gateelektroden können, wie gezeigt, in Abhän­ gigkeit vom Ort und der Gate-Breite der PMOS-Transistoren P1, P2, P3 und der NMOS-Transistoren N1, N2, N3, N4 variieren.

Wie aus Fig. 12 ersichtlich, ist der Abstand a zwischen den geteilten Gateelektroden, aus denen ein einzelner Transistor besteht, derselbe wie derjenige zwischen den verschiedenen Transistoren. Der Entwurf von Fig. 5 unterscheidet sich vom Entwurf von Fig. 12 in der zusätzlichen Anordnung der Dummy- Gateelektroden DG1 bis DG6. Wenngleich im gezeigten Beispiel die geteilten Gateelektroden jeweils in vier Teile unterteilt wurden, versteht es sich, daß alternativ eine Aufteilung in mehr als vier Teile vorgesehen sein kann. Erfindungsgemäß sind die Gateelektroden, wie in Fig. 12 erkennbar, mit einem konstanten Abstand a angeordnet, was Schwankungen in Proze­ ßabweichungen verringert.

Fig. 13 veranschaulicht Kontakte, die im Layout von Fig. 12 gebildet sind, d. h. Kontakte, die auf den Source-Elektroden, Drain-Elektroden, gemeinsamen Gate-Anschlüssen und Vorspan­ nungsleitungen der PMOS-Transistoren P1, P2, P3 und NMOS- Transistoren N1, N2, N3, N4 gebildet sind. In Fig. 13 markie­ ren Quadrate diejenigen Bereiche 90, in denen die Kontakte gebildet sind.

Fig. 14 veranschaulicht Metallbeläge ME1, die an den Kontak­ ten von Fig. 13 gebildet sind, d. h. die Metallbeläge sind über die Kontakte 90 und über Versorgungsleitungen 60, 66 hin­ weg gebildet. Die horizontal geneigten Schraffurlinien mar­ kieren diejenigen Bereiche ME1, in welchen diese Metallbeläge gebildet sind.

Fig. 15 veranschaulicht Kontakte, die an den Metallbelägen ME1 von Fig. 14 gebildet sind, wobei entsprechende Quadrate diejenigen Bereiche 92 markieren, in welchen diese Kontakte gebildet sind.

Fig. 16 veranschaulicht Metallleitungen, die zu den Kontakten von Fig. 15 gebildet sind, wobei vertikal geneigte Schraffur­ linien diejenigen Bereiche ME2 markieren, in denen das zuge­ hörige Metall gebildet ist. Damit sind die Transistoren des Abtastverstärkers von Fig. 4 metallisch verbunden. Die Me­ tallleitungen 94, 96, 98, 100 bezeichnen eine Leitung zum Zu­ führen des Steuersignals CON, eine Dateneingabeleitung D, ei­ ne weitere Dateneingabeleitung DB und eine Leitung für das erzeugte Ausgangssignal OUT.

Fig. 17 zeigt des weiteren eine Leitung 102 zum Anlegen der Speisespannung und eine Leitung 104 zum Anlegen der Masse­ spannung.

Fig. 12 zeigt, wie gesagt, ein weiteres erfindungsgemäßes Entwurfsverfahren für die Abtastverstärker. Ein tatsächliches Beispiel für den Abtastverstärker mit erfindungsgemäßem Ent­ wurf ist in den Fig. 13 bis 17 detailliert dargestellt, der Entwurf kann erfindungsgemäß jedoch auch in einer anderen Re­ alisierung als derjenigen der Fig. 13 bis 17 erfolgen.

Ein Charakteristikum der Erfindung besteht darin, daß Dummy- Gateelektroden zwischen und/oder außerhalb der Gateelektro­ den, die für den tatsächlichen Betrieb von Transistoren ge­ bildet sind, vorgesehen sind und keinen Einfluß auf den tat­ sächlichen Betrieb der Transistoren haben. Alle geteilten Ga­ teelektroden sind erfindungsgemäß mit einem konstanter Ab­ stand angeordnet, was die Schwankungen in Prozeßabweichungen minimiert, die bei Foto- und Ätzprozessen auftreten können. Im oben beschriebenen Beispiel sind die Dummy-Gateelektroden zwischen und außerhalb der normalen Gateelektroden der Tran­ sistoren angeordnet. Alternativ können die Dummy-Gateelek­ troden auch nur zwischen den normalen Transistor- Gateelektroden angeordnet sein.

Fig. 18 veranschaulicht in einem Schaubild Schwankungen der Prozeßabweichungen für den Fall eines erfindungsgemäßen Ent­ wurfsverfahrens für das Halbleiterbauelement einerseits und eines herkömmlichen Entwurfsverfahrens andererseits. Die ho­ rizontale Achse gibt die Anzahl vermessener Gateelektroden an, während die vertikale Achse die Prozeßabweichungen zeigt, d. h. den entsprechenden Längenwert der vermessenen Gate­ elektroden in Mikrometer.

Nach Herstellung der Transistor-Gateelektroden für das Halb­ leiterbauelement gemäß eines herkömmlichen Entwurfsverfahrens einerseits und des erfindungsgemäßen Entwurfsverfahrens ande­ rerseits wurden die Prozeßabweichungen von siebzehn herge­ stellten Gateelektroden gemessen. Als Ergebnis wurde gefun­ den, daß die mit dem erfindungsgemäßen Entwurfsverfahren an­ geordneten Transistor-Gateelektroden geringere Schwankungen in den Prozeßabweichungen zeigen als diejenigen, die nach dem herkömmlichen Entwurfsverfahren hergestellt wurden, wie in Fig. 18 veranschaulicht. Die nachstehende Tabelle zeigt den maximalen Wert, den minimalen Wert und den Durchschnittswert der gemessen Prozeßabweichungen und deren Varianz.

Wie sich aus der Tabelle ergibt, verringern sich die Schwan­ kungen in den Prozeßabweichungen um nicht weniger als 0,005 µm, wenn statt des herkömmlichen Entwurfsverfahrens das erfindungsgemäße Entwurfsverfahren verwendet wird.

Tabelle

Während im beschriebenen Ausführungsbeispiel der Erfindung das Entwurfsverfahren für den Abtastverstärker des Halblei­ terbauelementes erläutert wurde, kann das erfindungsgemäße Entwurfsverfahren auch für andere Halbleiterbauelemente oder benachbarte Schaltkreise von Halbleiterspeicherbauelementen angewandt werden, um die Schwankungen in den Prozeßabweichun­ gen zu minimieren.

Erfindungsgemäß sind die Transistoren, denen die Datensignale des Abtastverstärkers zugeführt werden, und die Transistoren, denen Freigabesignale des Abtastverstärkers zugeführt werden, d. h. die PMOS-Transistoren P1, P2, P3 und die NMOS- Transistoren N1, N2, N3, N4 des in Fig. 4 gezeigten Schalt­ kreises, mit gleichbleibendem Abstand ihrer Gateelektroden so angeordnet, daß die Schwankungen in den Prozeßabweichungen und folglich die Unterschiede in der Schwellenspannung ver­ ringert werden. Alle Gateelektroden der Transistoren, aus de­ nen der jeweilige Schaltkreis des Halbleiterbauelementes oder andere benachbarte Schaltkreise eines Halbleiterspeicherbau­ elementes bestehen, sind durch zusätzliches Einfügen von Dum­ my-Gateelektroden mit einem konstanten Abstand angeordnet. Das Anordnen der Dummy-Gateelektroden sorgt dafür, daß ein konstanter Abstand für all diese Gateelektroden zwischen und außerhalb oder alternativ nur zwischen den Transistor-Gate­ elektroden aufrechterhalten wird, die schon zwecks aktiver Mitwirkung am tatsächlichen Bauelementbetrieb gebildet wur­ den, was die Schwankungen in Prozeßabweichungen minimiert, die während Foto- und Ätzprozessen auftreten können. Mit der erfindungsgemäßen, zusätzlichen Anordnung der Dummy-Gateelek­ troden wird daher der Vorteil erzielt, daß die normalen, funktionsrelevanten Gateelektroden der Transistoren benach­ barter Schaltkreise einen konstanten Abstand aufweisen, so daß die Schwankungen in Prozeßabweichungen minimiert werden können. Ein weiterer Vorteil dieser minimierten Schwankungen in den Prozeßabweichungen besteht darin, daß Unterschiede in der Schwellenspannung der Transistoren verringert werden, was die Zuverlässigkeit beispielsweise von Halbleiterspeicherbau­ elementen verbessert.

Claims (9)

1. Entwurfsverfahren für ein Halbleiterbauelement, bei dem

• - aktive Bereiche einer Mehrzahl von Transistoren angeordnet werden, wobei die aktiven Bereiche mehr als eine erste und zweite Elektrode beinhalten, die auf einem Substrat ange­ ordnet sind, und
• - eine Mehrzahl von Transistor-Gateelektroden zwischen den mehreren ersten und zweiten Elektroden dieser aktiven Be­ reiche angeordnet sind, indem zwei oder mehr Gateelektroden mit vorgegebener Breite und Länge mit einem im wesentlichen konstanten Abstand auf dem Substrat positioniert werden, dadurch gekennzeichnet, daß
• - eine Mehrzahl von Dummy-Gateelektroden mit vorgegebener Breite und Länge zwischen mehreren Transistoren mit im we­ sentlichen demselben Abstand wie demjenigen der Transistor- Gateelektroden auf dem Substrat angeordnet werden.

2. Entwurfsverfahren nach Anspruch 1, weiter dadurch ge­ kennzeichnet, daß es für die Transistoren eines Abtastver­ stärkers vorgesehen ist, der die Differenz zwischen ersten und zweiten Eingabedaten verstärkt und ausgibt, die von Da­ teneingabetransistoren und mehreren Steuersignaleingabetran­ sistoren angelegt werden, die mit Steuersignalen beaufschlagt werden, wobei die Dummy-Gateelektroden zwischen den Datenein­ gabe- und Steuersignaleingabetransistoren mit im wesentlichen demselben Abstand wie demjenigen geteilter Gateelektroden der Daten- und Steuersignaleingabetransistoren auf dem Substrat angeordnet werden.

3. Entwurfsverfahren nach Anspruch 2, weiter dadurch ge­ kennzeichnet, daß die Dummy-Gateelektroden eine vorgegebene Breite aufweisen, die gleich groß ist wie die größte Breite der geteilten Gateelektroden der Transistoren.

4. Entwurfsverfahren nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, daß die Dummy-Gateelektroden auch außerhalb der Mehrzahl von Transistoren mit im wesentli­ chen demselben Abstand angeordnet sind wie die Gateelektroden der Transistoren auf dem Substrat.

5. Entwurfsverfahren nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, daß die Länge der Dummy-Gate­ elektroden gleich groß ist wie diejenige der Transistor- Gateelektroden.

6. Entwurfsverfahren nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, daß zwei oder mehr der Gate­ elektroden der mehreren Transistoren gemeinsame Anschlüsse aufweisen, über die sie gemeinsam auf dem Substrat des Halb­ leiterbauelementes verbunden sind.

7. Entwurfsverfahren nach einem der Ansprüche 1 bis 6, weiter dadurch gekennzeichnet, daß eine Mehrzahl von Dummy- Gateelektroden gemeinsam auf dem Substrat verbunden sind.

8. Halbleiterbauelement mit

• - einem Substrat,
• - aktiven Bereichen einer Mehrzahl von Transistoren, wobei die aktiven Bereiche mehr als eine erste und zweite Elek­ trode auf dem Substrat umfassen, und
• - einer Mehrzahl von auf dem Substrat angeordneten Transis­ tor-Gateelektroden zwischen den ersten und zweiten Elektro­ den der aktiven Bereiche, wobei zwei oder mehr Gateelektro­ den eine vorgegebene Breite und Länge und einen im wesent­ lichen konstanten Abstand auf dem Substrat aufweisen,

gekennzeichnet durch

• - eine Mehrzahl von Dummy-Gateelektroden mit vorgegebener Breite und Länge zwischen und/oder außerhalb einer Mehrzahl von Transistoren in einem im wesentlichen demjenigen der Transistor-Gateelektroden entsprechenden Abstand auf dem Substrat.

9. Halbleiterbauelement mit

• - einem Substrat,
• - aktiven Bereichen von Transistoren, wobei die aktiven Be­ reiche wengistens eine erste und zweite Elektrode auf dem Substrat umfassen, und
• - wenigstens einer auf den aktiven Bereichen zwischen der ersten und zweiten Elektrode angeordneten Gateelektroden­ schicht mit einer vorgegebenen Breite und Länge,

gekennzeichnet durch

• - eine Mehrzahl von Dummy-Gateelektroden, die zwischen und/­ oder außerhalb der aktiven Bereiche angeordnet sind und ei­ ne vorgegebene Breite und Länge bei einem im wesentlichen konstanten Abstand von der Gateelektrodenschicht aufweisen.
• - Halbleiterbauelement nach Anspruch 8 oder 9, weiter dadurch gekennzeichnet, daß die Länge der Dummy-Gate­ elektroden im wesentlichen gleich groß ist wie diejenige der Transistor-Gateelektroden.
• - Halbleiterbauelement nach Anspruch 8 oder 10, weiter dadurch gekennzeichnet, daß mehrere Gateelektroden der mehre­ ren Transistoren jeweils gemeinsame Anschlüsse aufweisen, von denen jeder eine Anbindung auf dem Substrat besitzt.
• - Halbleiterbauelement nach einem der Ansprüche 8 bis 11, weiter dadurch gekennzeichnet, daß mehrere Dummy-Gate­ elektroden gemeinsam auf dem Substrat verbunden sind.