DE202010017665U1 - Datenverteilung bei einer Datenspeichervorrichtung mit Flash-Speicherchips - Google Patents

Datenverteilung bei einer Datenspeichervorrichtung mit Flash-Speicherchips Download PDF

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    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling

Abstract

Vorrichtung bestehend aus:
einer Datenspeichervorrichtung (100, 302, 501) mit einer Vielzahl von Speicherchips (118a, 118b, 218, 318) und einer Vielzahl von physischen Kanälen (112) zur Daten-Kommunikation zwischen einem Host (106, 350, 551) und der Vielzahl von Speicherchips (118a, 118b, 218, 318), wobei jeder Kanal (112) operativ mit einer Gruppe von Speicherchips (118a, 118b, 218, 318) verbunden ist;
einem Host (106, 350, 551), operativ verbunden mit der Datenspeichervorrichtung (100, 302, 501) über eine Schnittstelle, der Host mit:
einer Initialisierungsengine (566) die zum Bestimmen einer ersten Kanalabschnittsgröße konfiguriert ist, mit der Daten in Gruppen von Speicherchips (118a, 118b, 218, 318) geschrieben werden, die mit den physikalischen Kanälen (112) verbunden sind;
einer Segmentierungsengine (568), die zum Unterteilen logisch-sequentieller Daten in Segmente der ersten Kanalabschnittsgröße konfiguriert ist; und
einer Striping-Engine (570), die zum Verteilen der Daten auf die physischen Kanäle (112) der Datenspeichervorrichtung (100, 302, 501) in Einheiten von...

Description

  • Technisches Gebiet
  • Die Beschreibung betrifft eine Datenspeichervorrichtung.
  • Hintergrund
  • Datenspeichervorrichtungen können zum Speichern von Daten verwendet werden. Eine Datenspeichervorrichtung kann mit Computern verwendet werden um die Datenspeicheranforderungen des Computers zu erfüllen. In manchen Fällen ist es wünschenswert, große Datenmengen auf einer Datenspeichervorrichtung zu speichern. Im weiteren kann es wünschenswert sein, Befehle zum Lesen von Daten und zum Schreiben von Daten auf die Datenspeichervorrichtung schnell auszuführen.
  • Zusammenfassung
  • In einem allgemeinen Aspekt wird ein Verfahren für das Striping von Daten von einem Host in eine Datenspeichervorrichtung, die eine Vielzahl von Speicherchips und eine Vielzahl physikalischer Kanäle für die Kommunikation von Daten zwischen dem Host und der Vielzahl von Speicherchips enthält, wobei jeder Kanal mit einer anderen Vielzahl der Speicherchips funktional verbunden ist, offenbart. Das Verfahren enthält das Bestimmen einer Anzahl physikalischer Kanäle in der Vielzahl von Kanälen, das Bestimmen einer Datenblockgröße des ersten Kanals, mit der Daten in Speicherchips geschrieben werden sollen, die mit getrennten Kanälen verbunden sind, das Segmentieren logisch sequentieller Daten in Segmente mit der Datenblockgröße eines ersten Kanals über den Host und das Striping von Daten in andere Kanäle der Datenspeichervorrichtung in Einheiten mit der Datenblockgröße des ersten Kanals.
  • In Übereinstimmung mit einem allgemeinen Aspekt wird ein weiteres Verfahren für das Striping von Daten von einem Host in eine Datenspeichervorrichtung, die eine Vielzahl von Speicherchips und eine Vielzahl physikalischer Kanäle für die Kommunikation von Daten zwischen dem Host und der Vielzahl von Speicherchips enthält, wobei jeder Kanal mit einer anderen Vielzahl der Speicherchips funktional verbunden ist, offenbart. Das Verfahren enthält das Bestimmen einer Anzahl physikalischer Kanäle in der Vielzahl von Kanälen und für jeden der bestimmten physikalischen Kanäle das Bestimmen einer Anzahl von Speicherchips, die mit dem Kanal funktional verbunden sind. Es wird eine Datenblockgröße des ersten Kanals, mit der Daten in Speicherchips geschrieben werden sollen, die mit getrennten Kanälen verbunden sind, bestimmt, und es wird eine Chip-Datenblockgröße, mit der Daten in andere Speicherchips geschrieben werden sollen, bestimmt. Logisch sequentielle Daten werden über den Host in Segmente mit der Datenblockgröße des ersten Kanals segmentiert und die Segmente mit der Datenblockgröße des ersten Kanals werden über den Host in Segmente mit der Chip-Datenblockgröße segmentiert. Die Daten werden in Einheiten mit der Datenblockgröße des ersten Kanals in verschiedene Kanäle der Datenspeichervorrichtung gestriped und die Daten in einem Segment mit der Datenblockgröße des ersten Kanals werden in Einheiten mit der Chip-Datenblockgröße in andere Speicherchips, die mit einem Kanal verbunden sind, gestriped.
  • Implementierungen können ein oder mehrere der folgenden Merkmale enthalten. Zum Beispiel können die logisch sequentiellen Daten aus einer Datendatei bestehen. Die Daten können in einen ersten Kanal geschrieben werden, während Daten von einem zweiten Kanal gelesen werden. Das Bestimmen der Anzahl physikalischer Kanäle in der Vielzahl von Kanälen kann das Senden von Informationen, die die Anzahl von Kanälen in der Datenspeichervorrichtung angeben, von der Datenspeichervorrichtung an den Host enthalten oder kann das Lesen von in dem Host gespeicherten Daten, die die Anzahl von Kanälen in der Datenspeichervorrichtung angeben, enthalten. Außerdem kann eine Datenblockgröße eines zweiten Kanals, mit der Daten in Speicherchips geschrieben werden sollen, die mit getrennten Kanälen verbunden sind, bestimmt werden und können logisch sequentielle Daten über den Host in Segmente mit der Datenblockgröße des zweiten Kanals segmentiert werden. Die Daten können in Einheiten mit der Datenblockgröße des zweiten Kanals in verschiedene Kanäle der Datenspeichervorrichtung gestriped werden und Daten in einem Segment der Datenblockgröße des zweiten Kanals können in Einheiten mit der Chip-Datenblockgröße in andere Speicherchips, die mit einem Kanal verbunden sind, gestriped werden. Die Datenblockgröße des ersten Kanals kann auf der Grundlage einer von einem Benutzer über den Host eingegebenen Eingabe bestimmt werden.
  • In einem weiteren allgemeinen Aspekt kann eine Vorrichtung einen Host und eine Datenspeichervorrichtung, die eine Vielzahl von Speicherchips und eine Vielzahl physikalischer Kanäle für die Kommunikation von Daten zwischen dem Host und der Vielzahl von Speicherchips enthält, wobei jeder Kanal mit einer anderen Vielzahl der Speicherchips funktional verbunden ist, enthalten. Der Host kann über eine Schnittstelle mit der Datenspeichervorrichtung gekoppelt sein und kann eine Initialisierungsengine, die zum Bestimmen der Datenblockgröße eines ersten Kanals, mit der Daten in Speicherchips geschrieben werden sollen, die mit getrennten Kanälen verbunden sind, eine Segmentierungsengine, die zum Segmentieren logisch sequentieller Daten in Segmente mit der Datenblockgröße des ersten Kanals konfiguriert ist, und eine Striping-Engine, die für das Striping von Daten in verschiedene Kanäle der Datenspeichervorrichtung in Einheiten mit der Datenblockgröße des ersten Kanals konfiguriert ist, enthalten.
  • Die Implementierungen können ein oder mehrere der folgenden Merkmale enthalten. Zum Beispiel kann die Datenspeichervorrichtung ein Speichermedium enthalten, das zum Speichern der Anzahl von Kanälen konfiguriert ist, wobei die Datenspeichervorrichtung zum Senden von Informationen, die die Anzahl von Kanälen in der Datenspeichervorrichtung angeben, von der Datenspeichervorrichtung an den Host bei Empfang eines Befehls von dem Host konfiguriert ist. Der Host kann ferner eine Adresszuweisungsengine enthalten, die zum Zuweisen einer Speicheradresse zu Daten, die in die Datenspeichervorrichtung geschrieben werden sollen, konfiguriert ist, wobei die zugewiesene Speicheradresse spezifiziert, dass die Daten in einen spezifischen der Kanäle geschrieben werden sollen. Die Striping-Engine kann zum Schreiben von Daten in einen ersten Kanal während des Lesens von Daten von einem zweiten Kanal konfiguriert sein. Die Initialisierungsengine kann ferner zum Bestimmen der Datenblockgröße eines zweiten Kanals, die von der Datenblockgröße des ersten Kanals verschieden ist, mit der Daten in Speicherchips geschrieben werden sollen, die mit getrennten Kanälen verbunden sind, konfiguriert sein, wobei die Segmentierungsengine ferner zum Segmentieren logisch sequentieller Daten in Segmente mit der Datenblockgröße des zweiten Kanals konfiguriert ist und wobei die Striping-Engine ferner für das Striping von Daten in verschiedene Kanäle der Datenspeichervorrichtung in Einheiten mit der Datenblockgröße des zweiten Kanals konfiguriert ist. Die Initialisierungsengine kann ferner zum Bestimmen einer Chip-Datenblockgröße, mit der Daten in verschiedene Speicherchips geschrieben werden sollen, konfiguriert sein, wobei die Segmentierungsengine ferner zum Segmentieren der Segmente mit der Datenblockgröße des ersten Kanals in Segmente mit der Chip-Datenblockgröße konfiguriert ist und wobei die Striping-Engine ferner für das Striping von Daten in verschiedene Chips, die mit einem Kanal verbunden sind, in Einheiten mit der Datenblockgröße des ersten Kanals konfiguriert ist.
  • In einem weiteren allgemeinen Aspekt enthält eine Vorrichtung eine Datenspeichervorrichtung, die eine Vielzahl von Speicherchips und eine Vielzahl physikalischer Kanäle für die Kommunikation von Daten zwischen einem Host und der Vielzahl von Speicherchips enthält, wobei jeder Kanal mit einer anderen Vielzahl der Speicherchips funktional verbunden ist. Außerdem enthält die Vorrichtung einen Host, der über eine Schnittstelle mit der Datenspeichervorrichtung funktional verbunden ist. Der Host enthält eine Initialisierungsengine, die zum Bestimmen der Datenblockgröße eines ersten Kanals, mit der Daten in Speicherchips geschrieben werden sollen, die mit getrennten Kanälen verbunden sind, konfiguriert ist, eine Segmentierungsengine, die zum Segmentieren logisch sequentieller Daten in Segmente mit der Datenblockgröße des ersten Kanals konfiguriert ist, und eine Striping-Engine, die für das Striping von Daten in verschiedene Kanäle der Datenspeichervorrichtung in Einheiten mit der Datenblockgröße des ersten Kanals konfiguriert ist.
  • Implementierungen können ein oder mehrere der folgenden Merkmale enthalten. Zum Beispiel kann die Datenspeichervorrichtung ein Speichermedium enthalten, das zum Speichern der Anzahl von Kanälen konfiguriert ist, und kann die Datenspeichervorrichtung zum Senden von Informationen, die die Anzahl von Kanälen in der Datenspeichervorrichtung angeben, von der Datenspeichervorrichtung an den Host bei Empfang eines Befehls von dem Host konfiguriert sein. Der Host kann ferner eine Adresszuweisungsengine enthalten, die zum Zuweisen einer Speicheradresse zu Daten, die in die Datenspeichervorrichtung geschrieben werden sollen, konfiguriert ist, wobei die zugewiesene Speicheradresse spezifiziert, dass die Daten in einen spezifischen der Kanäle geschrieben werden sollen. Die logisch sequentiellen Daten können aus einer Datendatei bestehen. Die Striping-Engine kann zum Schreiben von Daten in einen ersten Kanal während des Lesens von Daten von einem zweiten Kanal konfiguriert sein. Die Initialisierungsengine kann ferner zum Bestimmen der Datenblockgröße eines zweiten Kanals, die von der Datenblockgröße des ersten Kanals verschieden ist, mit der Daten in Speicherchips geschrieben werden sollen, die mit getrennten Kanälen verbunden sind, konfiguriert sein, wobei die Segmentierungsengine ferner zum Segmentieren logisch sequentieller Daten in Segmente mit der Datenblockgröße des zweiten Kanals konfiguriert ist, und die Striping-Engine kann ferner für das Striping von Daten in verschiedene Kanäle der Datenspeichervorrichtung in Einheiten mit der Datenblockgröße des zweiten Kanals konfiguriert sein. Die Initialisierungsengine kann ferner zum Bestimmen einer Chip-Datenblockgröße, mit der Daten in verschiedene Speicherchips geschrieben werden sollen, konfiguriert sein, und die Segmentierungsengine kann ferner zum Segmentieren der Segmente mit der Datenblockgröße des Kanals in Segmente mit der Chip-Datenblockgröße konfiguriert sein und die Striping-Engine kann ferner für das Striping von Daten in verschiedene Chips, die mit einem Kanal verbunden sind, in Einheiten mit der Datenblockgröße des ersten Kanals konfiguriert sein.
  • Die Einzelheiten einer oder mehrerer Implementierungen sind aus den beigefügten Zeichnungen und der folgenden Beschreibung ersichtlich. Andere Merkmale ergeben sich aus der Beschreibung und den Zeichnungen, sowie aus den Ansprüchen.
  • Kurzbeschreibung der Zeichnungen
  • 1 ist ein beispielhaftes Blockdiagramm einer Datenspeichervorrichtung.
  • 2 ist ein beispielhaftes Blockdiagramm eines FPGA-Controllers der in der Datenspeichervorrichtung nach 1 verwendet werden kann.
  • 3a ist ein beispielhafter Blockschaltplan eines beispielhaften Computers, zur Verwendung mit einer Datenspeichervorrichtung nach 1.
  • 3b ist ein beispielhafter Blockschaltplan eines beispielhaften Computers, zur Verwendung mit einer Datenspeichervorrichtung nach 1
  • 4 ist ein beispielhafter Ablaufplan eines beispielhaften Prozesses zum Partitionieren der Datenspeichervorrichtung nach 1
  • 5 ist ein beispielhaftes Blockdiagram einer beispielhaften Implementierung der Datenspeichervorrichtung nach 1.
  • 6 ist ein beispielhaftes Flussdiagramm, das beispielhafte Operationen der Datenspeichervorrichtung von 1 zeigt.
  • Detailbeschreibung
  • Das vorliegende Dokument beschreibt eine Vorrichtung, ein oder mehrere Systeme und Techniken zur Datenspeicherung. Eine derartige Datenspeichervorrichtung kann eine Controllerkarte mit einem Controller enthalten, der mit einer oder mehreren verschiedenen Speicherkarten verwendet werden kann, wobei jede der Speicherkarten mehrere Flash-Speicherchips aufweist. Die Datenspeichervorrichtung kann über eine Schnittstelle auf der Controllerkarte mit einem Host kommunizieren. Auf diese Weise kann der Controller auf der Controllerkarte konfiguriert werden, über die Schnittstelle Befehle von dem Host zu empfangen und jene Befehle unter Verwendung der Flash-Speicherchips auf den Speicherkarten auszuführen.
  • 1 ist ein Blockdiagramm einer Datenspeichervorrichtung 100. Die Datenspeichervorrichtung 100 kann eine Controllerkarte 102 und eine oder mehrere Speicherkarten 104a und 104b enthalten. Die Datenspeichervorrichtung 100 kann über eine Schnittstelle 108 mit einem Host 106 kommunizieren. Die Schnittstelle 108 kann sich zwischen dem Host 106 und der Controllerkarte 102 befinden. Die Controllerkarte 102 kann einen Controller 110, ein DRAM 111, mehrere Kanäle 112, ein Leistungsmodul 114 und ein Speichermodul 116 enthalten. Die Speicherkarten 104a und 104b können auf jeder der Speicherkarten mehrere Flash-Speicherchips 118a und 118b enthalten. Die Speicherkarten 104a und 104b können auch eine Speichervorrichtung 120a und 120b enthalten.
  • Allgemein kann die Datenspeichervorrichtung 100 konfiguriert sein, Daten auf den Flash-Speicherchips 118a und 118b zu speichern. Der Host 106 kann Daten auf die Flash-Speicherchips 118a und 118b schreiben und daraus lesen sowie das Durchführen von anderen Operationen bezüglich der Flash-Speicherchips 118a und 118b bewirken. Das Lesen und Schreiben von Daten zwischen dem Host 106 und den Flash-Speicherchips 118a und 118b sowie die anderen Operationen können durch den Controller 110 auf der Controllerkarte 102 verarbeitet und gesteuert werden. Der Controller 110 kann Befehle vom Host 106 empfangen und das Ausführen jener Befehle unter Verwendung der Flash-Speicherchips 118a und 118b auf den Speicherkarten 104a und 104b bewirken. Die Kommunikation zwischen dem Host 106 und dem Controller 110 kann durch die Schnittstelle 108 erfolgen. Der Controller 110 kann unter Verwendung der Kanäle 112 mit den Flash-Speicherchips 118a und 118b kommunizieren.
  • Die Controllerkarte 102 kann das DRAM 111 enthalten. Das DRAM 111 kann operativ an den Controller 110 gekoppelt sein und zum Speichern von Informationen verwendet werden. Beispielsweise kann das DRAM 111 zum Speichern einer Logikadresse zum physischen Adressieren von Karten und Informationen über schlechte Blöcke verwendet werden. Das DRAM 111 kann auch so konfiguriert sein, dass es als ein Puffer zwischen dem Host 106 und den Flash-Speicherchips 118a und 118b fungiert.
  • Bei einer beispielhaften Implementierung sind die Controllerkarte 102 und jede der Speicherkarten 104a und 104b physisch getrennte gedruckte Leiterplatten (PCB – Printed Circuit Boards). Die Speicherkarte 104a kann eine PCB sein, die operativ mit der PCB der Controllerkarte 102 verbunden ist. Beispielsweise kann die Speicherkarte 104a physisch und/oder elektrisch mit der Controllerkarte 102 verbunden sein. Analog kann die Speicherkarte 104b eine von der Speicherkarte 104a getrennte PCB sein und kann operativ mit der PCB der Controllerkarte 102 verbunden sein. Beispielsweise kann die Speicherkarte 104b physisch und/oder elektrisch mit der Controllerkarte 102 verbunden sein.
  • Die Speicherkarten 104a und 104b können jeweils separat von der Controllerkarte 102 getrennt und entfernt werden. Beispielsweise kann die Speicherkarte 104a von der Controllerkarte 102 getrennt und durch eine andere, nicht gezeigte Speicherkarte ersetzt werden, wobei die andere Speicherkarte operativ mit der Controllerkarte 102 verbunden ist. Bei diesem Beispiel können entweder eine oder beide der Speicherkarten 104a und 104b gegen andere Speicherkarten ausgetauscht werden, so dass die anderen Speicherkarten mit der gleichen Controllerkarte 102 und dem gleichen Controller 110 arbeiten können.
  • Bei einer beispielhaften Implementierung können die Controllerkarte 102 und jede der Speicherkarten 104a und 104b physisch in einem Laufwerksformfaktor verbunden sein. Der Laufwerksformfaktor kann unterschiedliche Größen enthalten, wie etwa beispielsweise einen 3,5‘‘-Laufwerksformfaktor und einen 2,5‘‘-Laufwerksformfaktor.
  • Bei einer beispielhaften Implementierung können die Controllerkarte 102 und jede der Speicherkarten 104a und 104b unter Verwendung eines hochdichten Ball-Grid-Array-(BGA-)Verbindungsstücks elektrisch verbunden sein. Andere Varianten von BGA-Verbindungsstücken können verwendet werden, wie beispielsweise ein FBGA-Verbindungsstück (Fine Ball Grid Array), ein UBGA-Verbindungsstück (Ultra Fine Ball Grid Array) oder ein MBGA-Verbindungsstück (Micro Ball Grid Array). Es können auch andere Arten von elektrischen Verbindungsmitteln verwendet werden.
  • Die Schnittstelle 108 kann eine Hochgeschwindigkeitsschnittstelle zwischen dem Controller 110 und dem Host 106 enthalten. Die Hochgeschwindigkeitsschnittstelle kann schnelle Transfers von Daten zwischen dem Host 106 und den Flash-Speicherchips 118a und 118b ermöglichen. Bei einer beispielhaften Implementierung kann die Hochgeschwindigkeitsschnittstelle eine PCIe-Schnittstelle (Peripheral Component Interconnect Express) enthalten. Die PCIe-Schnittstelle kann beispielsweise eine PCIe x4-Schnittstelle oder eine PCIe x8-Schnittstelle sein. Die PCIe-Schnittstelle 108 kann eine PCIe-Verbindungsstückkabelbaugruppe zu dem Host 106 enthalten. Bei diesem Beispiel kann 110 einen Schnittstellencontroller enthalten, der dazu ausgebildet ist, den Host 106 und die Schnittstelle 108 aneinander anzubinden. Der Schnittstellencontroller kann einen PCIe-Endpoint-Controller enthalten. Es können auch andere Hochgeschwindigkeitsschnittstellen, Verbindungsstücke und Verbindungsstückbaugruppen verwendet werden.
  • Bei einer beispielhaften Implementierung kann die Kommunikation zwischen der Controllerkarte 102 und den Flash-Speicherchips 118a und 118b auf den Speicherkarten 104a und 104b zu mehreren Kanälen 112 angeordnet und konfiguriert sein. Jeder der Kanäle 112 kann mit einem oder mehreren Flash-Speicherchips 118a und 118b kommunizieren. Der Controller 110 kann derart konfiguriert sein, dass von dem Host 106 empfangene Befehle von dem Controller 110 unter Verwendung jeder der Kanäle 112 gleichzeitig oder mindestens im Wesentlichen gleichzeitig ausgeführt werden können. Auf diese Weise können mehrere Befehle auf verschiedenen Kanälen 112 gleichzeitig ausgeführt werden, was den Durchsatz der Datenspeichervorrichtung 100 verbessern kann.
  • Bei dem Beispiel von 1 sind zwanzig (20) Kanäle 112 dargestellt. Die ganz durchgehenden Linien zeigen die zehn (10) Kanäle zwischen dem Controller 110 und den Flash-Speicherchips 118a auf der Speicherkarte 104a. Die gemischt durchgehenden und gestrichelten Linien zeigen die zehn (10) Kanäle zwischen dem Controller 110 und den Flash-Speicherchips 118b auf der Speicherkarte 104b. Wie in 1 gezeigt, kann jeder der Kanäle 112 mehrere Flash-Speicherchips unterstützen. Beispielsweise kann jeder der Kanäle 112 bis zu 32 Flash-Speicherchips unterstützen. Bei einer beispielhaften Implementierung ist jeder der 20 Kanäle konfiguriert, 6 Flash-Speicherchips zu unterstützen und mit ihnen zu kommunizieren. Bei diesem Beispiel würde jede der Speicherkarten 104a und 104b jeweils 60 Flash-Speicherchips enthalten. Je nach der Art und Anzahl der Flash-Speicherchips 118a und 118b kann die Datenspeichervorrichtung 100 konfiguriert sein, bis zu mehreren Terrabyte an Daten zu speichern und aufzunehmen.
  • Der Controller 110 kann einen Microcontroller, einen FPGA-Controller, andere Arten von Controllern oder Kombinationen von diesen Controllern enthalten. Bei einer beispielhaften Implementierung ist der Controller 110 ein Microcontroller. Der Microcontroller kann in Hardware, Software oder einer Kombination aus Hardware und Software implementiert sein. Beispielsweise kann in dem Microcontroller ein Computerprogrammprodukt aus dem Speicher (z.B. Speichermodul 116) geladen sein, das Anweisungen enthält, die bei Ausführung bewirken können, dass sich der Microcontroller auf bestimmte Weise verhält. Der Microcontroller kann konfiguriert sein, über die Schnittstelle 108 Befehle von dem Host 106 zu empfangen und die Befehle auszuführen. Beispielsweise können die Befehle Befehle zum Lesen, Schreiben, Kopieren und Löschen von Blöcken von Daten unter Verwendung der Flash-Speicherchips 118a und 118b sowie andere Befehle enthalten.
  • Bei einer weiteren beispielhaften Implementierung ist der Controller 110 ein FPGA-Controller. Der FPGA-Controller kann in Hardware, Software oder einer Kombination aus Hardware und Software implementiert sein. In den FPGA-Controller kann beispielsweise Firmware aus dem Speicher (z.B. Speichermodul 116) geladen sein, die Anweisungen enthält, die bei Ausführung bewirken, dass sich der FPGA-Controller auf bestimmte Weise verhält. Der FPGA-Controller kann konfiguriert sein, Befehle von dem Host 106 unter Verwendung der Schnittstelle 108 zu empfangen und die Befehle auszuführen. Beispielsweise können die Befehle Befehle zum Lesen, Schreiben, Kopieren und Löschen von Blöcken von Daten unter Verwendung der Flash-Speicherchips 118a und 118b sowie andere Befehle enthalten.
  • Das Speichermodul 116 kann konfiguriert sein, Daten zu speichern, die auf den Controller 110 geladen werden können. Beispielsweise kann das Speichermodul 116 konfiguriert sein, ein oder mehrere Bilder für den FPGA-Controller zu speichern, wobei die Bilder Firmware zur Verwendung durch den FPGA-Controller beinhalten. Das Speichermodul 116 kann mit dem Host 106 koppeln, um mit dem Host 106 zu kommunizieren. Das Speichermodul 116 kann direkt mit dem Host 106 koppeln und/oder kann indirekt mit dem Host 106 durch den Controller 110 koppeln. Beispielsweise kann der Host 106 ein oder mehrere Bilder von Firmware an das Speichermodul 116 zur Speicherung kommunizieren. Bei einer beispielhaften Implementierung enthält das Speichermodul 116 einen elektrisch löschbaren programmierbaren Festwertspeicher (EEPROM – Electrically Erasable Programmable Read-Only Memory). Das Speichermodul 116 kann auch andere Arten von Speichermodulen enthalten.
  • Die Speicherkarten 104a und 104b können konfiguriert sein, mit unterschiedlichen Arten von Flash-Speicherchips 118a und 118b zu arbeiten. Bei einer beispielhaften Implementierung können die Flash-Speicherchips 118a und die Flash-Speicherchips 118b die gleiche Art von Flash-Speicherchips sein, was beinhaltet, dass sie die gleiche Spannung von dem Leistungsmodul 114 erfordern und dass sie von dem gleichen Flash-Speicherchips-Verkäufer sind. Die Ausdrücke Verkäufer und Hersteller werden durch dieses Dokument hinweg vertauschbar verwendet.
  • Bei einer weiteren beispielhaften Implementierung kann es sich bei den Flash-Speicherchips 118a auf der Speicherkarte 104a um eine andere Art von Flash-Speicherchip als die Flash-Speicherchips 118b auf der Speicherkarte 104b handeln. Beispielsweise kann die Speicherkarte 104a SLC-NAND-Flash-Speicherchips und die Speicherkarte 104b MLC-NAND-Flash-Speicherchips enthalten. Bei einem weiteren Beispiel kann die Speicherkarte 104b Flash-Speicherchips von einem Flash-Speicherchips-Hersteller und die Speicherkarte 104b Flash-Speicherchips von einem anderen Flash-Speicherchips-Hersteller enthalten. Die Flexibilität, alle die gleiche Art von Flash-Speicherchips zu haben oder verschiedene Arten von Flash-Speicherchips zu haben, ermöglicht es, die Datenspeichervorrichtung 100 auf verschiedene, von dem Host 106 verwendete Anwendungen zuzuschneiden.
  • Bei einer weiteren beispielhaften Implementierung können die Speicherkarten 104a und 104b verschiedene Arten von Flash-Speicherchips auf der gleichen Speicherkarte enthalten. Beispielsweise kann die Speicherkarte 104a sowohl SLC-NAND-Chips als auch MLC-NAND-Chips auf der gleichen PCB enthalten. Analog kann die Speicherkarte 104b sowohl SLC-NAND-Chips als auch MLC-NAND-Chips enthalten. Auf diese Weise kann die Datenspeichervorrichtung 100 vorteilhafterweise so zugeschnitten werden, dass sie die Spezifikationen des Host 106 erfüllt.
  • Bei einer weiteren beispielhaften Implementierung kann die Speicherplatine 104a und 104b andere Arten von Speichervorrichtungen enthalten, einschließlich Nicht-Flash-Speicherchips. Beispielsweise können die Speicherkarten 104a und 104b Direktzugriffsspeicher (RAM Random Access Memory) wie beispielsweise DRAM (Dynamic RAM) und SRAM (Static RAM) sowie andere Arten von RAM und andere Arten von Speichervorrichtungen enthalten. Bei einer beispielhaften Implementierung können beide Speicherkarten 104a und 104b einen RAM enthalten. Bei einer weiteren beispielhaften Implementierung kann eine der Speicherkarten einen RAM enthalten und die andere Speicherkarte Flash-Speicherchips. Außerdem kann eine der Speicherkarten sowohl RAM als auch Flash-Speicherchips enthalten.
  • Die Speichermodule 120a und 120b auf den Speicherkarten 104a und 104b können verwendet werden, um Informationen bezüglich der Flash-Speicherchips 118a bzw. 118b zu speichern. Bei einer beispielhaften Implementierung können die Speichermodule 120a und 120b Einrichtungscharakteristika der Flash-Speicherchips speichern. Die Einrichtungscharakteristika können beinhalten, ob die Chips SLC-Chips oder MLC-Chips sind, ob die Chips NAND- oder NOR-Chips sind, eine Anzahl von Chip-Select sind, eine Anzahl von Blöcken, eine Anzahl von Seiten pro Block, eine Anzahl von Bytes pro Seite und eine Geschwindigkeit der Chips.
  • Bei einer beispielhaften Implementierung können die Speichermodule 120a und 120b serielle EEPROMs enthalten. Die EEPROMs können die Einrichtungscharakteristika speichern. Die Einrichtungscharakteristika können für jede gegebene Art von Flash-Speicherchip einmal zusammengestellt werden, und das entsprechende EEPROM-Bild kann mit den Einrichtungscharakteristika generiert werden. Wenn die Speicherkarten 104a und 104b operativ mit der Controllerkarte 102 verbunden sind, dann können die Einrichtungscharakteristika derart aus den EEPROMs ausgelesen werden, dass der Controller 110 die Arten von Flash-Speicherchips 118a und 118b, die der Controller 110 steuert, automatisch erkennen kann. Außerdem können die Einrichtungscharakteristika verwendet werden, um den Controller 110 auf die entsprechenden Parameter für die spezifische Art oder Arten von Flash-Speicherchips 118a und 118b zu konfigurieren.
  • Wie oben erörtert, kann der Controller 110 einen FPGA-Controller beinhalten. Unter Bezugnahme auf 2 wird ein beispielhaftes Blockdiagramm eines FPGA-Controller 210 gezeigt. Der FPGA-Controller kann konfiguriert sein, bezüglich des Controller 110 von 1 auf die oben beschriebene Weise zu arbeiten. Der FPGA-Controller 210 kann mehrere Kanalcontroller 250 enthalten, um die physischen Kanäle 112 mit den Flash-Speicherchips 218 zu verbinden. Die Flash-Speicherchips 218 sind als mehrere Flash-Speicherchips gezeigt, die mit jedem der Kanalcontroller 250 verbunden sind. Die Flash-Speicherchips 218 sind repräsentativ für die Flash-Speicherchips 118a und 118b von 1, die sich auf den separaten Speicherkarten 104a und 104b von 1 befinden. Die separaten Speicherkarten sind in dem Beispiel von 2 nicht gezeigt. Der FPGA-Controller 210 kann ein PCIe-Schnittstellenmodul 208, einen bidirektionalen Direct-Memory-Access-(DMA)Controller 252, einen DRAM-(Dynamic Random Access Memory)Controller 254, einen Befehlsprozessor/eine Befehlsschlange 256 und ein Informations- und Konfigurationsschnittstellenmodul 258 enthalten.
  • Informationen können über eine Schnittstelle mit einem Host (z.B. Host 106 von 1) kommuniziert werden. Bei diesem Beispiel, 2, enthält der FPGA-Controller 210 eine PCIe-Schnittstelle zum Kommunizieren mit dem Host und ein PCIe-Schnittstellenmodul 208. Das PCIe-Schnittstellenmodul 208 kann ausgelegt und konfiguriert sein, Befehle von dem Host zu empfangen und Befehle an den Host zu senden. Das PCIe-Schnittstellenmodul 208 kann eine Datenflusssteuerung zwischen dem Host und der Datenspeichervorrichtung bereitstellen. Das PCIe-Schnittstellenmodul 208 kann Hochgeschwindigkeitstransfers von Daten zwischen dem Host und dem Controller 210 und schließlich den Flash-Speicherchips 218 ermöglichen. Bei einer beispielhaften Implementierung können die PCIe-Schnittstelle und das PCIe-Schnittstellenmodul 208 einen 64-Bit-Bus enthalten. Der bidirektionale Direct-Memory-Access-(DMA)Controller 252 kann ausgelegt und konfiguriert sein, den Betrieb des Busses zwischen dem PCIe-Schnittstellenmodul 208 und dem Befehlsprozessor/der Befehlsschlange 256 zu steuern.
  • Der bidirektionale DMA-Controller 252 kann konfiguriert sein, mit der PCIe-Schnittstelle 208 und jedem der Kanalcontroller 250 zu koppeln. Der bidirektionale DMA-Controller 252 ermöglicht einen bidirektionalen direkten Speicherzugriff zwischen dem Host 106 und den Flash-Speicherchips 218.
  • Der DRAM-Controller 254 kann ausgelegt und konfiguriert sein, die Übersetzung von Logik in physische Adressen zu steuern. Beispielsweise kann bei einer Implementierung, bei der der Host den Speicherplatz unter Verwendung von Logikadressen adressiert, der DRAM-Controller 254 den Befehlsprozessor/die Befehlsschlange 256 bei der Übersetzung der Logikadressen, die von dem Host verwendet werden, zu den tatsächlichen physischen Adressen in den Flash-Speicherchips 218, die die Daten betreffen, die zu den Flash-Speicherchips 218 geschrieben oder daraus gelesen werden, unterstützen. Eine von dem Host empfangene Logikadresse kann in eine physische Adresse für einen Ort in einem der Flash-Speicherchips 218 übersetzt werden. Analog kann eine physische Adresse für einen Ort in einem der Flash-Speicherchips 218 in eine Logikadresse übersetzt und an den Host kommuniziert werden.
  • Der Befehlsprozessor/die Befehlsschlange 256 kann ausgelegt und konfiguriert sein, die Befehle von dem Host durch das PCIe-Schnittstellenmodul 208 zu empfangen und die Ausführung der Befehle durch die Kanalcontroller 250 zu steuern. Der Befehlsprozessor/die Befehlsschlange 256 kann eine Schlange für eine Anzahl von auszuführenden Befehlen pflegen und die Befehle unter Verwendung einer geordneten Liste ordnen, um sicherzustellen, dass die ältesten Befehle zuerst verarbeitet werden können. Der Befehlsprozessor 100 kann die Reihenfolge der für den gleichen Flash-Speicherchip bestimmten Befehle pflegen und die für andere Flash-Speicherchips bestimmten Befehle umordnen. Auf diese Weise können mehrere Befehle gleichzeitig ausgeführt werden, und jeder der Kanäle 112 kann gleichzeitig oder mindestens im Wesentlichen gleichzeitig verwendet werden.
  • Der Befehlsprozessor/die Befehlsschlange 256 kann konfiguriert sein, Befehle für verschiedene Kanäle 112 außerhalb einer Reihenfolge zu verarbeiten und eine Befehlsordnung pro Kanal zu bewahren. Beispielsweise können Befehle, die von dem Host empfangen werden und die für verschiedene Kanäle bestimmt sind, von dem Befehlsprozessor/der Befehlsschlange 256 außerhalb der Reihenfolge verarbeitet werden. Auf diese Weise können die Kanäle beschäftigt gehalten werden. Befehle, die von dem Host zur Verarbeitung auf dem gleichen Kanal empfangen werden, können in der Reihenfolge verarbeitet werden, in der die Befehle durch den Befehlsprozessor/die Befehlsschlange 256 von dem Host empfangen wurden. Bei einer beispielhaften Implementierung kann der Befehlsprozessor/die Befehlsschlange 256 konfiguriert sein, eine Liste von von dem Host empfangenen Befehlen in einer sortierten Liste mit dem ältesten zuerst zu pflegen, um eine rechtzeitige Ausführung der Befehle sicherzustellen.
  • Die Kanalcontroller 250 können ausgelegt und konfiguriert sein, Befehle von dem Befehlsprozessor/der Befehlsschlange 256 zu verarbeiten. Jeder der Kanalcontroller 250 kann konfiguriert sein, Befehle für mehrere Flash-Speicherchips 218 zu verarbeiten. Bei einer beispielhaften Implementierung kann jeder der Kanalcontroller 250 konfiguriert sein, Befehle für bis zu und einschließlich 32 Flash-Speicherchips 218 zu verarbeiten.
  • Die Kanalcontroller 250 können konfiguriert sein, die Befehle von dem Befehlsprozessor/der Befehlsschlange 256 in der Reihenfolge, wie durch den Befehlsprozessor/die Befehlsschlange 256 bezeichnet, zu verarbeiten. Zu Beispielen für die Befehle, die verarbeitet werden können, zählen unter anderem das Lesen einer Flash-Seite, das Programmieren einer Flash-Seite, das Kopieren einer Flash-Seite, das Löschen eines Flash-Blocks, das Lesen von Metadaten eines Flash-Blocks, das Abbilden der schlechten Blöcke eines Flash-Speicherchips und das Zurücksetzen eines Flash-Speicherchips.
  • Das Informations- und Konfigurationsschnittstellenmodul 258 kann ausgelegt und konfiguriert sein, mit einem Speichermodul (z.B. Speichermodul 116 von 1) zu koppeln, um Konfigurationsinformationen für den FPGA-Controller 210 zu empfangen. Beispielsweise kann das Informations- und Konfigurationsschnittstellenmodul 258 ein oder mehrere Bilder von dem Speichermodul empfangen, um Firmware an den FPGA-Controller 210 zu liefern. Modifikationen an den Bildern und an der Firmware können durch den Host an den Controller 210 durch das Informations- und Konfigurationsschnittstellenmodul 258 geliefert werden. Durch das Informations- und Konfigurationsschnittstellenmodul 258 empfangene Modifikationen können auf eine beliebige der Komponenten des Controller 210 angewendet werden, einschließlich beispielsweise das PCIe-Schnittstellenmodul 208, den bidirektionalen Direct-Memory-Access-(DMA)Controller 252, den DRAM-Controller 254, den Befehlsprozessor/die Befehlsschlange 256 und die Kanalcontroller 250. Das Informations- und Konfigurationsschnittstellenmodul 258 kann ein oder mehrere Register enthalten, die wie erforderlich durch Anweisungen von dem Host modifiziert werden können.
  • Der FPGA-Controller 210 kann ausgelegt und konfiguriert sein, mit dem Host zu kooperieren und Befehle in Verbindung mit dem Host zu verarbeiten. Der FPGA-Controller 210 kann eine Fehlerkorrektur, eine Verwaltung von schlechten Blöcken, eine Abbildung logisch auf physisch, „Garbage Collection“, den Abnutzungsausgleich, die Partitionierung und die Formatierung auf niedrige Ebene bezüglich der Flash-Speicherchips 218 durchführen oder die Durchführung zumindest unterstützen.
  • 3A ist ein schematisches Blockdiagramm einer Vorrichtung 300, die eine Datenspeichervorrichtung 302 mit mehreren Flash-Speicherchips 318a, 318b, 318c, 318d, 318e, 318f, 318g, 318h, 318i, 318j, 318k, 318l enthält, die in eine erste Partition 321 und eine zweite Partition 322 organisiert sind. Die erste und zweite Partition 321 und 322 definieren verschiedene physische Bereiche des Speicherplatzes in der Datenspeichervorrichtung 302, so dass Verzeichnisse und Dateien von verschiedenen Kategorien in den verschiedenen Partitionen gespeichert werden können, oder so dass eine Partition für andere Zwecke als die andere Partition verwendet werden kann. Die erste Partition kann eine erste Teilmenge der Flash-Speicherchips 318a–f enthalten, während die zweite Partition eine zweite Teilmenge der Flash-Speicherchips 318e–l enthalten kann, wobei es keine Flash-Speicherchips gibt, die Teil beider Partitionen sind. Das heißt, die Grenze zwischen den Partitionen 321 und 322 wird zwischen individuellen Flash-Speicherchips gezogen, um sicherzustellen, dass ein individueller Flash-Speicherchip nicht zu mehr als einer Partition gehört.
  • Das Organisieren der Datenspeichervorrichtung in zwei oder mehr Partitionen kann einer Reihe von Zwecken dienen. Beispielsweise können auf einer Partition gespeicherte Betriebssystemdateien von auf einer anderen Partition gespeicherten Benutzerdateien getrennt gehalten werden. Cache- und Log-Dateien, die ihre Größe dynamisch und schnell ändern können, wodurch ein Dateisystem potentiell voll wird, können auf einer Partition gespeichert und von auf einer anderen Partition gespeicherten anderen Dateien getrennt gehalten werden. Partitionen können für Mehrfach-Boot-Setups verwendet werden, wodurch Benutzer mehr als ein Betriebssystem auf einem einzelnen Computer haben können. Beispielsweise könnte ein Benutzer Linux, Mac OS X und Microsoft Windows oder Betriebssysteme auf verschiedene Partitionen der gleichen Datenspeichervorrichtung installieren und beim Einschalten die Wahl haben, in ein beliebiges (von der Hardware unterstütztes) Betriebssystem zu booten. Partitionen können verwendet werden, um Dateien zu schützen oder zu isolieren, damit es leichter wird, eine verfälschte Dateisystem- oder Betriebssysteminstallation wiederherzustellen. Falls beispielsweise eine Partition verfälscht ist, aber keine der anderen Dateisysteme beeinflusst ist, kann es immer noch möglich sein, die Daten auf der Speichervorrichtung zu retten. Das Verwenden einer separaten Partition für schreibgeschützte Daten reduziert auch die Wahrscheinlichkeiten, dass das Dateisystem auf dieser Partition verfälscht wird. Partitionen können auch die Computergesamtleistung auf Systemen anheben, bei denen kleinere Dateisysteme effizienter sind. Beispielsweise weisen große Plattenlaufwerke mit nur einem NTFS-Dateisystem in der Regel eine sehr große Master File Table (MFT) mit sequentiellem Zugriff auf, und allgemein benötigt das Lesen dieser MFT mehr Zeit als die kleineren MFTs von kleineren Partitionen.
  • Bei einem weiteren Ausführungsbeispiel kann die Datenspeichervorrichtung 302 verwendet werden, um große Datenmengen (z.B. viele Gigabytes oder Terrabytes an Daten) zu speichern, die schnell aus der Datenspeichervorrichtung gelesen und dem Host geliefert werden müssen. Beispielsweise kann die Datenspeichervorrichtung verwendet werden, um große Volumina an öffentlich zugänglichen Informationen zwischenzuspeichern (z.B. einen großen Corpus von Webseiten aus dem World Wide Web, eine große Bibliothek von elektronischen Versionen von Büchern oder digitale Informationen, die ein großes Volumen von Telekommunikationen darstellen usw.), die von dem Host als Reaktion auf eine Anfrage geholt werden können. Somit kann es wichtig sein, dass auf die relevanten Daten als Reaktion auf einen von dem Host ausgegebenen Lesebefehl schnell zugegriffen und sie zurückgeschickt werden. Die in der Datenspeichervorrichtung gespeicherten Informationen müssen jedoch möglicherweise auch ständig aktualisiert werden, um die Informationen aktuell zu halten, wenn sich die relevanten Informationen ändern. Falls beispielsweise die Informationen auf der Speichervorrichtung einen Corpus von Webseiten betreffen, kann es nötig sein, die auf der Speichervorrichtung gespeicherten Informationen zu aktualisieren, wenn sich die Webseiten ändern und wenn neue Webseiten angelegt werden.
  • Bei einem derartigen System kann eine partitionierte Flash-Speicher-Datenspeichervorrichtung 302 eine hervorragende Leistung bieten. Bei einer Flash-Speicher-Speichervorrichtung können Schreiboperationen in einen Flash-Speicherchip viel länger benötigen (z.B. 10–100mal länger) als Leseoperationen aus einem Flash-Speicherchip.
  • Deshalb bietet das Organisieren der Chips 318a–l der Datenspeichervorrichtung in zwei oder mehr Partitionen, wobei die Partitionen an Grenzen zwischen verschiedenen Chips definiert sind, einen Weg, um schnelle Leseoperationen sicherzustellen, während gleichzeitig auch die auf der Datenspeichervorrichtung gespeicherten Informationen in Echtzeit aktualisiert werden können. Beispielsweise können beide Partitionen 321 und 322 verwendet werden, um einen Corpus an Daten (z.B. einen Corpus an Webseiten) zu speichern, der als Reaktion auf Anfragen bedient werden soll, und die individuellen Partitionen können zwischen dem Bedienen der Aufforderungen und dem Aktualisieren mit neuen Informationen abwechseln. Beispielsweise kann in einer ersten Zeitperiode die erste Partition 321 verwendet werden, um die Informationen an den Host zu liefern (z.B. Informationen, die als Reaktion auf eine Benutzeranfrage angefordert werden können), während die Daten auf der zweiten Partition 322 aktualisiert werden (z.B. als Reaktion auf Änderungen an oder Zusätzen zu den Webseiten des Corpus). Dann kann in einer zweiten Zeitperiode die jüngst aktualisierte zweite Partition 322 verwendet werden, um die Informationen an den Host zu liefern, während die Daten auf der ersten Partition 321 aktualisiert werden. Dieser Prozess kann wiederholt werden, so dass Daten immer von einer Partition geliefert werden, die als eine Festwerteinrichtung dient und deshalb sehr schnelle Reaktionen auf Lesebefehle von dem Host liefert, ohne durch Schreibbefehle verlangsamt zu werden, während die andere Partition mit neuen Informationen aktualisiert wird. Die Partitionen derart zu definieren, dass der individuelle Flash-Speicherchip in nur einer Partition enthalten ist, stellt sicher, dass in keinen Flash-Speicherchip im Wesentlichen zur gleichen Zeit Daten geschrieben und daraus gelesen werden, was eine Verzögerung bei dem Reagieren auf eine Leseanforderung von dem Host 350 verursachen würde.
  • Wie oben erörtert, können die Speicherchips 318a–l an einen Controller angeschlossen sein, der einen FPGA-Controller 310 enthalten kann. Der FPGA-Controller kann konfiguriert werden, dass er auf die oben bezüglich des Controllers 110 von 1 oder des FPGA 210 von 2 beschriebene Weise arbeitet. Der FPGA-Controller 310 kann mehrere Kanalcontroller 312a, 312b, 312c, 312d, 312e, 312f enthalten, um die mehreren Kanäle 112 mit den Flash-Speicherchips 218a–l zu verbinden. Natürlich kann, wie oben beschrieben, die Speichervorrichtung mehr als 12 Flash-Speicherchips enthalten, mehr als sechs Kanalcontroller, und viel mehr als zwei Flash-Speicherchips können operativ über einen physischen Kanal an einen Kanalcontroller angeschlossen sein. Somit ist die in 3A und 3B gezeigte Implementierung aus Darstellungsgründen lediglich schematisch.
  • Bei einer Implementierung können die Kanalcontroller 312a, 312b, 312c, 312d, 312e, 312f Kanäle steuern, die operativ mit Flash-Speicherchips verbunden sind, die Teil jeder Partition 321 und 322 sind. Beispielsweise kann der Kanalcontroller 312a operativ mit dem Speicherchip 318a verbunden sein, der Teil der ersten Partition 321 ist, und auch mit dem Speicherchip 318g, der Teil der zweiten Partition 322 ist. Bei einer derartigen Konfiguration ist mindestens ein Speicherchip in der ersten Partition 321 mit jedem Kommunikationskanal zwischen der Datenspeichervorrichtung 302 und dem Host verbunden und ist mindestens ein Speicherchip in der zweiten Partition 322 mit jedem Kommunikationskanal zwischen der Datenspeichervorrichtung 302 und dem Host 350 verbunden. Eine derartige Konfiguration führt zu einem maximalen Parallelismus der Kommunikation zwischen einer Partition 321 oder 322 und dem Host, was zu schnellen Lesezugriffs- und schnellen Schreibzeiten von und auf die Datenspeichervorrichtung 302 führen kann.
  • Bei einer weiteren Implementierung können etwa die Hälfte der Kanalcontroller operativ mit Flash-Speicherchips in einer ersten Partition verbunden sein und können etwa die Hälfte der Kanalcontroller operativ mit Flash-Speicherchips in der zweiten Partition verbunden sein.
  • Bei einer weiteren, in 3B gezeigten Implementierung können die Flash-Speicherchips 318a, 318b, 318c, 318d, 318e, 318f, 318g, 318h, 318i, 318j, 318k, 318l in eine erste Partition 331, eine zweite Partition 332, eine dritte Partition 333 und eine vierte Partition 334 organisiert sein, wobei die verschiedenen Partitionen verschiedene physische Bereiche des Speicherplatzes in der Datenspeichervorrichtung 302 definieren, so dass Verzeichnisse und Dateien von verschiedenen Kategorien in den verschiedenen Partitionen gespeichert werden können, oder so dass eine Partition zu anderen Zwecken als die andere Partition verwendet werden kann. Die erste Partition 331 kann eine erste Teilmenge der Flash-Speicherchips 318a–c enthalten. Die zweite Partition 332 kann eine zweite Teilmenge der Flash-Speicherchips 318d–f enthalten. Die dritte Partition 333 kann eine dritte Teilmenge der Flash-Speicherchips 318g–i enthalten. Die vierte Partition 334 kann eine vierte Teilmenge der Flash-Speicherchips 318j–l enthalten. Unter den verschiedenen Partitionen 331, 332, 333 und 334 gibt es keine individuellen Flash-Speicherchips, deren physischer Speicheradressraum Teil von zwei oder mehr Partitionen ist. Das heißt, die Grenzen zwischen den Partitionen 331, 332, 333 und 334 sind zwischen individuellen Flash-Speicherchips gezogen, um sicherzustellen, dass ein individueller Flash-Speicherchip nicht zu mehr als einer Partition gehört.
  • Bei dem System von 3B kann eine partitionierte Flash-Speicher-Datenspeichervorrichtung 302 eine hervorragende Leistung liefern, wenn sie zum Beispiel zum Speichern eines Corpus von Daten (z.B. eines Corpus von Webseiten) verwendet wird, der als Reaktion auf Anfragen bedient werden soll, und die individuellen Partitionen können zwischen dem Bedienen der Aufforderungen und dem Aktualisieren mit neuen Informationen abwechseln. Beispielsweise können in einer ersten Zeitperiode die erste, die zweite und dritte Partition 331, 332 und 333 verwendet werden, um die Informationen an den Host zu liefern (z.B. Informationen, die als Reaktion auf eine Benutzeranfrage angefordert werden können), während die Daten auf der vierte Partition 334 aktualisiert werden (z.B. als Reaktion auf Änderungen an oder Zusätzen zu den Webseiten des Corpus). Dann kann in einer zweiten Zeitperiode die jüngst aktualisierte vierte Partition 334 zusammen mit der zweiten und dritten Partition 332 und 333 verwendet werden, um die Informationen an den Host zu liefern, während die Daten auf der ersten Partition 331 aktualisiert werden. Somit können Daten in jeder Partition ringartig aktualisiert werden, während Anfrageanforderungen von den anderen Partitionen bedient werden. Dieser Prozess kann wiederholt werden, so dass Daten immer von Partitionen geliefert werden, die als Festwerteinrichtungen wirken und deshalb auf Lesebefehle von dem Host sehr schnelle Reaktionen liefern, ohne durch Schreibbefehle verlangsamt zu werden, während die andere Partition mit neuen Informationen aktualisiert wird. Das Definieren von vier Partitionen führt zu der Redundanz von auf der Datenspeichervorrichtung gespeicherten Informationen, so dass bei Ausfall einer Partition, eines Kanals oder eines individuellen Speicherchips, so dass eine Partition nicht länger verwendet werden kann, die verbleibenden drei Partitionen weiterhin verwendet werden können, um eine Datenspeichervorrichtung darzustellen, bei der alle der übrigen Partitionen nacheinander aktualisiert werden, während die anderen verbleibenden Partitionen Datenanfragen bedienen.
  • Wie oben beschrieben kann die Datenspeichervorrichtung 302 durch eine Schnittstelle 308, die beispielsweise eine Hochgeschwindigkeitsschnittstelle wie etwa zum Beispiel eine PCIe-Schnittstelle sein kann, an einen Host 350 angeschlossen sein. Der Host kann beispielsweise einen Prozessor 352, einen ersten Speicher 354, einen zweiten Speicher 356 und eine Partitionsengine 360 enthalten. Der erste Speicher 354 kann beispielsweise eine nichtflüchtige Speichervorrichtung beinhalten (z.B. eine Festplatte), die zum Speichern von maschinenlesbaren ausführbaren Codeanweisungen ausgelegt ist, die von dem Prozessor 352 ausgeführt werden können. Die in dem ersten Speicher 354 gespeicherten Codeanweisungen können in den zweiten Speicher (z.B. einen flüchtigen Speicher wie etwa einen Direktzugriffsspeicher) 356 geladen werden, wo sie von dem Prozessor 352 ausgeführt werden können, um die Speichervorrichtungsdetektionsengine 358 und die Partitionsengine 360 zu erzeugen. Der zweite Speicher kann Logikblöcke von „Benutzerplatz“ enthalten, die Benutzermodusapplikationen gewidmet sind, und Logikblöcke von „Kernelspace“ 364, die dem Ausführen der Ressourcen auf einer niedrigeren Ebene gewidmet sind, die die Applikationen auf Benutzerebene steuern müssen, um ihre Funktionen auszuführen. Die Speichervorrichtungsdetektionsengine 358 und die Partitionsengine 360 können sich in dem Kernelspace 364 des zweiten Speichers 356 befinden.
  • Die Konfigurationsdetektionsengine 358 kann konfiguriert sein, die Anzahl an Flash-Speicherchips 318 auf der Datenspeichervorrichtung 302 zu detektieren, und die Partitionsengine 360 kann konfiguriert sein, die erste Partition 321 und die zweite Partition 322 der Datenspeichervorrichtung zu definieren. Somit können die Konfigurationsdetektionsengine 358 und die Partitionsengine 360, die auf dem Host 350 laufen, von dem Host verwendet werden, um Hardwareeinrichtungseigenschaften der Datenspeichervorrichtung 302 zu entdecken und dann über den Host die Partitionen 321 und 322 zu definieren. Bei einer Implementierung kann die Konfigurationsdetektionsengine 358 einen Abfragebefehl an die Datenspeichervorrichtung ausgeben, und die Datenspeichervorrichtung kann als Reaktion auf den Abfragebefehl Informationen an den Host zurückgeben, beispielsweise über die Anzahl an Flash-Speicherchips 318, die Größe (z.B. wie gemessen in Bytes) jedes Chips, die Anzahl an Kanälen in der Datenspeichervorrichtung, die Flash-Speicherchips, mit denen jeder der Kanalcontroller 312a–e operativ verbunden ist. Solche Informationen können auf dem EEPROM 116 auf dem FPGA 310 und/oder auf dem EEPROM 120a der Flash-Karte der Datenspeichervorrichtung 302 gespeichert werden. Die Konfigurationsdetektionsengine kann den EEPROM 116 oder den EEPROM 120a (z.B. während einer Bootoperation des Host 350) abfragen, um zu bewirken, dass die Datenspeichervorrichtung solche Informationen an den Host 350 zurückschickt. Bei einer weiteren Implementierung kann der Host die Flash-Speicherchips 318 abfragen, die Informationen beispielsweise über die Anzahl an Flash-Speicherchips 318, die Größe (z.B. wie in Byte gemessen) jedes Chips, die Anzahl an Kanälen in der Datenspeichervorrichtung, die Flash-Speicherchips, mit denen jeder der Kanalcontroller 312a–e operativ verbunden ist, zu liefern.
  • Die Partitionsengine 360 kann die Informationen von der Speichervorrichtungsdetektionsengine 358 über die Anzahl an Flash-Chips 318, die Größe jedes Flash-Chips, die Anzahl an Kanälen und die Speicherchips, mit denen alle Kanäle operativ verbunden sind, empfangen, und auf der Basis dieser Informationen kann die Partitionsengine eine erste Partition 321 und eine zweite Partition 322 in der Datenspeichervorrichtung 302 definieren. Die auf dem Host 350 laufende Partitionsengine kann die erste Partition so definieren, dass sie einer ersten Teilmenge der Speicherchips 318 entnommene Speicherblöcke enthält, und die zweite Partition so, dass sie einer zweiten Teilmenge der Speicherchips 318 entnommene Speicherblöcke enthält, wobei die erste Teilmenge keine individuellen Flash-Chips der zweiten Teilmenge enthält und die zweite Teilmenge keine individuellen Flash-Chips der ersten Teilmenge enthält. Die Partitionsengine 360 kann dann die physischen Speicherblockadressen (die beispielsweise eine eindeutige Kanalnummer, eine eindeutige Flash-Speicherchipnummer und eine Blockadresse in dem Flash-Speicherchip enthalten können) auf Logikadressen abbilden, die von in dem Benutzerraum laufenden Applikationsprogrammen verwendet werden können, so dass die auf dem Host 350 laufenden Benutzerraumapplikationen unter Bezugnahme auf Logikraumadressen Daten aus der Datenspeichervorrichtung 302 lesen und Daten in die Datenspeichervorrichtung 302 schreiben können.
  • Nachdem ein Partitionsschema von mehreren Partitionen definiert worden ist und die Daten auf den Flash-Speicherchips der Datenspeichervorrichtung 100 gespeichert worden sind, kann die Vorrichtung Informationen über das Partitionierungsschema zum Beispiel auf dem Speicher 116 speichern, so dass die Vorrichtung, wenn sie zu einem späteren Zeitpunkt gebootet wird, das Partitionierungsschema an den Host 106 kommunizieren kann, damit der Host es verwenden kann. Beispielsweise kann die Vorrichtung Informationen über die physische Konfiguration der Datenspeichervorrichtung pflegen, einschließlich einer Anzahl an Flash-Speicherchips in dem Bauelement und über das Partitionierungsschema, einschließlich dem, welche Flash-Speicher-Speicherchips und Kanäle mit welchen Partitionen auf dem Speicher 116 assoziiert sind. Wenn dann das den Host 106 und die Datenspeichervorrichtung 100 enthaltende System gebootet wird, kann die Speichervorrichtung 100 diese Information an den Host 106 zum Beispiel als Reaktion auf eine von der Konfigurationsdetektionsengine 358 des Host 106 durchgeführte Leseoperation kommunizieren. Die Partitionsengine 360 des Host 106 kann dann die Partitionen für das Betriebssystem und die Applikationen, die auf dem Host laufen, definieren. Beispielsweise kann die Partitionsengine 360 auf der Basis der aus der Speichervorrichtung 100 gelesenen Informationen eine erste und zweite Partition definieren, wobei die erste und zweite Partition keinen der gleichen Speicherchips enthalten. Die Partitionsengine 360 kann auch eine Speicherkarte logisch zu physisch für die erste und zweite Partition zuweisen, so dass die Applikationsprogramme auf Benutzerebene Logikadressen verwenden können, die dann auf physische Speicheradressen der Flash-Speicherchips der Speichervorrichtung 100 abgebildet werden.
  • Die Partitionsengine 360 kann auch zum Neudefinieren der ersten Partition der Datenspeichervorrichtung verwendet werden, so dass sie eine dritte Teilmenge der mehreren Flash-Speicherchips enthält, wobei die dritte Teilmenge von der ersten Teilmenge verschieden ist und wobei die dritte Teilmenge keine Flash-Speicherchips der zweiten Teilmenge enthält und wobei die zweite Teilmenge keine Flash-Speicherchips der dritten Teilmenge enthält. Beispielsweise kann ein Benutzer unter Bezugnahme auf 3A und 3B entscheiden, dass das in 3A gezeigte ursprüngliche Partitionsschema nicht seinen Erfordernissen entspricht und kann deshalb den Host verwenden, um die Partitionen 321 und 322 neu zu definieren (dass sie zum Beispiel mehr oder weniger Flash-Speicherchips in den jeweiligen Partitionen enthalten) oder zu dem Schema zusätzliche Partitionen hinzuzufügen. Bei einer Implementierung kann die erste Partition 321 als Partitionen 331 und 333 neu definiert werden. Indem dem Benutzer gestattet wird, die Partitionen durch den Host zu definieren, anstatt den Benutzer zu zwingen, ein Partitionsschema zu akzeptieren, das von dem Controller 310 vordefiniert oder darin im Voraus geladen worden ist, erhält der Benutzer die Flexibilität, Partitionen so zu definieren, wie er es wünscht, und das Partitionsschema zu ändern, wenn sich die Notwendigkeit ergibt. Bei einer weiteren Implementierung kann der bevorstehende Ausfall eines der Flash-Speicherchips, z.B. 318a, von dem Host detektiert werden, und als Reaktion auf diese Informationen kann die Partitionsengine die erste Partition 321 so neu definieren, dass der Flash-Speicherchip 318a von der Partition ausgeschlossen worden ist, d.h. als die ursprünglich definierte erste Partition mit Ausnahme des Speicherchips 318a. Somit kann eine beliebige Anzahl von Partitionen definiert werden (bis zu der Anzahl an Flash-Speicherchips 118a und 118b in der Speichervorrichtung 100), und verschiedene Partitionen innerhalb eines Partitionsschemas können verschiedene Anzahlen von Flash-Speicherchips enthalten und können unterschiedliche Mengen an Speicherraum enthalten.
  • Der Host kann auch eine Adresszuweisungsengine 366 enthalten, die in dem Kernel 364 existieren kann und die physische Speicheradressen Daten zuweisen kann, die in die Datenspeichervorrichtung 302 geschrieben werden sollen. Beispielsweise kann eine im Benutzerraum 362 laufende Applikation danach rufen, dass Daten von dem Host 350 in die Datenspeichervorrichtung 302 geschrieben werden, und die Benutzerraumapplikation kann spezifizieren, dass die Daten zu einer bestimmten logischen Speicheradresse geschrieben werden sollen. Die Adresszuweisungsengine 366 kann Logikadressen in physische Adressen übersetzen, die beispielsweise einen bestimmten Kanal enthalten können, in den die Daten geschrieben werden sollten, einen bestimmten Flash-Speicherchip, der operativ mit dem spezifizierten Kanal verbunden ist, in den die Daten geschrieben werden sollten, und eine bestimmte physische Blockadresse des spezifizierten Speicherchips, in die die Daten geschrieben werden sollten. Bei einer derartigen Implementierung kann die Übersetzung der Logikadressen in physische Speicherraumadressen durch die Adresszuweisungsengine 366 derart durchgeführt werden, dass die Rolle des DRAM-Controller 254 des FBGA 210 reduziert oder irrelevant ist.
  • 4 ist ein beispielhaftes Flussdiagramm, das einen beispielhaften Prozess 400 des Partitionierens der Datenspeichervorrichtung von 1 zeigt, wobei die Vorrichtung mehrere Flash-Speicherchips enthält. Der Prozess 400 kann das Bestimmen einer Anzahl an Flash-Speicherchips in der Datenspeichervorrichtung (402) beinhalten. Beispielsweise kann die Konfigurationsdetektionsengine die Datenspeichervorrichtung dahingehend abfragen, dass sie Informationen über die Anzahl an Flash-Speicherchips in der Datenspeichervorrichtung sammelt. Eine erste Partition der Datenspeichervorrichtung kann über einen an die Datenspeichervorrichtung gekoppelten Host definiert werden, wobei die erste Partition eine erste Teilmenge der mehreren Flash-Speicherchips enthält (404). Eine zweite Partition der Datenspeichervorrichtung kann über den Host definiert werden, wobei die zweite Partition eine zweite Teilmenge der mehreren Flash-Speicherchips enthält (406). Aufgrund dieses Prozesses ist gewährleistet, dass die erste Teilmenge keine Flash-Speicherchips der zweiten Teilmenge enthält und dass die zweite Teilmenge keine Flash-Speicherchips der ersten Teilmenge enthält.
  • Wahlweise kann der Prozess 400 das Schreiben von Daten auf die erste Partition, während Daten von der zweiten Partition gelesen werden, enthalten (408). Das Bestimmen der Anzahl an Flash-Speicherchips in der Datenspeichervorrichtung kann das Übertragen von Informationen von der Datenspeichervorrichtung an den Host beinhalten, die die Anzahl an Flash-Speicherchips in der Datenspeichervorrichtung angeben (410). Eine Adressstelle in der Datenspeichervorrichtung, in die Daten von dem Host geschrieben werden sollen, kann in dem Host definiert werden, wobei die Adressstelle spezifiziert, dass die Daten zu einem spezifischen der mehreren Speicherchips geschrieben werden sollen (412).
  • Wenn die Datenspeichervorrichtung mehrere physische Kanäle für die Kommunikation von Daten zwischen dem Host und den mehreren Flash-Speicherchips enthält, wobei jeder Kanal operativ mit einer anderen Mehrzahl der Speicherchips verbunden ist, kann der Prozess 400 weiterhin das Bestimmen der Anzahl an physischen Kanälen beinhalten (414), das Bestimmen einer ersten Teilmenge der Kanäle, wobei Kanäle der ersten Teilmenge der Kanäle operativ nur mit Speicherchips der ersten Teilmenge von Speicherchips verbunden sind (416), Bestimmen einer zweiten Teilmenge der Kanäle, wobei Kanäle der zweiten Teilmenge der Kanäle operativ nur mit Speicherchips der zweiten Teilmenge von Speicherchips verbunden sind (418), und Definieren in dem Host einer Adressstelle in der Datenspeichervorrichtung, in die Daten von dem Host geschrieben werden sollen, wobei die Adressstelle spezifiziert, dass die Daten durch einen spezifischen Kanal in einen spezifischen der mehreren Speicherchips geschrieben werden sollen (420). Außerdem kann der Prozess 400 das Neudefinieren über den an die Datenspeichervorrichtung gekoppelten Host beinhalten, dass die erste Partition der Datenspeichervorrichtung eine dritte Teilmenge der mehreren Flash-Speicherchips enthalten soll (422).
  • 5 ist ein beispielhaftes Blockdiagramm einer beispielhaften Implementierung einer Vorrichtung 500, in der ein Host 551 das Striping (Verteilen) von Daten über verschiedene Kanäle 513, 523, 533, 543 zu Flash-Speicherchips 514, 515, 516, 517, 524, 525, 526, 527, 534, 535, 536, 537, 544, 545, 546 und 547 einer Datenspeichervorrichtung 501 und/oder über die verschiedenen Flash-Speicherchips steuern kann. Beispielsweise können logisch-sequentielle Daten (z.B. Daten einer Datei) in Segmente aufgeteilt werden und die Segmente können verschiedenen Kanälen 513, 523, 533, 543 oder verschiedenen Flash-Speicherchips 514, 515, 516, 517, 524, 525, 526, 527, 534, 535, 536, 537, 544, 545, 546 und 547 zugewiesen werden. Durch das Segmentieren und das Striping der Daten über die verschiedenen Kanäle und/oder Flash-Speicherchips, z.B. im Kreis, können verschiedene Segmente der logisch-sequentiellen Daten gleichzeitig in verschiedene physische Vorrichtungen (z.B. Kanäle oder Flash-Speicherchips) geschrieben werden. Weil die zum Schreiben von Daten in einen Flash-Speicherchip erforderliche Zeit im Vergleich zu der Zeit nicht-trivial ist, die ein Prozessor 552 des Host 551 benötigt, um für die Speichervorrichtung 501 bestimmte Datenpakete zu verarbeiten, kann das Striping der Daten über verschiedene Kanäle 513, 523, 533, 543 oder zu verschiedenen Flash-Speicherchips 514, 515, 516, 517, 524, 525, 526, 527, 534, 535, 536, 537, 544, 545, 546 und 547 das Schreiben der logisch-sequentiellen Daten von dem Host 551 in die Speichervorrichtung 501 beschleunigen. Analog kann das Zurücklesen verteilter, logisch-sequentieller Daten aus der Speichervorrichtung 501, wobei die Daten über verschiedene Kanäle oder Chips verteilt worden sind, schneller sein als das Lesen der Daten über einen einzelnen Kanal oder aus einem einzelnen Chip. Wenn verteilte Daten zurückgelesen werden, kann somit ein erstes Segment von logisch-sequentiellen Daten (z.B. von einem Chip 514) über einen ersten Kanal 513 zu dem Host 551 zurückgelesen werden, während das nächste Segment der logisch-sequentiellen Daten von einem anderen Chip (z.B. Chip 524) zur Übertragung über einen zweiten Kanal 514 geholt wird.
  • Beim Verteilen logisch-sequentieller Daten zu bestimmten Flash-Speicherchips 514, 515, 516, 517, 524, 525, 526, 527, 534, 535, 536, 537, 544, 545, 546 und 547 unter Verwendung von „Chip Striping“ kann der Host die Zielspeicheradresse für ein bestimmtes Segment spezifizieren, wobei die spezifizierte Adresse einen bestimmten Flash-Speicherchip enthalten kann, in den das Segment geschrieben werden soll. Somit kann das Striping der Daten zu bestimmten Chips der Steuerung des Host 551 unterworfen werden. Dies kann einen großen Grad an Parallelismus bereitstellen, wenn Daten in die Speichervorrichtung 501 geschrieben und daraus gelesen werden. Beispielsweise kann bei einer Implementierung der Speichervorrichtung, die 12 Kanäle und 20 Flash-Speicherchips pro Kanal enthält, eine Datei über alle 240 Flash-Speicherchips verteilt werden, was bedeutet, dass 240 Schreib- oder Leseoperationen durchgeführt werden können, wenn auf die Chips kreisförmig zugegriffen wird, bevor auf einen Chip ein zweites Mal zugegriffen werden muss. Dieser hohe Grad an Parallelismus kann zu einer hohen Datendurchsatzrate zwischen dem Host 551 und der Speichervorrichtung 501 führen, so dass Daten sehr schnell aus der Speichervorrichtung gelesen und in diese geschrieben werden können.
  • Beim Verteilen von logisch-sequentiellen Daten über bestimmte Kanäle 513, 523, 533, 543 unter Verwendung von „Channel Striping“ kann der Host die Zielspeicheradresse für ein bestimmtes Segment spezifizieren, wobei die spezifizierte Adresse einen bestimmten Kanal enthalten kann, in den das Segment geschrieben werden soll. Zu der Zeit, zu der das Segment in den spezifizierten Kanal geschrieben werden soll, kann dann der jeweilige Flash-Speicherchip, der operativ mit dem spezifizierten Kanal verbunden ist, in den das Segment geschrieben werden soll, von dem Host 551 auf der Basis des aktuellen Laufzeitzustands der Chips dynamisch gewählt werden, zum Beispiel auf der Basis der Chipraumverfügbarkeit der verschiedenen Chips. Das Kanal-Striping kann gegenüber Chipausfällen sicherer sein als Chip-Striping, weil nämlich, falls ein einzelner Chip beim Verwenden von Kanal-Striping ausfällt, die Speichervorrichtung weiterhin arbeiten kann. Außerdem bietet das Kanal-Striping gegenüber dem Chip-Striping gewisse Vorteile hinsichtlich Schreibleistung im Gegensatz zu Leseleistung, weil der optimale Chip aller Chips, die operativ mit einem spezifizierten Kanal verbunden sind, für das Schreiben von Daten dynamisch gewählt wird. Wegen der Schreibleistungsvorteile des Kanal-Striping kann die Garbage-Collection, die mehrere Schreiboperationen beinhaltet, beim Verwenden von Kanal-Striping effizient ausgeführt werden.
  • Somit kann das Striping der Daten zu bestimmten Chips der Steuerung des Host 551 unterworfen werden. Dies kann einen großen Grad an Parallelismus bereitstellen, wenn Daten in die Speichervorrichtung 501 geschrieben und daraus gelesen werden. Beispielsweise kann bei einer Implementierung der Speichervorrichtung, die 12 Kanäle und 20 Flash-Speicherchips pro Kanal enthält, eine Datei über alle 240 Flash-Speicherchips verteilt werden, was bedeutet, dass 240 Schreib- oder Leseoperationen durchgeführt werden können, wenn auf die Chips kreisförmig zugegriffen wird, bevor auf einen Chip ein zweites Mal zugegriffen werden muss. Dieser hohe Grad an Parallelismus kann zu einer hohen Datendurchsatzrate zwischen dem Host 551 und der Speichervorrichtung 501 führen, so dass Daten sehr schnell aus der Speichervorrichtung gelesen und in diese geschrieben werden können.
  • Analog der oben in Verbindung mit 3 erörterten Ausführungsform können die Flash-Speicherchips 514, 515, 516, 517, 524, 525, 526, 527, 534, 535, 536, 537, 544, 545, 546 und 547 mit einem Controller verbunden werden, der einen FPGA-Controller 510 enthalten kann. Der FPGA-Controller 510 kann konfiguriert sein, auf die oben bezüglich des Controller 110 von 1, des FPGA 210 von 2 oder des FPGA 310 von 3 beschriebene Weise zu arbeiten. Der FPGA-Controller 510 kann mehrere Kanalcontroller 512, 522, 532, 542 enthalten, die über jeweilige physische Kanäle 513, 523, 533, 543 operativ an jeweiligen Gruppen von Flash-Speicherchips angeschlossen sind:
    514, 515, 516 und 517; 524, 525, 526 und 527; 534, 535, 536 und 537 und 544, 545, 546 und 547. Natürlich kann, wie oben beschrieben, die Speichervorrichtung viel mehr als 16 Flash-Speicherchips enthalten, viel mehr als vier Kanalcontroller, und viel mehr als vier Flash-Speicherchips können operativ an einen Kanalcontroller über einen physischen Kanal hinweg angeschlossen sein. Somit ist die in 5 gezeigte Implementierung der Übersichtlichkeit der Darstellung halber lediglich schematisch.
  • Wie oben beschrieben kann die Datenspeichervorrichtung 501 durch eine Schnittstelle 508, die beispielsweise eine Hochgeschwindigkeitsschnittstelle wie etwa zum Beispiel eine PCIe-Schnittstelle sein kann, an einen Host 551 angeschlossen sein. Der Host kann beispielsweise einen Prozessor 552, einen ersten Speicher 554 und einen zweiten Speicher 560 enthalten. Der zweite Speicher 560 kann beispielsweise einen flüchtigen Speicher (z.B. Direktzugriffsspeicher) enthalten, in dem ausführbare Anweisungen zur schnellen Ausführung durch den Prozessor 552 geladen werden. Der erste Speicher 454 kann beispielsweise eine nichtflüchtige Speichervorrichtung (z.B. eine Festplatte) enthalten, die zum Speichern von maschinenlesbaren, ausführbaren Codeanweisungen ausgelegt ist, die von dem Prozessor 552 ausgeführt werden können. Die im ersten Speicher 554 gespeicherten Codeanweisungen können in den zweiten Speicher (z.B. einen flüchtigen Speicher wie etwa einen Direktzugriffsspeicher) 560 geladen werden, wo sie von dem Prozessor 552 ausgeführt werden können, um Daten unter Verwendung von „Chip Striping“, „Channel Striping“ oder einer Kombination aus beiden zu verteilen. Der zweite Speicher kann Logikblöcke von „Benutzerplatz“ 562 enthalten, die Benutzermodusapplikationen gewidmet sind, und Logikblöcke von „Kernelspace“ 564, die dem Ausführen der Ressourcen auf einer niedrigeren Ebene gewidmet sind, die die Applikationen auf Benutzerebene steuern müssen, um ihre Funktionen auszuführen. Innerhalb des Kernelspace 564 des zweiten Speichers 560 kann sich eine Initialisierungsengine 566 zum Etablieren eines Verteilungsschemas befinden, eine Segmentierungsengine 568 zum Segmentieren logisch-sequentieller Daten in Segmente, eine Striping-Engine 570 für das Verteilen der Daten über verschiedene physische Elemente (z.B. Kanäle oder Chips) der Speichervorrichtung 501, und eine Adresszuweisungsengine 572, um den Datensegmenten Adressen zuzuweisen.
  • Eine Initialisierungsengine 566 kann konfiguriert sein, eine erste Kanalabschnittsgröße (Abschnitt – Chunk) zu bestimmen, mit der Daten in mit separaten Kanälen verbundene Flash-Speicherchips geschrieben werden sollen. Bei einer Implementierung kann die Initialisierungsengine die erste Kanalchunkgröße auf der Basis von Informationen über die Seitengröße von Daten bestimmen, die in die Flash-Speicherchips in der Speichervorrichtung 501 geschrieben werden sollen, und auf der Basis von Informationen über die Anzahl an Flash-Speicherchips, die mit Kanälen der Speichervorrichtung 501 verbunden sind. Falls beispielsweise die Speichervorrichtung 12 Kanäle enthält und 20 Flash-Speicherchips mit jedem Kanal verbunden sind und die Seitengröße 4K beträgt, dann kann die Initialisierungsengine bestimmen, dass eine entsprechende Kanalchunkgröße ein gewisses Vielfaches von 4K beträgt (z.B. 8K, 32K, 40K oder 80K). Die Initialisierungsengine 566 kann diese Informationen über die physische Konfiguration der Speichervorrichtung 501 von einem Speichermedium (z.B. einem EEPROM) 520 empfangen, das Informationen beispielsweise über die Anzahl an physischen Kanälen 513, 523, 533, 543 in der Vorrichtung 501, die Anzahl an Flash-Speicherchips 514, 515, 516, 517, 524, 525, 526, 527, 534, 535, 536, 537, 544, 545, 546 und 547 in der Vorrichtung, die Art der Flash-Speicherchips (z.B. Single-Level-Cell-(„SLC“)Flash oder Multilevel-Cell-(„MLC“)Flash) in der Speichervorrichtung und die Seitengröße von in die Chips geschriebenen Daten speichert. Der Host 550 kann einen Befehl an die Speichervorrichtung 501 übertragen, den Transfer solcher Informationen über physische Parameter der Speichervorrichtung (z.B. die Anzahl von Kanälen, die Anzahl der Chips, die Art der Chips und die Seitengröße) anzufordern, und als Reaktion auf den Befehl kann die Speichervorrichtung 501 die Informationen zurück zu dem Host 550 übertragen.
  • Wenn logisch-sequentielle Daten unter Verwendung einer Kanal-Striping-Technik in die Speichervorrichtung 501 geschrieben werden, können die logisch-sequentiellen Daten in Einheiten von Kanalchunkgröße segmentiert werden. Beispielsweise kann eine Segmentierungsengine 568 logisch-sequentielle Daten (z.B. eine Datendatei) in mehrere Segmente unterteilen, deren Größe beispielsweise gleich der von der Initialisierungsengine 566 bestimmten Kanalchunkgröße sein kann. Bei einer Implementierung kann die Segmentierungsengine 568 logisch-sequentielle Daten empfangen und kann Segmente ausbilden, die gemäß den spezifizierten Kanalchunkgrößen bemessen sind. Eine Striping-Engine 570 kann dann das Verteilen der logisch-sequentiellen Daten auf Kanäle der Datenspeichervorrichtung 501 in Einheiten einer ersten Kanalchunkgröße steuern. Beispielsweise kann eine Adresszuweisungsengine 572 eine Speicheradresse den Datensegmenten zuweisen, wobei die zugewiesene Speicheradresse spezifiziert, dass das Segment in einen spezifischen der physischen Kanäle der Speichervorrichtung 501 geschrieben werden soll.
  • Die Striping-Engine 570 kann jedes Segment mit einer Adresse (die durch die Adresszuweisungsengine 572 zugewiesen werden kann) taggen, was bewirkt, dass das bestimmte Segment in einen bestimmten Kanal 513, 523, 533, 543 geschrieben wird, der durch die Adresse angegeben ist. Beispielsweise kann ein erster Kanalchunk von Daten in den Kanal 513 geschrieben werden, ein zweiter Kanalchunk von Daten kann in den Kanal 523 geschrieben werden, ein dritter Kanalchunk von Daten kann in den Kanal 533 geschrieben werden und ein vierter Kanalchunk von Daten kann in den Kanal 543 geschrieben werden. Wenn eine durch einen bestimmten Kanal (z.B. Kanal 513) adressierte Dateneinheit von Kanalchunkgröße an einem mit dem bestimmten Kanal assoziierten Kanalcontroller (z.B. Kanalcontroller 512) ankommt, dann kann der Kanalcontroller, falls Kanal-Striping verwendet wird und die Dateneinheit von Kanalchunkgröße nicht an einen mit dem Kanal verbundenen bestimmten Flash-Speicherchip adressiert ist, Abschnitte der Einheit von Kanalchunkgröße in verschiedene Flash-Speicherchips schreiben. Der für jeden Abschnitt gewählte individuelle Flash-Speicherchip kann auf der Basis des aktuellen Laufzeitzustands jedes mit dem Kanal verbundenen Chips, z.B. auf der Basis der Chipplatzverfügbarkeit der mit dem Kanal verbundenen Chips, dynamisch bestimmt werden (z.B. durch den Host 550 oder durch den Controller). Falls beispielsweise eine Schreiboperation in einem Flash-Speicherchip 514 immer noch ausgeführt wird, wenn eine Dateneinheit von Kanalchunkgröße an Controller 512 ankommt, dann können die Abschnitte der Dateneinheit von Kanalchunkgröße in die Flash-Speicherchips 515, 516 und 517 geschrieben werden, bis die Schreiboperation in Chip 514 abgeschlossen ist.
  • Durch Verwenden von Kanal-Striping beim Schreiben von logisch-sequentiellen Daten von dem Host in die Speichervorrichtung können somit Daten in einen Kanal geschrieben werden, während Daten auch von einem anderen Kanal gelesen werden. Durch Verwenden von Kanal-Striping und dynamisches Bestimmen der individuellen Flash-Speicherchips, in die Segmente von logisch-sequentiellen Daten in einem bestimmten Kanal geschrieben werden sollen, kann außerdem die Schreibleistung des Systems 500 verbessert werden, weil Daten bevorzugt in Chips geschrieben werden, die zum Annehmen der Daten am bereitesten sind, so dass die Zeit, die der Host warten muss, damit ein Chip zugänglich ist, auf einem Minimum gehalten wird. Weil die Garbage Collection im Flash-Speicher ein schreibintensiver Prozess ist, kann zudem das Kanal-Striping die Leistung der Garbage Collection verbessern.
  • Ein Vorteil dessen, dass der Host 550 die Initialisierung und Ausführung des Daten-Striping steuert, besteht darin, dass der Host die Parameter steuern und ändern kann, die zum Durchführen des Daten-Striping verwendet werden, so dass der Host die Wechselwirkung mit der Speichervorrichtung 501 einrichten und steuern kann. Beispielsweise kann ein Benutzer des Hosts 550 anfänglich den Host konfigurieren, eine erste Kanalchunkgröße für das Verteilen von Daten über verschiedene Kanäle der Datenspeichervorrichtung 501 zu verwenden, doch wenn sich die Wünsche des Benutzers ändern, die Vorrichtung 500 für eine andere Applikation verwendet wird, verschiedene Flash-Speicherchips in der Speichervorrichtung verwendet werden usw., kann eine Notwendigkeit für das Verwenden einer anderen Kanalchunkgröße für das Verteilen von Daten über die Kanäle entstehen. In diesem Fall kann die Initialisierungsengine weiterhin durch den Benutzer konfiguriert werden, eine zweite Kanalchunkgröße, die von der ersten Kanalchunkgröße verschieden ist, zu bestimmen, mit der Daten in an separate Kanäle angeschlossene Flash-Speicherchips beschrieben werden sollen. Die Segmentierungsengine kann weiterhin konfiguriert sein, logisch-sequentielle Daten in Segmente der zweiten Kanalchunkgröße zu segmentieren, und die Striping-Engine kann weiterhin konfiguriert sein, Daten zu verschiedenen Kanälen der Datenspeichervorrichtung in Einheiten mit einer zweiten Kanalchunkgröße zu verteilen.
  • Zusätzlich zu dem Bestimmen einer Kanalchunkgröße, mit der logisch-sequentielle Daten in Segmenten über verschiedene Kanäle verteilt werden sollen, kann die Initialisierungsengine auch eine Chipchunkgröße bestimmen, mit der logisch-sequentielle Daten über verschiedene Chips verteilt werden sollen, wobei die Chipchunkgröße die in einen bestimmten Chip zu schreibende Datenmenge bestimmt, bevor mit dem Schreiben von Daten in einen anderen Chip begonnen wird. Beim Verteilen logisch-sequentieller Daten über bestimmte Chips (z.B. 514, 515, 516 und 517, die mit einem bestimmten Kanal 513 verbunden sind) unter Verwendung des „Chip Striping“ kann der Host die Zielspeicheradresse für ein bestimmtes Segment spezifizieren, wobei die spezifizierte Adresse einen bestimmten Chip enthalten kann, in dem das Segment geschrieben werden soll. Mit dem Chip-Striping können logisch-sequentielle Daten über verschiedene Chips der Speichervorrichtung 501 mit einer Einheit von Chipchunkgröße verteilt werden. Das heißt, nachdem ein Datensegment von Chipchunkgröße in einen Flash-Speicherchip geschrieben worden ist, kann die nächste Einheit von Chipchunkgröße in einen anderen Chip geschrieben werden. Somit liefert das Chip-Striping einen maximalen Parallelismus bei Lese- und Schreiboperationen aus und in die Speichervorrichtung 501. Beispielsweise können bei einer Speichervorrichtung 501 mit 12 Kanälen und 20 Chips pro Kanal Segmente einer Datendatei in 240 verschiedene Chips geschrieben werden, bevor ein Chip erneut besucht wird. Deshalb bietet das Chip-Striping Vorteile gegenüber dem Kanal-Striping hinsichtlich Leseleistung, weil der hohe Grad an Parallelismus mit Chip-Striping erzielt werden kann.
  • Mit dem Chip-Striping kann die Initialisierungsengine 566 somit so konfiguriert werden, dass sie eine erste Chipchunkgröße bestimmt, mit der Daten in Flash-Speicherchips der Speichervorrichtung 501 geschrieben werden. Die Initialisierungsengine 566 kann beispielsweise auf der Basis von von der Speichervorrichtung 501 empfangenen Informationen über die Anzahl an Flash-Speicherchips in der Speichervorrichtung 501 und die zum Schreiben von Daten in die Flash-Speicherchips verwendete Seitengröße bestimmen, dass eine angemessene Kanalchunkgröße ein gewisses Vielfaches der Seitengröße ist (z.B. 8K, 32K, 40K, 80K, 160K, 320K, usw.).
  • Wenn logisch-sequentielle Daten unter Verwendung einer Chip-Striping-Technik in die Speichervorrichtung 501 geschrieben werden, können die logisch-sequentiellen Daten dann in Einheiten von Chipchunkgröße segmentiert werden, um in die Chips geschrieben zu werden. Beispielsweise kann die Segmentierungsengine 568 logisch-sequentielle Daten (z.B. eine Datendatei) in mehrere Segmente unterteilen, deren Größe beispielsweise gleich der durch die Initialisierungsengine 566 bestimmten Chipchunkgröße sein kann. Bei einer Implementierung kann die Segmentierungsengine 568 logisch-sequentielle Daten empfangen und Segmente ausgeben, die gemäß den spezifizierten Chipchunkgrößen bemessen sind. Eine Striping-Engine 570 kann dann die Verteilung der logisch-sequentiellen Daten auf verschiedene Chips der Datenspeichervorrichtung 501 in Einheiten von Chipchunkgröße steuern. Beispielsweise kann eine Adresszuweisungsengine 572 den Datensegmenten eine Speicheradresse zuweisen, wobei die zugewiesene Speicheradresse spezifiziert, dass das Segment in einen spezifischen der Chips der Speichervorrichtung 501 geschrieben werden soll.
  • Bei einer weiteren Implementierung kann die Segmentierungsengine 568 logisch-sequentielle Daten empfangen und Segmente ausgeben, die gemäß einer spezifizierten Kanalchunkgröße bemessen sind und die weiter in Einheiten von Chipchunkgröße unterteilt sind. Die Striping-Engine 570 kann dann die Verteilung der logisch-sequentiellen Daten auf verschiedene Kanäle der Datenspeichervorrichtung 501 in Einheiten von Kanalchunkgröße steuern und das Verteilen von Daten auf mit dem Kanal verbundenen Chips in Einheiten von Chipchunkgröße steuern. Beispielsweise kann die Adresszuweisungsengine 572 den Datensegmenten eine Speicheradresse zuweisen, wobei die zugewiesene Speicheradresse spezifiziert, dass das Segment in einen spezifischen der Kanäle und einen spezifischen der Chips der Speichervorrichtung 501 geschrieben werden soll.
  • Die Striping-Engine 570 kann jedes Segment mit einer Adresse (die durch die Adresszuweisungsengine 572 zugewiesen worden sein kann) taggen, was bewirkt, dass das jeweilige Segment in einen jeweiligen Kanal 513, 523, 533, 543 und einen bestimmten Flash-Speicherchip 514, 515, 516, 517, 524, 525, 526, 527, 534, 535, 536, 537, 544, 545, 546 und 547, der durch die Adresse angegeben ist, geschrieben werden kann. Beispielsweise kann ein erster Kanalchunk von Daten in den Kanal 513 geschrieben werden, kann ein zweiter Kanalchunk von Daten in den Kanal 523 geschrieben werden, kann ein dritter Kanalchunk von Daten in den Kanal 533 geschrieben werden und kann ein vierter Kanalchunk von Daten in den Kanal 543 geschrieben werden, wobei ein erster Chipchunk von Daten des ersten Kanalchunks in den Chip 514 geschrieben werden kann, ein zweiter Chipchunk von Daten des ersten Kanalchunks in den Chip 515 geschrieben werden kann, ein dritter Chipchunk von Daten des ersten Kanalchunks in den Chip 516 geschrieben werden kann und ein vierter Chipchunk von Daten des ersten Kanalchunks in den Chip 517 geschrieben werden kann und ein erster Chipchunk von Daten des zweiten Kanalchunks in den Chip 524 geschrieben werden kann, ein zweiter Chipchunk von Daten des zweiten Kanalchunks in den Chip 525 geschrieben werden kann, ein dritter Chipchunk von Daten des zweiten Kanalchunks in den Chip 526 geschrieben werden kann und ein vierter Chipchunk von Daten des zweiten Kanalchunks in den Chip 527 geschrieben werden kann usw.
  • Durch Verwenden von Chip-Striping beim Schreiben von logisch-sequentiellen Daten von dem Host zu der Speichervorrichtung können Daten somit in einen Chip geschrieben werden, während Daten auch von einem anderen Chip gelesen werden. Wenn die logisch-sequentiellen Daten aus den mehreren Chips der Speichervorrichtung 501 zurückgelesen werden, können Leseoperationen dann von den verschiedenen Flash-Speicherchips parallel ausgeführt werden.
  • Das Partitionieren und das Striping können in Kombination eingesetzt werden. Beispielsweise kann eine erste Partition 104a der Flash-Speicherchips in der Speichervorrichtung so definiert werden, dass Kanal-Striping verwendet wird, und eine zweite Partition 104b der Vorrichtung kann so definiert werden, dass Chip-Striping verwendet wird. Somit kann die erste Partition 104a eine relativ bessere Schreibleistung, Redundanz und Fehlertoleranz aufgrund des Einsatzes von Kanal-Striping-Techniken zum Schreiben und Lesen von Daten zwischen dem Host und der ersten Partition liefern, während die zweite Partition eine relativ größere Leseleistung aufgrund der Verwendung von Chip-Striping-Techniken zum Schreiben und Lesen von Daten zwischen dem Host und der zweiten Partition liefern kann.
  • 6 ist ein beispielhaftes Flussdiagramm, das beispielhafte Operationen der Datenspeichervorrichtung von 5 zeigt. Ein Prozess 600 des Verteilens von Daten von einem Host auf eine Datenspeichervorrichtung ist gezeigt. Die Vorrichtung enthält mehrere Flash-Speicherchips, und die Datenspeichervorrichtung enthält mehrere physische Kanäle für die Kommunikation von Daten zwischen dem Host und den mehreren Flash-Speicherchips. Jeder Kanal ist operativ mit einer anderen Mehrzahl der Speicherchips verbunden. Eine Anzahl physischer Kanäle in den mehreren Kanälen kann beispielsweise durch die Initialisierungsengine 566 bestimmt werden (602). Eine erste Kanalchunkgröße, mit der Daten in mit separaten Kanälen verbundene Flash-Speicherchips geschrieben werden sollen, kann beispielsweise durch die Initialisierungsengine 566 bestimmt werden (604). Logisch-sequentielle Daten können durch den Host, beispielsweise durch die auf dem Host 550 laufende Segmentierungsengine 568, in Segmente einer ersten Kanalchunkgröße segmentiert werden (606). Daten können beispielsweise durch die Striping-Engine 570 in Kooperation mit der Adresszuweisungsengine 572 in Einheiten der ersten Kanalchunkgröße auf verschiedene Kanäle der Datenspeichervorrichtung verteilt werden (608).
  • Bei einer Implementierung kann der Prozess 600 weiterhin beinhalten, eine Chipchunkgröße zu bestimmen, mit der Daten in verschiedene Flash-Speicherchips geschrieben werden sollen (610), und für jeden der bestimmten physischen Kanäle eine Anzahl von operativ mit dem Kanal verbundenen Flash-Speicherchips zu bestimmen (612). Segmente von Kanalchunkgröße können von dem Host in Segmente von Chipchunkgröße segmentiert werden (614), und Daten in einer Einheit mit Kanalchunkgröße können in Einheiten von Chipchunkgröße auf verschiedene, mit einem Kanal verbundene Flash-Speicherchips verteilt werden (616).
  • Bei einer weiteren Implementierung kann eine zweite Kanalchunkgröße, mit der Daten in mit separaten Kanälen verbundene Flash-Speicherchips geschrieben werden sollen, bestimmt werden (618). Logisch-sequentielle Daten können in Segmente mit der zweiten Kanalchunkgröße segmentiert werden (620), und Daten können in Einheiten der zweiten Kanalchunkgröße auf verschiedene Kanäle der Datenspeichervorrichtung verteilt werden (622).
  • Ausführungen der hier beschriebenen verschiedenen Techniken können ausgeführt werden mit digitalen elektronischen Schaltungen, oder in Computer-Hardware, Firmware, Software oder in Kombinationen davon. Ausführungen können ausgeführt sein als Computer-Programm-Produkt, d.h. als auf einem Datenträger aufgebrachtes Computer Programm, z.B. in einer maschinenlesbaren Speichervorrichtung, zur Ausführung durch einen, oder zur Betriebssteuerung eines Datenverarbeitungsgerätes, z.B. ein programmierbarer Prozessor, ein Computer, oder mehrfache Computer. Ein Computer-Programm, wie das oben beschriebene Computerprogramm, kann in jeder Form einer Programmiersprache, einschließlich compilierender oder interpretierender Sprachen, geschrieben sein; und kann in jeder Form bereitgestellt werden, einschließlich Stand-Alone-Programm oder als Modul, Komponente, Unterroutine, oder andere Einheit, die in einer Computer-Umgebung verwendbar ist. Ein Computer-Programm kann bereitgestellt werden zur Ausführung auf einem Computer, oder auf mehreren Computer an einem Standort oder verteilt über mehrere über ein Kommunikationsnetz miteinander verbundene Standorte.
  • Verfahrensschritte können ausgeführt werden durch einem oder durch mehrere programmierbare Prozessoren die ein Computerprogramm ausführen, um Funktionen durch das Bearbeiten von Eingangsdaten und das Erzeugen von Ausgangsdaten zu erfüllen. Verfahrensschritte können auch ausgeführt werden in einem Gerät, das ausgeführt ist als Spezialzwecklogikschaltung beispielsweise als FPGA (field programmable gate array, feldprogrammierbare Gatter-Anordnungen) oder als ASIC (application specific integrated circuit, anwendungsspezifische integrierte Schaltung).
  • Prozessoren, die zur Ausführung von Computer-Programmen geeignet sind, sind beispielsweise sowohl Allzweck-Mikroprozessoren als auch Spezialzweck-Mikroprozessoren, und jede einzelnen Prozessoren oder mehrere Prozessoren aller Art von digitalem Computern. Im Allgemeinen empfängt ein Prozessor Anweisungen und Daten von einem Nur-Lese-Speicher oder von einem Speicher mit wahlfreiem Zugriff oder von beiden. Bauelemente eines Computers können mindestens einen Prozessor zum Ausführen von Anweisungen sowie ein oder mehrere Speicher-Geräte zum Speichern von Anweisungen und Daten enthalten. Im Allgemeinen kann ein Computer Massen-Daten-Speicher zum Daten-Speichern, z.B. magnetische, magneto-optische, oder optische Scheiben enthalten, oder betriebsmäßig an diese gekoppelt sein, um Daten zu empfangen, oder zu übertragen, oder um beides zu tun. Informationsträger, die zum Speichern vom Computer-Programm-Anweisungen und von Daten geeignet sind, können alle Arten von nicht-flüchtigen Speichern sein, darunter beispielsweise Halbleiter-Speicher-Geräte, wie z.B. EPROM, EEPROM, und Flash-Speicher-Geräte; sowie magnetische Scheiben, wie z.B. interne Festplatten oder entfernbare Platten; magneto-optische Scheiben, sowie CD-ROM und DVD-ROM-Disks enthalten. Der Prozessor und der Speicher können durch Spezialzweck-Logik-Schaltungen ergänzt werden bzw. in diese Schaltungen eingebaut sein.
  • Um Interaktion mit einem Benutzer bereitzustellen, können Ausführungsformen vorgesehen sein mit einem Computer, der eine Anzeige-Einheit enthält, wie z.B. eine Kathodenstrahlröhre (CRT), oder einen Flüssigkeitskristall-Monitor (LCD-Monitor), um dem Benutzer Informationen darzustellen. Eine Tastatur und ein Zeigegerät wie z.B. eine Maus oder ein Trackball können bereitgestellt werden, mit dem der Benutzer Eingaben in den Computer vornehmen kann. Andere Arten von Geräten können ebenfalls zur Interaktion mit dem Benutzer bereitgestellt werden, zum Beispiel Rückmeldungen können an den Benutzer in jeder Form von sensorischer Rückmeldung, z.B. visueller Rückmeldung, akustischer Rückmeldung, oder taktiler Rückmeldungen bereitgestellt werden; Eingaben des Benutzers können in jeder Form empfangen werden, einschließlich akustischer Eingabe, Spracheingabe oder taktiler Eingabe.
  • Ausführungsformen können ausgeführt sein ein einem Computer-System, das eine Backend-Komponente enthält, z.B. als Daten-Server, oder das eine Middleware-Komponente enthält, z.B. einen Anwendungs-Server, oder das eine Frontend-Komponente enthält, z.B., einen Client-Computer mit graphischer Be nutzerschnittstelle oder mit Web-Browser mit dem ein Benutzer interagieren kann. Die Ausführungsformen können auch Kombinationen von Backend-, Middleware- und Frontend-Komponenten enthalten. Komponenten können in jeder Form oder mit jeder Art von Medium der digitalen Kommunikation miteinander verbunden sein, z.B. mit einem Kommunikationsnetz. Beispiele von Kommunikationsnetzen beinhalten ein Local Area Network (LAN) und ein Wide Area Network (WAN) wie z.B. das Internet.
  • Während einige Merkmale der beschriebenen Ausführungsformen wie hier beschrieben illustriert worden sind, sind dem Fachmann viele Veränderungen, Substitutionen, Änderungen oder Äquivalente zugänglich. Es ist deshalb davon auszugehen, daß die nun folgenden Ansprüche alle diese Modifikationen sowie Änderungen als zum Umfang der Ausführungsbeispiele gehörig umfassen.

Claims (7)

  1. Vorrichtung bestehend aus: einer Datenspeichervorrichtung (100, 302, 501) mit einer Vielzahl von Speicherchips (118a, 118b, 218, 318) und einer Vielzahl von physischen Kanälen (112) zur Daten-Kommunikation zwischen einem Host (106, 350, 551) und der Vielzahl von Speicherchips (118a, 118b, 218, 318), wobei jeder Kanal (112) operativ mit einer Gruppe von Speicherchips (118a, 118b, 218, 318) verbunden ist; einem Host (106, 350, 551), operativ verbunden mit der Datenspeichervorrichtung (100, 302, 501) über eine Schnittstelle, der Host mit: einer Initialisierungsengine (566) die zum Bestimmen einer ersten Kanalabschnittsgröße konfiguriert ist, mit der Daten in Gruppen von Speicherchips (118a, 118b, 218, 318) geschrieben werden, die mit den physikalischen Kanälen (112) verbunden sind; einer Segmentierungsengine (568), die zum Unterteilen logisch-sequentieller Daten in Segmente der ersten Kanalabschnittsgröße konfiguriert ist; und einer Striping-Engine (570), die zum Verteilen der Daten auf die physischen Kanäle (112) der Datenspeichervorrichtung (100, 302, 501) in Einheiten von der Größe des ersten Kanalabschnitts konfiguriert ist.
  2. Vorrichtung nach Anspruch 2, wobei die Datenspeichervorrichtung (100, 302, 501) ein Speichermedium aufweist, das zum Speichern der Anzahl der physischen Kanäle konfiguriert ist, und wobei die Datenspeichervorrichtung (100, 302, 501) so konfiguriert ist, das sie, als Reaktion auf einen Befehl vom Host (106, 350, 551), Informationen von der Datenspeichervorrichtung (100, 302, 501) an den Host (106, 350, 551) über die Anzahl der physischen Kanäle (112) in der Datenspeichervorrichtung (100, 302, 501) transferiert.
  3. Vorrichtung nach Anspruch 1 oder 2, wobei der Host (106, 350, 551) im weiteren eine Adresszuweisungsengine (572) aufweist, die den in die Datenspeichervorrichtung (100, 302, 501) zu schreibenden Daten eine Speicheradresse zuweist, wobei die zugewiesene Speicheradresse spezifiziert, dass die Daten in einen spezifischen der physischen Kanäle (112) geschrieben werden.
  4. Vorrichtung nach einem der Ansprüche 1 bis 3, wobei die logisch-sequentiellen Daten aus Datendateien bestehen.
  5. Vorrichtung nach einem der Ansprüche 1 bis 4, wobei die Striping-Engine (570) Daten in einen ersten physischen Kanal (112) schreibt, während sie Daten aus einem zweiten physischen Kanal liest.
  6. Vorrichtung nach einem der Ansprüche 1 bis 5, wobei die Initialisierungsengine (566) zum Bestimmen einer zweiten Kanalabschnittsgröße konfiguriert ist, die von der ersten Kanalabschnittsgröße verschieden ist, und mit der die Daten auf die Gruppen der Speicherchips (118a, 118b, 218, 318) geschrieben werden, die mit den physischen Kanälen (112) verbunden sind; die Segmentierungsengine (568) zum Unterteilen logisch-sequentieller Daten in Segmente der zweiten Kanalabschnittsgröße konfiguriert ist; sowie die Striping-Engine (570) zum Verteilen der Daten auf die Kanäle (112) der Datenspeichervorrichtung (100, 302, 501) in Einheiten von der Größe des zweiten Kanalabschnitts konfiguriert ist.
  7. Vorrichtung nach einem der Ansprüche 1 bis 6, wobei die Initialisierungsengine (566) zum Bestimmen einer Chipchunkgröße konfiguriert ist, mit der Daten in die Speicherchips (118a, 118b, 218, 318) geschrieben werden, wobei die Segmentierungsengine (568) zum Unterteilen der Segmente der ersten Kanalabschnittsgröße in Segmente der Chipchunkgröße konfiguriert ist; sowie die Striping-Engine (570) zum Verteilen der Daten auf mit einem Kanal (112) verbundene Chips in der Größe der ersten Kanalabschnitts konfiguriert ist.
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