DE202010017667U1 - Datenspeichervorrichtung mit Flash-Speicherchips - Google Patents
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Abstract
Description
- Technisches Gebiet
- Diese Beschreibung betrifft eine Datenspeichervorrichtung.
- Hintergrund
- Datenspeichervorrichtungen können zum Speichern von Daten verwendet werden. Eine Datenspeichervorrichtung kann mit Computern verwendet werden um die Datenspeicheranforderungen des Computers zu erfüllen. In manchen Fällen ist es wünschenswert, große Datenmengen auf einer Datenspeichervorrichtung zu speichern. Im weiteren kann es wünschenswert sein, Befehle zum Lesen von Daten und zum Schreiben von Daten auf die Datenspeichervorrichtung schnell auszuführen.
- Zusammenfassung
- In einem ersten allgemeinen Aspekt wird ein Verfahren zum Speichern von Daten in einer Flash-Speicher-Datenspeichervorrichtung, die eine Vielzahl von Speicherchips enthält, offenbart. Das Verfahren enthält das Bestimmen einer Anzahl von Speicherchips in der Datenspeichervorrichtung, das Definieren einer ersten Partition der Datenspeichervorrichtung über einen mit der Datenspeichervorrichtung gekoppelten Host, wobei die erste Partition eine erste Teilmenge der Vielzahl von Speicherchips enthält, und das Definieren einer zweiten Partition der Datenspeichervorrichtung über einen mit der Datenspeichervorrichtung gekoppelten Host, wobei die zweite Partition eine zweite Teilmenge der Vielzahl von Speicherchips enthält. Erste Daten werden in die erste Partition geschrieben, während Daten von der zweiten Partition gelesen werden, und erste Daten werden in die zweite Partition geschrieben, während Daten von der ersten Partition gelesen werden.
- Implementierungen können eines oder mehrere der folgenden Merkmale enthalten. Zum Beispiel können zweite Daten in die erste Partition geschrieben werden, während Daten gelesen werden, und können zweite Daten in die zweite Partition geschrieben werden, während Daten von der ersten Partition gelesen werden, und für N = 3. bis wenigstens 10. oder wenigstens 100. oder wenigstens 1000.: können N Daten in die erste Partition geschrieben werden, während Daten von der zweiten Partition gelesen werden, und können N Daten in die zweite Partition geschrieben werden, während Daten von der ersten Partition gelesen werden.
- Das Bestimmen einer Anzahl von Speicherchips in der Datenspeichervorrichtung kann das Senden von Informationen, die die Anzahl von Speicherchips in der Datenspeichervorrichtung angeben, von der Datenspeichervorrichtung an den Host enthalten und die gesendeten Informationen können Informationen über die physikalische Architektur der Datenspeichervorrichtung einschließlich Informationen über Verbindungen zwischen bestimmten Speicherchips und bestimmten Kanälen der Datenspeichervorrichtung enthalten. In dem Host kann ein Adressenplatz in der Datenspeichervorrichtung, in den Daten von dem Host geschrieben werden sollen, definiert werden, wobei der Adressenplatz spezifiziert, dass die Daten zu einem spezifischen der Vielzahl von Speicherchips geschrieben werden sollen.
- Die Datenspeichervorrichtung kann eine Vielzahl physikalischer Kanäle für die Kommunikation von Daten zwischen dem Host und der Vielzahl von Speicherchips enthalten, wobei jeder Kanal mit einer anderen Vielzahl der Speicherchips funktional verbunden ist, und das Verfahren kann ferner das Bestimmen einer Anzahl der physikalischen Kanäle, das Bestimmen einer ersten Teilmenge der Anzahl von Kanälen, wobei Kanäle der ersten Teilmenge von Kanälen nur mit Speicherchips der ersten Teilmenge von Speicherchips funktional verbunden sind, und das Bestimmen einer zweiten Teilmenge der Anzahl von Kanälen, wobei Kanäle der zweiten Teilmenge von Kanälen nur mit Speicherchips der zweiten Teilmenge von Speicherchips funktional verbunden sind, enthalten. In dem Host kann ein Adressenplatz in der Datenspeichervorrichtung, in den Daten von dem Host geschrieben werden sollen, definiert werden, wobei der Adressenplatz spezifiziert, dass die Daten über einen spezifischen Kanal in einen spezifischen der Vielzahl von Speicherchips geschrieben werden sollen. Außerdem kann die Datenspeichervorrichtung eine Vielzahl physikalischer Kanäle für die Kommunikation von Daten zwischen dem Host und der Vielzahl von Speicherchips enthalten und kann das Verfahren ferner das Bestimmen einer Anzahl der physikalischen Kanäle enthalten, wobei die bestimmten Kanäle mit Speicherchips der ersten Teilmenge von Speicherchips funktional verbunden sind und mit Speicherchips der zweiten Teilmenge von Speicherchips funktional verbunden sind.
- Die erste Teilmenge kann keine Speicherchips der zweiten Teilmenge enthalten und die zweite Teilmenge kann keine Speicherchips der ersten Teilmenge enthalten. Das Verfahren kann ferner das Empfangen einer Angabe, dass ein Speicherchip der ersten Partition defekt ist oder wahrscheinlich defekt werden wird, das Redefinieren der ersten Partition der Datenspeichervorrichtung in der Weise, dass sie eine dritte Teilmenge der Vielzahl von Speicherchips enthält, über den mit der Datenspeichervorrichtung gekoppelten Host, wobei die dritte Teilmenge von der ersten Teilmenge verschieden ist und wobei die dritte Teilmenge keine Speicherchips der zweiten Teilmenge enthält und wobei die zweite Teilmenge keine Speicherchips der dritten Teilmenge enthält, enthalten. Das Redefinieren der ersten Partition kann das Definieren der dritten Teilmenge als die erste Teilmenge von Speicherchips außer für den Speicherchip, der defekt ist oder der sich einem Defekt nähert, enthalten.
- In einem weiteren allgemeinen Aspekt enthält eine Vorrichtung eine Flash- Speicher-Datenspeichervorrichtung, die eine Vielzahl von Speicherchips enthält, und einen Host, der über eine Schnittstelle mit der Datenspeichervorrichtung funktional verbunden ist. Der Host enthält eine Konfigurationsdetektionsengine, die zum Detektieren einer Anzahl von Speicherchips in der Datenspeichervorrichtung konfiguriert ist, eine Partitionsengine und einen Treiber. Die Partitionsengine ist zum Definieren einer ersten Partition der Datenspeichervorrichtung, wobei die erste Partition eine erste Teilmenge der Vielzahl von Speicherchips enthält, und einer zweiten Partition der Datenspeichervorrichtung, wobei die zweite Partition eine zweite Teilmenge der Vielzahl von Speicherchips enthält, konfiguriert. Der Treiber ist zum Schreiben erster Daten in die erste Partition, zum Lesen von Daten von der zweiten Partition, während die ersten Daten in die erste Partition geschrieben werden, und zum Schreiben der ersten Daten in die zweite Partition, während Daten von der ersten Partition gelesen werden, konfiguriert.
- Implementierungen können eines oder mehrere der folgenden Merkmale enthalten. Zum Beispiel kann der Treiber ferner zum Schreiben zweiter Daten in die erste Partition, während Daten von der zweiten Partition gelesen werden, und zum Schreiben der zweiten Daten in die zweite Partition, während Daten von der ersten Partition gelesen werden, konfiguriert sein; und für N = 3. bis wenigstens 10. kann der Treiber ferner zum Schreiben von N Daten in die erste Partition, während Daten von der zweiten Partition gelesen werden, zum Schreiben der N Daten in die zweite Partition, während Daten von der ersten Partition gelesen werden, konfiguriert sein.
- Die Datenspeichervorrichtung kann zum Senden von Informationen, die die Anzahl von Speicherchips in der Datenspeichervorrichtung angeben, von der Datenspeichervorrichtung an den Host bei Empfang eines Befehls von dem Host konfiguriert sein und die gesendeten Informationen können Informationen über die physikalische Architektur der Datenspeichervorrichtung einschließlich Informationen über Verbindungen zwischen bestimmten Speicherchips und bestimmten Kanälen der Datenspeichervorrichtung enthalten. Der Host kann ferner eine Adresszuweisungsengine enthalten, die zum Zuweisen einer Speicheradresse zu Daten, die in die Datenspeichervorrichtung geschrieben werden sollen, konfiguriert ist, wobei die zugewiesene Speicheradresse spezifiziert, dass die Daten in einen spezifischen der Vielzahl von Speicherchips geschrieben werden sollen.
- Wenn die Datenspeichervorrichtung eine Vielzahl physikalischer Kanäle für die Kommunikation von Daten zwischen dem Host und der Vielzahl von Speicherchips enthält, wobei jeder Kanal mit einer anderen Vielzahl der Speicherchips funktional verbunden ist, kann die Konfigurationsdetektionsengine ferner zum Detektieren einer Anzahl der physikalischen Kanäle konfiguriert sein und kann die Partitionsengine ferner zum Bestimmen einer ersten Teilmenge der Anzahl von Kanälen, wobei Kanäle der ersten Teilmenge von Kanälen nur mit Speicherchips der ersten Teilmenge von Speicherchips funktional verbunden sind, und zum Bestimmen einer zweiten Teilmenge der Anzahl von Kanälen, wobei Kanäle der zweiten Teilmenge von Kanälen nur mit Speicherchips der zweiten Teilmenge von Speicherchips funktional verbunden sind, konfiguriert sein. Die Adresszuweisungsengine kann zum Zuweisen einer Speicheradresse zu Daten, die in die Datenspeichervorrichtung geschrieben werden sollen, konfiguriert sein, wobei die zugewiesene Speicheradresse spezifiziert, dass die Daten über einen spezifischen Kanal in einen spezifischen der Vielzahl von Speicherchips geschrieben werden sollen. Wenn die Datenspeichervorrichtung eine Vielzahl physikalischer Kanäle für die Kommunikation von Daten zwischen dem Host und der Vielzahl von Speicherchips enthält, kann in einer weiteren Implementierung die Vielzahl physikalischer Kanäle mit Speicherchips der ersten Teilmenge von Speicherchips funktional verbunden sein und mit Speicherchips der zweiten Teilmenge von Speicherchips funktional verbunden sein.
- Die Partitionsengine ist ferner zum Empfangen einer Angabe, dass ein Speicherchip der ersten Partition defekt ist oder wahrscheinlich defekt werden wird, zum Redefinieren der ersten Partition der Datenspeichervorrichtung in der Weise, dass sie eine dritte Teilmenge der Vielzahl von Speicherchips enthält, wobei die dritte Teilmenge von der ersten Teilmenge verschieden ist und wobei die dritte Teilmenge keine Speicherchips der zweiten Teilmenge enthält und wobei die zweite Teilmenge keine Speicherchips der dritten Teilmenge enthält, konfiguriert.
- Die Einzelheiten einer oder mehrerer Implementierungen sind aus den beigefügten Zeichnungen und der folgenden Beschreibung ersichtlich. Andere Merkmale ergeben sich aus der Beschreibung und den Zeichnungen, sowie aus den Ansprüchen
- Kurzbeschreibung der Zeichnungen
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1 ist ein Blockdiagramm einer Datenspeichervorrichtung100 . -
2 ist ein beispielhaftes Perspektiv-Blockdiagramm einer Platine für die Datenspeichervorrichtung. -
3a ist ein beispielhafter Blockschaltplan eines beispielhaften Computers, zur Verwendung mit einer Datenspeichervorrichtung nach1 . -
3b ist ein beispielhafter Blockschaltplan eines beispielhaften Computers, zur Verwendung mit einer Datenspeichervorrichtung nach1 . -
4 ist ein beispielhafter Ablaufplan für einen beispielhaften Prozess zum Speichern von Daten auf der Datenspeichervorrichtung nach1 . -
5 ist ein beispielhaftes Blockdiagramm für eine Ausführung der Datenspeichervorrichtung nach1 . -
6 ist ein beispielhafter Ablaufplan für beispielhafte Operationen der Datenspeichervorrichtung nach1 . - Detailbeschreibung
- Das vorliegende Dokument beschreibt eine Vorrichtung, ein oder mehrere Systeme und Techniken zur Datenspeicherung. Eine derartige Datenspeichervorrichtung kann eine Controllerkarte mit einem Controller enthalten, der mit einer oder mehreren verschiedenen Speicherkarten verwendet werden kann, wobei jede der Speicherkarten mehrere Flash-Speicherchips aufweist. Die Datenspeichervorrichtung kann über eine Schnittstelle auf der Controllerkarte mit einem Host kommunizieren. Auf diese Weise kann der Controller auf der Controllerkarte konfiguriert werden, über die Schnittstelle Befehle von dem Host zu empfangen und jene Befehle unter Verwendung der Flash-Speicherchips auf den Speicherkarten auszuführen.
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1 ist ein Blockdiagramm einer Datenspeichervorrichtung100 . Die Datenspeichervorrichtung100 kann eine Controllerkarte102 und eine oder mehrere Speicherkarten104a und104b enthalten. Die Datenspeichervorrichtung100 kann über eine Schnittstelle108 mit einem Host106 kommunizieren. Die Schnittstelle108 kann sich zwischen dem Host106 und der Controllerkarte102 befinden. Die Controllerkarte102 kann einen Controller110 , ein DRAM111 , mehrere physische Kanäle112 , ein Leistungsmodul114 und ein Speichermodul116 enthalten. Die Speicherkarten104a und104b können auf jeder der Speicherkarten mehrere Flash-Speicherchips118a und118b enthalten. Die Speicherkarten104a und104b können auch eine Speichervorrichtung120a und120b enthalten. - Allgemein kann die Datenspeichervorrichtung
100 konfiguriert sein, Daten auf den Flash-Speicherchips118a und118b zu speichern. Der Host106 kann Daten auf die Flash-Speicherchips118a und118b schreiben und daraus lesen sowie das Durchführen von anderen Operationen bezüglich der Flash-Speicherchips118a und118b bewirken. Das Lesen und Schreiben von Daten zwischen dem Host106 und den Flash-Speicherchips118a und118b sowie die anderen Operationen können durch den Controller110 auf der Controllerkarte102 verarbeitet und gesteuert werden. Der Controller110 kann Befehle vom Host106 empfangen und das Ausführen jener Befehle unter Verwendung der Flash-Speicherchips118a und118b auf den Speicherkarten104a und104b bewirken. Die Kommunikation zwischen dem Host106 und dem Controller110 kann durch die Schnittstelle108 erfolgen. Der Controller110 kann unter Verwendung der Kanäle112 mit den Flash-Speicherchips118a und118b kommunizieren. - Die Controllerkarte
102 kann das DRAM111 enthalten. Das DRAM111 kann operativ an den Controller110 gekoppelt sein und zum Speichern von Informationen verwendet werden. Beispielsweise kann das DRAM111 zum Speichern einer Logikadresse zum physischen Adressieren von Karten und Informationen über schlechte Blöcke verwendet werden. Das DRAM111 kann auch so konfiguriert sein, dass es als ein Puffer zwischen dem Host106 und den Flash-Speicherchips118a und118b fungiert. Bei einer beispielhaften Implementierung sind die Controllerkarte102 und jede der Speicherkarten104a und104b physisch getrennte gedruckte Leiterplatten (PCB – Printed Circuit Boards). Die Speicherkarte104a kann eine PCB sein, die operativ mit der PCB der Controllerkarte102 verbunden ist. Beispielsweise kann die Speicherkarte104a physisch und/oder elektrisch mit der Controllerkarte102 verbunden sein. Analog kann die Speicherkarte104b eine von der Speicherkarte104a getrennte PCB sein und kann operativ mit der PCB der Controllerkarte102 verbunden sein. Beispielsweise kann die Speicherkarte104b physisch und/oder elektrisch mit der Controllerkarte102 verbunden sein. - Die Speicherkarten
104a und104b können jeweils separat von der Controllerkarte102 getrennt und entfernt werden. Beispielsweise kann die Speicherkarte104a von der Controllerkarte102 getrennt und durch eine andere, nicht gezeigte Speicherkarte ersetzt werden, wobei die andere Speicherkarte operativ mit der Controllerkarte102 verbunden ist. Bei diesem Beispiel können entweder eine oder beide der Speicherkarten104a und104b gegen andere Speicherkarten ausgetauscht werden, so dass die anderen Speicherkarten mit der gleichen Controllerkarte102 und dem gleichen Controller110 arbeiten können. Beispielsweise kann die Speicherkarte104b physisch und/oder elektrisch mit der Speicherkarte102 verbunden sein. - Bei einer beispielhaften Implementierung können die Controllerkarte
102 und jede der Speicherkarten104a und104b physisch in einem Laufwerksformfaktor verbunden sein. Der Laufwerksformfaktor kann unterschiedliche Größen enthalten, wie etwa beispielsweise einen 3,5‘‘-Laufwerksformfaktor und einen 2,5‘‘-Laufwerksformfaktor. - Bei einer beispielhaften Implementierung können die Controllerkarte
102 und jede der Speicherkarten104a und104b unter Verwendung eines hochdichten Ball-Grid-Array-(BGA-)Verbindungsstücks elektrisch verbunden sein. Andere Varianten von BGA-Verbindungsstücken können verwendet werden, wie beispielsweise ein FBGA-Verbindungsstück (Fine Ball Grid Array), ein UBGA-Verbindungsstück (Ultra Fine Ball Grid Array) oder ein MBGA-Verbindungsstück (Micro Ball Grid Array). Es können auch andere Arten von elektrischen Verbindungsmitteln verwendet werden. - Die Schnittstelle
108 kann eine Hochgeschwindigkeitsschnittstelle zwischen dem Controller110 und dem Host106 enthalten. Die Hochgeschwindigkeitsschnittstelle kann schnelle Transfers von Daten zwischen dem Host106 und den Flash-Speicherchips118a und118b ermöglichen. Bei einer beispielhaften Implementierung kann die Hochgeschwindigkeitsschnittstelle eine PCIe-Schnittstelle (Peripheral Component Interconnect Express) enthalten. Die PCIe-Schnittstelle kann beispielsweise eine PCIe x4-Schnittstelle oder eine PCIe x8-Schnittstelle sein. Die Schnittstelle108 kann ein Verbindungsstück zu dem Host106 enthalten, wie beispielsweise eine externe PCIe-Verbindungsstückkabelbaugruppe. Es können auch andere Hochgeschwindigkeitsschnittstellen, Verbindungsstücke und Verbindungsstückbaugruppen verwendet werden. - Bei einer beispielhaften Implementierung kann die Kommunikation zwischen der Controllerkarte
102 und den Flash-Speicherchips118a und118b auf den Speicherkarten104a und104b zu mehreren physischen Kanälen112 angeordnet und konfiguriert sein. Jeder der Kanäle112 kann mit einem oder mehreren Flash-Speicherchips118a und118b kommunizieren. Der Controller110 kann derart konfiguriert sein, dass von dem Host106 empfangene Befehle von dem Controller110 unter Verwendung jeder der Kanäle112 gleichzeitig oder mindestens im Wesentlichen gleichzeitig ausgeführt werden können. Auf diese Weise können mehrere Befehle auf verschiedenen physischen Kanälen112 gleichzeitig ausgeführt werden, was den Durchsatz der Datenspeichervorrichtung100 verbessern kann. - Bei dem Beispiel von
1 sind zwanzig (20) physische Kanäle112 dargestellt. Die ganz durchgehenden Linien zeigen die zehn (10) physischen Kanäle zwischen dem Controller110 und den Flash-Speicherchips118a auf der Speicherkarte104a . Die gemischt durchgehenden und gestrichelten Linien zeigen die zehn (10) Kanäle zwischen dem Controller110 und den Flash-Speicherchips118b auf der Speicherkarte104b . Wie in1 gezeigt, kann jeder der Kanäle112 mehrere Flash-Speicherchips unterstützen. Beispielsweise kann jeder der Kanäle112 bis zu 32 Flash-Speicherchips unterstützen. Bei einer beispielhaften Implementierung ist jeder der 20 Kanäle konfiguriert, 6 Flash-Speicherchips zu unterstützen und mit ihnen zu kommunizieren. Bei diesem Beispiel würde jede der Speicherkarten104a und104b jeweils 60 Flash-Speicherchips enthalten. Je nach der Art und Anzahl der Flash-Speicherchips118a und118b kann die Datenspeicherungsvorrichtung100 konfiguriert sein, bis zu mehreren Terrabyte an Daten zu speichern und aufzunehmen. - Der Controller
110 kann einen Microcontroller, einen FPGA-Controller, andere Arten von Controllern oder Kombinationen von diesen Controllern enthalten. Bei einer beispielhaften Implementierung ist der Controller110 ein Microcontroller. Der Microcontroller kann in Hardware, Software oder einer Kombination aus Hardware und Software implementiert sein. Beispielsweise kann in dem Microcontroller ein Computerprogrammprodukt aus dem Speicher (z.B. Speichermodul116 ) geladen sein, das Anweisungen enthält, die bei Ausführung bewirken können, dass sich der Microcontroller auf bestimmte Weise verhält. Der Microcontroller kann konfiguriert sein, über die Schnittstelle108 Befehle von dem Host106 zu empfangen und die Befehle auszuführen. Beispielsweise können die Befehle Befehle zum Lesen, Schreiben, Kopieren und Löschen von Blöcken von Daten unter Verwendung der Flash-Speicherchips118a und118b sowie andere Befehle enthalten. - Bei einer weiteren beispielhaften Implementierung ist der Controller
110 ein FPGA-Controller. Der FPGA-Controller kann in Hardware, Software oder einer Kombination aus Hardware und Software implementiert sein. In den FPGA-Controller kann beispielsweise Firmware aus dem Speicher (z.B. Speichermodul116 ) geladen sein, die Anweisungen enthält, die bei Ausführung bewirken, dass sich der FPGA-Controller auf bestimmte Weise verhält. Der FPGA-Controller kann konfiguriert sein, Befehle von dem Host106 unter Verwendung der Schnittstelle108 zu empfangen und die Befehle auszuführen. Beispielsweise können die Befehle Befehle zum Lesen, Schreiben, Kopieren und Löschen von Blöcken von Daten unter Verwendung der Flash-Speicherchips118a und118b sowie andere Befehle enthalten. - Das Speichermodul
116 kann konfiguriert sein, Daten zu speichern, die auf den Controller110 geladen werden können. Beispielsweise kann das Speichermodul116 konfiguriert sein, ein oder mehrere Bilder für den FPGA-Controller zu speichern, wobei die Bilder Firmware zur Verwendung durch den FPGA-Controller beinhalten. Das Speichermodul116 kann mit dem Host106 koppeln, um mit dem Host106 zu kommunizieren. Das Speichermodul116 kann direkt mit dem Host106 koppeln und/oder kann indirekt mit dem Host106 durch den Controller110 koppeln. Beispielsweise kann der Host106 ein oder mehrere Bilder von Firmware an das Speichermodul116 zur Speicherung kommunizieren. Bei einer beispielhaften Implementierung enthält das Speichermodul116 einen elektrisch löschbaren programmierbaren Festwertspeicher (EEPROM – Electrically Erasable Programmable Read-Only Memory). Das Speichermodul116 kann auch andere Arten von Speichermodulen enthalten. - Die Speicherkarten
104a und104b können konfiguriert sein, mit unterschiedlichen Arten von Flash-Speicherchips118a und118b zu arbeiten. Bei einer beispielhaften Implementierung können die Flash-Speicherchips118a und die Flash-Speicherchips118b die gleiche Art von Flash-Speicherchips sein, was beinhaltet, dass sie die gleiche Spannung von dem Leistungsmodul114 erfordern und dass sie von dem gleichen Flash-Speicherchips-Verkäufer sind. Die Ausdrücke Verkäufer und Hersteller werden durch dieses Dokument hinweg vertauschbar verwendet. - Bei einer weiteren beispielhaften Implementierung kann es sich bei den Flash-Speicherchips
118a auf der Speicherkarte104a um eine andere Art von Flash-Speicherchip als die Flash-Speicherchips118b auf der Speicherkarte104b handeln. Beispielsweise kann die Speicherkarte104a SLC-NAND-Flash-Speicherchips und die Speicherkarte104b MLC-NAND-Flash-Speicherchips enthalten. Bei einem weiteren Beispiel kann die Speicherkarte104b Flash-Speicherchips von einem Flash-Speicherchips-Hersteller und die Speicherkarte104b Flash-Speicherchips von einem anderen Flash-Speicherchips-Hersteller enthalten. Die Flexibilität, alle die gleiche Art von Flash-Speicherchips zu haben oder verschiedene Arten von Flash-Speicherchips zu haben, ermöglicht es, die Datenspeichervorrichtung100 auf verschiedene, von dem Host106 verwendete Anwendungen zuzuschneiden. - Bei einer weiteren beispielhaften Implementierung können die Speicherkarten
104a und104b verschiedene Arten von Flash-Speicherchips auf der gleichen Speicherkarte enthalten. Beispielsweise kann die Speicherkarte104a sowohl SLC-NAND-Chips als auch MLC-NAND-Chips auf der gleichen PCB enthalten. Analog kann die Speicherkarte104b sowohl SLC-NAND-Chips als auch MLC-NAND-Chips enthalten. Auf diese Weise kann die Datenspeichervorrichtung100 vorteilhafterweise so zugeschnitten werden, dass sie die Spezifikationen des Host106 erfüllt. - Bei einer weiteren beispielhaften Implementierung kann die Speicherplatine
104a und104b andere Arten von Speichervorrichtungen enthalten, einschließlich Nicht-Flash-Speicherchips. Beispielsweise können die Speicherkarten104a und104b Direktzugriffsspeicher (RAM Random Access Memory) wie beispielsweise DRAM (Dynamic RAM) und SRAM (Static RAM) sowie andere Arten von RAM und andere Arten von Speichervorrichtungen enthalten. Bei einer beispielhaften Implementierung können beide Speicherkarten104a und104b einen RAM enthalten. Bei einer weiteren beispielhaften Implementierung kann eine der Speicherkarten einen RAM enthalten und die andere Speicherkarte Flash-Speicherchips. Außerdem kann eine der Speicherkarten sowohl RAM als auch Flash-Speicherchips enthalten. - Die Speichermodule
120a und120b auf den Speicherkarten104a und104b können verwendet werden, um Informationen bezüglich der Flash-Speicherchips118a bzw.118b zu speichern. Bei einer beispielhaften Implementierung können die Speichermodule120a und120b Einrichtungscharakteristika der Flash-Speicherchips speichern. Die Einrichtungscharakteristika können beinhalten, ob die Chips SLC-Chips oder MLC-Chips sind, ob die Chips NAND- oder NOR-Chips sind, eine Anzahl von Chip-Select sind, eine Anzahl von Blöcken, eine Anzahl von Seiten pro Block, eine Anzahl von Bytes pro Seite und eine Geschwindigkeit der Chips. - Bei einer beispielhaften Implementierung können die Speichermodule
120a und120b serielle EEPROMs enthalten. Die EEPROMs können die Einrichtungscharakteristika speichern. Die Einrichtungscharakteristika können für jede gegebene Art von Flash-Speicherchip einmal zusammengestellt werden, und das entsprechende EEPROM-Bild kann mit den Einrichtungscharakteristika generiert werden. Wenn die Speicherkarten104a und104b operativ mit der Controllerkarte102 verbunden sind, dann können die Einrichtungscharakteristika derart aus den EEPROMs ausgelesen werden, dass der Controller110 die Arten von Flash-Speicherchips118a und118b , die der Controller110 steuert, automatisch erkennen kann. Außerdem können die Einrichtungscharakteristika verwendet werden, um den Controller110 auf die entsprechenden Parameter für die spezifische Art oder Arten von Flash-Speicherchips118a und118b zu konfigurieren. - Wie oben erörtert, kann der Controller
110 einen FPGA-Controller beinhalten. Unter Bezugnahme auf2 wird ein beispielhaftes Blockdiagramm eines FPGA-Controller210 gezeigt. Der FPGA-Controller kann konfiguriert sein, bezüglich des Controller110 von1 auf die oben beschriebene Weise zu arbeiten. Der FPGA-Controller210 kann mehrere Kanalcontroller250 enthalten, um die mehreren physischen Kanäle112 mit den Flash-Speicherchips218 zu verbinden. Die Flash-Speicherchips218 sind als mehrere Flash-Speicherchips gezeigt, die mit jedem der Kanalcontroller250 verbunden sind. Die Flash-Speicherchips218 sind repräsentativ für die Flash-Speicherchips118a und118b von1 , die sich auf den separaten Speicherkarten104a und104b von1 befinden. Die separaten Speicherkarten sind in dem Beispiel von2 nicht gezeigt. Der FPGA-Controller210 kann ein PCIe-Schnittstellenmodul208 , einen bidirektionalen Direct-Memory-Access-(DMA)Controller252 , einen DRAM-(Dynamic Random Access Memory)Controller254 , einen Befehlsprozessor/eine Befehlsschlange256 und ein Informations- und Konfigurationsschnittstellenmodul258 enthalten. - Informationen können über eine Schnittstelle mit einem Host (z.B. Host
106 von1 ) kommuniziert werden. Bei diesem Beispiel,2 , enthält der FPGA-Controller210 eine PCIe-Schnittstelle zum Kommunizieren mit dem Host und ein PCIe-Schnittstellenmodul208 . Das PCIe-Schnittstellenmodul208 kann ausgelegt und konfiguriert sein, Befehle von dem Host zu empfangen und Befehle an den Host zu senden. Das PCIe-Schnittstellenmodul208 kann eine Datenflusssteuerung zwischen dem Host und der Datenspeichervorrichtung bereitstellen. Das PCIe-Schnittstellenmodul208 kann Hochgeschwindigkeitstransfers von Daten zwischen dem Host und dem Controller210 und schließlich den Flash-Speicherchips218 ermöglichen. Bei einer beispielhaften Implementierung können die PCIe-Schnittstelle und das PCIe-Schnittstellenmodul208 einen 64-Bit-Bus enthalten. Der bidirektionale DMA-Controller252 kann ausgelegt und konfiguriert sein, den Betrieb des Busses zwischen dem PCIe-Schnittstellenmodul208 und dem Befehlsprozessor/der Befehlsschlange256 zu steuern. Der bidirektionale DMA-Controller252 kann konfiguriert sein, mit der PCIe-Schnittstelle208 und jedem der Kanalcontroller250 zu koppeln. Der bidirektionale DMA-Controller252 ermöglicht einen bidirektionalen direkten Speicherzugriff zwischen dem Host106 und den Flash-Speicherchips218 . - Der DRAM-Controller
254 kann ausgelegt und konfiguriert sein, die Übersetzung von Logik in physische Adressen zu steuern. Beispielsweise kann bei einer Implementierung, bei der der Host den Speicherplatz unter Verwendung von Logikadressen adressiert, der DRAM-Controller254 den Befehlsprozessor/die Befehlsschlange256 bei der Übersetzung der Logikadressen, die von dem Host verwendet werden, zu den tatsächlichen physischen Adressen in den Flash-Speicherchips218 , die die Daten betreffen, die zu den Flash-Speicherchips218 geschrieben oder daraus gelesen werden, unterstützen. Eine von dem Host empfangene Logikadresse kann in eine physische Adresse für einen Ort in einem der Flash-Speicherchips218 übersetzt werden. Analog kann eine physische Adresse für einen Ort in einem der Flash-Speicherchips218 in eine Logikadresse übersetzt und an den Host kommuniziert werden. - Der Befehlsprozessor/die Befehlsschlange
256 kann ausgelegt und konfiguriert sein, die Befehle von dem Host durch das PCIe-Schnittstellenmodul208 zu empfangen und die Ausführung der Befehle durch die Kanalcontroller250 zu steuern. Der Befehlsprozessor/die Befehlsschlange256 kann eine Schlange für eine Anzahl von auszuführenden Befehlen pflegen und die Befehle unter Verwendung einer geordneten Liste ordnen, um sicherzustellen, dass die ältesten Befehle zuerst verarbeitet werden können. Der Befehlsprozessor100 kann die Reihenfolge der für den gleichen Flash-Speicherchip bestimmten Befehle pflegen und die für andere Flash-Speicherchips bestimmten Befehle umordnen. Auf diese Weise können mehrere Befehle gleichzeitig ausgeführt werden, und jeder der Kanäle112 kann gleichzeitig oder mindestens im Wesentlichen gleichzeitig verwendet werden. - Der Befehlsprozessor/die Befehlsschlange
256 kann konfiguriert sein, Befehle für verschiedene Kanäle112 außerhalb einer Reihenfolge zu verarbeiten und eine Befehlsordnung pro Kanal zu bewahren. Beispielsweise können Befehle, die von dem Host empfangen werden und die für verschiedene Kanäle bestimmt sind, von dem Befehlsprozessor/der Befehlsschlange256 außerhalb der Reihenfolge verarbeitet werden. Auf diese Weise können die Kanäle beschäftigt gehalten werden. Befehle, die von dem Host zur Verarbeitung auf dem gleichen Kanal empfangen werden, können in der Reihenfolge verarbeitet werden, in der die Befehle durch den Befehlsprozessor/die Befehlsschlange256 von dem Host empfangen wurden. Bei einer beispielhaften Implementierung kann der Befehlsprozessor/die Befehlsschlange256 konfiguriert sein, eine Liste von von dem Host empfangenen Befehlen in einer sortierten Liste mit dem ältesten zuerst zu pflegen, um eine rechtzeitige Ausführung der Befehle sicherzustellen. - Die Kanalcontroller
250 können ausgelegt und konfiguriert sein, Befehle von dem Befehlsprozessor/der Befehlsschlange256 zu verarbeiten. Jeder der Kanalcontroller250 kann konfiguriert sein, Befehle für mehrere Flash-Speicherchips218 zu verarbeiten. Bei einer beispielhaften Implementierung kann jeder der Kanalcontroller250 konfiguriert sein, Befehle für bis zu und einschließlich 32 Flash-Speicherchips218 zu verarbeiten. - Die Kanalcontroller
250 können konfiguriert sein, die Befehle von dem Befehlsprozessor/der Befehlsschlange256 in der Reihenfolge, wie durch den Befehlsprozessor/die Befehlsschlange256 bezeichnet, zu verarbeiten. Zu Beispielen für die Befehle, die verarbeitet werden können, zählen unter anderem das Lesen einer Flash-Seite, das Programmieren einer Flash-Seite, das Kopieren einer Flash-Seite, das Löschen eines Flash-Blocks, das Lesen von Metadaten eines Flash-Blocks, das Abbilden der schlechten Blöcke eines Flash-Speicherchips und das Zurücksetzen eines Flash-Speicherchips. - Das Informations- und Konfigurationsschnittstellenmodul
258 kann ausgelegt und konfiguriert sein, mit einem Speichermodul (z.B. Speichermodul116 von1 ) zu koppeln, um Konfigurationsinformationen für den FPGA-Controller210 zu empfangen. Beispielsweise kann das Informations- und Konfigurationsschnittstellenmodul258 ein oder mehrere Bilder von dem Speichermodul empfangen, um Firmware an den FPGA-Controller210 zu liefern. Modifikationen an den Bildern und an der Firmware können durch den Host an den Controller210 durch das Informations- und Konfigurationsschnittstellenmodul258 geliefert werden. Durch das Informations- und Konfigurationsschnittstellenmodul258 empfangene Modifikationen können auf eine beliebige der Komponenten des Controller210 angewendet werden, einschließlich beispielsweise das PCIe-Schnittstellenmodul208 , den bidirektionalen DMA-Controller252 , den DRAM-Controller254 , den Befehlsprozessor/die Befehlsschlange256 und die Kanalcontroller250 . Das Informations- und Konfigurationsschnittstellenmodul258 kann ein oder mehrere Register enthalten, die wie erforderlich durch Anweisungen von dem Host modifiziert werden können. - Der FPGA-Controller
210 kann ausgelegt und konfiguriert sein, mit dem Host zu kooperieren und Befehle in Verbindung mit dem Host zu verarbeiten. Der FPGA-Controller210 kann eine Fehlerkorrektur, eine Verwaltung von schlechten Blöcken, eine Abbildung logisch auf physisch, „Garbage Collection“, den Abnutzungsausgleich, die Partitionierung und die Formatierung auf niedrige Ebene bezüglich der Flash-Speicherchips218 durchführen oder die Durchführung zumindest unterstützen. -
3A ist ein schematisches Blockdiagramm einer Vorrichtung300 , die eine Datenspeichervorrichtung302 mit mehreren Flash-Speicherchips318a ,318b ,318c ,318d ,318e ,318f ,318g ,318h ,318i ,318j ,318k ,318l enthält, die in eine erste Partition321 und eine zweite Partition322 organisiert sind. Die erste und zweite Partition321 und322 definieren verschiedene physische Bereiche des Speicherplatzes in der Datenspeichervorrichtung302 , so dass Verzeichnisse und Dateien von verschiedenen Kategorien in den verschiedenen Partitionen gespeichert werden können, oder so dass eine Partition für andere Zwecke als die andere Partition verwendet werden kann. Die erste Partition kann eine erste Teilmenge der Flash-Speicherchips318a –f enthalten, während die zweite Partition eine zweite Teilmenge der Flash-Speicherchips318e –l enthalten kann, wobei es keine Flash-Speicherchips gibt, die Teil beider Partitionen sind. Das heißt, die Grenze zwischen den Partitionen321 und322 wird zwischen individuellen Flash-Speicherchips gezogen, um sicherzustellen, dass ein individueller Flash-Speicherchip nicht zu mehr als einer Partition gehört. - Das Organisieren der Datenspeichervorrichtung in zwei oder mehr Partitionen kann einer Reihe von Zwecken dienen. Beispielsweise können auf einer Partition gespeicherte Betriebssystemdateien von auf einer anderen Partition gespeicherten Benutzerdateien getrennt gehalten werden. Cache- und Log-Dateien, die ihre Größe dynamisch und schnell ändern können, wodurch ein Dateisystem potentiell voll wird, können auf einer Partition gespeichert und von auf einer anderen Partition gespeicherten anderen Dateien getrennt gehalten werden. Partitionen können für Mehrfach-Boot-Setups verwendet werden, wodurch Benutzer mehr als ein Betriebssystem auf einem einzelnen Computer haben können. Beispielsweise könnte ein Benutzer Linux, Mac OS X und Microsoft Windows und andere Betriebssysteme auf verschiedene Partitionen der gleichen Datenspeichervorrichtung installieren und beim Einschalten die Wahl haben, in ein beliebiges (von der Hardware unterstütztes) Betriebssystem zu booten. Partitionen können verwendet werden, um Dateien zu schützen oder zu isolieren, damit es leichter wird, eine verfälschte Dateisystem- oder Betriebssysteminstallation wiederherzustellen. Falls beispielsweise eine Partition verfälscht ist, aber keine der anderen Dateisysteme beeinflusst ist, kann es immer noch möglich sein, die Daten auf der Speichervorrichtung zu retten. Das Verwenden einer separaten Partition für schreibgeschützte Daten reduziert auch die Wahrscheinlichkeiten, dass das Dateisystem auf dieser Partition verfälscht wird. Partitionen können auch die Computergesamtleistung auf Systemen anheben, bei denen kleinere Dateisysteme effizienter sind. Beispielsweise weisen große Plattenlaufwerke mit nur einem NTFS-Dateisystem in der Regel eine sehr große Master File Table (MFT) mit sequentiellem Zugriff auf, und allgemein benötigt das Lesen dieser MFT mehr Zeit als die kleineren MFTs von kleineren Partitionen.
- Bei einem weiteren Ausführungsbeispiel kann die Datenspeichervorrichtung
302 verwendet werden, um große Datenmengen (z.B. viele Gigabytes oder Terrabytes an Daten) zu speichern, die schnell aus der Datenspeichervorrichtung gelesen und dem Host geliefert werden müssen. Beispielsweise kann die Datenspeichervorrichtung verwendet werden, um große Volumina an öffentlich zugänglichen Informationen zwischenzuspeichern (z.B. einen großen Corpus von Webseiten aus dem World Wide Web, eine große Bibliothek von elektronischen Versionen von Büchern oder digitale Informationen, die ein großes Volumen von Telekommunikationen darstellen usw.), die von dem Host als Reaktion auf eine Anfrage geholt werden können. Somit kann es wichtig sein, dass auf die relevanten Daten als Reaktion auf einen von dem Host ausgegebenen Lesebefehl schnell zugegriffen und sie zurückgeschickt werden. Die in der Datenspeichervorrichtung gespeicherten Informationen müssen jedoch möglicherweise auch ständig aktualisiert werden, um die Informationen aktuell zu halten, wenn sich die relevanten Informationen ändern. Falls beispielsweise die Informationen auf der Speichervorrichtung einen Corpus von Webseiten betreffen, kann es nötig sein, die auf der Speichervorrichtung gespeicherten Informationen zu aktualisieren, wenn sich die Webseiten ändern und wenn neue Webseiten angelegt werden. - Bei einem derartigen System kann eine partitionierte Flash-Speicher-Datenspeichervorrichtung
302 eine hervorragende Leistung bieten. Bei einer Flash-Speicher-Speichervorrichtung können Schreiboperationen in einen Flash-Speicherchip viel länger benötigen (z.B. 10–100mal länger) als Leseoperationen aus einem Flash-Speicherchip. Bei verschiedenen Ausführungsformen kann jeder Flash-Speicherchip318a –318l mit einem Host350 über einen einzelnen Kommunikationskanal312a –321f pro individuellem Speichermedium kommunizieren, so dass ein einzelnes Lesen oder Schreiben (aber nicht beide) auf einem gegebenen Flash-Speicherchip innerhalb eines gegebenen Zeitrahmens. Bei einer derartigen Ausführungsform kann ein Schreibbefehl in ein Speichermedium eine potentielle Leseoperation aus der gleichen Einrichtung blockieren. - Beispielsweise bei Flash-Speicherchips
318a –318l kann die zum Abschließen eines Schreibbefehls benötigte Zeit oder Latenz viel größer sein als die Zeit oder Latenz, die benötigt wird, um daraus zu lesen und einen Lesebefehl abzuschließen. Außerdem können bei Flash-Speicherchips318a –318l mehrere Transaktionen anfallen, um eine einzelne Schreiboperation abzuschließen. Ein Beispiel dafür kann die „Garbage Collection“ beinhalten. - Deshalb bietet das Organisieren der Chips
318a –l der Datenspeichervorrichtung in zwei oder mehr Partitionen, wobei die Partitionen an Grenzen zwischen verschiedenen Chips definiert sind, einen Weg, um schnelle Leseoperationen sicherzustellen, während gleichzeitig auch die auf der Datenspeichervorrichtung gespeicherten Informationen in Echtzeit aktualisiert werden können. Beispielsweise können beide Partitionen321 und322 verwendet werden, um im Wesentlichen den gleichen Corpus an Daten (z.B. einen Corpus an Webseiten) zu speichern, der als Reaktion auf Anfragen bedient werden soll, und die individuellen Partitionen können zwischen dem Bedienen der Aufforderungen und dem Aktualisieren mit neuen Informationen abwechseln. Beispielsweise kann in einer ersten Zeitperiode die erste Partition321 verwendet werden, um die Informationen an den Host zu liefern (z.B. Informationen, die als Reaktion auf eine Benutzeranfrage angefordert werden können), während die Daten auf der zweiten Partition322 aktualisiert werden (z.B. als Reaktion auf Änderungen an oder Zusätzen zu den Webseiten des Corpus). Dann kann in einer zweiten Zeitperiode die jüngst aktualisierte zweite Partition322 verwendet werden, um die Informationen an den Host zu liefern, während die Daten auf der ersten Partition321 aktualisiert werden. Auf diese Weise können die Daten auf der ersten Partition auf der zweiten Partition gespiegelt werden, so dass die zweite Partition Daten pflegen kann, die mit den Daten auf der ersten Partition im Wesentlichen identisch sind. Um sicherzustellen, dass die beiden Partitionen im Wesentlichen den gleichen Corpus an Daten pflegen und dass die zweite Partition die erste Partition spiegelt, indem im Wesentlichen die gleichen Daten wie die erste Partition gespeichert werden, kann der Host Daten in die erste Partition schreiben, und dann kann der Host die gleichen Daten, die in die erste Partition geschrieben wurden, in die zweite Partition schreiben. Der Host kann zusätzliche Operationen durchführen, um sicherzustellen, dass die zweite Partition die erste Partition spiegelt. Falls beispielsweise der Host von der Vorrichtung302 eine Anzeige empfängt, dass der Flash-Speicherchip auf einer der beiden Partitionen versagt hat oder wahrscheinlich versagt, kann der Host Daten, die den Daten auf dem ausgefallenen oder bald ausfallenden Chip entsprechen, auf einen anderen Chip der Partition kopieren. Bei einer Implementierung kann der Host die Daten von der Partition kopieren, die nicht die ausgefallene oder bald ausgefallene enthält. - Durch Vorbereiten von gespiegelten Partitionen
321 und322 auf der Vorrichtung302 können Daten immer von einer Partition bedient werden, die als eine Festwerteinrichtung dient und deshalb sehr schnelle Reaktionen auf Lesebefehle von dem Host liefert, ohne durch Schreibbefehle verlangsamt zu werden, während die andere Partition mit neuen Informationen aktualisiert wird. Die Partitionen derart zu definieren, dass der individuelle Flash-Speicherchip in nur einer Partition enthalten ist, stellt sicher, dass in keinen Flash-Speicherchip im Wesentlichen zur gleichen Zeit Daten geschrieben und daraus gelesen werden, was eine Verzögerung bei dem Reagieren auf eine Leseanforderung von dem Host350 verursachen würde. Bei einer anderen Implementierung jedoch brauchen Grenzen zwischen zwei gespiegelten Partitionen nicht entlang physischer Chipgrenzen gezogen zu werden, wobei dann einige physische Speicheradressen eines Chips zu einer Partition und andere physische Speicheradressen des Chips zu der anderen gespiegelten Partition gehören können. - Wie oben erörtert, können die Speicherchips
318a –l an einen Controller angeschlossen sein, der einen FPGA-Controller310 enthalten kann. Der FPGA-Controller kann konfiguriert werden, dass er auf die oben bezüglich des Controllers110 von1 oder des FPGA210 von2 beschriebene Weise arbeitet. Der FPGA-Controller310 kann mehrere Kanalcontroller312a ,312b ,312c ,312d ,312e ,312f enthalten, um die mehreren Kanäle112 mit den Flash-Speicherchips218a –l zu verbinden. Natürlich kann, wie oben beschrieben, die Speichervorrichtung viel mehr als 12 Flash-Speicherchips enthalten, viel mehr als sechs Kanalcontroller, und vielmehr als zwei Flash-Speicherchips können operativ über einen physischen Kanal an einen Kanalcontroller angeschlossen sein. Somit ist die in3A und3B gezeigte Implementierung aus Darstellungsgründen lediglich schematisch. - Bei einer Implementierung können die Kanalcontroller
312a ,312b ,312c ,312d ,312e ,312f Kanäle steuern, die operativ mit Flash-Speicherchips verbunden sind, die Teil jeder Partition321 und322 sind. Beispielsweise kann der Kanalcontroller312a operativ mit dem Speicherchip318a verbunden sein, der Teil der ersten Partition321 ist, und auch mit dem Speicherchip318g , der Teil der zweiten Partition322 ist. Bei einer derartigen Konfiguration ist mindestens ein Speicherchip in der ersten Partition321 mit jedem Kommunikationskanal zwischen der Datenspeichervorrichtung302 und dem Host verbunden und ist mindestens ein Speicherchip in der zweiten Partition322 mit jedem Kommunikationskanal zwischen der Datenspeichervorrichtung302 und dem Host350 verbunden. Eine derartige Konfiguration führt zu einem maximalen Parallelismus der Kommunikation zwischen einer Partition321 oder322 und dem Host, was zu schnellen Lesezugriffs- und schnellen Schreibzeiten von und auf die Datenspeichervorrichtung302 führen kann. - Bei einer weiteren Implementierung können etwa die Hälfte der Kanalcontroller operativ mit Flash-Speicherchips in einer ersten Partition verbunden sein und können etwa die Hälfte der Kanalcontroller operativ mit Flash-Speicherchips in der zweiten Partition verbunden sein.
- Bei einer weiteren, in
3B gezeigten Implementierung können die Flash-Speicherchips318a ,318b ,318c ,318d ,318e ,318f ,318g ,318h ,318i ,318j ,318k ,318l in eine erste Partition331 , eine zweite Partition332 , eine dritte Partition333 und eine vierte Partition334 organisiert sein, wobei die verschiedenen Partitionen verschiedene physische Bereiche des Speicherplatzes in der Datenspeichervorrichtung302 definieren, so dass Verzeichnisse und Dateien von verschiedenen Kategorien in den verschiedenen Partitionen gespeichert werden können, oder so dass eine Partition zu anderen Zwecken als die andere Partition verwendet werden kann. Die erste Partition331 kann eine erste Teilmenge der Flash-Speicherchips318a –c enthalten. Die zweite Partition332 kann eine zweite Teilmenge der Flash-Speicherchips318d –f enthalten. Die dritte Partition333 kann eine dritte Teilmenge der Flash-Speicherchips318g –i enthalten. Die vierte Partition334 kann eine vierte Teilmenge der Flash-Speicherchips318j –l enthalten. Bei einer Implementierung gibt es unter den verschiedenen Partitionen331 ,332 ,333 und334 keine Flash-Speicherchips, deren physischer Speicheradressraum Teil von zwei oder mehr Partitionen ist. Das heißt, die Grenzen zwischen den Partitionen331 ,332 ,333 und334 sind zwischen individuellen Flash-Speicherchips gezogen, um sicherzustellen, dass ein individueller Flash-Speicherchip nicht zu mehr als einer Partition gehört. - Bei dem System von
3B kann eine partitionierte Flash-Speicher-Datenspeichervorrichtung302 eine hervorragende Leistung liefern, wenn sie zum Beispiel zum Speichern eines Corpus von Daten (z.B. eines Corpus von Webseiten) verwendet wird, der als Reaktion auf Anfragen bedient werden soll, und die individuellen Partitionen können zwischen dem Bedienen der Aufforderungen und dem Aktualisieren mit neuen Informationen abwechseln. Beispielsweise können in einer ersten Zeitperiode die erste, die zweite und dritte Partition331 ,332 und333 verwendet werden, um die Informationen an den Host zu liefern (z.B. Informationen, die als Reaktion auf eine Benutzeranfrage angefordert werden können), während die Daten auf der vierte Partition334 aktualisiert werden (z.B. als Reaktion auf Änderungen an oder Zusätzen zu den Webseiten des Corpus). Dann kann in einer zweiten Zeitperiode die jüngst aktualisierte vierte Partition334 zusammen mit der zweiten und dritten Partition332 und333 verwendet werden, um die Informationen an den Host zu liefern, während die Daten auf der ersten Partition331 aktualisiert werden. Somit können Daten in jeder Partition ringartig aktualisiert werden, während Anfrageanforderungen von den anderen Partitionen bedient werden. Dieser Prozess kann wiederholt werden, so dass Daten immer von Partitionen geliefert werden, die als Festwerteinrichtungen wirken und deshalb auf Lesebefehle von dem Host sehr schnelle Reaktionen liefern, ohne durch Schreibbefehle verlangsamt zu werden, während die andere Partition mit neuen Informationen aktualisiert wird. Das Definieren von vier Partitionen führt zu der Redundanz von auf der Datenspeichervorrichtung gespeicherten Informationen, so dass bei Ausfall einer Partition, eines Kanals oder eines individuellen Speicherchips, so dass eine Partition nicht länger verwendet werden kann, die verbleibenden drei Partitionen weiterhin verwendet werden können, um eine Datenspeichervorrichtung darzustellen, bei der alle der übrigen Partitionen nacheinander aktualisiert werden, während die anderen verbleibenden Partitionen Datenanfragen bedienen. - Wie oben beschrieben kann die Datenspeichervorrichtung
302 durch eine Schnittstelle308 , die beispielsweise eine Hochgeschwindigkeitsschnittstelle wie etwa zum Beispiel eine PCIe-Schnittstelle sein kann, an einen Host350 angeschlossen sein. Der Host kann beispielsweise einen Prozessor352 , einen ersten Speicher354 , einen zweiten Speicher356 , eine Speichervorrichtungsdetektionsengine358 und eine Partitionsengine360 enthalten. Der erste Speicher354 kann beispielsweise eine nichtflüchtige Speichervorrichtung beinhalten (z.B. eine Festplatte), die zum Speichern von maschinenlesbaren ausführbaren Codeanweisungen ausgelegt ist, die von dem Prozessor352 ausgeführt werden können. Die in dem ersten Speicher354 gespeicherten Codeanweisungen können in den zweiten Speicher (z.B. einen flüchtigen Speicher wie etwa einen Direktzugriffsspeicher)356 geladen werden, wo sie von dem Prozessor352 ausgeführt werden können, um die Speichervorrichtungsdetektionsengine358 und die Partitionsengine360 zu erzeugen. Der zweite Speicher kann Logikblöcke von „Benutzerplatz“363 enthalten, die Benutzermodusapplikationen gewidmet sind, und Logikblöcke von „Kernelspace“364 , die dem Ausführen von Ressourcen auf einer niedrigeren Ebene gewidmet sind, die die Applikationen auf Benutzerebene steuern müssen, um ihre Funktionen auszuführen. Die Speichervorrichtungsdetektionsengine358 und die Partitionsengine360 können sich in dem Kernelspace364 des zweiten Speichers356 befinden. - Die Speichervorrichtungsdetektionsengine
358 kann konfiguriert sein, die Anzahl an Flash-Speicherchips318 auf der Datenspeichervorrichtung302 zu detektieren, und die Partitionsengine360 kann konfiguriert sein, die erste Partition321 und die zweite Partition322 der Datenspeichervorrichtung zu definieren. Somit können die Speichervorrichtungsdetektionsengine358 und die Partitionsengine360 , die auf dem Host350 laufen, von dem Host verwendet werden, um Hardwarevorrichtungseigenschaften der Datenspeichervorrichtung302 zu entdecken und dann über den Host die Partitionen321 und322 zu definieren. Bei einer Implementierung kann die Speichervorrichtungsdetektionsengine358 einen Abfragebefehl an die Datenspeichervorrichtung ausgeben, und die Datenspeichervorrichtung kann als Reaktion auf den Abfragebefehl Informationen an den Host zurückgeben, beispielsweise über die Anzahl an Flash-Speicherchips318 , die Größe (z.B. wie gemessen in Bytes) jedes Chips, die Anzahl an Kanälen in der Datenspeichervorrichtung, die Flash-Speicherchips, mit denen jeder der Kanalcontroller312a –e operativ verbunden ist. Solche Informationen können auf dem EEPROM116 auf der Controllerkarte310 und/oder auf dem EEPROM120a der Flash-Karte der Datenspeichervorrichtung302 gespeichert werden. Die Speichervorrichtungsdetektionsengine kann den EEPROM116 oder den EEPROM120a (z.B. während einer Bootoperation des Host350 ) abfragen, um zu bewirken, dass die Datenspeichervorrichtung solche Informationen an den Host350 zurückschickt. Bei einer weiteren Implementierung kann der Host die Flash-Speicherchips318 abfragen, die Informationen beispielsweise über die Anzahl an Flash-Speicherchips318 , die Größe (z.B. wie in Byte gemessen) jedes Chips, die Anzahl an Kanälen in der Datenspeichervorrichtung, die Flash-Speicherchips, mit denen jeder der Kanalcontroller312a –e operativ verbunden ist, zu liefern. - Die Partitionsengine
360 kann die Informationen von der Speichervorrichtungsdetektionsengine358 über die Anzahl an Flash-Chips318 , die Größe jedes Flash-Chips, die Anzahl an Kanälen und die Speicherchips, mit denen alle Kanäle operativ verbunden sind, empfangen, und auf der Basis dieser Informationen kann die Partitionsengine eine erste Partition321 und eine zweite Partition322 in der Datenspeichervorrichtung302 definieren. Beispielsweise kann jede Partitionsgröße in Speicherblockeinheiten zugeteilt werden, die Standardeinheiten der Löschoperation im Flash-Speicher sind. Die auf dem Host350 laufende Partitionsengine kann die erste Partition so definieren, dass sie einer ersten Teilmenge der Speicherchips318 entnommene Speicherblöcke enthält, und die zweite Partition so, dass sie einer zweiten Teilmenge der Speicherchips318 entnommene Speicherblöcke enthält, wobei die erste Teilmenge keine Flash-Chips der zweiten Teilmenge enthält und die zweite Teilmenge keine Flash-Chips der ersten Teilmenge enthält. Die Partitionsengine360 kann dann die physischen Speicherblockadressen (die beispielsweise eine eindeutige Kanalnummer, eine eindeutige Flash-Speicherchipnummer und eine Blockadresse in dem Flash-Speicherchip enthalten können) auf Logikadressen abbilden, die von in dem Benutzerraum laufenden Applikationsprogrammen verwendet werden können, so dass die auf dem Host350 laufenden Benutzerraumapplikationen unter Bezugnahme auf Logikraumadressen Daten aus der Datenspeichervorrichtung302 lesen und Daten in die Datenspeichervorrichtung302 schreiben können. - Nachdem ein Partitionsschema von mehreren Partitionen definiert worden ist und die Daten auf den Flash-Speicherchips der Datenspeichervorrichtung
100 gespeichert worden sind, kann die Vorrichtung Informationen über das Partitionierungsschema zum Beispiel auf dem Speicher116 speichern, so dass die Vorrichtung, wenn sie zu einem späteren Zeitpunkt gebootet wird, das Partitionierungsschema an den Host106 kommunizieren kann, damit der Host es verwenden kann. Beispielsweise kann die Vorrichtung Informationen über die physische Konfiguration der Datenspeichervorrichtung pflegen, einschließlich einer Anzahl an Flash-Speicherchips in dem Bauelement und über das Partitionierungsschema, einschließlich dem, welche Flash-Speicher-Speicherchips und Kanäle mit welchen Partitionen auf dem Speicher116 assoziiert sind. Wenn dann das den Host106 und die Datenspeichervorrichtung100 enthaltende System gebootet wird, kann die Speichervorrichtung100 diese Information an den Host106 zum Beispiel als Reaktion auf eine von der Konfigurationsdetektionsengine358 des Host106 durchgeführte Leseoperation kommunizieren. Die Partitionsengine360 des Host106 kann dann die Partitionen für das Betriebssystem und die Applikationen, die auf dem Host laufen, definieren. Beispielsweise kann die Partitionsengine360 auf der Basis der aus der Speichervorrichtung100 gelesenen Informationen eine erste und zweite Partition definieren, wobei die erste und zweite Partition keinen der gleichen Speicherchips enthalten. Die Partitionsengine360 kann auch eine Speicherkarte logisch zu physisch für die erste und zweite Partition zuweisen, so dass die auf dem Host laufenden Applikationsprogramme auf Benutzerebene Logikadressen verwenden können, die dann auf physische Speicheradressen der Flash-Speicherchips der Speichervorrichtung100 abgebildet werden (z.B. die im Kernelspace364 des Host laufende Adresszuweisungsengine366 ). - Die Partitionsengine
360 kann auch zum Neudefinieren der ersten Partition der Datenspeichervorrichtung verwendet werden, so dass sie eine dritte Teilmenge der mehreren Flash-Speicherchips enthält, wobei die dritte Teilmenge von der ersten Teilmenge verschieden ist und wobei die dritte Teilmenge keine Flash-Speicherchips der zweiten Teilmenge enthält und wobei die zweite Teilmenge keine Flash-Speicherchips der dritten Teilmenge enthält. Beispielsweise kann ein Benutzer unter Bezugnahme auf3A und3B entscheiden, dass das in3A gezeigte ursprüngliche Partitionsschema nicht seinen Erfordernissen entspricht und kann deshalb den Host verwenden, um die Partitionen321 und322 neu zu definieren (dass sie zum Beispiel mehr oder weniger Flash-Speicherchips in den jeweiligen Partitionen enthalten) oder zu dem Schema zusätzliche Partitionen hinzuzufügen. Bei einer Implementierung kann die erste Partition321 als Partitionen331 und333 neu definiert werden. Indem dem Benutzer gestattet wird, die Partitionen durch den Host zu definieren, anstatt den Benutzer zu zwingen, ein Partitionsschema zu akzeptieren, das von dem Controller310 vordefiniert oder darin im Voraus geladen worden ist, erhält der Benutzer die Flexibilität, Partitionen so zu definieren, wie er es wünscht, und das Partitionsschema zu ändern, wenn sich die Notwendigkeit ergibt. Bei einer weiteren Implementierung kann der bevorstehende Ausfall eines der Flash-Speicherchips, z.B.318a , von dem Host detektiert werden, und als Reaktion auf diese Informationen kann die Partitionsengine die erste Partition321 so neu definieren, dass der Flash-Speicherchip318a von der Partition ausgeschlossen worden ist, d.h. als die ursprünglich definierte erste Partition mit Ausnahme des Speicherchips318a . Somit kann eine beliebige Anzahl von Partitionen definiert werden (bis zu der Anzahl an Flash-Speicherchips118a und118b in der Speichervorrichtung100 ), und verschiedene Partitionen innerhalb eines Partitionsschemas können verschiedene Anzahlen von Flash-Speicherchips enthalten und können unterschiedliche Mengen an Speicherraum enthalten. - Der Host kann auch eine Adresszuweisungsengine
366 enthalten, die in dem Kernel364 existieren kann und die physische Speicheradressen Daten zuweisen kann, die in die Datenspeichervorrichtung302 geschrieben werden sollen. Beispielsweise kann eine im Benutzerraum363 laufende Applikation danach rufen, dass Daten von dem Host350 in die Datenspeichervorrichtung302 geschrieben werden, und die Benutzerraumapplikation kann spezifizieren, dass die Daten zu einer bestimmten logischen Speicheradresse geschrieben werden sollen. Die Adresszuweisungsengine366 kann die Logikadresse in eine physische Adresse übersetzen, die beispielsweise einen bestimmten Kanal enthalten kann, in den die Daten geschrieben werden sollten, einen bestimmten Flash-Speicherchip, der operativ mit dem spezifizierten Kanal verbunden ist, in den die Daten geschrieben werden sollten, und eine bestimmte physische Blockadresse des spezifizierten Speicherchips, in die die Daten geschrieben werden sollten. Bei einer derartigen Implementierung kann die Übersetzung der Logikadressen in physische Speicherraumadressen durch die Adresszuweisungsengine366 derart durchgeführt werden, dass die Rolle des DRAM-Controller254 des FBGA210 reduziert oder irrelevant ist. - Nachdem die Partitionen definiert worden sind, können Daten in die Datenspeichervorrichtung
310 auf eine Weise geschrieben werden, die die Daten einer Partition auf eine andere Partition spiegelt. Beispielsweise kann der Host350 einen Vorrichtungstreiber362 enthalten, der im Kernelspace364 des Speichers356 arbeitet, der dazu verwendet werden kann, Daten zu und von der Datenspeichervorrichtung310 zu kommunizieren. Zum Spiegeln von Daten zwischen zwei Partitionen kann der Vorrichtungstreiber362 zuerst Daten von dem Host350 zu einer ersten Partition321 schreiben und Daten aus einer zweiten Partition322 lesen, während die ersten Daten in die erste Partition geschrieben werden. Dann kann der Treiber362 die ersten Daten in die zweite Partition322 schreiben, während Daten aus der ersten Partition321 gelesen werden. Der Treiber kann weiterhin Daten zwischen den beiden Partitionen spiegeln, indem Daten abwechselnd zwischen der ersten und zweiten Partition321 und322 geschrieben werden. Beispielsweise kann der Treiber362 eine Schleife für N Datenelemente durchführen, bei der der Treiber die N-ten Daten in die erste Partition schreibt, Daten aus der zweiten Partition liest, während die N-ten Daten in die erste Partition geschrieben werden, und die N-ten Daten in die zweite Partition schreibt, während Daten aus der ersten Partition gelesen werden. -
4 ist ein beispielhaftes Flussdiagramm, das einen beispielhaften Prozess400 des Partitionierens der Datenspeichervorrichtung von1 zeigt, wobei die Vorrichtung mehrere Flash-Speicherchips enthält. Der Prozess400 kann das Bestimmen einer Anzahl an Flash-Speicherchips in der Datenspeichervorrichtung (402 ) beinhalten. Beispielsweise kann die Konfigurationsdetektionsengine die Datenspeichervorrichtung dahingehend abfragen, dass sie Informationen über die Anzahl an Flash-Speicherchips in der Datenspeichervorrichtung sammelt. Eine erste Partition der Datenspeichervorrichtung kann über einen an die Datenspeichervorrichtung gekoppelten Host definiert werden, wobei die erste Partition eine erste Teilmenge der mehreren Flash-Speicherchips enthält (404 ). Eine zweite Partition der Datenspeichervorrichtung kann über den Host definiert werden, wobei die zweite Partition eine zweite Teilmenge der mehreren Flash-Speicherchips enthält (406 ). Erste Daten werden in die erste Partition geschrieben, während Daten aus der zweiten Partition gelesen werden (407 ), und die ersten Daten werden in die zweite Partition geschrieben, während Daten aus der zweiten Partition gelesen werden (409 ). - Bestimmte Implementierungen können gewisse optionale Merkmale beinhalten. Beispielsweise kann das Bestimmen der Anzahl an Flash-Speicherchips in der Datenspeichervorrichtung das Übertragen von Informationen von der Datenspeichervorrichtung an den Host beinhalten, die die Anzahl an Flash-Speicherchips in der Datenspeichervorrichtung angeben (
409 ). Eine Adressstelle in der Datenspeichervorrichtung, in die Daten von dem Host geschrieben werden sollen, kann in dem Host definiert werden, wobei die Adressstelle spezifiziert, dass die Daten zu einem spezifischen der mehreren Speicherchips geschrieben werden sollen (412 ). - Wenn die Datenspeichervorrichtung mehrere physische Kanäle für die Kommunikation von Daten zwischen dem Host und den mehreren Flash-Speicherchips enthält, wobei jeder Kanal operativ mit einer anderen Mehrzahl der Speicherchips verbunden ist, kann der Prozess
400 weiterhin das Bestimmen der Anzahl an physischen Kanälen beinhalten (414 ), das Bestimmen einer ersten Teilmenge der Kanäle, wobei Kanäle der ersten Teilmenge der Kanäle operativ nur mit Speicherchips der ersten Teilmenge von Speicherchips verbunden sind (416 ), Bestimmen einer zweiten Teilmenge der Kanäle, wobei Kanäle der zweiten Teilmenge der Kanäle operativ nur mit Speicherchips der zweiten Teilmenge von Speicherchips verbunden sind (418 ), und Definieren in dem Host einer Adressstelle in der Datenspeichervorrichtung, in die Daten von dem Host geschrieben werden sollen, wobei die Adressstelle spezifiziert, dass die Daten durch einen spezifischen Kanal in einen spezifischen der mehreren Speicherchips geschrieben werden sollen (420 ). Außerdem kann der Prozess400 das Neudefinieren über den an die Datenspeichervorrichtung gekoppelten Host beinhalten, dass die erste Partition der Datenspeichervorrichtung eine dritte Teilmenge der mehreren Flash-Speicherchips enthalten soll (422 ). Bei einer derartigen Implementierung, wenn die erste Teilmenge von Kanälen nur mit Speicherchips der ersten Partition verbunden ist und wenn die zweite Teilmenge von Kanälen nur mit Speicherchips der zweiten Partition verbunden ist, dann weist der Host immer Kanäle auf, mit denen er auf jede Partition zugreifen kann. Bei einer anderen Implementierung können alle der Kanäle mit Speicherchips der ersten Partition und der zweiten Partition verbunden sein (424 ), und wenn bei einer derartigen Implementierung alle die Kanäle zum Kommunizieren mit jeder Partition verwendet werden, dann kann jede Partition ausnutzen, alle die Kanäle zum Kommunizieren mit dem Host zu verwenden auf Kosten der anderen Partitionen ohne Kanäle, mit denen mit dem Host kommuniziert werden kann. -
5 ist ein beispielhaftes Blockdiagramm einer beispielhaften Implementierung einer Vorrichtung500 , in der ein Host551 das Striping (Verteilen) von Daten über verschiedene Kanäle513 ,523 ,533 ,543 zu Flash-Speicherchips514 ,515 ,516 ,517 ,524 ,525 ,526 ,527 ,534 ,535 ,536 ,537 ,544 ,545 ,546 und547 einer Datenspeichervorrichtung501 und/oder über die verschiedenen Flash-Speicherchips steuern kann. Beispielsweise können logisch-sequentielle Daten (z.B. Daten einer Datei) in Segmente aufgeteilt werden und die Segmente können verschiedenen Kanälen513 ,523 ,533 ,543 oder verschiedenen Flash-Speicherchips514 ,515 ,516 ,517 ,524 ,525 ,526 ,527 ,534 ,535 ,536 ,537 ,544 ,545 ,546 und547 zugewiesen werden. Durch das Segmentieren und das Striping der Daten über die verschiedenen Kanäle und/oder Flash-Speicherchips, z.B. im Kreis, können verschiedene Segmente der logisch-sequentiellen Daten gleichzeitig in verschiedene physische Vorrichtungen (z.B. Kanäle oder Flash-Speicherchips) geschrieben werden. Weil die zum Schreiben von Daten in einen Flash-Speicherchip erforderliche Zeit im Vergleich zu der Zeit nicht-trivial ist, die ein Prozessor552 des Host551 benötigt, um für die Speichervorrichtung501 bestimmte Datenpakete zu verarbeiten, kann das Striping der Daten über verschiedene Kanäle513 ,523 ,533 ,543 oder zu verschiedenen Flash-Speicherchips514 ,515 ,516 ,517 ,524 ,525 ,526 ,527 ,534 ,535 ,536 ,537 ,544 ,545 ,546 und547 das Schreiben der logisch-sequentiellen Daten von dem Host551 in die Speichervorrichtung501 beschleunigen. Analog kann das Zurücklesen verteilter, logisch-sequentieller Daten aus der Speichervorrichtung501 , wobei die Daten über verschiedene Kanäle oder Chips verteilt worden sind, schneller sein als das Lesen der Daten über einen einzelnen Kanal oder aus einem einzelnen Chip. Wenn verteilte Daten zurückgelesen werden, kann somit ein erstes Segment von logisch-sequentiellen Daten (z.B. von einem Chip514 ) über einen ersten Kanal513 zu dem Host551 zurückgelesen werden, während das nächste Segment der logisch-sequentiellen Daten von einem anderen Chip (z.B. Chip524 ) zur Übertragung über einen zweiten Kanal514 geholt wird. - Beim Verteilen logisch-sequentieller Daten zu bestimmten Flash-Speicherchips
514 ,515 ,516 ,517 ,524 ,525 ,526 ,527 ,534 ,535 ,536 ,537 ,544 ,545 ,546 und547 unter Verwendung von „Chip Striping“ kann der Host die Zielspeicheradresse für ein bestimmtes Segment spezifizieren, wobei die spezifizierte Adresse einen bestimmten Flash-Speicherchip enthalten kann, in den das Segment geschrieben werden soll. Somit kann das Striping der Daten zu bestimmten Chips der Steuerung des Host551 unterworfen werden. Dies kann einen großen Grad an Parallelismus bereitstellen, wenn Daten in die Speichervorrichtung501 geschrieben und daraus gelesen werden. Beispielsweise kann bei einer Implementierung der Speichervorrichtung, die 12 Kanäle und 20 Flash-Speicherchips pro Kanal enthält, eine Datei über alle 240 Flash-Speicherchips verteilt werden, was bedeutet, dass 240 Schreib- oder Leseoperationen durchgeführt werden können, wenn auf die Chips kreisförmig zugegriffen wird, bevor auf einen Chip ein zweites Mal zugegriffen werden muss. Dieser hohe Grad an Parallelismus kann zu einer hohen Datendurchsatzrate zwischen dem Host551 und der Speichervorrichtung501 führen, so dass Daten sehr schnell aus der Speichervorrichtung gelesen und in diese geschrieben werden können. - Beim Verteilen von logisch-sequentiellen Daten über bestimmte Kanäle
513 ,523 ,533 ,543 unter Verwendung von „Channel Striping“ kann der Host die Zielspeicheradresse für ein bestimmtes Segment spezifizieren, wobei die spezifizierte Adresse einen bestimmten Kanal enthalten kann, in den das Segment geschrieben werden soll. Zu der Zeit, zu der das Segment in den spezifizierten Kanal geschrieben werden soll, kann dann der jeweilige Flash-Speicherchip, der operativ mit dem spezifizierten Kanal verbunden ist, in den das Segment geschrieben werden soll, von dem Host551 auf der Basis des aktuellen Laufzeitzustands der Chips dynamisch gewählt werden, zum Beispiel auf der Basis der Chipraumverfügbarkeit der verschiedenen Chips. Das Kanal-Striping kann gegenüber Chipausfällen sicherer sein als Chip-Striping, weil nämlich, falls ein einzelner Chip beim Verwenden von Kanal-Striping ausfällt, die Speichervorrichtung weiterhin arbeiten kann. Außerdem bietet das Kanal-Striping gegenüber dem Chip-Striping gewisse Vorteile hinsichtlich Schreibleistung im Gegensatz zu Leseleistung, weil der optimale Chip aller Chips, die operativ mit einem spezifizierten Kanal verbunden sind, für das Schreiben von Daten dynamisch gewählt wird. Wegen der Schreibleistungsvorteile des Kanal-Striping kann die Garbage-Collection, die mehrere Schreiboperationen beinhaltet, beim Verwenden von Kanal-Striping effizient ausgeführt werden. - Somit kann das Striping der Daten zu bestimmten Chips der Steuerung des Host
551 unterworfen werden. Dies kann einen großen Grad an Parallelismus bereitstellen, wenn Daten in die Speichervorrichtung501 geschrieben und daraus gelesen werden. Beispielsweise kann bei einer Implementierung der Speichervorrichtung, die 40 Kanäle und 16 Flash-Speicherchips pro Kanal enthält, eine Datei über alle 640 Flash-Speicherchips verteilt werden, was bedeutet, dass 640 Schreib- oder Leseoperationen durchgeführt werden können, wenn auf die Chips kreisförmig zugegriffen wird, bevor auf einen Chip ein zweites Mal zugegriffen werden muss. Dieser hohe Grad an Parallelismus kann zu einer hohen Datendurchsatzrate zwischen dem Host551 und der Speichervorrichtung501 führen, so dass Daten sehr schnell aus der Speichervorrichtung gelesen und in diese geschrieben werden können. - Analog der oben in Verbindung mit
3 erörterten Ausführungsform können die Flash-Speicherchips514 ,515 ,516 ,517 ,524 ,525 ,526 ,527 ,534 ,535 ,536 ,537 ,544 ,545 ,546 und547 mit einem Controller verbunden werden, der einen FPGA-Controller510 enthalten kann. Der FPGA-Controller510 kann konfiguriert sein, auf die oben bezüglich des Controller110 von1 , des FPGA210 von2 oder des FPGA310 von3 beschriebene Weise zu arbeiten. Der FPGA-Controller510 kann mehrere Kanalcontroller512 ,522 ,532 ,542 enthalten, die über jeweilige physische Kanäle513 ,523 ,533 ,543 operativ an jeweiligen Gruppen von Flash-Speicherchips angeschlossen sind:
514 ,515 ,516 und517 ;524 ,525 ,526 und527 ;534 ,535 ,536 und537 und544 ,545 ,546 und547 . Natürlich kann, wie oben beschrieben, die Speichervorrichtung viel mehr als 16 Flash-Speicherchips enthalten, viel mehr als vier Kanalcontroller, und viel mehr als vier Flash-Speicherchips können operativ an einen Kanalcontroller über einen physischen Kanal hinweg angeschlossen sein. Somit ist die in5 gezeigte Implementierung der Übersichtlichkeit der Darstellung halber lediglich schematisch. - Wie oben beschrieben kann die Datenspeichervorrichtung
501 durch eine Schnittstelle508 , die beispielsweise eine Hochgeschwindigkeitsschnittstelle wie etwa zum Beispiel eine PCIe-Schnittstelle sein kann, an einen Host551 angeschlossen sein. Der Host kann beispielsweise einen Prozessor552 , einen ersten Speicher554 und einen zweiten Speicher560 enthalten. Der zweite Speicher560 kann beispielsweise einen flüchtigen Speicher (z.B. Direktzugriffsspeicher) enthalten, in dem ausführbare Anweisungen zur schnellen Ausführung durch den Prozessor552 geladen werden. Der erste Speicher454 kann beispielsweise eine nichtflüchtige Speichervorrichtung (z.B. eine Festplatte) enthalten, die zum Speichern von maschinenlesbaren, ausführbaren Codeanweisungen ausgelegt ist, die von dem Prozessor552 ausgeführt werden können. Die im ersten Speicher554 gespeicherten Codeanweisungen können in den zweiten Speicher (z.B. einen flüchtigen Speicher wie etwa einen Direktzugriffsspeicher)560 geladen werden, wo sie von dem Prozessor552 ausgeführt werden können, um Daten unter Verwendung von „Chip Striping“, „Channel Striping“ oder einer Kombination aus beiden zu verteilen. Der zweite Speicher kann Logikblöcke von „Benutzerplatz“562 enthalten, die Benutzermodusapplikationen gewidmet sind, und Logikblöcke von „Kernelspace“564 , die dem Ausführen von Ressourcen auf einer niedrigeren Ebene gewidmet sind, die die Applikationen auf Benutzerebene steuern müssen, um ihre Funktionen auszuführen. Innerhalb des Kernelspace564 des zweiten Speichers560 kann sich eine Initialisierungsengine566 zum Etablieren eines Verteilungsschemas befinden, eine Segmentierungsengine568 zum Segmentieren logisch-sequentieller Daten in Segmente, eine Striping-Engine570 für das Verteilen der Daten über verschiedene physische Elemente (z.B. Kanäle oder Chips) der Speichervorrichtung501 , und eine Adresszuweisungsengine572 , um den Datensegmenten Adressen zuzuweisen. - Eine Initialisierungsengine
566 kann konfiguriert sein, eine erste Kanalabschnittsgröße (Abschnitt – Chunk) zu bestimmen, mit der Daten in mit separaten Kanälen verbundene Flash-Speicherchips geschrieben werden sollen. Bei einer Implementierung kann die Initialisierungsengine die erste Kanalchunkgröße auf der Basis von Informationen über die Seitengröße von Daten bestimmen, die in die Flash-Speicherchips in der Speichervorrichtung501 geschrieben werden sollen, und auf der Basis von Informationen über die Anzahl an Flash-Speicherchips, die mit Kanälen der Speichervorrichtung501 verbunden sind. Falls beispielsweise die Speichervorrichtung 40 Kanäle enthält und 16 Flash-Speicherchips mit jedem Kanal verbunden sind und die Seitengröße 4K beträgt, dann kann die Initialisierungsengine bestimmen, dass eine entsprechende Kanalchunkgröße ein gewisses Vielfaches von 4K beträgt (z.B. 8K, 32K, 40K oder 80K). Die Initialisierungsengine566 kann diese Informationen über die physische Konfiguration der Speichervorrichtung501 von einem Speichermedium (z.B. einem EEPROM)520 empfangen, das Informationen beispielsweise über die Anzahl an physischen Kanälen513 ,523 ,533 ,543 in der Vorrichtung501 , die Anzahl an Flash-Speicherchips514 ,515 ,516 ,517 ,524 ,525 ,526 ,527 ,534 ,535 ,536 ,537 ,544 ,545 ,546 und547 in der Vorrichtung, die Art der Flash-Speicherchips (z.B. Single-Level-Cell-(„SLC“)Flash oder Multilevel-Cell-(„MLC“)Flash) in der Speichervorrichtung und die Seitengröße von in die Chips geschriebenen Daten speichert. Der Host550 kann einen Befehl an die Speichervorrichtung501 übertragen, den Transfer solcher Informationen über physische Parameter der Speichervorrichtung (z.B. die Anzahl von Kanälen, die Anzahl der Chips, die Art der Chips und die Seitengröße) anzufordern, und als Reaktion auf den Befehl kann die Speichervorrichtung501 die Informationen zurück zu dem Host550 übertragen. - Wenn logisch-sequentielle Daten unter Verwendung einer Kanal-Striping-Technik in die Speichervorrichtung
501 geschrieben werden, können die logisch-sequentiellen Daten in Einheiten von Kanalchunkgröße segmentiert werden. Beispielsweise kann eine Segmentierungsengine568 logisch-sequentielle Daten (z.B. eine Datendatei) in mehrere Segmente unterteilen, deren Größe beispielsweise gleich der von der Initialisierungsengine566 bestimmten Kanalchunkgröße sein kann. Bei einer Implementierung kann die Segmentierungsengine568 logisch-sequentielle Daten empfangen und kann Segmente ausbilden, die gemäß den spezifizierten Kanalchunkgrößen bemessen sind. Eine Striping-Engine570 kann dann das Verteilen der logisch-sequentiellen Daten auf Kanäle der Datenspeichervorrichtung501 in Einheiten einer ersten Kanalchunkgröße steuern. Beispielsweise kann eine Adresszuweisungsengine572 eine Speicheradresse den Datensegmenten zuweisen, wobei die zugewiesene Speicheradresse spezifiziert, dass das Segment in einen spezifischen der physischen Kanäle der Speichervorrichtung501 geschrieben werden soll. - Die Striping-Engine
570 kann jedes Segment mit einer Adresse (die durch die Adresszuweisungsengine572 zugewiesen werden kann) taggen, was bewirkt, dass das bestimmte Segment in einen bestimmten Kanal513 ,523 ,533 ,543 geschrieben wird, der durch die Adresse angegeben ist. Beispielsweise kann ein erster Kanalchunk von Daten in den Kanal513 geschrieben werden, ein zweiter Kanalchunk von Daten kann in den Kanal523 geschrieben werden, ein dritter Kanalchunk von Daten kann in den Kanal533 geschrieben werden und ein vierter Kanalchunk von Daten kann in den Kanal543 geschrieben werden. Wenn eine durch einen bestimmten Kanal (z.B. Kanal513 ) adressierte Dateneinheit von Kanalchunkgröße an einem mit dem bestimmten Kanal assoziierten Kanalcontroller (z.B. Kanalcontroller512 ) ankommt, dann kann der Kanalcontroller, falls Kanal-Striping verwendet wird und die Dateneinheit von Kanalchunkgröße nicht an einen mit dem Kanal verbundenen bestimmten Flash-Speicherchip adressiert ist, Abschnitte der Einheit von Kanalchunkgröße in verschiedene Flash-Speicherchips schreiben. Der für jeden Abschnitt gewählte individuelle Flash-Speicherchip kann auf der Basis des aktuellen Laufzeitzustands jedes mit dem Kanal verbundenen Chips, z.B. auf der Basis der Chipplatzverfügbarkeit der mit dem Kanal verbundenen Chips, dynamisch bestimmt werden (z.B. durch den Host550 oder durch den Controller). Falls beispielsweise eine Schreiboperation in einem Flash-Speicherchip514 immer noch ausgeführt wird, wenn eine Dateneinheit von Kanalchunkgröße an Controller512 ankommt, dann können die Abschnitte der Dateneinheit von Kanalchunkgröße in die Flash-Speicherchips515 ,516 und517 geschrieben werden, bis die Schreiboperation in Chip514 abgeschlossen ist. - Durch Verwenden von Kanal-Striping beim Schreiben von logisch-sequentiellen Daten von dem Host in die Speichervorrichtung können somit Daten in einen Kanal geschrieben werden, während Daten auch von einem anderen Kanal gelesen werden. Durch Verwenden von Kanal-Striping und dynamisches Bestimmen der individuellen Flash-Speicherchips, in die Segmente von logisch-sequentiellen Daten in einem bestimmten Kanal geschrieben werden sollen, kann außerdem die Schreibleistung des Systems
500 verbessert werden, weil Daten bevorzugt in Chips geschrieben werden, die zum Annehmen der Daten am bereitesten sind, so dass die Zeit, die der Host warten muss, damit ein Chip zugänglich ist, auf einem Minimum gehalten wird. Weil die Garbage Collection im Flash-Speicher ein schreibintensiver Prozess ist, kann zudem das Kanal-Striping die Leistung der Garabage Collection verbessern. - Ein Vorteil dessen, dass der Host
550 die Initialisierung und Ausführung des Daten-Striping steuert, besteht darin, dass der Host die Parameter steuern und ändern kann, die zum Durchführen des Daten-Striping verwendet werden, so dass der Host die Wechselwirkung mit der Speichervorrichtung501 einrichten und steuern kann. Beispielsweise kann der Host550 sich anfänglich selbst konfigurieren, eine erste Kanalchunkgröße für das Verteilen von Daten über verschiedene Kanäle der Datenspeichervorrichtung501 zu verwenden, doch wenn sich die Wünsche eines Benutzers ändern, die Vorrichtung500 für eine andere Applikation verwendet wird, verschiedene Flash-Speicherchips in der Speichervorrichtung verwendet werden usw., kann eine Notwendigkeit für das Verwenden einer anderen Kanalchunkgröße für das Verteilen von Daten über die Kanäle entstehen. In diesem Fall kann die Initialisierungsengine weiterhin konfiguriert sein, eine zweite Kanalchunkgröße, die von der ersten Kanalchunkgröße verschieden ist, zu bestimmen, mit der Daten in an separate Kanäle angeschlossene Flash-Speicherchips beschrieben werden sollen. Die Segmentierungsengine kann weiterhin konfiguriert sein, logisch-sequentielle Daten in Segmente der zweiten Kanalchunkgröße zu segmentieren, und die Striping-Engine kann weiterhin konfiguriert sein, Daten zu verschiedenen Kanälen der Datenspeichervorrichtung in Einheiten mit einer zweiten Kanalchunkgröße zu verteilen. - Zusätzlich zu dem Bestimmen einer Kanalchunkgröße, mit der logisch-sequentielle Daten in Segmenten über verschiedene Kanäle verteilt werden sollen, kann die Initialisierungsengine auch eine Chipchunkgröße bestimmen, mit der logisch-sequentielle Daten über verschiedene Chips verteilt werden sollen, wobei die Chipchunkgröße die in einen bestimmten Chip zu schreibende Datenmenge bestimmt, bevor mit dem Schreiben von Daten in einen anderen Chip begonnen wird. Beim Verteilen logisch-sequentieller Daten über bestimmte Chips (z.B.
514 ,515 ,516 und517 , die mit einem bestimmten Kanal513 verbunden sind) unter Verwendung des „Chip Striping“ kann der Host die Zielspeicheradresse für ein bestimmtes Segment spezifizieren, wobei die spezifizierte Adresse einen bestimmten Chip enthalten kann, in dem das Segment geschrieben werden soll. Mit dem Chip-Striping können logisch-sequentielle Daten über verschiedene Chips der Speichervorrichtung501 mit einer Einheit von Chipchunkgröße verteilt werden. Das heißt, nachdem ein Datensegment von Chipchunkgröße in einen Flash-Speicherchip geschrieben worden ist, kann die nächste Einheit von Chipchunkgröße in einen anderen Chip geschrieben werden. Somit liefert das Chip-Striping einen maximalen Parallelismus bei Lese- und Schreiboperationen aus und in die Speichervorrichtung501 . Beispielsweise können bei einer Speichervorrichtung501 mit 40 Kanälen und 16 Chips pro Kanal Segmente einer Datendatei in 640 verschiedene Chips geschrieben werden, bevor ein Chip erneut besucht wird. Deshalb bietet das Chip-Striping Vorteile gegenüber dem Kanal-Striping hinsichtlich Leseleistung, weil der hohe Grad an Parallelismus mit Chip-Striping erzielt werden kann. - Mit dem Chip-Striping kann die Initialisierungsengine
566 somit so konfiguriert werden, dass sie eine erste Chipchunkgröße bestimmt, mit der Daten in Flash-Speicherchips der Speichervorrichtung501 geschrieben werden. Die Initialisierungsengine566 kann beispielsweise auf der Basis von von der Speichervorrichtung501 empfangenen Informationen über die Anzahl an Flash-Speicherchips in der Speichervorrichtung501 und die zum Schreiben von Daten in die Flash-Speicherchips verwendete Seitengröße bestimmen, dass eine angemessene Kanalchunkgröße ein gewisses Vielfaches der Seitengröße ist (z.B. 8K, 32K, 40K, 80K, 160K, 320K, usw.). - Wenn logisch-sequentielle Daten unter Verwendung einer Chip-Striping-Technik in die Speichervorrichtung
501 geschrieben werden, können die logisch-sequentiellen Daten dann in Einheiten von Chipchunkgröße segmentiert werden, um in die Chips geschrieben zu werden. Beispielsweise kann die Segmentierungsengine568 logisch-sequentielle Daten (z.B. eine Datendatei) in mehrere Segmente unterteilen, deren Größe beispielsweise gleich der durch die Initialisierungsengine566 bestimmten Chipchunkgröße sein kann. Bei einer Implementierung kann die Segmentierungsengine568 logisch-sequentielle Daten empfangen und Segmente ausgeben, die gemäß den spezifizierten Chipchunkgrößen bemessen sind. Eine Striping-Engine570 kann dann die Verteilung der logisch-sequentiellen Daten auf verschiedene Chips der Datenspeichervorrichtung501 in Einheiten von Chipchunkgröße steuern. Beispielsweise kann eine Adresszuweisungsengine572 den Datensegmenten eine Speicheradresse zuweisen, wobei die zugewiesene Speicheradresse spezifiziert, dass das Segment in einen spezifischen der Chips der Speichervorrichtung501 geschrieben werden soll. - Bei einer weiteren Implementierung kann die Segmentierungsengine
568 logisch-sequentielle Daten empfangen und Segmente ausgeben, die gemäß einer spezifizierten Kanalchunkgröße bemessen sind und die weiter in Einheiten von Chipchunkgröße unterteilt sind. Die Striping-Engine570 kann dann die Verteilung der logisch-sequentiellen Daten auf verschiedene Kanäle der Datenspeichervorrichtung501 in Einheiten von Kanalchunkgröße steuern und das Verteilen von Daten auf mit dem Kanal verbundenen Chips in Einheiten von Chipchunkgröße steuern. Beispielsweise kann die Adresszuweisungsengine572 den Datensegmenten eine Speicheradresse zuweisen, wobei die zugewiesene Speicheradresse spezifiziert, dass das Segment in einen spezifischen der Kanäle und einen spezifischen der Chips der Speichervorrichtung501 geschrieben werden soll. - Die Striping-Engine
570 kann jedes Segment mit einer Adresse (die durch die Adresszuweisungsengine572 zugewiesen worden sein kann) taggen, was bewirkt, dass das jeweilige Segment in einen jeweiligen Kanal513 ,523 ,533 ,543 und einen bestimmten Flash-Speicherchip514 ,515 ,516 ,517 ,524 ,525 ,526 ,527 ,534 ,535 ,536 ,537 ,544 ,545 ,546 und547 , der durch die Adresse angegeben ist, geschrieben werden kann. Beispielsweise kann ein erster Kanalchunk von Daten in den Kanal513 geschrieben werden, kann ein zweiter Kanalchunk von Daten in den Kanal523 geschrieben werden, kann ein dritter Kanalchunk von Daten in den Kanal533 geschrieben werden und kann ein vierter Kanalchunk von Daten in den Kanal543 geschrieben werden, wobei ein erster Chipchunk von Daten des ersten Kanalchunks in den Chip514 geschrieben werden kann, ein zweiter Chipchunk von Daten des ersten Kanalchunks in den Chip515 geschrieben werden kann, ein dritter Chipchunk von Daten des ersten Kanalchunks in den Chip516 geschrieben werden kann und ein vierter Chipchunk von Daten des ersten Kanalchunks in den Chip517 geschrieben werden kann und ein erster Chipchunk von Daten des zweiten Kanalchunks in den Chip524 geschrieben werden kann, ein zweiter Chipchunk von Daten des zweiten Kanalchunks in den Chip525 geschrieben werden kann, ein dritter Chipchunk von Daten des zweiten Kanalchunks in den Chip526 geschrieben werden kann und ein vierter Chipchunk von Daten des zweiten Kanalchunks in den Chip527 geschrieben werden kann usw. - Durch Verwenden von Chip-Striping beim Schreiben von logisch-sequentiellen Daten von dem Host zu der Speichervorrichtung können Daten somit in einen Chip geschrieben werden, während Daten auch von einem anderen Chip gelesen werden. Wenn die logisch-sequentiellen Daten aus den mehreren Chips der Speichervorrichtung
501 zurückgelesen werden, können Leseoperationen dann von den verschiedenen Flash-Speicherchips parallel ausgeführt werden. - Das Partitionieren und das Striping können in Kombination eingesetzt werden. Beispielsweise kann eine erste Partition
104a der Flash-Speicherchips in der Speichervorrichtung so definiert werden, dass Kanal-Striping verwendet wird, und eine zweite Partition104b der Vorrichtung kann so definiert werden, dass Chip-Striping verwendet wird. Somit kann die erste Partition104a eine relativ bessere Schreibleistung, Redundanz und Fehlertoleranz aufgrund des Einsatzes von Kanal-Striping-Techniken zum Schreiben und Lesen von Daten zwischen dem Host und der ersten Partition liefern, während die zweite Partition eine relativ größere Leseleistung aufgrund der Verwendung von Chip-Striping-Techniken zum Schreiben und Lesen von Daten zwischen dem Host und der zweiten Partition liefern kann. -
6 ist ein beispielhaftes Flussdiagramm, das beispielhafte Operationen der Datenspeichervorrichtung von5 zeigt. Ein Prozess600 des Verteilens von Daten von einem Host auf eine Datenspeichervorrichtung ist gezeigt. Die Vorrichtung enthält mehrere Flash-Speicherchips, und die Datenspeichervorrichtung enthält mehrere physische Kanäle für die Kommunikation von Daten zwischen dem Host und den mehreren Flash-Speicherchips. Jeder Kanal ist operativ mit einer anderen Mehrzahl der Speicherchips verbunden. Eine Anzahl physicher Kanäle in den mehreren Kanälen kann beispielsweise durch die Initialisierungsengine566 bestimmt werden (602 ). Eine erste Kanalchunkgröße, mit der Daten in mit separaten Kanälen verbundene Flash-Speicherchips geschrieben werden sollen, kann beispielsweise durch die Initialisierungsengine566 bestimmt werden (604 ). Logisch-sequentielle Daten können durch den Host, beispielsweise durch die auf dem Host550 laufende Segmentierungsengine568 , in Segmente einer ersten Kanalchunkgröße segmentiert werden (606 ). Daten können beispielsweise durch die Striping-Engine570 in Kooperation mit der Adresszuweisungsengine572 in Einheiten der ersten Kanalchunkgröße auf verschiedene Kanäle der Datenspeichervorrichtung verteilt werden (608 ). - Bei einer Implementierung kann der Prozess
600 weiterhin beinhalten, eine Chipchunkgröße zu bestimmen, mit der Daten in verschiedene Flash-Speicherchips geschrieben werden sollen (610 ), und für jeden der bestimmten physischen Kanäle eine Anzahl von operativ mit dem Kanal verbundenen Flash-Speicherchips zu bestimmen (612 ). Segmente von Kanalchunkgröße können von dem Host in Segmente von Chipchunkgröße segmentiert werden (614 ), und Daten in einer Einheit mit Kanalchunkgröße können in Einheiten von Chipchunkgröße auf verschiedene, mit einem Kanal verbundene Flash-Speicherchips verteilt werden (616 ). - Bei einer weiteren Implementierung kann eine zweite Kanalchunkgröße, mit der Daten in mit separaten Kanälen verbundene Flash-Speicherchips geschrieben werden sollen, bestimmt werden (
618 ). Logisch-sequentielle Daten können in Segmente mit der zweiten Kanalchunkgröße segmentiert werden (620 ), und Daten können in Einheiten der zweiten Kanalchunkgröße auf verschiedene Kanäle der Datenspeichervorrichtung verteilt werden (622 ). - Ausführungen der hier beschriebenen verschiedenen Techniken können ausgeführt werden mit digitalen elektronischen Schaltungen, oder in Computer-Hardware, Firmware, Software oder in Kombinationen davon. Ausführungen können ausgeführt sein als Computer-Programm-Produkt, d.h. als auf einem Datenträger aufgebrachtes Computer Programm, z.B. in einer maschinenlesbaren Speichervorrichtung, zur Ausführung durch einen, oder zur Betriebssteuerung eines Datenverarbeitungsgerätes, z.B. ein programmierbarer Prozessor, ein Computer, oder mehrfache Computer. Ein Computer-Programm, wie das oben beschriebene Computerprogramm, kann in jeder Form einer Programmiersprache, einschließlich compilierender oder interpretierender Sprachen, geschrieben sein; und kann in jeder Form bereitgestellt werden, einschließlich Stand-Alone-Programm oder als Modul, Komponente, Unterroutine, oder andere Einheit, die in einer Computer-Umgebung verwendbar ist. Ein Computer-Programm kann bereitgestellt werden zur Ausführung auf einem Computer, oder auf mehreren Computer an einem Standort oder verteilt über mehrere über ein Kommunikationsnetz miteinander verbundene Standorte.
- Verfahrensschritte können ausgeführt werden durch einem oder durch mehrere programmierbare Prozessoren die ein Computerprogramm ausführen, um Funktionen durch das Bearbeiten von Eingangsdaten und das Erzeugen von Ausgangsdaten zu erfüllen. Verfahrensschritte können auch ausgeführt werden in einem Gerät, das ausgeführt ist als Spezialzwecklogikschaltung beispielsweise als FPGA (field programmable gate array, feldprogrammierbare Gatter-Anordnungen) oder als ASIC (application specific integrated circuit, anwendungsspezifische integrierte Schaltung).
- Prozessoren, die zur Ausführung von Computer-Programmen geeignet sind, sind beispielsweise sowohl Allzweck-Mikroprozessoren als auch Spezialzweck-Mikroprozessoren, und jede einzelnen Prozessoren oder mehrere Prozessoren aller Art von digitalem Computern. Im Allgemeinen empfängt ein Prozessor Anweisungen und Daten von einem Nur-Lese-Speicher oder von einem Speicher mit wahlfreiem Zugriff oder von beiden. Bauelemente eines Computers können mindestens einen Prozessor zum Ausführen von Anweisungen sowie ein oder mehrere Speicher-Geräte zum Speichern von Anweisungen und Daten enthalten. Im Allgemeinen kann ein Computer Massen-Daten-Speicher zum Daten-Speichern, z.B. magnetische, magneto-optische, oder optische Scheiben enthalten, oder betriebsmäßig an diese gekoppelt sein, um Daten zu empfangen, oder zu übertragen, oder um beides zu tun. Informationsträger, die zum Speichern vom Computer-Programm-Anweisungen und von Daten geeignet sind, können alle Arten von nicht-flüchtigen Speichern sein, darunter beispielsweise Halbleiter-Speicher-Geräte, wie z.B. EPROM, EEPROM, und Flash-Speicher-Geräte; sowie magnetische Scheiben, wie z.B. interne Festplatten oder entfernbare Platten; magneto-optische Scheiben, sowie CD-ROM und DVD-ROM-Disks enthalten. Der Prozessor und der Speicher können durch Spezialzweck-Logik-Schaltungen ergänzt werden bzw. in diese Schaltungen eingebaut sein.
- Um Interaktion mit einem Benutzer bereitzustellen, können Ausführungsformen vorgesehen sein mit einem Computer, der eine Anzeige-Einheit enthält, wie z.B. eine Kathodenstrahlröhre (CRT), oder einen Flüssigkeitskristall-Monitor (LCD-Monitor), um dem Benutzer Informationen darzustellen. Eine Tastatur und ein Zeigegerät wie z.B. eine Maus oder ein Trackball können bereitgestellt werden, mit dem der Benutzer Eingaben in den Computer vornehmen kann. Andere Arten von Geräten können ebenfalls zur Interaktion mit dem Benutzer bereitgestellt werden, zum Beispiel Rückmeldungen können an den Benutzer in jeder Form von sensorischer Rückmeldung, z.B. visueller Rückmeldung, akustischer Rückmeldung, oder taktiler Rückmeldungen bereitgestellt werden; Eingaben des Benutzers können in jeder Form empfangen werden, einschließlich akustischer Eingabe, Spracheingabe oder taktiler Eingabe.
- Ausführungsformen können ausgeführt sein ein einem Computer-System, das eine Backend-Komponente enthält, z.B. als Daten-Server, oder das eine Middleware-Komponente enthält, z.B. einen Anwendungs-Server, oder das eine Frontend-Komponente enthält, z.B., einen Client-Computer mit graphischer Benutzerschnittstelle oder mit Web-Browser mit dem ein Benutzer interagieren kann. Die Ausführungsformen können auch Kombinationen von Backend-, Middleware- und Frontend-Komponenten enthalten. Komponenten können in jeder Form oder mit jeder Art von Medium der digitalen Kommunikation miteinander verbunden sein, z.B. mit einem Kommunikationsnetz. Beispiele von Kommunikationsnetzen beinhalten ein Local Area Network (LAN) und ein Wide Area Network (WAN) wie z.B. das Internet.
- Während einige Merkmale der beschriebenen Ausführungsformen wie hier beschrieben illustriert worden sind, sind dem Fachmann viele Veränderungen, Substitutionen, Änderungen oder Äquivalente zugänglich. Es ist deshalb davon auszugehen, daß die nun folgenden Ansprüche alle diese Modifikationen sowie Änderungen als zum Umfang der Ausführungsbeispiele gehörig umfassen.
Claims (6)
- Vorrichtung, bestehen aus einer Flash-Speicher-Datenspeichervorrichtung (
100 ,302 ,501 ), die eine Vielzahl von Speicherchips (118 ,218 ,318 ) enthält, und einem Host (106 ,350 ,551 ), der über eine Schnittstelle mit der Datenspeichervorrichtung (100 ,302 ,501 ) funktional verbunden ist, der Host enthaltend: eine Konfigurationsdetektionsengine (358 ), die zum Detektieren einer Anzahl von Speicherchips (118 ,218 ,318 ) in der Datenspeichervorrichtung (100 ,302 ,501 ) konfiguriert ist, eine Partitionsengine (360 ), die zum Definieren einer ersten Partition (321 ) der Datenspeichervorrichtung (100 ,302 ,501 ) konfiguriert ist, wobei die erste Partition (321 ) eine erste Teilmenge der Vielzahl der Speicherchips enthält, und die zum Definieren einer zweiten Partition (322 ) der Datenspeichervorrichtung (100 ,302 ,501 ) konfiguriert ist, wobei die zweite Partition (322 ) eine zweite Teilmenge der Vielzahl der Speicherchips (118 ,218 ,318 ) enthält, einen Treiber (362 ) zum Schreiben erster Daten in die erste Partition (321 ), während Daten von der zweiten Partition gelesen werden und zum Schreiben der ersten Daten in die zweite Partition (322 ), während Daten von der ersten Partition gelesen werden. - Vorrichtung nach Anspruch 1, wobei die Datenspeichervorrichtung (
100 ,302 ,501 ) konfiguriert ist, beim Empfang eines Befehls vom Host (106 ,350 ,551 ) Informationen von der Datenspeichervorrichtung (100 ,302 ,501 ) an den Host (106 ,350 ,551 ) zu senden, die die Anzahl der Speicherchips in der Datenspeichervorrichtung (100 ,302 ,501 ) angeben, sowie Informationen zu senden über die physikalische Architektur der Datenspeichervorrichtung (100 ,302 ,501 ) einschließlich Informationen über Verbindungen zwischen bestimmten Speicherchips (118 ,218 ,318 ) und bestimmten Kanälen (112 ) der Datenspeichervorrichtung (100 ,302 ,501 ). - Vorrichtung nach Anspruch 1 oder 2, wobei der Host (
106 ,350 ,551 ) eine Adresszuweisungsengine (366 ,572 ) enthält, die den Daten, die in die Datenspeichervorrichtung (100 ,302 ,501 ) geschrieben werden sollen, eine Speicheradresse zuweist, wobei die zugewiesene Speicheradresse spezifiziert, dass die Daten in einen spezifischen der Vielzahl der Speicherchips (118 ,218 ,318 ) geschrieben werden sollen. - Vorrichtung nach einem der Ansprüche 1 bis 3, wobei die Datenspeichervorrichtung (
100 ,302 ,501 ) eine Vielzahl physikalischer Kanäle (112 ) für die Kommunikation von Daten zwischen dem Host (106 ,350 ,551 ) und der Vielzahl der Speicherchips (118 ,218 ,318 ) enthält, wobei jeder Kanal mit einer anderen Vielzahl der Speicherchips (118 ,218 ,318 ) funktional verbunden ist, wobei die Konfigurationsdetektionsengine (358 ) ferner zum Detektieren einer Anzahl der physikalischen Kanäle (112 ) konfiguriert ist; wobei die Partitionsengine (360 ) ferner zum Bestimmen einer ersten Teilmenge der Anzahl von Kanälen (112 ) konfiguriert ist, wobei Kanäle (112 ) der ersten Teilmenge von Kanälen (112 ) nur mit Speicherchips (118 ,218 ,318 ) der ersten Teilmenge von Speicherchips (118 ,218 ,318 ) funktional verbunden sind, wobei die Partitionsengine (360 ) ferner zum Bestimmen einer zweiten Teilmenge der Anzahl von Kanälen (112 ) konfiguriert ist, wobei Kanäle (112 ) der zweiten Teilmenge von Kanälen (112 ) nur mit Speicherchips (118 ,218 ,318 ) der zweiten Teilmenge von Speicherchips (118 ,218 ,318 ) funktional verbunden sind. - Vorrichtung nach Anspruch 4, wobei der Host (
106 ,350 ,551 ) im weiteren eine Adresszuweisungsengine (366 ,572 ) enthält, die zum Zuweisen einer Speicheradresse zu Daten, die in die Datenspeichervorrichtung (100 ,302 ,501 ) geschrieben werden sollen, konfiguriert ist, wobei die zugewiesene Speicheradresse spezifiziert, dass die Daten zu einer spezifischen der Vielzahl der Speicherchips (118 ,218 ,318 ) über einen spezifischen Kanal geschrieben werden sollen. - Vorrichtung nach einem der Ansprüche 1 bis 5, wobei die Datenspeichervorrichtung (
100 ,302 ,501 ) eine Vielzahl physikalischer Kanäle (112 ) für die Kommunikation von Daten zwischen dem Host (106 ,350 ,551 ) und der Vielzahl der Speicherchips (118 ,218 ,318 ) enthält, wobei die Vielzahl der physikalischen Kanäle (112 ) mit Speicherchips (118 ,218 ,318 ) der ersten Teilmenge von Speicherchips (118 ,218 ,318 ) funktional verbunden ist, und mit Speicherchips (118 ,218 ,318 ) der zweiten Teilmenge der Speicherchips (118 ,218 ,318 ) funktional verbunden ist.
Applications Claiming Priority (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16770909P | 2009-04-08 | 2009-04-08 | |
US167709P | 2009-04-08 | ||
US18783509P | 2009-06-17 | 2009-06-17 | |
US187835P | 2009-06-17 | ||
US537748 | 2009-08-07 | ||
US12/537,748 US8566508B2 (en) | 2009-04-08 | 2009-08-07 | RAID configuration in a flash memory data storage device |
Publications (1)
Publication Number | Publication Date |
---|---|
DE202010017667U1 true DE202010017667U1 (de) | 2012-04-04 |
Family
ID=42935237
Family Applications (6)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE202010017661U Expired - Lifetime DE202010017661U1 (de) | 2009-04-08 | 2010-04-01 | Datenspeichervorrichtung |
DE202010017669U Expired - Lifetime DE202010017669U1 (de) | 2009-04-08 | 2010-04-01 | Befehls- und Interrupt-Gruppierung bei einer Datenspeichervorrichtung |
DE202010017668U Expired - Lifetime DE202010017668U1 (de) | 2009-04-08 | 2010-04-01 | Befehls- und Interrupt-Gruppierung bei einer Datenspeichervorrichtung |
DE202010017666U Expired - Lifetime DE202010017666U1 (de) | 2009-04-08 | 2010-04-05 | Partitionsverteilung bei einer Datenspeichervorrichtung mit Flash-Speicherchips |
DE202010017665U Expired - Lifetime DE202010017665U1 (de) | 2009-04-08 | 2010-04-05 | Datenverteilung bei einer Datenspeichervorrichtung mit Flash-Speicherchips |
DE202010017667U Expired - Lifetime DE202010017667U1 (de) | 2009-04-08 | 2010-04-05 | Datenspeichervorrichtung mit Flash-Speicherchips |
Family Applications Before (5)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE202010017661U Expired - Lifetime DE202010017661U1 (de) | 2009-04-08 | 2010-04-01 | Datenspeichervorrichtung |
DE202010017669U Expired - Lifetime DE202010017669U1 (de) | 2009-04-08 | 2010-04-01 | Befehls- und Interrupt-Gruppierung bei einer Datenspeichervorrichtung |
DE202010017668U Expired - Lifetime DE202010017668U1 (de) | 2009-04-08 | 2010-04-01 | Befehls- und Interrupt-Gruppierung bei einer Datenspeichervorrichtung |
DE202010017666U Expired - Lifetime DE202010017666U1 (de) | 2009-04-08 | 2010-04-05 | Partitionsverteilung bei einer Datenspeichervorrichtung mit Flash-Speicherchips |
DE202010017665U Expired - Lifetime DE202010017665U1 (de) | 2009-04-08 | 2010-04-05 | Datenverteilung bei einer Datenspeichervorrichtung mit Flash-Speicherchips |
Country Status (7)
Country | Link |
---|---|
US (13) | US8566507B2 (de) |
EP (6) | EP2728488B1 (de) |
JP (6) | JP5922016B2 (de) |
CN (6) | CN102428454A (de) |
AU (5) | AU2010234773B2 (de) |
DE (6) | DE202010017661U1 (de) |
WO (5) | WO2010117877A1 (de) |
Families Citing this family (325)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8489817B2 (en) | 2007-12-06 | 2013-07-16 | Fusion-Io, Inc. | Apparatus, system, and method for caching data |
US8935302B2 (en) | 2006-12-06 | 2015-01-13 | Intelligent Intellectual Property Holdings 2 Llc | Apparatus, system, and method for data block usage information synchronization for a non-volatile storage volume |
CN101622594B (zh) | 2006-12-06 | 2013-03-13 | 弗森-艾奥公司 | 使用空数据令牌指令管理来自于请求设备的数据的装置、系统和方法 |
US7975109B2 (en) | 2007-05-30 | 2011-07-05 | Schooner Information Technology, Inc. | System including a fine-grained memory and a less-fine-grained memory |
US9519540B2 (en) | 2007-12-06 | 2016-12-13 | Sandisk Technologies Llc | Apparatus, system, and method for destaging cached data |
US7836226B2 (en) | 2007-12-06 | 2010-11-16 | Fusion-Io, Inc. | Apparatus, system, and method for coordinating storage requests in a multi-processor/multi-thread environment |
US8732386B2 (en) * | 2008-03-20 | 2014-05-20 | Sandisk Enterprise IP LLC. | Sharing data fabric for coherent-distributed caching of multi-node shared-distributed flash memory |
US8229945B2 (en) | 2008-03-20 | 2012-07-24 | Schooner Information Technology, Inc. | Scalable database management software on a cluster of nodes using a shared-distributed flash memory |
JP2010015195A (ja) * | 2008-06-30 | 2010-01-21 | Toshiba Corp | 記憶制御装置及び記憶制御方法 |
WO2010005430A1 (en) * | 2008-07-08 | 2010-01-14 | Hewlett-Packard Development Company, L.P. | Adaptable external drive |
TWI385672B (zh) * | 2008-11-05 | 2013-02-11 | Lite On It Corp | 儲存裝置之適應性多通道控制器及其方法 |
TWI385517B (zh) * | 2008-12-05 | 2013-02-11 | Apacer Technology Inc | Storage device and data management method |
US8566507B2 (en) | 2009-04-08 | 2013-10-22 | Google Inc. | Data storage device capable of recognizing and controlling multiple types of memory chips |
US20100287217A1 (en) * | 2009-04-08 | 2010-11-11 | Google Inc. | Host control of background garbage collection in a data storage device |
US8433845B2 (en) | 2009-04-08 | 2013-04-30 | Google Inc. | Data storage device which serializes memory device ready/busy signals |
KR101516580B1 (ko) * | 2009-04-22 | 2015-05-11 | 삼성전자주식회사 | 컨트롤러, 이를 포함하는 데이터 저장 장치 및 데이터 저장 시스템, 및 그 방법 |
EP2254280A1 (de) * | 2009-05-19 | 2010-11-24 | Electrolux Home Products Corporation N.V. | Bussteuerung für ein Haushaltsgerät |
WO2011031796A2 (en) | 2009-09-08 | 2011-03-17 | Fusion-Io, Inc. | Apparatus, system, and method for caching data on a solid-state storage device |
US9021158B2 (en) | 2009-09-09 | 2015-04-28 | SanDisk Technologies, Inc. | Program suspend/resume for memory |
CN102598019B (zh) | 2009-09-09 | 2015-08-19 | 才智知识产权控股公司(2) | 用于分配存储的设备、系统和方法 |
US9122579B2 (en) | 2010-01-06 | 2015-09-01 | Intelligent Intellectual Property Holdings 2 Llc | Apparatus, system, and method for a storage layer |
US8601222B2 (en) | 2010-05-13 | 2013-12-03 | Fusion-Io, Inc. | Apparatus, system, and method for conditional and atomic storage operations |
US9223514B2 (en) | 2009-09-09 | 2015-12-29 | SanDisk Technologies, Inc. | Erase suspend/resume for memory |
CN102597910B (zh) | 2009-09-09 | 2015-03-25 | 弗森-艾奥公司 | 存储设备中用于功率减小管理的装置、系统及方法 |
TWI454906B (zh) * | 2009-09-24 | 2014-10-01 | Phison Electronics Corp | 資料讀取方法、快閃記憶體控制器與儲存系統 |
US8244946B2 (en) | 2009-10-16 | 2012-08-14 | Brocade Communications Systems, Inc. | Interrupt moderation |
US8307151B1 (en) * | 2009-11-30 | 2012-11-06 | Micron Technology, Inc. | Multi-partitioning feature on e-MMC |
US8285946B2 (en) * | 2009-12-15 | 2012-10-09 | International Business Machines Corporation | Reducing access contention in flash-based memory systems |
KR101008923B1 (ko) * | 2010-01-15 | 2011-01-17 | 주식회사 노바칩스 | 다양한 종류의 반도체 메모리 장치들을 구비하는 반도체 메모리 시스템 및 이의 제어 방법 |
US8671265B2 (en) | 2010-03-05 | 2014-03-11 | Solidfire, Inc. | Distributed data storage system providing de-duplication of data using block identifiers |
US8725931B1 (en) | 2010-03-26 | 2014-05-13 | Western Digital Technologies, Inc. | System and method for managing the execution of memory commands in a solid-state memory |
US10210162B1 (en) * | 2010-03-29 | 2019-02-19 | Carbonite, Inc. | Log file management |
US8856593B2 (en) | 2010-04-12 | 2014-10-07 | Sandisk Enterprise Ip Llc | Failure recovery using consensus replication in a distributed flash memory system |
US9164554B2 (en) * | 2010-04-12 | 2015-10-20 | Sandisk Enterprise Ip Llc | Non-volatile solid-state storage system supporting high bandwidth and random access |
US9047351B2 (en) | 2010-04-12 | 2015-06-02 | Sandisk Enterprise Ip Llc | Cluster of processing nodes with distributed global flash memory using commodity server technology |
US8725951B2 (en) | 2010-04-12 | 2014-05-13 | Sandisk Enterprise Ip Llc | Efficient flash memory-based object store |
US8868487B2 (en) | 2010-04-12 | 2014-10-21 | Sandisk Enterprise Ip Llc | Event processing in a flash memory-based object store |
US20110252263A1 (en) * | 2010-04-13 | 2011-10-13 | Byungcheol Cho | Semiconductor storage device |
US8782327B1 (en) | 2010-05-11 | 2014-07-15 | Western Digital Technologies, Inc. | System and method for managing execution of internal commands and host commands in a solid-state memory |
US9026716B2 (en) | 2010-05-12 | 2015-05-05 | Western Digital Technologies, Inc. | System and method for managing garbage collection in solid-state memory |
US8954385B2 (en) | 2010-06-28 | 2015-02-10 | Sandisk Enterprise Ip Llc | Efficient recovery of transactional data stores |
WO2012016089A2 (en) | 2010-07-28 | 2012-02-02 | Fusion-Io, Inc. | Apparatus, system, and method for conditional and atomic storage operations |
US8725934B2 (en) | 2011-12-22 | 2014-05-13 | Fusion-Io, Inc. | Methods and appratuses for atomic storage operations |
US8677028B2 (en) * | 2010-08-23 | 2014-03-18 | Qualcomm Incorporated | Interrupt-based command processing |
US8417877B2 (en) * | 2010-08-31 | 2013-04-09 | Micron Technology, Inc | Stripe-based non-volatile multilevel memory operation |
US8984216B2 (en) | 2010-09-09 | 2015-03-17 | Fusion-Io, Llc | Apparatus, system, and method for managing lifetime of a storage device |
US9164886B1 (en) | 2010-09-21 | 2015-10-20 | Western Digital Technologies, Inc. | System and method for multistage processing in a memory storage subsystem |
US9021192B1 (en) | 2010-09-21 | 2015-04-28 | Western Digital Technologies, Inc. | System and method for enhancing processing of memory access requests |
US20120117305A1 (en) * | 2010-11-08 | 2012-05-10 | Greenliant Llc | Method Of Storing Blocks Of Data In A Plurality Of Memory Devices For High Speed Sequential Read, A Memory Controller And A Memory System |
US9003153B2 (en) | 2010-11-08 | 2015-04-07 | Greenliant Llc | Method of storing blocks of data in a plurality of memory devices in a redundant manner, a memory controller and a memory system |
JP5720204B2 (ja) * | 2010-11-26 | 2015-05-20 | 富士通株式会社 | アクセス制御プログラム、アクセス制御方法および情報処理装置 |
US9246512B2 (en) * | 2010-12-02 | 2016-01-26 | Freescale Semiconductor, Inc. | Error correcting device, method for monitoring an error correcting device and data processing system |
US10817502B2 (en) | 2010-12-13 | 2020-10-27 | Sandisk Technologies Llc | Persistent memory management |
US9208071B2 (en) | 2010-12-13 | 2015-12-08 | SanDisk Technologies, Inc. | Apparatus, system, and method for accessing memory |
US8601313B1 (en) | 2010-12-13 | 2013-12-03 | Western Digital Technologies, Inc. | System and method for a data reliability scheme in a solid state memory |
EP2652623B1 (de) | 2010-12-13 | 2018-08-01 | SanDisk Technologies LLC | Vorrichtung, system, und verfahren für einen auto-commit-speicher |
US10817421B2 (en) | 2010-12-13 | 2020-10-27 | Sandisk Technologies Llc | Persistent data structures |
US9047178B2 (en) | 2010-12-13 | 2015-06-02 | SanDisk Technologies, Inc. | Auto-commit memory synchronization |
US9218278B2 (en) | 2010-12-13 | 2015-12-22 | SanDisk Technologies, Inc. | Auto-commit memory |
US8601311B2 (en) | 2010-12-14 | 2013-12-03 | Western Digital Technologies, Inc. | System and method for using over-provisioned data capacity to maintain a data redundancy scheme in a solid state memory |
US8615681B2 (en) | 2010-12-14 | 2013-12-24 | Western Digital Technologies, Inc. | System and method for maintaining a data redundancy scheme in a solid state memory in the event of a power loss |
WO2012083308A2 (en) | 2010-12-17 | 2012-06-21 | Fusion-Io, Inc. | Apparatus, system, and method for persistent data management on a non-volatile storage media |
US8473708B1 (en) | 2010-12-23 | 2013-06-25 | Netapp, Inc. | Method and system for managing storage units |
US8694733B2 (en) | 2011-01-03 | 2014-04-08 | Sandisk Enterprise Ip Llc | Slave consistency in a synchronous replication environment |
WO2012109677A2 (en) | 2011-02-11 | 2012-08-16 | Fusion-Io, Inc. | Apparatus, system, and method for managing operations for data storage media |
US8700950B1 (en) | 2011-02-11 | 2014-04-15 | Western Digital Technologies, Inc. | System and method for data error recovery in a solid state subsystem |
US8874823B2 (en) | 2011-02-15 | 2014-10-28 | Intellectual Property Holdings 2 Llc | Systems and methods for managing data input/output operations |
US9201677B2 (en) | 2011-05-23 | 2015-12-01 | Intelligent Intellectual Property Holdings 2 Llc | Managing data input/output operations |
US9003104B2 (en) | 2011-02-15 | 2015-04-07 | Intelligent Intellectual Property Holdings 2 Llc | Systems and methods for a file-level cache |
WO2012116369A2 (en) | 2011-02-25 | 2012-08-30 | Fusion-Io, Inc. | Apparatus, system, and method for managing contents of a cache |
US8700951B1 (en) * | 2011-03-09 | 2014-04-15 | Western Digital Technologies, Inc. | System and method for improving a data redundancy scheme in a solid state subsystem with additional metadata |
US8966191B2 (en) | 2011-03-18 | 2015-02-24 | Fusion-Io, Inc. | Logical interface for contextual storage |
US9563555B2 (en) | 2011-03-18 | 2017-02-07 | Sandisk Technologies Llc | Systems and methods for storage allocation |
US8601085B1 (en) * | 2011-03-28 | 2013-12-03 | Emc Corporation | Techniques for preferred path determination |
US8924627B2 (en) * | 2011-03-28 | 2014-12-30 | Western Digital Technologies, Inc. | Flash memory device comprising host interface for processing a multi-command descriptor block in order to exploit concurrency |
US8874515B2 (en) | 2011-04-11 | 2014-10-28 | Sandisk Enterprise Ip Llc | Low level object version tracking using non-volatile memory write generations |
US8694857B2 (en) * | 2011-04-13 | 2014-04-08 | Inphi Corporation | Systems and methods for error detection and correction in a memory module which includes a memory buffer |
US8954670B1 (en) * | 2011-04-18 | 2015-02-10 | American Megatrends, Inc. | Systems and methods for improved fault tolerance in RAID configurations |
US9817700B2 (en) * | 2011-04-26 | 2017-11-14 | International Business Machines Corporation | Dynamic data partitioning for optimal resource utilization in a parallel data processing system |
US9396106B2 (en) * | 2011-05-12 | 2016-07-19 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Advanced management of a non-volatile memory |
US20120324143A1 (en) * | 2011-06-15 | 2012-12-20 | Data Design Corporation | Methods and apparatus for data access by a reprogrammable circuit module |
US9417894B1 (en) | 2011-06-15 | 2016-08-16 | Ryft Systems, Inc. | Methods and apparatus for a tablet computer system incorporating a reprogrammable circuit module |
US10966339B1 (en) | 2011-06-28 | 2021-03-30 | Amazon Technologies, Inc. | Storage system with removable solid state storage devices mounted on carrier circuit boards |
US20130019052A1 (en) * | 2011-07-14 | 2013-01-17 | Vinay Ashok Somanache | Effective utilization of flash interface |
US8806112B2 (en) | 2011-07-14 | 2014-08-12 | Lsi Corporation | Meta data handling within a flash media controller |
US8868867B2 (en) * | 2011-09-15 | 2014-10-21 | The Regents Of The University Of California | Method for reducing latency of accessing data stored in a file system on a computer storage device by caching file system permission information in the computer storage device |
US8966172B2 (en) | 2011-11-15 | 2015-02-24 | Pavilion Data Systems, Inc. | Processor agnostic data storage in a PCIE based shared storage enviroment |
US8842122B2 (en) * | 2011-12-15 | 2014-09-23 | Qualcomm Incorporated | Graphics processing unit with command processor |
US8719647B2 (en) | 2011-12-15 | 2014-05-06 | Micron Technology, Inc. | Read bias management to reduce read errors for phase change memory |
US8904091B1 (en) * | 2011-12-22 | 2014-12-02 | Western Digital Technologies, Inc. | High performance media transport manager architecture for data storage systems |
CN102521160B (zh) * | 2011-12-22 | 2015-04-01 | 上海交通大学 | 写缓冲检测器、并行通道写入方法 |
US9274937B2 (en) | 2011-12-22 | 2016-03-01 | Longitude Enterprise Flash S.A.R.L. | Systems, methods, and interfaces for vector input/output operations |
CN102567257B (zh) * | 2011-12-26 | 2014-08-27 | 华中科技大学 | 一种控制多通道固态盘数据读写的方法 |
US9838269B2 (en) | 2011-12-27 | 2017-12-05 | Netapp, Inc. | Proportional quality of service based on client usage and system metrics |
US9054992B2 (en) | 2011-12-27 | 2015-06-09 | Solidfire, Inc. | Quality of service policy sets |
US9251086B2 (en) | 2012-01-24 | 2016-02-02 | SanDisk Technologies, Inc. | Apparatus, system, and method for managing a cache |
US9116812B2 (en) | 2012-01-27 | 2015-08-25 | Intelligent Intellectual Property Holdings 2 Llc | Systems and methods for a de-duplication cache |
US10359972B2 (en) | 2012-08-31 | 2019-07-23 | Sandisk Technologies Llc | Systems, methods, and interfaces for adaptive persistence |
US9652182B2 (en) | 2012-01-31 | 2017-05-16 | Pavilion Data Systems, Inc. | Shareable virtual non-volatile storage device for a server |
US9378150B2 (en) * | 2012-02-28 | 2016-06-28 | Apple Inc. | Memory management unit with prefetch ability |
US9135064B2 (en) | 2012-03-07 | 2015-09-15 | Sandisk Enterprise Ip Llc | Fine grained adaptive throttling of background processes |
US9135192B2 (en) | 2012-03-30 | 2015-09-15 | Sandisk Technologies Inc. | Memory system with command queue reordering |
KR20130114354A (ko) | 2012-04-09 | 2013-10-18 | 삼성전자주식회사 | 메모리 시스템 및 컨트롤러의 동작 방법 |
US20130339583A1 (en) * | 2012-06-19 | 2013-12-19 | Marvell World Trade Ltd. | Systems and methods for transferring data out of order in next generation solid state drive controllers |
US10339056B2 (en) | 2012-07-03 | 2019-07-02 | Sandisk Technologies Llc | Systems, methods and apparatus for cache transfers |
US9612966B2 (en) | 2012-07-03 | 2017-04-04 | Sandisk Technologies Llc | Systems, methods and apparatus for a virtual machine cache |
US9389999B2 (en) * | 2012-08-17 | 2016-07-12 | Infineon Technologies Ag | System and method for emulating an EEPROM in a non-volatile memory device |
US9122401B2 (en) * | 2012-08-23 | 2015-09-01 | Apple Inc. | Efficient enforcement of command execution order in solid state drives |
KR20140027859A (ko) | 2012-08-27 | 2014-03-07 | 삼성전자주식회사 | 호스트 장치 및 이를 포함하는 시스템 |
US9009566B2 (en) * | 2012-09-12 | 2015-04-14 | Macronix International Co., Ltd. | Outputting information of ECC corrected bits |
US9471484B2 (en) | 2012-09-19 | 2016-10-18 | Novachips Canada Inc. | Flash memory controller having dual mode pin-out |
US10509776B2 (en) | 2012-09-24 | 2019-12-17 | Sandisk Technologies Llc | Time sequence data management |
US10318495B2 (en) | 2012-09-24 | 2019-06-11 | Sandisk Technologies Llc | Snapshots for a non-volatile device |
US8966310B2 (en) | 2012-11-15 | 2015-02-24 | Elwha Llc | Redundancy for loss-tolerant data in non-volatile memory |
US8925098B2 (en) | 2012-11-15 | 2014-12-30 | Elwha Llc | Data security and access tracking in memory |
US9323499B2 (en) | 2012-11-15 | 2016-04-26 | Elwha Llc | Random number generator functions in memory |
US9582465B2 (en) * | 2012-11-15 | 2017-02-28 | Elwha Llc | Flexible processors and flexible memory |
US8996951B2 (en) | 2012-11-15 | 2015-03-31 | Elwha, Llc | Error correction with non-volatile memory on an integrated circuit |
US9026719B2 (en) | 2012-11-15 | 2015-05-05 | Elwha, Llc | Intelligent monitoring for computation in memory |
US9442854B2 (en) | 2012-11-15 | 2016-09-13 | Elwha Llc | Memory circuitry including computational circuitry for performing supplemental functions |
CN103853629A (zh) * | 2012-11-29 | 2014-06-11 | 艺伦半导体技术股份有限公司 | 数据流存储方法及现场可编程门阵列 |
US9448883B1 (en) * | 2012-12-04 | 2016-09-20 | Cadence Design Systems, Inc. | System and method for allocating data in memory array having regions of varying storage reliability |
US9069658B2 (en) | 2012-12-10 | 2015-06-30 | Google Inc. | Using a virtual to physical map for direct user space communication with a data storage device |
US9164888B2 (en) * | 2012-12-10 | 2015-10-20 | Google Inc. | Using a logical to physical map for direct user space communication with a data storage device |
US9236136B2 (en) * | 2012-12-14 | 2016-01-12 | Intel Corporation | Lower page read for multi-level cell memory |
US9286002B1 (en) | 2012-12-28 | 2016-03-15 | Virident Systems Inc. | Dynamic restriping in nonvolatile memory systems |
US9842660B1 (en) | 2012-12-28 | 2017-12-12 | Virident Systems, Llc | System and method to improve enterprise reliability through tracking I/O performance metrics in non-volatile random access memory |
US9635605B2 (en) | 2013-03-15 | 2017-04-25 | Elwha Llc | Protocols for facilitating broader access in wireless communications |
US9876762B2 (en) | 2012-12-31 | 2018-01-23 | Elwha Llc | Cost-effective mobile connectivity protocols |
US9781664B2 (en) | 2012-12-31 | 2017-10-03 | Elwha Llc | Cost-effective mobile connectivity protocols |
US9451394B2 (en) | 2012-12-31 | 2016-09-20 | Elwha Llc | Cost-effective mobile connectivity protocols |
US8965288B2 (en) | 2012-12-31 | 2015-02-24 | Elwha Llc | Cost-effective mobile connectivity protocols |
US9713013B2 (en) | 2013-03-15 | 2017-07-18 | Elwha Llc | Protocols for providing wireless communications connectivity maps |
US9980114B2 (en) | 2013-03-15 | 2018-05-22 | Elwha Llc | Systems and methods for communication management |
US9832628B2 (en) | 2012-12-31 | 2017-11-28 | Elwha, Llc | Cost-effective mobile connectivity protocols |
CN103942219A (zh) * | 2013-01-22 | 2014-07-23 | 鸿富锦精密工业(深圳)有限公司 | 存储卡分区系统及方法 |
US10445229B1 (en) | 2013-01-28 | 2019-10-15 | Radian Memory Systems, Inc. | Memory controller with at least one address segment defined for which data is striped across flash memory dies, with a common address offset being used to obtain physical addresses for the data in each of the dies |
US9652376B2 (en) | 2013-01-28 | 2017-05-16 | Radian Memory Systems, Inc. | Cooperative flash memory control |
US10642505B1 (en) | 2013-01-28 | 2020-05-05 | Radian Memory Systems, Inc. | Techniques for data migration based on per-data metrics and memory degradation |
US11249652B1 (en) | 2013-01-28 | 2022-02-15 | Radian Memory Systems, Inc. | Maintenance of nonvolatile memory on host selected namespaces by a common memory controller |
US9110592B2 (en) * | 2013-02-04 | 2015-08-18 | Microsoft Technology Licensing, Llc | Dynamic allocation of heterogenous memory in a computing system |
US8949537B2 (en) | 2013-02-25 | 2015-02-03 | Hitachi, Ltd. | Storage control apparatus and method for detecting write completion of data |
US9706382B2 (en) | 2013-03-15 | 2017-07-11 | Elwha Llc | Protocols for allocating communication services cost in wireless communications |
US9135164B2 (en) | 2013-03-15 | 2015-09-15 | Virident Systems Inc. | Synchronous mirroring in non-volatile memory systems |
US9693214B2 (en) | 2013-03-15 | 2017-06-27 | Elwha Llc | Protocols for facilitating broader access in wireless communications |
US9813887B2 (en) | 2013-03-15 | 2017-11-07 | Elwha Llc | Protocols for facilitating broader access in wireless communications responsive to charge authorization statuses |
US9706060B2 (en) | 2013-03-15 | 2017-07-11 | Elwha Llc | Protocols for facilitating broader access in wireless communications |
US9843917B2 (en) | 2013-03-15 | 2017-12-12 | Elwha, Llc | Protocols for facilitating charge-authorized connectivity in wireless communications |
US9842053B2 (en) | 2013-03-15 | 2017-12-12 | Sandisk Technologies Llc | Systems and methods for persistent cache logging |
US9866706B2 (en) | 2013-03-15 | 2018-01-09 | Elwha Llc | Protocols for facilitating broader access in wireless communications |
US9021188B1 (en) | 2013-03-15 | 2015-04-28 | Virident Systems Inc. | Small block write operations in non-volatile memory systems |
US9596584B2 (en) | 2013-03-15 | 2017-03-14 | Elwha Llc | Protocols for facilitating broader access in wireless communications by conditionally authorizing a charge to an account of a third party |
US10073626B2 (en) | 2013-03-15 | 2018-09-11 | Virident Systems, Llc | Managing the write performance of an asymmetric memory system |
US9781554B2 (en) | 2013-03-15 | 2017-10-03 | Elwha Llc | Protocols for facilitating third party authorization for a rooted communication device in wireless communications |
US9807582B2 (en) | 2013-03-15 | 2017-10-31 | Elwha Llc | Protocols for facilitating broader access in wireless communications |
CN103226976A (zh) * | 2013-03-19 | 2013-07-31 | 中国科学院声学研究所 | 一种基于FPGA实现多片Nandflash存储及读取的装置 |
CN104102599A (zh) * | 2013-04-11 | 2014-10-15 | 华邦电子股份有限公司 | 快闪存储器装置与数据传输方法 |
US10558561B2 (en) | 2013-04-16 | 2020-02-11 | Sandisk Technologies Llc | Systems and methods for storage metadata management |
US10102144B2 (en) | 2013-04-16 | 2018-10-16 | Sandisk Technologies Llc | Systems, methods and interfaces for data virtualization |
US9842128B2 (en) | 2013-08-01 | 2017-12-12 | Sandisk Technologies Llc | Systems and methods for atomic storage operations |
US20150058529A1 (en) * | 2013-08-21 | 2015-02-26 | Sandisk Technologies Inc. | Systems and methods of processing access requests at a data storage device |
US9778859B2 (en) | 2013-09-18 | 2017-10-03 | Western Digital Technologies, Inc. | Doorless protocol having multiple queue read requests in flight |
US9547472B2 (en) | 2013-09-18 | 2017-01-17 | HGST Netherlands B.V. | ACK-less protocol for noticing completion of read requests |
US9535870B2 (en) | 2013-09-18 | 2017-01-03 | HGST Netherlands B.V. | Acknowledgement-less protocol for solid state drive interface |
TWI486775B (zh) * | 2013-09-18 | 2015-06-01 | Dexin Corp | 輸入裝置及其資料傳輸方法 |
CN105706071A (zh) * | 2013-09-26 | 2016-06-22 | 英特尔公司 | 持久性存储器的块存储孔 |
US10019320B2 (en) | 2013-10-18 | 2018-07-10 | Sandisk Technologies Llc | Systems and methods for distributed atomic storage operations |
US10073630B2 (en) | 2013-11-08 | 2018-09-11 | Sandisk Technologies Llc | Systems and methods for log coordination |
CN103559156B (zh) * | 2013-11-11 | 2016-04-06 | 北京大学 | 一种fpga与计算机之间的通信系统 |
US9529710B1 (en) * | 2013-12-06 | 2016-12-27 | Western Digital Technologies, Inc. | Interleaved channels in a solid-state drive |
CN103744744B (zh) * | 2014-02-08 | 2017-08-25 | 威盛电子股份有限公司 | 数据储存装置以及易失性存储器的数据校验方法 |
US20150244795A1 (en) | 2014-02-21 | 2015-08-27 | Solidfire, Inc. | Data syncing in a distributed system |
US9666244B2 (en) | 2014-03-01 | 2017-05-30 | Fusion-Io, Inc. | Dividing a storage procedure |
US9423979B2 (en) | 2014-03-10 | 2016-08-23 | Kabushiki Kaisha Toshiba | Memory system and memory controller for determining whether one or plurality of pointers can be stored in a second buffer and for executing data transfer between data buffer and host using the pointers |
US9337869B2 (en) * | 2014-04-30 | 2016-05-10 | Storart Technology Co. Ltd. | Encoding and syndrome computing co-design circuit for BCH code and method for deciding the same |
JP6227767B2 (ja) * | 2014-05-12 | 2017-11-08 | 株式会社日立製作所 | 情報処理装置、その処理方法、及び入出力装置 |
KR102211709B1 (ko) | 2014-05-19 | 2021-02-02 | 삼성전자주식회사 | 신호 송수신 특성을 향상한 불휘발성 메모리 시스템, 호스트 장치, 불휘발성 메모리 시스템 및 호스트의 동작방법 |
US9477631B2 (en) | 2014-06-26 | 2016-10-25 | Intel Corporation | Optimized credit return mechanism for packet sends |
US9460019B2 (en) | 2014-06-26 | 2016-10-04 | Intel Corporation | Sending packets using optimized PIO write sequences without SFENCEs |
JP2016014972A (ja) * | 2014-07-01 | 2016-01-28 | 富士通株式会社 | 通信制御装置,ストレージ装置及び通信制御プログラム |
US10146482B2 (en) | 2014-08-01 | 2018-12-04 | Toshiba Memory Corporation | Global error recovery system |
US10552085B1 (en) | 2014-09-09 | 2020-02-04 | Radian Memory Systems, Inc. | Techniques for directed data migration |
US9542118B1 (en) | 2014-09-09 | 2017-01-10 | Radian Memory Systems, Inc. | Expositive flash memory control |
JP2016057876A (ja) * | 2014-09-10 | 2016-04-21 | 富士通株式会社 | 情報処理装置、入出力制御プログラム、及び入出力制御方法 |
US9582201B2 (en) | 2014-09-26 | 2017-02-28 | Western Digital Technologies, Inc. | Multi-tier scheme for logical storage management |
TWI556254B (zh) * | 2014-10-14 | 2016-11-01 | 慧榮科技股份有限公司 | 資料儲存裝置及其資料存取方法 |
US9632702B2 (en) | 2014-10-15 | 2017-04-25 | International Business Machines Corporation | Efficient initialization of a thinly provisioned storage array |
KR20160051367A (ko) * | 2014-11-03 | 2016-05-11 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 이의 동작 방법 |
US9565269B2 (en) | 2014-11-04 | 2017-02-07 | Pavilion Data Systems, Inc. | Non-volatile memory express over ethernet |
US9712619B2 (en) | 2014-11-04 | 2017-07-18 | Pavilion Data Systems, Inc. | Virtual non-volatile memory express drive |
KR101620260B1 (ko) * | 2015-01-12 | 2016-05-12 | 엘지전자 주식회사 | 네트워크 시스템 및 그 제어방법 |
US9933950B2 (en) | 2015-01-16 | 2018-04-03 | Sandisk Technologies Llc | Storage operation interrupt |
US10175885B2 (en) | 2015-01-19 | 2019-01-08 | Toshiba Memory Corporation | Memory device managing data in accordance with command and non-transitory computer readable recording medium |
CN109471812B (zh) * | 2015-01-19 | 2023-09-05 | 铠侠股份有限公司 | 存储装置及非易失性存储器的控制方法 |
WO2016122602A1 (en) * | 2015-01-30 | 2016-08-04 | Hewlett Packard Enterprise Development Lp | Systems and methods for sharing non-volatile memory between multiple access models |
US9946607B2 (en) | 2015-03-04 | 2018-04-17 | Sandisk Technologies Llc | Systems and methods for storage error management |
KR102364381B1 (ko) * | 2015-03-06 | 2022-02-18 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 그의 동작방법 |
KR102309798B1 (ko) * | 2015-04-16 | 2021-10-06 | 삼성전자주식회사 | Sr-iov 기반 비휘발성 메모리 컨트롤러 및 그 비휘발성 메모리 컨트롤러에 의해 큐에 리소스를 동적 할당하는 방법 |
CN104811235B (zh) * | 2015-05-13 | 2018-07-06 | 朱洋 | 双架构的直升机远程通信域互动装置 |
JP6205386B2 (ja) * | 2015-05-18 | 2017-09-27 | 長瀬産業株式会社 | 半導体装置及び情報書込/読出方法 |
US10169258B2 (en) | 2015-06-09 | 2019-01-01 | Rambus Inc. | Memory system design using buffer(s) on a mother board |
US9547441B1 (en) * | 2015-06-23 | 2017-01-17 | Pure Storage, Inc. | Exposing a geometry of a storage device |
US10552058B1 (en) | 2015-07-17 | 2020-02-04 | Radian Memory Systems, Inc. | Techniques for delegating data processing to a cooperative memory controller |
EP3341847B1 (de) * | 2015-08-24 | 2019-10-09 | SRC Labs, LLC | System und verfahren zur speicherung von dram-daten bei der umprogrammierung von rekonfigurierbaren vorrichtungen mit dram-speichersteuergeräten, die einen mit einem speichermodul oder -subsystem zusammengestellten datenwartungsblock enthalten |
US9578054B1 (en) * | 2015-08-31 | 2017-02-21 | Newman H-R Computer Design, LLC | Hacking-resistant computer design |
US10073652B2 (en) | 2015-09-24 | 2018-09-11 | International Business Machines Corporation | Performance optimized storage vaults in a dispersed storage network |
US9697320B2 (en) * | 2015-09-24 | 2017-07-04 | Qualcomm Incorporated | Rectilinear macros having non-uniform channel spacing |
US9977623B2 (en) | 2015-10-15 | 2018-05-22 | Sandisk Technologies Llc | Detection of a sequential command stream |
US10467155B2 (en) * | 2015-10-26 | 2019-11-05 | Micron Technology, Inc. | Command packets for the direct control of non-volatile memory channels within a solid state drive |
JP2017084063A (ja) * | 2015-10-27 | 2017-05-18 | Tdk株式会社 | メモリコントローラ、フラッシュメモリシステム及び電源電圧供給制御方法 |
US10282103B1 (en) * | 2015-11-09 | 2019-05-07 | Seagate Technology Llc | Method and apparatus to delete a command queue |
US9996262B1 (en) | 2015-11-09 | 2018-06-12 | Seagate Technology Llc | Method and apparatus to abort a command |
US10572180B1 (en) * | 2015-11-09 | 2020-02-25 | Seagate Technology Llc | Method and apparatus to perform a function level reset in a memory controller |
US9779043B2 (en) | 2015-11-16 | 2017-10-03 | International Business Machines Corporation | Techniques for handling queued interrupts in a data processing system |
US10210298B2 (en) | 2015-11-24 | 2019-02-19 | Altera Corporation | Embedded memory blocks with adjustable memory boundaries |
KR102446677B1 (ko) | 2015-11-26 | 2022-09-23 | 삼성전자주식회사 | 스토리지 컨트롤러의 동작 방법 및 상기 스토리지 컨트롤러를 포함하는 데이터 저장 장치의 동작 방법 |
US10817528B2 (en) * | 2015-12-15 | 2020-10-27 | Futurewei Technologies, Inc. | System and method for data warehouse engine |
EP3377978A4 (de) * | 2016-01-13 | 2019-06-05 | Hewlett-Packard Enterprise Development LP | Restrukturierte ein-/ausgabeanforderungen |
JP6544246B2 (ja) * | 2016-01-15 | 2019-07-17 | 富士通株式会社 | 不揮発性ストレージおよび不揮発性ストレージの処理方法 |
US9946596B2 (en) | 2016-01-29 | 2018-04-17 | Toshiba Memory Corporation | Global error recovery system |
US9817586B2 (en) * | 2016-02-23 | 2017-11-14 | Samsung Electronics Co., Ltd. | Method of application aware IO completion mode changer for key value device |
US10198315B2 (en) | 2016-02-29 | 2019-02-05 | Sandisk Technologies Llc | Non-volatile memory with corruption recovery |
US10192633B2 (en) * | 2016-03-01 | 2019-01-29 | Intel Corporation | Low cost inbuilt deterministic tester for SOC testing |
TWI610171B (zh) * | 2016-03-22 | 2018-01-01 | 群聯電子股份有限公司 | 記憶體管理方法、記憶體儲存裝置及記憶體控制電路單元 |
US10191358B2 (en) * | 2016-04-13 | 2019-01-29 | Angela Jorgensen | Moving head projector system |
US10929022B2 (en) | 2016-04-25 | 2021-02-23 | Netapp. Inc. | Space savings reporting for storage system supporting snapshot and clones |
TWI592864B (zh) * | 2016-06-21 | 2017-07-21 | 慧榮科技股份有限公司 | 資料儲存裝置及其資料維護方法 |
US20180046409A1 (en) * | 2016-08-10 | 2018-02-15 | International Business Machines Corporation | Mass storage devices packages and software-defined arrays of such packages |
US10445018B2 (en) | 2016-09-09 | 2019-10-15 | Toshiba Memory Corporation | Switch and memory device |
US10642763B2 (en) | 2016-09-20 | 2020-05-05 | Netapp, Inc. | Quality of service policy sets |
US11023463B2 (en) | 2016-09-26 | 2021-06-01 | Splunk Inc. | Converting and modifying a subquery for an external data system |
US11550847B1 (en) | 2016-09-26 | 2023-01-10 | Splunk Inc. | Hashing bucket identifiers to identify search nodes for efficient query execution |
US11163758B2 (en) | 2016-09-26 | 2021-11-02 | Splunk Inc. | External dataset capability compensation |
US11567993B1 (en) | 2016-09-26 | 2023-01-31 | Splunk Inc. | Copying buckets from a remote shared storage system to memory associated with a search node for query execution |
US11580107B2 (en) | 2016-09-26 | 2023-02-14 | Splunk Inc. | Bucket data distribution for exporting data to worker nodes |
US11250056B1 (en) * | 2016-09-26 | 2022-02-15 | Splunk Inc. | Updating a location marker of an ingestion buffer based on storing buckets in a shared storage system |
US11860940B1 (en) | 2016-09-26 | 2024-01-02 | Splunk Inc. | Identifying buckets for query execution using a catalog of buckets |
US11663227B2 (en) | 2016-09-26 | 2023-05-30 | Splunk Inc. | Generating a subquery for a distinct data intake and query system |
US11106734B1 (en) | 2016-09-26 | 2021-08-31 | Splunk Inc. | Query execution using containerized state-free search nodes in a containerized scalable environment |
US11243963B2 (en) | 2016-09-26 | 2022-02-08 | Splunk Inc. | Distributing partial results to worker nodes from an external data system |
US11222066B1 (en) | 2016-09-26 | 2022-01-11 | Splunk Inc. | Processing data using containerized state-free indexing nodes in a containerized scalable environment |
US11461334B2 (en) | 2016-09-26 | 2022-10-04 | Splunk Inc. | Data conditioning for dataset destination |
US11615104B2 (en) | 2016-09-26 | 2023-03-28 | Splunk Inc. | Subquery generation based on a data ingest estimate of an external data system |
US11281706B2 (en) | 2016-09-26 | 2022-03-22 | Splunk Inc. | Multi-layer partition allocation for query execution |
US11593377B2 (en) | 2016-09-26 | 2023-02-28 | Splunk Inc. | Assigning processing tasks in a data intake and query system |
US11232100B2 (en) | 2016-09-26 | 2022-01-25 | Splunk Inc. | Resource allocation for multiple datasets |
US11604795B2 (en) | 2016-09-26 | 2023-03-14 | Splunk Inc. | Distributing partial results from an external data system between worker nodes |
US20180089324A1 (en) | 2016-09-26 | 2018-03-29 | Splunk Inc. | Dynamic resource allocation for real-time search |
US11126632B2 (en) | 2016-09-26 | 2021-09-21 | Splunk Inc. | Subquery generation based on search configuration data from an external data system |
US11562023B1 (en) | 2016-09-26 | 2023-01-24 | Splunk Inc. | Merging buckets in a data intake and query system |
US11314753B2 (en) | 2016-09-26 | 2022-04-26 | Splunk Inc. | Execution of a query received from a data intake and query system |
US10956415B2 (en) | 2016-09-26 | 2021-03-23 | Splunk Inc. | Generating a subquery for an external data system using a configuration file |
US11269939B1 (en) | 2016-09-26 | 2022-03-08 | Splunk Inc. | Iterative message-based data processing including streaming analytics |
US11620336B1 (en) | 2016-09-26 | 2023-04-04 | Splunk Inc. | Managing and storing buckets to a remote shared storage system based on a collective bucket size |
US11442935B2 (en) | 2016-09-26 | 2022-09-13 | Splunk Inc. | Determining a record generation estimate of a processing task |
US10353965B2 (en) | 2016-09-26 | 2019-07-16 | Splunk Inc. | Data fabric service system architecture |
US11321321B2 (en) | 2016-09-26 | 2022-05-03 | Splunk Inc. | Record expansion and reduction based on a processing task in a data intake and query system |
US11874691B1 (en) | 2016-09-26 | 2024-01-16 | Splunk Inc. | Managing efficient query execution including mapping of buckets to search nodes |
US11586627B2 (en) | 2016-09-26 | 2023-02-21 | Splunk Inc. | Partitioning and reducing records at ingest of a worker node |
US11294941B1 (en) | 2016-09-26 | 2022-04-05 | Splunk Inc. | Message-based data ingestion to a data intake and query system |
US11599541B2 (en) | 2016-09-26 | 2023-03-07 | Splunk Inc. | Determining records generated by a processing task of a query |
KR20180064588A (ko) * | 2016-12-05 | 2018-06-15 | 에스케이하이닉스 주식회사 | 메모리 제어 장치 및 방법 |
SG11201802566PA (en) | 2016-12-29 | 2018-08-30 | Huawei Tech Co Ltd | Storage system and solid state disk |
CN107102818A (zh) * | 2017-03-16 | 2017-08-29 | 山东大学 | 一种基于sd卡的高速数据存储方法 |
US9905294B1 (en) | 2017-05-03 | 2018-02-27 | Seagate Technology Llc | Writing logically offset pages of data to N-level memory cells coupled to a common word line |
US20180321855A1 (en) * | 2017-05-03 | 2018-11-08 | Samsung Electronics Co., Ltd. | Multistreaming in heterogeneous environments |
CN107256363B (zh) * | 2017-06-13 | 2020-03-06 | 杭州华澜微电子股份有限公司 | 一种由加解密模块阵列组成的高速加解密装置 |
US10606484B2 (en) * | 2017-06-23 | 2020-03-31 | Google Llc | NAND flash storage device with NAND buffer |
US11921672B2 (en) | 2017-07-31 | 2024-03-05 | Splunk Inc. | Query execution at a remote heterogeneous data store of a data fabric service |
CN108064374B (zh) | 2017-08-10 | 2021-04-09 | 华为技术有限公司 | 一种数据访问方法、装置和系统 |
US11609623B2 (en) * | 2017-09-01 | 2023-03-21 | Qualcomm Incorporated | Ultra-low power neuromorphic artificial intelligence computing accelerator |
US10896182B2 (en) | 2017-09-25 | 2021-01-19 | Splunk Inc. | Multi-partitioning determination for combination operations |
CN109656833B (zh) | 2017-10-12 | 2022-11-11 | 慧荣科技股份有限公司 | 数据储存装置 |
TWI685847B (zh) * | 2017-10-12 | 2020-02-21 | 慧榮科技股份有限公司 | 資料儲存裝置之非揮發式記憶體的命名空間規劃 |
US10908832B2 (en) * | 2017-10-31 | 2021-02-02 | Micron Technology, Inc. | Common pool management |
CN107728953B (zh) * | 2017-11-03 | 2021-03-02 | 记忆科技(深圳)有限公司 | 一种提升固态硬盘混合读写性能的方法 |
CN107943726A (zh) * | 2017-11-16 | 2018-04-20 | 郑州云海信息技术有限公司 | 一种基于PCIe接口的数据传输系统及方法 |
DE102018123494A1 (de) | 2017-11-17 | 2019-05-23 | Samsung Electronics Co., Ltd. | Speichervorrichtung, die zum aktualisieren einesfeldprogrammierbaren gate-arrays ausgestaltetist, und betriebsverfahren dafür |
CN108092730B (zh) * | 2017-12-27 | 2019-04-26 | 中国电子科技集团公司第五十四研究所 | 一种适用于多设备的时序控制方法 |
US10628359B2 (en) * | 2018-03-01 | 2020-04-21 | EMC IP Holding Company LLC | Storage management system and method |
KR101936951B1 (ko) | 2018-04-11 | 2019-01-11 | 주식회사 맴레이 | 메모리 제어 장치 및 이를 포함하는 메모리 시스템 |
US11334543B1 (en) | 2018-04-30 | 2022-05-17 | Splunk Inc. | Scalable bucket merging for a data intake and query system |
EP3573030B1 (de) * | 2018-05-23 | 2023-10-11 | Diebold Nixdorf Systems GmbH | System und verfahren zur steuerung des zugriffs auf informationen einer peripheren speichervorrichtung |
KR102560251B1 (ko) | 2018-06-20 | 2023-07-26 | 삼성전자주식회사 | 반도체 장치 및 반도체 시스템 |
US10884662B2 (en) * | 2018-08-06 | 2021-01-05 | Silicon Motion, Inc. | Method for performing storage control in a storage server, associated memory device and memory controller thereof, and associated storage server |
US11574659B2 (en) * | 2018-09-11 | 2023-02-07 | Micron Technology, Inc. | Parallel access to volatile memory by a processing device for machine learning |
CN110968449A (zh) * | 2018-09-28 | 2020-04-07 | 方一信息科技(上海)有限公司 | 用于多通道闪存控制器的bch ecc纠错资源共享系统及方法 |
KR102576373B1 (ko) | 2018-09-28 | 2023-09-07 | 에스케이하이닉스 주식회사 | 저장 공간을 동적으로 할당하는 제어 장치 및 이를 포함하는 데이터 저장 장치 |
WO2020069074A1 (en) * | 2018-09-28 | 2020-04-02 | Burlywood, Inc. | Write stream separation into multiple partitions |
US10817430B2 (en) * | 2018-10-02 | 2020-10-27 | Micron Technology, Inc. | Access unit and management segment memory operations |
KR20200053204A (ko) | 2018-11-08 | 2020-05-18 | 삼성전자주식회사 | 저장 장치, 저장 장치의 동작 방법 및 저장 장치를 제어하는 호스트의 동작 방법 |
US10871907B2 (en) * | 2018-12-31 | 2020-12-22 | Micron Technology, Inc. | Sequential data optimized sub-regions in storage devices |
CN109979498A (zh) * | 2019-01-24 | 2019-07-05 | 深圳市景阳信息技术有限公司 | 磁盘视频数据写入、读取的方法及装置 |
CN110046114B (zh) * | 2019-03-06 | 2020-08-14 | 上海熠知电子科技有限公司 | 基于pcie协议的dma控制器及dma数据传输方法 |
CN109933291B (zh) * | 2019-03-20 | 2022-05-06 | 浪潮商用机器有限公司 | 一种sram数据的处理方法、装置、设备及存储介质 |
JP7074705B2 (ja) * | 2019-03-20 | 2022-05-24 | キオクシア株式会社 | メモリ装置及びメモリ装置の制御方法 |
WO2020220216A1 (en) | 2019-04-29 | 2020-11-05 | Splunk Inc. | Search time estimate in data intake and query system |
US11715051B1 (en) | 2019-04-30 | 2023-08-01 | Splunk Inc. | Service provider instance recommendations using machine-learned classifications and reconciliation |
EP3915030B1 (de) * | 2019-04-30 | 2023-10-18 | Hewlett-Packard Development Company, L.P. | Speicherung von netzwerkanmeldeinformationen |
KR20210118453A (ko) * | 2019-04-30 | 2021-09-30 | 양쯔 메모리 테크놀로지스 씨오., 엘티디. | 플래시 메모리의 판독 레벨을 관리하는 전자 장치 및 방법 |
CN110209606B (zh) * | 2019-04-30 | 2021-01-22 | 杭州电子科技大学 | 一种基于PCIe的多接口存储设备的控制方法 |
KR20200134784A (ko) * | 2019-05-23 | 2020-12-02 | 에스케이하이닉스 주식회사 | 저장 장치 및 그 동작 방법 |
CN110175056B (zh) * | 2019-05-30 | 2022-02-11 | 西安微电子技术研究所 | 一种异构平台远程动态加载多目标fpga的控制装置及控制方法 |
KR20200142219A (ko) | 2019-06-12 | 2020-12-22 | 삼성전자주식회사 | 전자 장치 및 그의 저장 공간 이용 방법 |
KR20210012305A (ko) * | 2019-07-24 | 2021-02-03 | 삼성전자주식회사 | 집적회로 장치, 시스템 온 칩 및 패킷 처리 방법 |
CN112394887A (zh) * | 2019-08-17 | 2021-02-23 | 森大(深圳)技术有限公司 | Onepass打印数据高效率处理方法、装置、设备及存储介质 |
CN110673989B (zh) * | 2019-08-27 | 2023-05-16 | 国网浙江省电力有限公司电力科学研究院 | 一种背板系统的子板卡识别装置与方法 |
US11494380B2 (en) | 2019-10-18 | 2022-11-08 | Splunk Inc. | Management of distributed computing framework components in a data fabric service system |
KR20210054187A (ko) * | 2019-11-05 | 2021-05-13 | 에스케이하이닉스 주식회사 | 메모리 시스템, 메모리 장치 및 메모리 시스템의 동작 방법 |
US11175984B1 (en) | 2019-12-09 | 2021-11-16 | Radian Memory Systems, Inc. | Erasure coding techniques for flash memory |
US11892956B2 (en) * | 2019-12-31 | 2024-02-06 | Micron Technology, Inc. | Performance of memory system background operations |
US11922222B1 (en) | 2020-01-30 | 2024-03-05 | Splunk Inc. | Generating a modified component for a data intake and query system using an isolated execution environment image |
KR20210156985A (ko) | 2020-06-19 | 2021-12-28 | 삼성전자주식회사 | 일 함수 층들을 갖는 반도체 소자들 |
KR20210158607A (ko) | 2020-06-24 | 2021-12-31 | 삼성전자주식회사 | 캡핑층을 포함하는 반도체 소자 |
KR20210158615A (ko) | 2020-06-24 | 2021-12-31 | 삼성전자주식회사 | 게이트 라인을 포함하는 집적회로 소자 |
US11704313B1 (en) | 2020-10-19 | 2023-07-18 | Splunk Inc. | Parallel branch operation using intermediary nodes |
KR20220067872A (ko) * | 2020-11-18 | 2022-05-25 | 에스케이하이닉스 주식회사 | 컨트롤러 및 컨트롤러의 동작방법 |
US11513980B2 (en) * | 2021-01-21 | 2022-11-29 | Silicon Motion, Inc. | Method and apparatus for performing access management of memory device with aid of universal asynchronous receiver-transmitter connection |
US20220350933A1 (en) * | 2021-04-29 | 2022-11-03 | EMC IP Holding Company LLC | Methods and systems for securing data in a distributed storage system |
US20230008974A1 (en) * | 2021-07-08 | 2023-01-12 | Toshiba Global Commerce Solutions Holdings Corporation | Methods, systems, and computer program products configured to provide consistent look and feel for user input |
CN115843379A (zh) * | 2021-07-21 | 2023-03-24 | 美光科技公司 | 用来改进顺序存储器命令性能的存储器命令聚合 |
US20230120600A1 (en) * | 2021-10-20 | 2023-04-20 | Western Digital Technologies, Inc. | Data Storage Devices, Systems, and Related Methods for Grouping Commands of Doorbell Transactions from Host Devices |
KR102385572B1 (ko) | 2021-11-02 | 2022-04-13 | 삼성전자주식회사 | 컨트롤러, 스토리지 장치 및 스토리지 장치의 동작 방법 |
CN116501670A (zh) * | 2022-01-18 | 2023-07-28 | 联发科技(新加坡)私人有限公司 | 传感装置的中断处理方法及其集成电路 |
US20230266897A1 (en) * | 2022-02-24 | 2023-08-24 | Micron Technology, Inc. | Dynamic zone group configuration at a memory sub-system |
Family Cites Families (169)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4449182A (en) | 1981-10-05 | 1984-05-15 | Digital Equipment Corporation | Interface between a pair of processors, such as host and peripheral-controlling processors in data processing systems |
US4777595A (en) * | 1982-05-07 | 1988-10-11 | Digital Equipment Corporation | Apparatus for transferring blocks of information from one node to a second node in a computer network |
DE69034191T2 (de) * | 1989-04-13 | 2005-11-24 | Sandisk Corp., Sunnyvale | EEPROM-System mit aus mehreren Chips bestehender Blocklöschung |
JPH0398972A (ja) * | 1989-09-08 | 1991-04-24 | Mitsubishi Electric Corp | エレベータの制御装置 |
US5663901A (en) * | 1991-04-11 | 1997-09-02 | Sandisk Corporation | Computer memory cards using flash EEPROM integrated circuit chips and memory-controller systems |
EP0610677A3 (de) | 1993-02-12 | 1995-08-02 | Ibm | In zwei Modi arbeitender Kommunikationsgerätetreiber. |
JPH07234764A (ja) * | 1994-02-22 | 1995-09-05 | Toshiba Corp | スケジューラ |
US5619687A (en) | 1994-02-22 | 1997-04-08 | Motorola Inc. | Queue system having a time-out feature and method therefor |
JP3209634B2 (ja) * | 1994-03-28 | 2001-09-17 | 株式会社日立製作所 | 計算機システム |
JP3561002B2 (ja) * | 1994-05-18 | 2004-09-02 | 富士通株式会社 | ディスク装置 |
JPH0997124A (ja) | 1995-09-29 | 1997-04-08 | Fujitsu Ltd | 電子装置、メモリボード並びにメモリ装着機構 |
US5708814A (en) | 1995-11-21 | 1998-01-13 | Microsoft Corporation | Method and apparatus for reducing the rate of interrupts by generating a single interrupt for a group of events |
JPH09305330A (ja) * | 1996-05-15 | 1997-11-28 | Oki Electric Ind Co Ltd | ディスクアレイ装置 |
JPH10214221A (ja) * | 1997-01-31 | 1998-08-11 | Hitachi Ltd | 制御装置及びメモリシステム |
US6003112A (en) * | 1997-06-30 | 1999-12-14 | Intel Corporation | Memory controller and method for clearing or copying memory utilizing register files to store address information |
US5941998A (en) | 1997-07-25 | 1999-08-24 | Samsung Electronics Co., Ltd. | Disk drive incorporating read-verify after write method |
US7158167B1 (en) * | 1997-08-05 | 2007-01-02 | Mitsubishi Electric Research Laboratories, Inc. | Video recording device for a targetable weapon |
US7088387B1 (en) | 1997-08-05 | 2006-08-08 | Mitsubishi Electric Research Laboratories, Inc. | Video recording device responsive to triggering event |
DE19740525C1 (de) | 1997-09-15 | 1999-02-04 | Siemens Ag | Verfahren zur Abspeicherung und Wiedergewinnung von Daten in einem Steuersystem, insbesondere in einem Kraftfahrzeug |
JP3534585B2 (ja) | 1997-10-21 | 2004-06-07 | 株式会社日立製作所 | フラッシュメモリを複数使用した外部記憶装置のデータ記憶制御方法及び装置 |
US6009478A (en) | 1997-11-04 | 1999-12-28 | Adaptec, Inc. | File array communications interface for communicating between a host computer and an adapter |
US6175900B1 (en) * | 1998-02-09 | 2001-01-16 | Microsoft Corporation | Hierarchical bitmap-based memory manager |
NL1011442C2 (nl) | 1998-03-26 | 1999-09-28 | Franciscus Hubertus Johannes M | Frontwerktuigbesturing. |
US6172676B1 (en) | 1998-07-17 | 2001-01-09 | International Business Machines Corporation | Method and computer program product for implementing multiple drag and drop operations for large objects without blocking an operating system interface |
US6313522B1 (en) * | 1998-08-28 | 2001-11-06 | Micron Technology, Inc. | Semiconductor structure having stacked semiconductor devices |
JP2000357125A (ja) * | 1999-06-16 | 2000-12-26 | Matsushita Electric Ind Co Ltd | バッファメモリ制御方法及び制御装置 |
US6866581B2 (en) * | 1999-09-24 | 2005-03-15 | Igt | Video gaming apparatus for wagering with universal computerized controller and I/O interface for unique architecture |
US6757797B1 (en) * | 1999-09-30 | 2004-06-29 | Fujitsu Limited | Copying method between logical disks, disk-storage system and its storage medium |
US7000245B1 (en) | 1999-10-29 | 2006-02-14 | Opentv, Inc. | System and method for recording pushed data |
US8250617B2 (en) | 1999-10-29 | 2012-08-21 | Opentv, Inc. | System and method for providing multi-perspective instant replay |
DK1224806T3 (da) | 1999-10-29 | 2004-02-16 | Opentv Corp | System og en metode til optagelse af "pushed" dataindhold |
US6678463B1 (en) | 2000-08-02 | 2004-01-13 | Opentv | System and method for incorporating previously broadcast content into program recording |
US20020053004A1 (en) * | 1999-11-19 | 2002-05-02 | Fong Pong | Asynchronous cache coherence architecture in a shared memory multiprocessor with point-to-point links |
US7024695B1 (en) * | 1999-12-30 | 2006-04-04 | Intel Corporation | Method and apparatus for secure remote system management |
US8266367B2 (en) | 2003-12-02 | 2012-09-11 | Super Talent Electronics, Inc. | Multi-level striping and truncation channel-equalization for flash-memory system |
US8037234B2 (en) * | 2003-12-02 | 2011-10-11 | Super Talent Electronics, Inc. | Command queuing smart storage transfer manager for striping data to raw-NAND flash modules |
US8341332B2 (en) * | 2003-12-02 | 2012-12-25 | Super Talent Electronics, Inc. | Multi-level controller with smart storage transfer manager for interleaving multiple single-chip flash memory devices |
US20050160218A1 (en) | 2004-01-20 | 2005-07-21 | Sun-Teck See | Highly integrated mass storage device with an intelligent flash controller |
US6317330B1 (en) * | 2000-02-15 | 2001-11-13 | Bitmicro Networks, Inc. | Printed circuit board assembly |
US6434660B1 (en) | 2000-05-23 | 2002-08-13 | Centennial Technologies, Inc. | Emulating one tape protocol of flash memory to a different type protocol of flash memory |
US6772273B1 (en) * | 2000-06-29 | 2004-08-03 | Intel Corporation | Block-level read while write method and apparatus |
IL137085A (en) * | 2000-06-29 | 2004-08-31 | Eci Telecom Ltd | Method for effective utilizing of shared resources in computerized systems |
US7104804B2 (en) * | 2000-07-03 | 2006-09-12 | Advanced Interconnect Solutions | Method and apparatus for memory module circuit interconnection |
JP2002023962A (ja) * | 2000-07-07 | 2002-01-25 | Fujitsu Ltd | ディスク装置及び制御方法 |
AU2001266732B2 (en) | 2000-08-02 | 2007-05-24 | Open Tv, Inc. | System and method for providing multi-perspective instant replay |
JP4609680B2 (ja) * | 2000-08-09 | 2011-01-12 | ソニー株式会社 | データ蓄積装置 |
US6820148B1 (en) * | 2000-08-17 | 2004-11-16 | Sandisk Corporation | Multiple removable non-volatile memory cards serially communicating with a host |
US6640274B1 (en) * | 2000-08-21 | 2003-10-28 | Intel Corporation | Method and apparatus for reducing the disk drive data transfer interrupt service latency penalty |
US6865631B2 (en) * | 2000-12-14 | 2005-03-08 | International Business Machines Corporation | Reduction of interrupts in remote procedure calls |
JP4818812B2 (ja) * | 2006-05-31 | 2011-11-16 | 株式会社日立製作所 | フラッシュメモリストレージシステム |
US6931498B2 (en) * | 2001-04-03 | 2005-08-16 | Intel Corporation | Status register architecture for flexible read-while-write device |
US20020178307A1 (en) * | 2001-05-25 | 2002-11-28 | Pua Khein Seng | Multiple memory card adapter |
US6781914B2 (en) * | 2001-08-23 | 2004-08-24 | Winbond Electronics Corp. | Flash memory having a flexible bank partition |
ITRM20010524A1 (it) | 2001-08-30 | 2003-02-28 | Micron Technology Inc | Struttura a schiera di memoria flash. |
US7631084B2 (en) | 2001-11-02 | 2009-12-08 | Juniper Networks, Inc. | Method and system for providing secure access to private networks with client redirection |
KR100449708B1 (ko) * | 2001-11-16 | 2004-09-22 | 삼성전자주식회사 | 플래시 메모리 관리방법 |
JP3802411B2 (ja) * | 2001-12-20 | 2006-07-26 | 株式会社東芝 | 不揮発性半導体記憶装置のデータコピー方法 |
US6938188B1 (en) | 2002-01-29 | 2005-08-30 | Advanced Digital Information Corporation | Method for verifying functional integrity of computer hardware, particularly data storage devices |
US6854022B1 (en) * | 2002-02-22 | 2005-02-08 | Western Digital Technologies, Inc. | Disk drive using rotational position optimization algorithm to facilitate write verify operations |
US7080245B2 (en) | 2002-05-23 | 2006-07-18 | Hewlett-Packard Development Company, L.P. | Method and system of switching between two or more images of firmware on a host device |
US7114051B2 (en) | 2002-06-01 | 2006-09-26 | Solid State System Co., Ltd. | Method for partitioning memory mass storage device |
US20040078729A1 (en) * | 2002-06-26 | 2004-04-22 | Siemens Aktiengesellschaft | Method, computer, and computer program for detecting a bad block on a hard disk |
JP2004071033A (ja) | 2002-08-05 | 2004-03-04 | Mitsubishi Electric Corp | フラッシュメモリのデータ記録法 |
DE60204687T2 (de) * | 2002-09-06 | 2006-05-18 | Sun Microsystems, Inc., Santa Clara | Speicherkopierbefehl mit Angabe von Quelle und Ziel, der in der Speichersteuerung ausgeführt wird |
US7137118B2 (en) * | 2002-09-27 | 2006-11-14 | Texas Instruments Incorporated | Data synchronization hardware primitive in an embedded symmetrical multiprocessor computer |
US7296213B2 (en) | 2002-12-11 | 2007-11-13 | Nvidia Corporation | Error correction cache for flash memory |
US6901461B2 (en) | 2002-12-31 | 2005-05-31 | Intel Corporation | Hardware assisted ATA command queuing |
CN1432929A (zh) * | 2003-02-14 | 2003-07-30 | 威盛电子股份有限公司 | 多微处理器系统内响应中断服务要求的仲裁结构及方法 |
JP4165747B2 (ja) * | 2003-03-20 | 2008-10-15 | 株式会社日立製作所 | 記憶システム、制御装置及び制御装置のプログラム |
US7136938B2 (en) | 2003-03-27 | 2006-11-14 | International Business Machines Corporation | Command ordering based on dependencies |
KR100543447B1 (ko) | 2003-04-03 | 2006-01-23 | 삼성전자주식회사 | 에러정정기능을 가진 플래쉬메모리장치 |
US7159104B2 (en) * | 2003-05-20 | 2007-01-02 | Nvidia Corporation | Simplified memory detection |
US7320100B2 (en) | 2003-05-20 | 2008-01-15 | Cray Inc. | Apparatus and method for memory with bit swapping on the fly and testing |
US7200688B2 (en) | 2003-05-29 | 2007-04-03 | International Business Machines Corporation | System and method asynchronous DMA command completion notification by accessing register via attached processing unit to determine progress of DMA command |
JP4653960B2 (ja) * | 2003-08-07 | 2011-03-16 | ルネサスエレクトロニクス株式会社 | メモリカードおよび不揮発性メモリ混載マイコン |
CN2662316Y (zh) * | 2003-11-28 | 2004-12-08 | 中国科学院空间科学与应用研究中心 | 嵌入式计算机系统用的系统主板 |
US8176238B2 (en) | 2003-12-02 | 2012-05-08 | Super Talent Electronics, Inc. | Command queuing smart storage transfer manager for striping data to raw-NAND flash modules |
US7865809B1 (en) | 2004-03-11 | 2011-01-04 | Super Talent Electronics, Inc. | Data error detection and correction in non-volatile memory devices |
JP2005190106A (ja) | 2003-12-25 | 2005-07-14 | Hitachi Ltd | 論理ボリュームを管理する記憶制御サブシステム |
US7370230B1 (en) | 2004-01-08 | 2008-05-06 | Maxtor Corporation | Methods and structure for error correction in a processor pipeline |
US8108870B2 (en) | 2004-01-29 | 2012-01-31 | Klingman Edwin E | Intelligent memory device having ASCII-named task registers mapped to addresses of a task |
US7127549B2 (en) | 2004-02-04 | 2006-10-24 | Sandisk Corporation | Disk acceleration using first and second storage devices |
US7984316B2 (en) * | 2004-02-24 | 2011-07-19 | Paul Kaler | Solid state disk with hot-swappable components |
JP2007525771A (ja) | 2004-02-27 | 2007-09-06 | ティギ・コーポレイション | データ操作のためのシステム及び方法 |
US7328304B2 (en) | 2004-02-27 | 2008-02-05 | Intel Corporation | Interface for a block addressable mass storage system |
US7406572B1 (en) * | 2004-03-26 | 2008-07-29 | Cypress Semiconductor Corp. | Universal memory circuit architecture supporting multiple memory interface options |
US20080147931A1 (en) | 2006-10-17 | 2008-06-19 | Smart Modular Technologies, Inc. | Data striping to flash memory |
US7490283B2 (en) | 2004-05-13 | 2009-02-10 | Sandisk Corporation | Pipelined data relocation and improved chip architectures |
US7205532B2 (en) * | 2004-08-24 | 2007-04-17 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | Integrated ball grid array optical mouse sensor packaging |
US20060053308A1 (en) | 2004-09-08 | 2006-03-09 | Raidy 2 Go Ltd. | Secured redundant memory subsystem |
US7283074B2 (en) | 2004-09-21 | 2007-10-16 | Telegent Systems, Inc. | Pilot-tone calibration for time-interleaved analog-to-digital converters |
KR100667780B1 (ko) | 2004-11-22 | 2007-01-11 | 삼성전자주식회사 | 검정 방법, 기록/재생 장치 및 정보 저장 매체 |
US7730257B2 (en) * | 2004-12-16 | 2010-06-01 | Broadcom Corporation | Method and computer program product to increase I/O write performance in a redundant array |
JP2006195569A (ja) | 2005-01-11 | 2006-07-27 | Sony Corp | 記憶装置 |
KR100621631B1 (ko) | 2005-01-11 | 2006-09-13 | 삼성전자주식회사 | 반도체 디스크 제어 장치 |
US7562366B2 (en) | 2005-02-03 | 2009-07-14 | Solarflare Communications, Inc. | Transmit completion event batching |
CA2597487A1 (en) * | 2005-02-11 | 2006-08-17 | M-Systems Flash Disk Pioneers Ltd. | Appliance with communication protocol emulation |
TWI266988B (en) | 2005-03-01 | 2006-11-21 | Sunplus Technology Co Ltd | Method and system for accessing A/V data in computer apparatus |
US20060211388A1 (en) * | 2005-03-07 | 2006-09-21 | Lambert Grady D | Stackable printed circuit boards |
US7822912B2 (en) | 2005-03-14 | 2010-10-26 | Phision Electronics Corp. | Flash storage chip and flash array storage system |
US20080126658A1 (en) | 2006-05-28 | 2008-05-29 | Phison Electronics Corp. | Inlayed flash memory module |
US7225289B2 (en) | 2005-03-14 | 2007-05-29 | Phison Electronics Corporation | Virtual IDE storage with PCI express interface |
JP2007004775A (ja) * | 2005-05-23 | 2007-01-11 | Toshiba Corp | 半導体メモリカード |
KR100690804B1 (ko) | 2005-06-13 | 2007-03-09 | 엘지전자 주식회사 | 휴대단말기의 메모리 정리 방법 |
TWI319160B (en) | 2005-07-11 | 2010-01-01 | Via Tech Inc | Memory card capable of supporting various voltage supply and control chip and method of supporting voltage thereof |
US7660306B1 (en) | 2006-01-12 | 2010-02-09 | Chelsio Communications, Inc. | Virtualizing the operation of intelligent network interface circuitry |
US20070079098A1 (en) * | 2005-10-03 | 2007-04-05 | Hitachi, Ltd. | Automatic allocation of volumes in storage area networks |
WO2007046128A1 (ja) * | 2005-10-17 | 2007-04-26 | Renesas Technology Corp. | 半導体装置およびその製造方法 |
CN101346703B (zh) | 2005-12-21 | 2012-11-21 | Nxp股份有限公司 | 具有可块擦除单元的非易失性存储器 |
JP2009521044A (ja) | 2005-12-22 | 2009-05-28 | エヌエックスピー ビー ヴィ | ブロック消去可能なメモリ位置およびポインタ情報を有するブロックを見つけ出すポインタのリンク付けしたチェーンを備えるメモリ |
WO2007079534A1 (en) | 2006-01-12 | 2007-07-19 | Para Kanagasabai Segaram | A subsystem for computing devices |
US7549021B2 (en) * | 2006-02-22 | 2009-06-16 | Seagate Technology Llc | Enhanced data integrity using parallel volatile and non-volatile transfer buffers |
WO2007096844A2 (en) | 2006-02-27 | 2007-08-30 | Nxp B.V. | Memory with block-erasable locations |
JP2007257791A (ja) | 2006-03-24 | 2007-10-04 | Fujitsu Ltd | 半導体記憶装置 |
JP4135747B2 (ja) * | 2006-04-06 | 2008-08-20 | ソニー株式会社 | データ処理装置及びフラッシュメモリへのアクセス方法 |
US20070271495A1 (en) | 2006-05-18 | 2007-11-22 | Ian Shaeffer | System to detect and identify errors in control information, read data and/or write data |
CN100433697C (zh) * | 2006-06-01 | 2008-11-12 | 东南大学 | 多通道高速数据处理器及处理方法 |
US7613876B2 (en) | 2006-06-08 | 2009-11-03 | Bitmicro Networks, Inc. | Hybrid multi-tiered caching storage system |
WO2007146845A2 (en) | 2006-06-08 | 2007-12-21 | Bitmicro Networks, Inc. | Configurable and scalable hybrid multi-tiered caching storage system |
US7506098B2 (en) | 2006-06-08 | 2009-03-17 | Bitmicro Networks, Inc. | Optimized placement policy for solid state storage devices |
TW200805394A (en) | 2006-07-07 | 2008-01-16 | Alcor Micro Corp | Memory storage device and the read/write method thereof |
US8140738B2 (en) * | 2006-07-20 | 2012-03-20 | Stmicroelectronics Pvt. Ltd. | Flash memory interface device |
US7487428B2 (en) | 2006-07-24 | 2009-02-03 | Kingston Technology Corp. | Fully-buffered memory-module with error-correction code (ECC) controller in serializing advanced-memory buffer (AMB) that is transparent to motherboard memory controller |
US7827346B2 (en) * | 2006-08-14 | 2010-11-02 | Plankton Technologies, Llc | Data storage device |
US7539842B2 (en) | 2006-08-15 | 2009-05-26 | International Business Machines Corporation | Computer memory system for selecting memory buses according to physical memory organization information stored in virtual address translation tables |
CN100573435C (zh) | 2006-08-18 | 2009-12-23 | 福昭科技(深圳)有限公司 | 一种基于闪存记忆体的大容量存储装置 |
US7904639B2 (en) | 2006-08-22 | 2011-03-08 | Mosaid Technologies Incorporated | Modular command structure for memory and memory system |
KR20080017982A (ko) * | 2006-08-23 | 2008-02-27 | 삼성전자주식회사 | 플래시 메모리 시스템 및 그 프로그램 방법 |
US7730269B2 (en) | 2006-08-29 | 2010-06-01 | International Business Machines Corporation | Load management to reduce communication signaling latency in a virtual machine environment |
JP2008065575A (ja) * | 2006-09-07 | 2008-03-21 | Fuji Xerox Co Ltd | 拡張メモリ装置、及びメモリ拡張システム |
CN101118783A (zh) * | 2006-09-07 | 2008-02-06 | 晶天电子(深圳)有限公司 | 带有闪存坏块控制系统的电子数据闪存卡 |
JP4452261B2 (ja) * | 2006-09-12 | 2010-04-21 | 株式会社日立製作所 | ストレージシステムの論理ボリューム管理方法、論理ボリューム管理プログラム、及びストレージシステム |
US20080077727A1 (en) | 2006-09-25 | 2008-03-27 | Baca Jim S | Multithreaded state machine in non-volatile memory devices |
WO2008040028A2 (en) | 2006-09-28 | 2008-04-03 | Virident Systems, Inc. | Systems, methods, and apparatus with programmable memory control for heterogeneous main memory |
US7587575B2 (en) | 2006-10-17 | 2009-09-08 | International Business Machines Corporation | Communicating with a memory registration enabled adapter using cached address translations |
JP4932427B2 (ja) | 2006-10-20 | 2012-05-16 | 株式会社日立製作所 | 記憶装置及び記憶方法 |
US8935302B2 (en) | 2006-12-06 | 2015-01-13 | Intelligent Intellectual Property Holdings 2 Llc | Apparatus, system, and method for data block usage information synchronization for a non-volatile storage volume |
CN101622594B (zh) * | 2006-12-06 | 2013-03-13 | 弗森-艾奥公司 | 使用空数据令牌指令管理来自于请求设备的数据的装置、系统和方法 |
US7660911B2 (en) | 2006-12-20 | 2010-02-09 | Smart Modular Technologies, Inc. | Block-based data striping to flash memory |
US7668177B1 (en) | 2006-12-28 | 2010-02-23 | Qlogic, Corporation | Method and system for quality of service in host bus adapters |
KR100813630B1 (ko) | 2007-02-07 | 2008-03-14 | 삼성전자주식회사 | 독출 성능을 향상할 수 있는 플래시 메모리 시스템 및그것의 독출 방법 |
US20080209157A1 (en) | 2007-02-27 | 2008-08-28 | Inventec Corporation | Memory partitioning method |
JP5224706B2 (ja) | 2007-03-23 | 2013-07-03 | キヤノン株式会社 | 記憶装置及び記憶装置の制御方法 |
JP4781373B2 (ja) * | 2007-05-14 | 2011-09-28 | 株式会社バッファロー | 記憶装置 |
JP2008287404A (ja) | 2007-05-16 | 2008-11-27 | Hitachi Ltd | 読み出しによる非アクセスメモリセルのデータ破壊を検出及び回復する装置、及びその方法 |
JP2008293096A (ja) | 2007-05-22 | 2008-12-04 | Shinko Electric Ind Co Ltd | メモリインタフェースおよびメモリシステム |
US20080294814A1 (en) | 2007-05-24 | 2008-11-27 | Sergey Anatolievich Gorobets | Flash Memory System with Management of Housekeeping Operations |
WO2008147752A1 (en) | 2007-05-24 | 2008-12-04 | Sandisk Corporation | Managing housekeeping operations in flash memory |
KR20080105390A (ko) | 2007-05-30 | 2008-12-04 | 삼성전자주식회사 | 플래시 메모리에 사용되는 명령어들을 제어하는 방법 및장치 |
US8040710B2 (en) | 2007-05-31 | 2011-10-18 | Qimonda Ag | Semiconductor memory arrangement |
US7898813B2 (en) * | 2007-06-25 | 2011-03-01 | Kabushiki Kaisha Toshiba | Semiconductor memory device and semiconductor memory card using the same |
US20090006720A1 (en) | 2007-06-27 | 2009-01-01 | Shai Traister | Scheduling phased garbage collection and house keeping operations in a flash memory system |
US8001444B2 (en) * | 2007-08-08 | 2011-08-16 | Intel Corporation | ECC functional block placement in a multi-channel mass storage device |
US7639165B2 (en) | 2007-08-10 | 2009-12-29 | Marvell World Trade Ltd. | Calibrating replica digital-to-analog converters |
JP4977554B2 (ja) | 2007-08-22 | 2012-07-18 | 株式会社日立製作所 | キャッシュメモリ上のデータをバックアップする機能を備えたストレージシステム |
KR101466694B1 (ko) | 2007-08-28 | 2014-11-28 | 삼성전자주식회사 | Ecc 회로, ecc 회로를 구비하는 메모리 시스템 및그의 오류 정정 방법 |
US8082482B2 (en) | 2007-08-31 | 2011-12-20 | International Business Machines Corporation | System for performing error correction operations in a memory hub device of a memory module |
US8086936B2 (en) | 2007-08-31 | 2011-12-27 | International Business Machines Corporation | Performing error correction at a memory device level that is transparent to a memory channel |
US20090063895A1 (en) | 2007-09-04 | 2009-03-05 | Kurt Smith | Scaleable and maintainable solid state drive |
US20090125790A1 (en) | 2007-11-13 | 2009-05-14 | Mcm Portfolio Llc | Method and Apparatus of Automatically Selecting Error Correction Algorithms by a NAND Flash Controller |
TWI384488B (zh) | 2007-12-24 | 2013-02-01 | Skymedi Corp | Nonvolatile storage device and its data writing method |
US20100049914A1 (en) * | 2008-08-20 | 2010-02-25 | Goodwin Paul M | RAID Enhanced solid state drive |
US8266365B2 (en) | 2008-12-17 | 2012-09-11 | Sandisk Il Ltd. | Ruggedized memory device |
US20100287217A1 (en) | 2009-04-08 | 2010-11-11 | Google Inc. | Host control of background garbage collection in a data storage device |
US20100262979A1 (en) | 2009-04-08 | 2010-10-14 | Google Inc. | Circular command queues for communication between a host and a data storage device |
US8433845B2 (en) | 2009-04-08 | 2013-04-30 | Google Inc. | Data storage device which serializes memory device ready/busy signals |
US8566507B2 (en) * | 2009-04-08 | 2013-10-22 | Google Inc. | Data storage device capable of recognizing and controlling multiple types of memory chips |
WO2010137178A1 (en) | 2009-05-25 | 2010-12-02 | Hitachi,Ltd. | Storage subsystem |
US8352681B2 (en) | 2009-07-17 | 2013-01-08 | Hitachi, Ltd. | Storage system and a control method for accelerating the speed of copy processing |
-
2009
- 2009-08-07 US US12/537,704 patent/US8566507B2/en active Active
- 2009-08-07 US US12/537,748 patent/US8566508B2/en active Active
- 2009-08-07 US US12/537,725 patent/US8239724B2/en active Active
- 2009-08-07 US US12/537,733 patent/US8380909B2/en active Active
- 2009-08-07 US US12/537,719 patent/US8578084B2/en active Active
- 2009-08-07 US US12/537,722 patent/US8244962B2/en active Active
- 2009-08-07 US US12/537,709 patent/US8205037B2/en active Active
- 2009-08-07 US US12/537,741 patent/US8639871B2/en active Active
- 2009-08-07 US US12/537,727 patent/US8250271B2/en active Active
- 2009-08-07 US US12/537,738 patent/US20100262773A1/en not_active Abandoned
-
2010
- 2010-04-01 WO PCT/US2010/029677 patent/WO2010117877A1/en active Application Filing
- 2010-04-01 JP JP2012504716A patent/JP5922016B2/ja active Active
- 2010-04-01 CN CN2010800205069A patent/CN102428454A/zh active Pending
- 2010-04-01 DE DE202010017661U patent/DE202010017661U1/de not_active Expired - Lifetime
- 2010-04-01 EP EP14153062.6A patent/EP2728488B1/de active Active
- 2010-04-01 JP JP2012504717A patent/JP5657641B2/ja active Active
- 2010-04-01 DE DE202010017669U patent/DE202010017669U1/de not_active Expired - Lifetime
- 2010-04-01 CN CN201711055987.7A patent/CN107832010A/zh active Pending
- 2010-04-01 WO PCT/US2010/029679 patent/WO2010117878A1/en active Application Filing
- 2010-04-01 EP EP10712655.9A patent/EP2417531B1/de active Active
- 2010-04-01 EP EP10712656.7A patent/EP2417528B1/de active Active
- 2010-04-01 AU AU2010234773A patent/AU2010234773B2/en active Active
- 2010-04-01 AU AU2010234772A patent/AU2010234772B2/en active Active
- 2010-04-01 CN CN201080020319.0A patent/CN102428451B/zh active Active
- 2010-04-01 DE DE202010017668U patent/DE202010017668U1/de not_active Expired - Lifetime
- 2010-04-05 CN CN2010800205073A patent/CN102428453A/zh active Pending
- 2010-04-05 AU AU2010234647A patent/AU2010234647B2/en active Active
- 2010-04-05 CN CN2010800204899A patent/CN102428452A/zh active Pending
- 2010-04-05 EP EP10712865A patent/EP2417530A1/de not_active Withdrawn
- 2010-04-05 JP JP2012504740A patent/JP2012523622A/ja active Pending
- 2010-04-05 JP JP2012504741A patent/JP2012523623A/ja active Pending
- 2010-04-05 JP JP2012504742A patent/JP5347061B2/ja active Active
- 2010-04-05 CN CN2010800204884A patent/CN102428455A/zh active Pending
- 2010-04-05 AU AU2010234648A patent/AU2010234648B2/en active Active
- 2010-04-05 WO PCT/US2010/029917 patent/WO2010117929A1/en active Application Filing
- 2010-04-05 AU AU2010234646A patent/AU2010234646A1/en not_active Abandoned
- 2010-04-05 EP EP10712863A patent/EP2417533A1/de not_active Withdrawn
- 2010-04-05 DE DE202010017666U patent/DE202010017666U1/de not_active Expired - Lifetime
- 2010-04-05 DE DE202010017665U patent/DE202010017665U1/de not_active Expired - Lifetime
- 2010-04-05 WO PCT/US2010/029919 patent/WO2010117930A1/en active Application Filing
- 2010-04-05 EP EP10712864A patent/EP2417529A1/de not_active Withdrawn
- 2010-04-05 WO PCT/US2010/029916 patent/WO2010117928A1/en active Application Filing
- 2010-04-05 DE DE202010017667U patent/DE202010017667U1/de not_active Expired - Lifetime
-
2013
- 2013-10-18 US US14/057,703 patent/US20140108708A1/en not_active Abandoned
- 2013-10-21 US US14/059,061 patent/US20140047172A1/en not_active Abandoned
- 2013-11-25 US US14/089,397 patent/US20140156915A1/en not_active Abandoned
-
2014
- 2014-10-09 JP JP2014208104A patent/JP2015046175A/ja active Pending
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R409 | Internal rectification of the legal status completed | ||
R207 | Utility model specification |
Effective date: 20121004 |
|
R150 | Utility model maintained after payment of first maintenance fee after three years | ||
R150 | Utility model maintained after payment of first maintenance fee after three years |
Effective date: 20130920 |
|
R151 | Utility model maintained after payment of second maintenance fee after six years | ||
R081 | Change of applicant/patentee |
Owner name: GOOGLE LLC (N.D.GES.D. STAATES DELAWARE), MOUN, US Free format text: FORMER OWNER: GOOGLE, INC., MOUNTAIN VIEW, CALIF., US |
|
R082 | Change of representative |
Representative=s name: FLEUCHAUS & GALLO PARTNERSCHAFT MBB PATENTANWA, DE Representative=s name: FLEUCHAUS & GALLO PARTNERSCHAFT MBB, DE |
|
R081 | Change of applicant/patentee |
Owner name: GOOGLE LLC (N.D.GES.D. STAATES DELAWARE), MOUN, US Free format text: FORMER OWNER: GOOGLE LLC (N.D.GES.D. STAATES DELAWARE), MOUNTAIN VIEW, CALIF., US |
|
R082 | Change of representative |
Representative=s name: FLEUCHAUS & GALLO PARTNERSCHAFT MBB PATENTANWA, DE Representative=s name: FLEUCHAUS & GALLO PARTNERSCHAFT MBB, DE |
|
R152 | Utility model maintained after payment of third maintenance fee after eight years | ||
R071 | Expiry of right |