DE2111838A1

DE2111838A1 - Rein digitaler,sich automatisch selbst einstellender Daempfungsentzerrer mit einer Mehrzahl von Anzapfschaltungen,die im Tandem zum Entzerren von ueber ein verzerrendes Medium geleiteten Signalen geschaltet sind

Info

Publication number: DE2111838A1
Application number: DE19712111838
Authority: DE
Inventors: Meadors Jun Howard Clarence; John Lemp Jun
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1970-03-13
Filing date: 1971-03-12
Publication date: 1971-09-30
Also published as: FR2081940B1; FR2081940A1; DE2111838C3; US3633014A; NL7103344A; GB1344107A; BE764102A; DE2111838B2; SE367902B; NL157173B; JPS5338909B1

Description

WESTERN ELECTEIG COMPANY Incorporated OM

hYC. Meadors Jr. 1-i New York_f N. Y., - 10007, V. St. A. ^₁₁ *q + _q

ill 17 ρ Jo

Rein digitaler,· sich automatisch selbst einstellender Dämpfungaentzerrer miteiner Mehr zahl von Anzapf schaltungen jdie im Tandem zum Entzerren von über ein verzerrendes Medium ge·* leiteten Signalen geschaltet sind

Wenn eine digitale Information über ein Übertragungsmedium gesendet werden soll« wird ein Datensignal durch Veränderung einer ™ Spannung zwischen einer vorgegebenen Anzahl von vorgeschriebenen Regeln bei bekannten Abtastzeiten gebildet. Beispielsweise kann ein auszusendendes Datensignal zwei» vier, acht oder sechzehn bei den verschiedenen Abtastzeiten aufweisen. Wenn das Datensignal ein wirkliches Übertragungsmedium durchwandert, wird es durch Einwirkungen verzerrt* "beispielsweise durch Interferenz zwischen den Nachrichtenteilen, so daß das am Empfänger

ankommende Datensignal nicht die vorgeschriebenen Pegel enthäft und manchesmal nicht einmal die vorgeschriebene Anzahl der^Pegel, Die tatsächliche Am|rtitude des empfangenen Signals ist nicht njir von den ausgesendeten Pegeln,= sondern auch von den luntnittetbar vorhergehenden und nachfolgenden .pegel als Funktion g# ^sser Eigenschaften des Übertragimgsmediums abhängig.

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Ein Dämpfungsverzerrer ist eine Einrichtung, welcher infolge .--.-; eines empfangenen Patensignals das ausgesendete Datensignal wieder herstellen soll. Bei einem sich selbst einstellenden _ Dämpfüngsentzerrer wird die Augenblicksamplitude des empfan* -;-genen Signals gemessen, um eine Information über die Art der durch das Übertragungsmedium eingeführten Verzerrung zu ge-: winnen. Sich selbst einstellende« Zeitbereich-Dämpfungsentzerrer systeme, beispielsweise adaptive Transversalfilter-PämpfungS'-entzerrersysteme, sind mit einer Kombination aus analogen und digitalen Schaltungen aufgebaut worden. In manchen sieh selbst einstellenden Traftsyersaifüter-Dämpfimgsentzerrersystemeijwird. eine Anajog-Verzögerungsleitung benutzt, um zeitverzögerte Zweit signale der empfangenen Datensignale an einer !fahr zahl ; von Anzapfstellen zu erzeugen. Diese zeitverzögerten Zweitsignale bzw. Kopien werden in Anzapfmultiplikatoren multipliziert und die erhaltenen Produkte werden miteinander addiert und bilden ein entzerrtes Ausgangssignal. :.-

Unter Aufrechterhaltung eines Analogsignals kann Amplitudeninformation bezüglich der durch das Übertragungsmedium ein- geführten Verzerrung leicht in Übereinstimmung mit einem System erhalten werden, welches in allgemeiner Form in der US-Patentschrift 3 414 819 diskutiert werde«im* Die FeMeyinfoformation kann dann dazu benutzt werden^ die Sätze der Anzapfmultiplikatorschaltungen in Übereinstimmung mit einer An-

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zahl von gut bekannten Algorithmen zu betreiben, beispielsweise gemäß Nullzwangssystem nach obiger US-Patentschrift oder im quadratischen Mittelwert-Algorithmus gemäß US-Patentschrift 3 375 475.

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Die analogen Schaltungsteile derartiger Systeme sind jedoch ziemlich teuer im Vergleich zu digitalen Schaltungen, welche entsprechend der integrierten Schaltkreistechnik erzeugt werden können.

Es ist möglich, ein empfangenes Datensignal zu digitalisieren und einen rein digitalen Dämpfungsentzerrer zum Ausgleich der Verzerrung durch das Übertragungsmedium zu benutzen, in dem ein digitaler Dämpfungsentzerrer mit Transversalfilter gebaut wird, bei dem jeder analog betriebene Schaltungsblock gegen einen entsprechenden digital betriebenen Schaltungsblock ausgetauscht werden müßte. Es würde selbstverständlich notwendig sein, eine genügende Anzahl von Bits zu bilden,- um die Information für selbsteinstellende Algorithmen zu extrahieren., Es wurde festgestellt, daß dieser Austausch der Schaltungsblöcke zu einem sperrigen und komplizierten System führen würde.

Der Erfindung liegt die Aufgabe zugrunde, einen rein digitalen. Sich automatisch selbst einstellenden Dämpfungsentzejifret« der

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eine Mehrzahl von Anzapf schaltungen aufweist, die im Tandem zum Entzerren von über ein verzerrendes Medium geleiteten Signalen geschaltet sind, zu schaffen, bei welchem der Schaltungsaufwand gegenüber einem System, bei welchem bekannte Analogsignal-Blöcke gegen Digital-Signal-Blöcke ausgetauscht werden würden, stark vermindert ist.

_ Die gestellte Aufgabe wird durch folgende Merkmale gelöst:

(a) ein Analog-Digital-Umsetzer am Eingang des automatischen

Dämpfungsentzerrers dient zum Empfang eines Analogsignals und wandelt das Analogsignal in eine Folge von ersten Vielbit Datensignalen um, die. ein das Vorzeichen anzeigendes Bit und die Größe anzeigende Bitstellen aufweisen;

(b) die Anzapfschaltungen weisen jeweils eine Korrelatorschaltung auf, welche auf Fehlersignale anspricht und zur Bildung

^ eines zweiten Vielbit-Datensignals mit einem das Vorzeichen anzeigenden Bit und die Größe anzeigenden Bit stellen dient, sowie eine digitale Multiplikator-Schaltung auf , welche die Größe anzeigende Bit stellen der ersten Vielbit-Datensignale und der zweiten Vielbit-Datensignale miteinander multipliziert und eine Folge dritter Vielbit-Datensignale im Zweikomplementformat bildet;

(c) eine Summations schaltung dient zur gleichzeitigen Kombination

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eines komplementierten dritten Vielbit-Datensignals aus jeder Anzapf schaltung, um ein viertes Vielbit-Datensignal mit einem die Fehlerpolarität anzeigenden Bit und die Fehlergröße anzeigenden Bit stellen bilden, die der Korrelator schaltung in jeder

Anzapfschaltung zugeführt werden.

Gemäß der Erfindung wird ein rein digitaler, sich selbst einstellender Zeitbereich-Dämpfungsentzerrer geschaffen, welcher abwe<lchselnd Information umformt,- welche zwischen verschiedenen Codeformaten verarbeitet wird, um den Schaltungsaufwand möglichst gering zu halten,· der zur Ableitung von Fehlerinforma* tion benötigt wird,_: die zur Selbsteinstellung notwendig ist.

In der vorliegenden Ausführungsform werden digitale Zahlen, welche die Amplitude eines empfangenen Datensignals darstellen, serienmäßig mit digitalen Zahlen multipliziert, welche Anzapfungs-

koeffizienten darstellen,- um Digitalzahlen zu erhalten, welche die Anzapf-Ausgangs signale darstellen. Die zu multiplizierenden Zahlen werden in dem Vorzeichen Plus-Größe-Format gehalten. Eine Mehrzahl von Anzapfungsausgangssignalen werden digital miteinander kombiniert, pm ein entzerrtes Ausgangssignal als eine digitale Zahl in dem Zweierkomplementformat zu erhalten.

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Fehlerinformation wird von den entzerrten Ausgangssignalen ■ einfach dadurch erhalten, daß vorbestimmte Bitstellen des Ausgangssignals abgetastet werden. Eine Bitstelle des entzerrten Ausgangs signal s wird als Vorzeichen des Fehlersignals benutzt, während eine Mehrzahl von Bitstellen zur Festlegung der Fehlergröße dienen. Wie ohne weiteres ersichtlich ist, kann das so abgeleitete Fehlersignal leicht in das Vorzeichen Plus-Größe-Format umgewandelt werden, um die weiteren Multiplikationen zu erleichtern. Wenn das Vorzeichen Plus-Größe-Format über das entzerrte Ausgangssignal aufrecht erhalten werden würde, würden komplizierte arithmetische Rechnungen erforderlich sein, um das Fehlervorzeichen und die Größeninformation abzuleiten.

Weitere Einzelheiten der Erfindung werden anhand der Zeichnung besprochen. Dabei zeigt:

Fig. 1 eine Blockschaltung eines Teils der Schaltung

gemäß Erfindung,
Fig. 2 eine Blockschaltung des Restes der in Fig. 1

gezeigten Schaltung,

Fig. 3 die Art und Weise, wie die Fig. 1 und 2 aneinandergefügt werden müssen,·um die komplette Schaltung gemäß Erfindung zu ergeben,

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Fig. 4 eine Blockschältung eines Systems zur Erzeugung von Zeitimpulsen, um das in Fig. 3 gezeigte System zu synchronisieren,

Fig. 5 ein Impülsdiagramm mit einigen der vom

System gemäß Fig. 4 erzeugten Zeitimpulse,

Fig. 6 eine Darstellung, bei welcher Zahlen in dem Zweierkomplementformat gezeigt werden, · welches verschiedene, bestimmte Pegel in einem Vielpegel-Datensignal darstellt, welches durch eine Schaltung gemäß Erfindung entzerrt wird,

Fig. 7 ein Wellenformdiagramm, welches ein Vielpegel-Datensignal zeigt, welches durch eine Schaltumg gemäß Erfindung entzerrt werden soll.

Die Fig. 1 und 2 zeigen, gemäß Fig. 3 zusammengefügt, einen rein digitalen, quadratischen Mittelwertzeitbereich-Entzerrer, webcher ein Vierpegel-Datensignal (Fig. 7) empfängt, welches eine Datengeschwindigkeit von l/T Bit pro Sekunde auf einer Eingangsleitung 10 aufweist. Das Vierpegel-Datensignal ist von einem modelierten Signal entnommen, wedlches über ein Übertragungsmedium mit einem Paar von Pilottöne übertragen worden

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ist, wobei das Übertragungsmedium zu einer Signalverzerrung führt.

Ein Analog-Digital-Umsetzer wandelt das in Fig. 1 empfangene Signal in ein digitales 10-Bitwort im Vorzeichen-Plus-Größe-Format um. Die beiden wichtigsten Bit stellen in dem 10-Bitwort stellen in erster Linie die in dem Vierpegeldatensignal enthaltene Information dar, während die verbleibenden Bits Information enthalten, die sich in erster Linie auf die Natur des Mediums beziehen, über welche die Datensignale gelaufen sind.

Jede T Sekunden wird ein unterschiedliches 10-Bitwort erzeugt, und zwar mit einer Zeitphase, die durch eine Abtastimpuls T (Fig. 5) bestimmt wird. Der Abtastimpuls zuu T wird in einem in Fig. 4 gezeigten System in Abhängigkeit von dem Paar der Pilottöne erzeugt. In diesem speziellen Ausführungsbeispiel ist die Differenz zwischen dem Paar der Pilottöne llOmal die Datengeschwindigkeit, d. h. einhundert zehn geteilt durch T-Zyklen pro Sekunde.

Zu einer Zeit T wird das 10-Bitwort in dem Analog-Digital-Umsetzer 11 über eine Mehrzahl von Verknüpfungsgliedern 12 in ein Datenabtastregister 13 übertragen. Das 10-Bitwort wird in das Register 13 so eingefügt, daß das Vorzeichenbit in der

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Stufe ganz links und das am wenigsten signifikante Bit in der Stufe ganz rechts eingefügt wird. Das Datenabtastregister 13 ist Teil einer ersten Anzapfungsschaltung 14A.' In Fig. 1 werden lediglich die erste Anzapfungs schaltung 14A und die letzte Anzapfungsschaltung 14Z aus Gründen der Übersichtlichkeit dargestellt. In der Praxis werden wesentlich mehr zueinander identische Anzapfungs schaltungen benutzt. Beispielse kann ein typischer Entzerrer dreiundzwanzig Anzapfungs schaltungen enthalten.

Das Zeitsignal T ruft aus jedem Register in den jeweiligen Anzapfungsschaltung 14A bis 14Z, beispielsweise aus dem Register 13, 10-Bitdatenworte, Bit pro Bit, in das entsprechende Register einer nachfolgenden Anzapfungs schaltung ab.

Wenn das 10-Bitdatenwort aus dem Datenabtastregister 13 durch das Zeitsignal T herausgeschoben ist, wird es auch über eine Leitung 17 an ein NICHTUND-Verknüpfungsglied bzw. NAND-Gatter 18 angelegt. Das NAND-Gatter 18 bildet zusammen mit einem SerienvoUaddierer 24 und einem Produktverschieberegister 27 einen Serienmultiplikationsschaltkreis. Ein Anzapfungsmultiplikations^ktor, welcher als einfache Binär zahl in einem zehnstufigen Verschieberegister 19 gespeichert ist, wird über eine Exklusiv-ODER-Schaltung 21 geleitet und über eine Leitung 22

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als zweites Eingangssignal dem NAND-Gatter 18 zugeführt. Die im Schieberegister 19 gespeicherten Daten werden durch den Zeitimpulszug T weitergeschaltet, welcher zehn Schiebe-

impulse für das Datenabtastregister 13 enthält.

Das NAND-Gatter 18 führt eine einfache bitweise Multiplikation der in dem Datenabtastregister 13 und in dem Register 19 enthaltenen Ziffern durch. Ein serienmäßiger Strom von Daten, welche diese bitweise gebildeten Produkte darstellen, wird über das NAND-Gatter 18 an eine Leitung 23 an den Serienvolladdierer 24 gegeben.

Der Serienvolladdierer addiert mit der Möglichkeit des Übertrags die auf der Leitung 23 ankommenden Daten zu einem digitalen Bit strom, der an der Eingangsklemme 26 erscheint, wodurch ein Bit strom zu dem neunstufigen Produktschieberegister 27 gebildet wird. Die Ie tzte Stufe des Produktschieberegisters 27 ist über eine Leitung 28 zur Eingangsklemme 26 des Serienvolladdierers 24 rückgeführt. Ein Taktsignal T (Fig. 5) wird an das NAND-Gatter 18 angelegt, um dessen Ausgang auf null zu stellen, wenn das Vorzeichen anzeigende Bit des Registers 19 am Eingang des NAND-Gatters 18 anliegt und für die ganze Zeitperiode, wenn das Vorzeichen anzeigende Bit von dem Datenab-

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tastregister 13 als Eingang des NAND-Gatters 18 anliegt.

Das Ausgangs signal des Produktschieberegisters 27 wird über eine Exklusuv-ODER-Schaltung 29 und eine Leitung 31A an eine Addier Schaltung 32 (Fig. 2) angelegt. Ähnliche Ausgangs signale von den anderen Anzapf schaltungen, beispielsweise auf der Leitung 31Z von der Anzapf schaltung 14Z werden ebenfalls der Addierschaltung 32 zugeführt. Ein Taktimpuls T₁₁₁ (Fig. 5) schaltet die

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Addierschaltung 32 im Sinne der Bildung einer Summe, wedn gültige Signale durch die unterschiedlichen Anzapfungsmultiplizierschaltungen 14A bis 14Z auf einer Leitung 33 für das Endprodukt geliefert werden. ·

Es ist verständlich, daß das Gesamtprodukt von jeder Anzapfungsschaltung 14A bis 14Z niemals gleichzeitig gebildet wird. Die Summation von Ausdrücken in den Produkten wird von der Addierschaltung 32 durchgeführt, bevor die Anzapfungsschaltungen 14A ™ bis 14Z ihren Multiplikationsprozeß beendet haben. Auf diese Weise wird keine zusätzliche Zeit benötigt, um die Addition durchzuführen, weil die Addition durchgeführt wird, sobald die endgültigen Ausdrücke in dem Produkt gebildet sind.

Ein Blick auf das Signal T_ in Fig. 5 zeigt, daß ein vollständiges

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10-Bitdatenwort in jeden der Register der Anzapfungsschaltungen 14A bis 14Z in der Zeit übertragen, wird, wenn der Takt~ impuls T vorkommt. Dieser Taktimpuls T wird deshalb dazu benutzt, ein Abtast- und Haltekreis 16 zu betätigen, damit dieser die Vorzeichenbitinformation des 10-Bitdatenworts in den Datenabtastregister, beispielsweise dem Datenabtastregister 13, einspeichert.

Zur gleichen Zeit T wird das erste Bit aus dem Register 19 über einen Abtast- und Halte schaltkreis 34 gelesen. Die Ausgangssignale der Abtast- und Halte schaltungen 16 und 34 werden an eine
Exklusiv-ODER-Schaltung 36 über Leitungen 37 bzw. 38 angelegt. Da die Abtast- und Halte schaltungen 16 und 34 durch den
Taktimpuls T geschaltet v/erden, ändert sich das Ausgangs signal des Exklusiv-ODER-Schaltung 36 während des Zeitintervalls nicht, während ,welchem ein 10-Bitdatenwort aus dem Abtastregister 13 mit einem in dem Register 19 gespeicherten Faktor multipliziert wird. Das Ausgangssignal der Exklusiv-ODER-Schaltnng 36 zeigt das Vorzeichen des Produkts an, welches durch die Serienmultiplikator schaltung, gebildet durch das NAND-Gatter 18, den Serien volladdierer 24 und das Produkt schieberegister 27 gebildet wird.

Das vorzeichenanzeigende Signal am Ausgang der Exklusiv-OD. >ER-

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Schaltung 36 wird über eine Leitung 40 der Exklusiv-ODER-Schaltung 29 zugeführt. Auf diese Weise wird das Produkt signal, welches von dem Produktschieberegister 27 an die Exklusiv-ODER-Schaltung 29 geliefert wird, in das Zwei-Komplementformat umgewandelt. In dem Zweierkomplementformat nehmen positive Zahlen in der Größe von allen "0",· welche eine Zahl leicht größer als Null darstellen,- zu,- während negative Zahlen in der Größe von allen ¹¹I",-welche eine Zahl leicht kleiner als Null darstellen, abnehmen. Dieses Format' zur Addition günstig, da kein Vorzeichenbit zur Steuerung der Addier schaltung benötigt wird.

Die Umwandlung des Signals zu diesem Zeitpunkt in das Zweikomplementform at hat einen zusätzlichen Vorteil bei einem adaptiven Zeitdomänendämpfungsentzerrer, weil die Fehlerpolarität- und Fehlergrößesignale, die zur Erzeugung des im Register 19 gespeicherten Multiplikationsfaktors daraus ohne zusätzliche arithmetische Operationen herausgezogen werden können.

Die Aufstellung in Fig. 6 zeigt die Binärzahlen im Zweikomplementformat, welche Signalebenen unmittelbar oberhalb und unterhalb der Sollsignalpegel bzw. der Sollaufteilungspegel der empfangenen Datensignale wiedergeben. Während der Ausdruck "Aufteilungspegel" keine physikalische Bedeutung in einem rein digitalen

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Zeitbereich-Dämpfungsentzerrer gemäß Erfindung hat, ist er zu einem Fachausdruck im Gebiet der Zeitbereich-Entzerrer geworden und bedeutet einen Pegel, oberhalb welchem ein Signal zu einem ersten digitalen Wert gerechnet wird, während ein darunterliegendes Signal zu einem zweiten Digitalwert zählt.

In Fig. 6 werden die tatsächlichen Signalwerte durch durchgehende Linien dargestellt, während die Aufteilungspegel durch unterbrochene Linien dargestellt sind. Eine Digitalzahl, welche zwischen jeweils zwei benachbarten unterbrochenen Linien liegt, wird so betrachtet,· als ob sie den gleichen Informationsgehalt aufweist. Beispielsweise haben alle Zahlen zwischen den beiden unterstens unterbrochenen Linien in Fig. 6 eine "10" als erste .beide Bits, gelesen von links. Dieses sind die informationstragenden Bits bei einem Vierpegelsystem.

In einem derartigen System ist es von speziellena Interesse, daß in dem Zweierkomplementformat das dritte Bit seinen Wert ändert, wenn nun das Signal entweder einen Aufteilungspegel oder ein Signalpegel über- bzw. unterschreitet. Wenn eine Zahl mehr positiv ist als der am nächsten kommende Signalpegel, ist das dritte Bit immer eine "1"; wenn die Zahl negativer ist als der ' nächstkommende Signalpegel, ist das dritte Bit immer eine¹¹O".

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Diese Eigenschaft des Zweikomplementformats setzt uns in die ' Lage, die Polarität der Differenz zwischen einer Zahl, welches ein wirkliches digitales Signal darstellt, und einem vorbestimmten Signalpegel einfach dadurch zu erhalten, daß der Wert des Bits nach dem letzten notwendigen Bit zum Erhalt der übertragenen Information abgetastet wird. Wenn aii ι das Beispiel zurückgegangen wird, sieht man, daB Zahlen zwischen dem untersten Aufteilungspegel und dem untersten Signalpegel in Fig. 6 eine "0" als drittes Bit aufweisen, während die Zahlen zwischen dem untersten Signalpegel und dem nächsten Aufteilungspegel eine "1" als drittes Bit besitzen.

Dies grifft zu auf jede beliebige Anzahl von übertragenen Pegety wenn nur diese Anzahl ein Mehrfaches von zwei ist. Wenn ei η achtpegeliges Signal gesendet wird, würden drei Bits Information darstellen, während das vierte Bit die Fehlerpolarität angeben

^:

würde.

Es wird ferner in Bezug auf Fig. 6 darauf hingewiesen, daß alle Bits ab viertem Bit zur Anzeige der-Größe der TSbweichung der tatsächlichen Zahl von dem Signalpegel dienen. Zahlen, die positiver sind, als der nächstkommende Signalpegel, werden von "0" ausgehend größer, während Zahlen, die negativer sind, als

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der nächstkommende Aufteilungsteilungspegel, - von allen "1" ausgehend kleiner werden. Deshalb kann durch bloße Benutzung dieser weniger signifikanten und einer "1" zugeordneten Bits für das Zeichenbit und durch Umkehr dieser weniger signifikanten und einer ¹¹O" zugeordneten Bits für das Zeichenbit ein Signal abgeleitet werden, welches für die Abweichung zwischen der tatsächlichen Zahl und dem vorgeschriebenen Signalpegel in dem Signalplus-Größen-Format kennzeichnend ist. Dies wird durch α Verwendung des dritten Bits als Vorzeichenbit und der verbleibenden weniger signifikanten Bits als Größenbits durchgeführt, solange man diese einem ' ¹O"-Zeichenbit zugeordneten Größenbits umkehrt.

Um die übertragene Information wieder zu gewinnen und das Vorzeichen und die Größe der Abweichung des auf der Leitung 10 ankommenden wirklichen Signals von dem idealen Signal festzu- ^ stellen, werden die auf der Leitung 33 anstehenden Bits in Abhängigkeit von dem Taktsignal T__ in ein Schieberegister 39 eingeschoben. In der durch den Taktimpuls T bestimmten Zeit

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sind alle Bits von der Addierschaltung 32 in das Schieberegister 39 hineingeschoben, weshalb ein Abtast- und Halte schaltkreis 41 durch das Taktsignal T_ aktiviert wird, um den Zustand der

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dritten Stufe von rechts in dem Schieberegister 39 abzutasten.

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Es wird daran erinnert,- daß das übertragene und auf der ,Leitung 10 empfangene Signal vier Pegel,aufweist, weshalb die beiden ersten Bits von rechts in dem Schieberegister 39 die zu übertragende Information -kennzeichnen. Wie zuvor diskutiert, enthält das dritte,-von dem Abtast*- und Halte schaltkreis 41 gelesene Bit das Vorzeichen des Fehlersignals. Die verbleibenden Bits in dem Schieberegister sind Fehlergrößerbits.

In der dargestellten Ausführungsform werden nur vier Fehlergrößenbits bei weiteren Rechnungen verwendet, weshalb vier Verknüpfungsglieder 42 bis 44 und 46 durch das Taktsignal T aktiviert werden, · um die vier signifikantesten Fehler größenbits zu lesein. Das Ausgangssignal der vier Verknüpfungsglieder 42 bis 44 und 46 wird je we ils an eine Exklusiv-ODER-Schaltung 47 bis 49 und 51 zusammen mit dem Ausgangssignal des Abtastungsund Halteschaltkreises 41 angelegt. Auf diese Weise wird die g Fehlergröße bloß dann übertragen,- wenn das Vorzeichen des Fehlers positiv ist,- während die Fehler größenbits für einen negativen Fehler invertiert werden.

Die Ausgangssignale der vier Exklusiv-ODER-Schaltungen 47 bis 49 und 51 werden über vier Stufen eines umlaufenden Elfbit-Schieberegisters 52 angelegt. Das Elfbit-Schieberegister 52 wird durch das Taktsignal T. fortgeschaltet, so daß bei jedem Vorkommen

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des Zeitsignals T die Information in dem Schieberegister 52 ' ^: um eine Bitposition weitergeschoben ist. Der Ausgang des Schieberegisters 52 wird über eine Leitung 53 und Leitungen 54A bis 54Z an die Anzapf schaltungen 14A biy 14Z angelegt, um die Information über die Fehlergröße zu bilden. In ähnlicheimeise wird das Ausgangs signal der Tast- und Halteschaltung 41 über eine Leitung 56 und 57A bis 57Z an die Anzap^ingsschaltungen 14A bis 14Z als Fehlerpolarität oder Vorzeicheninformation geliefert.

Ein erneuter Blick auf die Fig." 1 ergibt, daß die Signale für die Fehlergröße und die Fehlerpolarität auf den Leitungen 54A und 57A einem Korrelator 58 zugeführt werden, der in Übereinstimmung mit dem Algorithmus für den mittleren quadratischen Anzapfungswert (means square tap setting algorithm).» : /as Fehlersignal mit jedem Anzapfungs signal multipliziert und das Produkt mittelt. Da das Anzapfungs signal um eine Anzapfung in der Zeit weitergeschritten ist, während welcher das Fehlersignal errechnet wird, wird das Anzapfungs signal der nächstfolgenden Anzapfung in jedem Korrelator verwe.lndet und nicht das vorliegende Anzapfungssignal.

Dies wird durch Anlegen des auf der Leitung 54A ankommen Fehlergrößensignals an ein NICHT-UND-Verknüpfungsglied bzw. NAND-Gatter 59 und des von der nächstfolgenden Anzapfungsschaltung 14B stammenden Anzapfungs signal an das NICHT-UND-

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Verknüpfuiigsglied bzw. das NAND-Gatter 59 überfeine Leitung 6IB bewerkstelligt. Wie beim NAND-Gatter 18 sorgt das NAND-Gatter 59 für eine bitweise Multiplikation des angelegten Datenstromes. Das über die Leitung 61B angelegte Anzapfungssignal wird von einem Taktsignal T weitergeschaltet. Das ü ber die Leitung 54A angelegte Fehlergrößensignal wird von dem Taktsignal T weit er ge schalt et, so daß man erwarten würde, daß das auf der Leitung 54A ankommende Signal jedesmaleinen kompletten Zyklus durchläuft, wenn das Signal auf der I

Leitung 61B wechselt. Dies trifft jedoch nicht zu, da das Fehlergrößensignal in dem Elfbitschieberegister 52 umläuft, welcher ein Signal abgibt,, welches jedesmal um eine Bitposition fortschreitet, wecinn das Anzapfungs signal auf der Leitung 6IB wechselt. Dieses Fortschreiten um eine Bitposition durch das Fehlergrößensignal ermöglicht die direkte Addition von durch das NAND-Gatter 59 gelieferten Teilprodukten jedesmal, wenn das Anzapfungs signal ohne weitere Verschiebeoperationen wechselt. |

Deshalb wird das vom NAND-Gatter 59 stammende Ausgangssignal Über eine Leitung 60 einem Serien-Volladdierer 62 zugeführt, welcher die Fähigkeit des Übertrags besitzt. Der Aasgang des Serienvolladdierers 62 wird mittels einer Exklusiv-ODER-Schaltung 63 an ein zehnstufiges Schieberegister 64 weitergegeben.

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Das von dem Schieberegister 64 stammende Ausgangssignal wird über eine Exklusiv-ODER-Schaltung 66 gegeben und über eine Leitung 67 an den zweiten Eingang des Serienschieberegisters 62 rtickgeführt.

Es wird darauf hingewiesen, daß das Schieberegister 27 in dem Anzapfungsmultiplizierer neun Stufen aufweist, um die Verschiebung der einen Bitposition zum Übertrag des Multiplikationsprozesses auszuführen. Da das elfstufige Schieberegister 52 die ß/ Verschiebung durchführt, - bevor das Signal an den Serienvolladdierer 62 gegeben wird, wird ein 10-Bitschieberegister 64 verwendet. Diese beiden Techniken sind im großen und ganzen äquivalent zur Ausführung der Verschiebung von Teilprodukten vor Addition, die für die Serienarithmetik benötigt wird.

Das auf der Leitung 57A ankommende Fehlerpolaritäts signal wird an eine Exklusiv-ODER-Schaltung 68 angelegt. Das Vorzeichensignal von der Anzapfungsschaltung 14B, welche in einer nicht gezeichneten Abtastungs- und Halteschaltung 16B gespeichert ist, wird über eine Leitung 69B als zweiten Eingang der Exklusiv-ODER-Schaltung 68 zugeführt.

Das auf einer Leitung 71 gelieferte Ausgangssignal der Exklusiv-109840/1219

ODER-Schaltung 68 zeigt das Vorzeichen des Produkts des Fehlersignals mal dem Anzapfungssignal an. Dieses auf der Leitung 7 1 anstehende Signal wird über Leitungen 72 und 73 Exklusiv-ODER-Sehaltungen 63 bzw, 66 zugeführt. Auf diesem Weg ist ersichtlich, daß ein digitales Signal, we ..lches von dem Schiebe-. register 64 über die Exklusiv-ODER-Schaltung 66, die Leitung 67, den Serienvolladdierer 62 und zurück über die Exklusiv-ODER-Schaltung 63 zum Schieberegister 64 umläuft, entweder

durch die Exklusiv-ÖDER-Schaltungen 63 und 66 zweimal invertiert werden oder überhaupt nicht invertiert werden. Während einer einzigen Multiplikation (d. h. einem Zyklus des Datenabtastungsregisters 13) bleibt das über die Leitungen 71, 72 und 73 den Exklusiv-ODER-Schaltungen 63 und 66 zugeführte Signal konstant. Das Schieberegister 64 wirkt deshalb mit der zugehörigen Schaltung als eine Mittlungsschaltung oder als Korrelator . Wenn ein positives Produkt angesammelt wird, wird ein erstes Signal an die Exklueiv-OBER-Sehaltungen 63 und 66 angelegt, während, wenn ein negatives Produkt angesammelt ist, ein zweites Signal den Exklusiv-ODER-Schaltungen 63 und 66 zugeführt wird, so daß die in dem Schieberegister 64 oder 66 stehende Zahl entweder zunimmt oder abnimmt in Übereinstimmung mit dem über die Leitungen 71, 72 und 73 den Exklusiv-ODER-Schaltungen 63 66 zugeführten Vorzeichenaignal.

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Nachdem jedes Teilprodukt der in dem Schieberegister 64 ein-z-z&K gespeicherten Information zugefügt ist, bewirkt das Taktsignal T_n,

die Abtastung eines auf der Leitung 76 gelieferten Signals durch ein Abtastregister 74. Das auf der Leitung 76 anstehende Signal zeigt an, ob der Serienvolladdierer 62 ein Übertragungsbit enthält oder nicht. Wenn ein Übertragungsbit in dem Serienvolladdierer 62 am Ende der Addition eines Teilprodukts vorhanden iat, fließt das- Register 64 oSfensichtlich über, was bedeutet, daß die in dem Register 64 zu speichernde Zahl ehen vorbestimmten Wert in positiver oder negativer Richtung übersteigt.

Der Taktimpuls T„ schaltet ein Verknüpfungsglied 77 in der Weise, daß die in dem Register 74 gespeicherte Information an einen Serienvolladdierer 78 weitergegeben wird. Der Serienvolladdierer 78 addiert das durch das Verknüpfungsglied 77 zugeführte Signal zu der umlaufenden Information, welche in dem Register 19 enthalten ist« Die in dem Register 19 stehende Information wird entweder in positiver oder negativer Richtung durch ein über das Verknüpfungsglied 77 anliegendes Signal in Übereinstimmung mit dem Vorzeichensignal vergrößert, welches über Leitungen 7I₄ 79, 81 und 82 einen Paar von Exklusiv-ODER-Verknüpfungsglieder und 84 von dem Exklusiv-QDERSGatter 68 zugeführt wird. Die ExMusiv-QDER-Verknüpfungsglieder 83 und 84 werden mit dem

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Register-19 in: analoger Weise zu der Verbindung der Exklusiv-ODER-Verknüpfungsglieder 63 und 66 mit dem Register 64 verbunden.

Ein Blickkuf das Taktdiagramm in-Fig. 5 zeigt, daß, da der Taktimpuls T vor dem Taktimpuls T vorkommt, die den Exklusiv-ODER-Schaltungen 83 und 84 zugeführte Vorzeicheninformation in der Tat da ifür kennzeichnend ist, in welcher Richtung der Serienvolladdierer 62 übergeflossen ist. Wenn der SerienvoUaddierer 62 nicht übergeflossen ist, gibt das Verknüpfungsglied 77 eine "0" an den SerienvoUaddierer 78 ab, was die in dem Register <r9 enthaltene Information nicht verändert. Das Ausgangs signal des Verknüpfungsgliedes 77 wird auch zur Rücksetzung des Registers 74 und zur Schiebung des Registers 64 auf einen vorbestimmten Weft benutzt, typischerweise einen halben Weg in ihrer Zählung, plus den Signalwert des Überflusses.

Zum Verständnis, wie die in Fig. 5 gezeigte Taktsignale abgeleitet werden, ist ein kurzer Blick in Fig. 4 notwendig. Die Uhr-

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schaltungjTSaist mit dem "empfangenen Signalphasen verknüpft und liefert das Taktsignal T.. Das Taktsignal T. wird über eine Leitung 86 an einen um zehn teilenden Ringzähler 87 gegeben, welcher das Taktsignal T_ liefert. Das Taktsignal T_ wird über

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Leitungen 88 und 89 an einen elfstufigen Ringzähler 92 gegeben, welcher die Taktsignale T_n und T liefert, die jeweils einmal in den elf Impulsen des Signals T vorkommen. Der Taktimpuls T₁-, wird von einem UND-Verknüpfungsglied 92 in Abhängigkeit von der gleichzeitigen Anwesenheit des über eine Leitung 93 gelieferten Taktsignals T , des über eine Leitung 94 gelieferten Taktsignals T_ und des über Leitungen 96, 97 und 98 gelieferten Taktsignals T gebildet.

Da das Taktsignal T das Komplement des Takt signals T ist, wird es durch Anlage des gleichen Taktsignals an das UND-Verknüpfungsglied 99, welche an das UND-Verknüpfungsglied 92 angelegt werden, gewonnen, mit der Ausnahme, daß das Taktsignal T über einen Inverter 101 invertiert wird und über eine Leitung

102 an das UND-Verknüpfungsglied 99 angelegt wird. Das Taktsignal T. wird an das UND-Verknüpfungsglied 99 über Leitungen

103 rund 104 angelegt, während das Taktsignal T über eine

Leitung 105 geführt wird.

Das Taktsignal T wird auf das Vorkommen von entweder dem Taktsignalen T-, und T oder dem Taktsignal T erzeugt. Dies wird durch Anlage des Taktsignals T_n an ein UND-Verknüpfungsglied 106 mittels einer Leitung 107 und der Anlage des Taktsignals

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T an das UND-Verknüpfungsglied 1Ö6 über eine Leitung 108 bewerkstelligt. Das von dem UND-Verknüpfungsglied 106 stammende Ausgangs signal wird über eine Leitung 109 an ein ODER-Verknüpfungsglied 111 angelegt, während an diesem ODER-Verknüpfungsglied über eine Leitung 112 gleichzeitig das Taktsignal T_ anliegt.

Das Taktsignal T^ wird mittels eines QDER-Verknüpfungsgliedes

an 113 in Abhängigkeit von den Taktsignalen T^, T_< und T^ ge-

χ5 L/ . L)

bildet. Das Taktsignal T wird an das ODER-Verknüpfungsglied 113 über Leitungen 88 und 104 angelegt, während das Taktsignal T an das ODER-Verknüpfungsglied 113 über,Leitungen 107 und 116 zugeführt wird. Das Taktsignal T wird an das ODER-Ver-* knüpfungsglied 113 über die Leitung 96 und eine Leitung 117 gegeben.

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Claims

PATENTANSPRÜCHE

1.) Rein digitaler, sich automatisch selbst einstellender

Dämpfungsentzerrer, der eine Anzahl von Anzapfungsschaltungen aufweist, die im Tandem zum Entzerren von über ein verzerrendes Medium geleiteten Signalen geschaltet sind, gekennzeichnet durch folgende Merkmale:

(a) ein Analog-Digitalumsetzer (11) an Eingang des automatischen Dämpfungsentzerrers dient zum Empfang eines Analogsignals und wandelt das Analogsignal in eine Folge von ersten Vielbit■*

. Datensignalen um, die ein das Vorzeichen anzeigendes Bit. und die Größe anzeigende Bitstellen aufweisedj;

(b) die Anzapfungsschaltungen (14) weisen jeweils eine Korrelatorschaltung (58), die auf die anliegenden Fehlersignale anspricht und zur Bildung eines zweiten Vielhit-Datensignals mit einem der Vorzeichen anzeigendem Bit und die Größe anzeigende Bitstellen dient, sowie eine digitale Multiplikatorschaltung (18, 24, 27, 29, 36) auf, welche die Größe anzeigende Bit stellen der ersten Vielbitdatensignale und der zweiten Vielbitdatensignale miteinander multipliziert und eine Folg.e dritter Vielbitdatensignale in Zweierkomplement-Format bildet;

(c) eine Summationsschaltung (32) dient zur gleichzeitigen Kombination eines komplementierten dritten Vielbitdatensignals aus

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jeder Anzapfungsschaltung (14), um ein viertes Vielbitdatensignal mit einem die Fehlerpolarität anzeigendem Bit und die Fehlergröße anzeigenden Bit stellen zu bilden, die der Korrelatorschaltung. (58) in jeder Anzapfungsschaltnng (14) zugeführt werden.

2. Dämpfungsei-ntzerrer nach Anspruch 1, dadurch gekenn-

* N

zeichnet, daß das empfangene Analogsignal 2 signifikante Informationspegel aufweist/ wobei N eine positive ganze Zahl ist, daß ferner jedes erste Vielbitdatensignal (N + M) Bitstellen enthält, wobei M eine beliebige positive ganze Zahl ist, und daß die Fehlerpolarität anzeigende Bit des vierten Vielbitdajensignals das (N + l)-te signifikante Bit ist.

3. Dämpfungsentzerrer nach Anspruch 2, dadurch gekennzeichnet, daß die N signifikanten Bit stellen der vierten Vielbitdatensignale die entzerrten Datenausgangs signale darstellen.

4. Dämpfungsentzerrer nach Anspruch 2, dadurch gekennzeichnet, daß Anzapfungs *· Multiplikationsfaktor -Schaltungen (19, 78, 81 bis 83) auf das langzeitige Mittel der Exklusiv-ODER-Kombination (68) der (N + l)-ten, signifikantesten Bit stellen und auf das Vorzeichen anzeigende Bit des nächstfolgenden ersten Vielbitdatensignals zur Änderung des zweiten Vielbitdatensignals aneja.

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5. Dämpfungsentzerrer nach Anspruch 2, dadurch gekennzeichnet, daß jede Anzapfungsschaltung (14) folgende Schaltungsteile enthält:

(a) eine erste Serienvolladdiererschaltung (2), welche auf die die Fehlergröße anzeigende Bitstellen des vierten Vielbitdatensignals und die Größe anzeigende Bitstellen des nächstfolgenden ersten Vielbitdatensignals zur Bildung von Produktbits anspricht;

(b) ein Schieberegister (64) zur Speicherung der Summe der Produktbits und der daran angelegten Bits;

(c) Inkrementalschaltungen (74, .76, 77) zur Bildung eines Inkrementalsignals, wenn die in dem Schieberegister (64) eingespeisten Bits einen Wert darstellen, welcher einen vorgegebenen Wert übersteigt, und

(d) Anzapfungs-Multiplikationsfaktor-Schaltungen (19, 79, 81 bis 84), welche auf das Inkrementalsignal zur Änderung des zweiten Vielbitdatensignals in Übereinstimmung mit der Exklusiv-ODER-Kombination (68) der (N + l)-ten signifikantesten Bitstellen und dem vorzeichenanzeigenden Bit des nächstfolgenden ersten Vielbitdatensignals ansprechen.

6. Dämpfungsentzerrer nach Anspruch 1, gekennzeichnet durch ein Vielstuf ens chieberegister (39) zur Speicherung des vierten Vielbitdatensignals.

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7. Dänipfüngentzerrer nach Anspruch 6,^: gekennzeichnet

durch eine Äbtast- und !Halteschaltung (41) zur Abtastung und Speicherung eines Bits in einer Stufe des Vielbitschieberegisters und durch eine Einrichtung (56, 57} zur Verbindung der Abtasturtd Halteschaltung mit dem Korrelator (58) und zur Zuführung eines Signals an diesen.

8» Danapfungsentzerrer nach Anspruch 1,-dadurch gekenn-

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zeichnet,- daß die digitale Multiplikator schaltung eine Serienmultiplikator schaltung mit folgenden Bauteilen ist:

ein MCHT-tnSfD-Verknüpfungsglied bzw. NAND-Gatter (18), welches auf die die Größe anzeigenden Bits des ersten und zweiten Vielbitdatensignals zur Bildung eines Teilprodukt signals anspricht; eiie zweite Serienvolladdiererschaltung (24) zur Addition von zugeführten Signalen um daraus ein Sümmensignal zu bilden; Verbindungs schaltungen (23) zur Zuführung des Teilprodukt signals an den zweiten Serienvolladdierer;

ein Produktregister (27), weiches einen Ein- und Ausgang aufweist und zur Speicherung des Summensignals an dem Eingang und der Abgabe eines verzögerten Zweit signals am Ausgang dient, und eine Verbindung (28) zur Anlage der verzögerten Zweit signale an den zweiten Serienvolladdierer.

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