DE2111838B2 - Sich automatisch selbst einstellender daempfungsentzerrer - Google Patents

Description

Die Erfindung betrifft einen sich automatisch selbst einstellenden Dämpfungsentzerrer mit einer Verzögerungsanordnung, die eine Anzahl von in Tandem geschalteter Anzapfungsschaltungen zum Entzerren von über ein verzerrendes Medium übertragenen Signale aufweist, mit einer Korrelatorschaltung, die in jeder Anzapfungsschaltung liegt, und mit einer Summierschaltung, welche die Ausgangssignale der Anzapfungsschaltungen miteinander kombiniert, um ein entzerrtes Ausgangssignal zu bilden.

Wenn eine digitale Information über ein Übertragungsmedium gesendet werden soll, wird ein Datensignal durch Veränderung einer Spannung zwischen einer vorgegebenen Anzahl von vorgeschriebenen Re-

geln bei bekannten Abtastzeiten gebildet. Beispielsweise kann ein auszusendendes Datensignal zwei, vier, acht oder sechzehn zulässige Regel bei den verschiedenen Abtastzeiten aufweisen. Wenn das Datensignal ein wirkliches Übertragungsmedium durchwandert, wird es durch Einwirkungen verzerrt, beispielsweise durch Interferenz zwischen den Nachrichtenteilen, so daß das am Empfänger ankommende Datensignal nicht die vorgeschriebenen Pegel enthält und manchesmal nicht einmal die vorgeschriebene Anzahl der Pegel. Die tatsächliche Amplitude des empfangenen Signals ist nicht nur von den ausgesendeten Pegeln, sondern auch von den unmittelbar vorhergehenden und nachfolgenden Pegel als Funktion gewisser Eigenschaften des Übertragungsmediums abhängig.

Ein Dämpfungsverzerrer ist eine Einrichtung, welche infolge eines empfangenen Datensignals das ausgesendete Datensignal wieder herstellen soll. Bei einem sich selbst einstellenden Dämpfu.igsentzerrer wird die Augenblicksamplitude des empfangenen Signals gemessen, um eine Information über die Art der durch das Übertragungsmedium eingeführten Verzerrung zu gewinnen. Sich selbst einstellende, Zeitbereich- Dämpfungsentzerrersysteme, beispielsweise adaptive Trans versalfilter- Dämpfungsentzerrersysteme, sind mit einer Kombination aus analogen und digita len Schaltungen aufgebaut worden. In manchen sich selbst einstellenden Transversalfilter-Dämpfungsentzerrersystemen wird eine Analog-Verzögerungsleitung benutzt, um zeitverzögerte Zweitsignale der empfangenen Datensignale an einer Mehrzahl von Anzapfstellen zu erzeugen. Diese zeitverzögerten Zweitsignale bzw. Kopien werden in Anzapfmultiplikatoren multipliziert und die erhaltenen Produkte werden miteinander addiert und bilden ein entzerrtes Ausgangssignal. Bei einer derartigen Anordnung zur adaptiven Entzerrung der linearen Verzerrungen ist bereits vorgeschlagen worden (deutsche Patentschrift 1,911,476), die Verzögerungsschaltung in digitaler Technik auszuführen.

Unter Aufrechterhaltung eines Analogsignals kann Amplitudeninformation bezüglich der durch das Übertrag ngsmedium eingeführten Verzerrung leicht in Übereinstimmung mit einem System erhalten werden, welches in allgemeiner Form in der USA.-Patentschrift 3.414,819 disku,'^;eri worden ist. Die Fehlerin formation kann dann dazu benutzt werden, die Sätze der Anzapfmultiplikatorschaltungen in Übereinstimmung mit einer Anzahl von gut bekannten Algorithmen zu betreiben, beispielsweise gemäß Nullzwangssy stern nach obiger USA.-Patentschrift oder im quadratischen Mittelwert-Algorithmus gemäß USA.-Patentschrift 3,375,473.

Die analogen Schaltungsteile derartiger Systeme sind jedoch ziemlich teuer im Vergleich zu digitalen Schaltungen, weiche entsprechend der integrierten Schaltkreistechnik erzeugt werden können.

Es ist möglich, ein empfangenes Datensignal zu digitalisieren und einen rein digitalen Dämpfungsentzerrer zum Ausgleich der Verzerrung durch das Übertragungir.'iedium zu benutzen, in dem ein digitaler Dämpfungspntzerrer mit Transversalfilter gebaut wird, bei dem jeder analog betriebene Schaltungsblock gegen einen entsprechenden digital betriebenen Schaltungsblock ausgetauscht werden müßte (The Bell System Technical Journal. 1969, S. 1865 bis 1884). Es würde selbstverständlich notwendig sein, eine eenüeende Anzahl von Bits zu bilden, um die Information für selbsteinstellende Algorithmen zu extrahieren. Es wurde festgestellt, daß dieser Austausch der Schaltungsblöcke zu einem sperrigen und komplizierten System führen würde.

Der Erfindung liegt die Aufgabe zugrunde, einen rein digitalen, sich automatisch selbst einstellenden Dämpfungsentzerrer der eingangs angegebenen Art zu schaffen, bei welchem der Schaltungsaufwand gegenüber einem System, bei welchem bekannte Analogsignal-Blöcke gegen Digital-Signal-Blöcke ausgetauscht werden würden, stark vermindert ist.

Die gestellte Aufgabe wird durch folgende Merkmale gelöst: ein Analog-Digital-Umsetzer ist am Eingang des automatischen Dämpfungsentzerrers an-

geordnet, dient zum Empfang eines Analogsignals und wandelt das Analogsignal in eine Folge von ersten Vielbit-Datensignalen um, ^e ein das Vorzeichen anzeigendes Bit und die Größe anzeigende Bitstellen aufweisen; die Korrelatorschaltung spricht auf Fehler signale an und dient zur Bildung eines zweiten Vielbit-Datensignals mit einem das Vorzeichen anzeigenden Bit '<nd mit die Größe anzeigenden Bitstellen, jede Anzapfschaltung weist eine digitale Multiplikator-Schaltung auf, welche die Größe anzeigende Bitstel-5 len der ersten Vielbit-Datensignale und der zweiten Vielbit-Datensignale miteinander multipliziert und eine Folge dritter Vielbit-Datensignale im Einerkomplementformat bildet; die Summierschaltung dient zur gleichzeitigen Kombination eines komplementierten dritten Vielbit-Datensignals aus jeder Anzapfschaltung, um ein viertes Vielbit-Datensignal mit einem die Fehlerpolarität anzeigenden Bit und die Fehlergröße anzeigenden Bitstellen bilden, die der Korrelatorschal tung in jeder Anzapfschaltung zugeführt weiden.

Gemäß der Erfindung wird ein rein digitaler, sich selbst einstellender Zeitbereich-Dämpfungsentzerrer geschaffen, welcher abwechselnd Information unrfurmt, welche zwischen verschiedenen Codeformaten verarbeitet wird, um den Schaltungsaufwand mög

•40 liehst gering zu halten, der zur Ableitung von Fehle rinformation benötigt wird, die zur Selbsteinstellung notwendig ist.

In der vorliegenden Ausführungsform werden digi ItIe Zahlen, welche die Amplitude eines empfangenen Datensignals darstellen, serienmäßig mit digitalen Zahlen multipliziert, welche Anzapfungskoeffizienten darstellen, um Digitalzahlen zu erhalten, welche die Anzapf-Ausgangssignale darstellen. Die zu multiplizierenden Zahlen werden in dem Vorzeichen Plus-Größeso Format gehalten. Eine Mehrzahl von Anzapfungsausgangssignalen werden digital miteinander kombiniert, um ein entzerrtes Ausgangssignal als eine digitale Zahl in dem Einerkomplementformat zu erhalten. Die Fehlerinformation wird von den entzerrten Ausgangs-5 Signalen einfaci. dadurch erhalten, daß vorbestimmte Bitstellen des Ausgangssignals abgetastet werden. Eine Bitstelle des entzerrten Ausgangssignals wird als Vorzeichen des Fehlersignals benutzt, während eine Mehrzahl von Bitstellen zur Festlegung der Fehler-

fi() größe dienen. Wie ohne weiteres ersichtlich ist, kann das so abgeleitete Fehlersignal leicht in das Vorzeichen Plus-Größe-Format umgewandelt werden, um die weiteren Multiplikationen zu erleichtern. Wenn das Vorzeichen Plus-Größe-Format über das ent-

Λ5 zerrte Ausgangssignal aufrecht erhalten werden würde, würdet· komplizierte arithmetische Rechnungen erforderlich sein, um das Fehlervorzeichen und die Größeninformation abzuleiten.

Die Erfindung wird anhand der Zeichnung näher erläutert. Dabei zeigt

Fig. 1 eine Blockschaltung eines Teils der Schaltung gemäß Erfindung,

Fig. 2 eine Biockschaitung des Restes der in Fig. ! gezeigten Schaltung,

F i g. 3 die Art und Weise, wie die F i g. 1 und 2 aneinandergefügt werden müssen, um die komplette Schaltung gemäß Erfindung zu ergeben.

F i g. 4 eine Blockschaltung eines Systems zur Erzeugung von Zeitimpulsen, um das in Fig. 3 gezeigte System zu synchronisieren,

Fig. S ein Impulsdiagramm mit einigen der vom System gemäß F i g. 4 erzeugten Zeitimpulse.

F i g. 6 eine Darstellung, bei welchen Zahlen in dem Einerkomplemcntformat gezeigt werden, welches verschiedene, bestimmte Pegel in einem Vielpcgel-Datensignal darstellt, welches durch eine Schaltung gemäß Erfindung entzerrt wird,

Fig. 7 ein Wellenformdiagramm, welches ein Viel pegel-Datensignal zeigt, welches durch eine Schaltung gemäß Erfindung entzerrt werden soll.

Die Fig. I und 2 zeigen, gemäß Fig. 3 zusammen gefügt, einen rein digitalen, quadratischen Mittelwert zeitbereich-Entzerrer, welcher ein Vierpegel Datensignal (Fig. 7) empfängt, welches eine Datengeschwindigkeit von l/T Bit pro Sekunde auf einer Eingangsleitung 10 aufweist. Das Vierpegel-Datensignal ist von einem modeüerten Signal entnommen, welches über ein Übcrtragungsmedium mit einem Paar yon Pi lottönen übertragen worden ist, wobei das Übertra gungsmedium zu einer Signalverzerrung führt.

Ein Analog-Digital-Umsetzer wandelt das in Fig. 1 empfangene Signal in ein digitales 10-Bitwort im Vorzeichen Plus-Größc-Format um. Die beiden wichtigsten Bitstellen in dem 10-Bitwort stellen μι er ster Linie die in dem Vierpegeldatensignal enthaltene Information dar, während die verbleibenden Bits Information enthalten, die sich in erster Linie auf die Natur des Mediums beziehen, über welche die Datensignale gelaufen sind.

Jede T Sekunden wird ein unterschiedliches 10-Bit wort erzeugt, und zwar mit einer Zeitphase, die durch einen Abtastimpuls T_c (F i g. 5) bestimmt wird. Der Abtastimpuls zu T_c wird in einem in Fig. 4 gezeigten System in Abhängigkeit von dem Paar der Pilottöne erzeugt In diesem speziellen Ausführungsbei spie] ist die Differenz zwischen dem Paar der Pilottöne I lOmal die Datengeschwindigkeit, das heißt einhundertzehn geteilt durch Γ-Zyklen pro Sekunde.

Zu einer Zeit T₀ wird das 10-Bitwort in dem Analog-Digital-Umsetzer 11 über eine Mehrzahl von Verknüpfungsgliedern 12 in ein Datenabtastregister 13 übertragen. Das 10-Bitwort wird in das Register 13 so eingefügt, daß das Vorzeichenbit in der Stufe ganz links und das am wenigsten signifikante Bit in der Stufe ganz rechts eingefügt wird. Das Datenabtastregister 13 ist Teil einer ersten Anzapfungsschaltung 14/1. In Fig. 1 werden lediglich die erste Anzapfungsschaltung \AA und die letzte Anzapfungsschaltung 14Z aus Gründen der Übersichtlichkeit dargestellt. In der Praxis werden wesentlich mehr zueinander identische Anzapfungsschaltungen benutzt. Beispielsweise kann ein typischer Entzerrer dreiundzwan-7.ig Ainzapfungsschaltungen enthalten.

Das Zeitsignal T_E ruft aus jedem Register in den jeweiligen Anzapfungsschaltung XAA bis 14Z, beispielsweise aus dem Register 13, 50-Bitdatenworte, Bit pro Bit, in das entsprechende Register einer nach folgenden Anzapfungsschaltung ab.

Wenn das 10-Bitdatenwort aus dem Datenabtastrc gister 13 durch das Zeitsignal T₁- herausgeschoben ' ist, wird es auch über eine Leitung 17 an ein UND-Vcrknüpfungsglied bzw. UND-Glied 18 angelegt. Das UND-Glied 18 bildet zusammen mit einem Scrienvolladdicrcr 24 und einem Produkt verschiebet cgi ster 27 einen Serienmultiplikationsschaltkreis. Tür» An

lu zapfungsmultiplikationsfaktor, welcher als einfache Binärzahl i.i einem zehnstufigen Verschieberef;ister 19 gespeichert ist, wird über eine Exklusiv-ODER Schal tung 21 geleitet und über eine Leitung 22 als zweites Eingangssignal dem UND-Glied 18 zugeführt. Die im

π Schieberegister 19 gespeicherten Daten werden durch den Zeitimpulszug T_A weitergeschaltet, welcher zehn Schicbeimpulse für das Datenabtastregister 13 enthält.

Das UND-Glied 18 führt eine einfache bitweise Multiplikation der in dem Datenabtastregistet 13 und in dem Register 19 enthaltenen Ziffern durch. Ein se rienmäßiger Strom von Daten, welche diese bitweise gebildeten Produkte darstellen, wird über das UND-Glied 18 an eine Leitung 23 an den Serienvolladdie rer 24 gegeosn.

Der Sericnvolladdiercr addiert mit der Möglichkeit des Übertrags die auf der Leitung 23 ankommenden Daten zu einem digitalen Bitstrom, der an der Ein gangsklemme 26 erscheinti wodurch ein Bitstrom zu dem neunstufigen Produktschieberegister 27 gebildet wird. Die letzte Stufe des Produktschieberegisters 27 ist über eine Leitung 28 zur Eingangsklemme 26 des Serienvolladdierers 24 rückgeführt. Ein Taktsignal T₍, (Fig. 5) wird an das UND-Glied 18 angelegt, um dessen Ausgang auf null zu stellen, wenn das Vorzei chen anzeigende Bit des Registers 19 am Eingang des UND-Gliedes 18 anliegt und für die ganze Zeitpe riode. wenn das Vorzeichen anzeigende Bit von dem Datenabtastregister 13 als Eingang des UND-Gliedes

-to 18 anliegt.

Das Ausgangssignal des Produktschieberegisters 27 wird über eine Exklusiv-ODER-Schaltung 29 und eine Leitung 31/4 an eine Addierschaltung 32 (Fig. 2) angelegt. Ähnliche Ausgangssignale von den anderen Anzapfschaltungen, beispielsweise auf der Leitung 3IZ von der Anzapfschaltung 14Z werden ebenfalls der Addierschaltung 32 zugeführt. Ein lak timpuls T₁₁ (Fig. 5) schaltet die Addierschaltung 32 im Sinne der Bildung einer Summe, wenn gültige Si-

gnale durch die unterschiedlichen Anzapfungsmultiplizierschaltungen 14/1 bis I4Z auf einer Leitung 33 für das Endprodukt geliefert werden.

Es ist verständlich, daß das Gesamtprodukt von jeder Anzapfungsschaltung IAA bis I4Z niemals 5 gleichzeitig gebildet wird. Die Summation von Ausdrücken in den Produkten wird von der Addierschaltung 32 durchgeführt, bevor die Anzapfungsschaltungeii 14/1 bis I4Z ihren Multiplikationsprozeß beendet haben. Auf diese Weise wird keine zusätzliche Zeit benötigt, um die Addition durchzuführen, weil die Addition durchgeführt wird, sobald die endgültigen Ausdrücke in dem Produkt gebildet sind.

Ein Blick auf das Signal T_E in Fig. 5 zeigt, daß ein vollständiges 10-Bitdatenwort in jeden der Regi-

ster der Anzapfungsschaltungen 14A bis 14Z in der 2Ceit übertragen wird, wenn der Taktimpuls 7> vorkomm:. Dieser Taktimpuls 7> wird deshalb dazu benutzt, ein Abtast- und Haltekreis 16 zu betätieen.

damit dieser die Vurzcichcnbitinformation des 10-Bitdatenworts in üen Datenabtastrcgistcr. beispielsweise dem Dalcnabtastregister 13. einspeichert.

Zur gleichen 2'cit T_r wird das erste Bit aus dem Register 19 über einen Abtast- und Halteschaltkreis 34 giL'scn. Die Ausgangssignalc der Abtast- und Hai tcschaltiingen 16 und 34 werden an eine Exklusiv-ODER-Schaltung 36 über Leitungen 37 bzw. 38 an gelegt. Da die Abtast und Halteschaltungen 16 und 34 durch den Taktimpuls T₁. geschaltet werden, an dert sich das Ausgangssignal des Exklusiv ODER Schaltung 36 während des Zeitintervalls nicht, wäh rend welchem ein lO-Bitdatenwort auj dem Abtastrc gister 13 mit einem in dem Register 19 gespeicherten Faktor multipliziert wird. Das Ausgangssignal der Ex klusiv-ODER-Schaltung 36 zeigt das Vorzeichen des Produkts an. welches durch die Scrienmultiplikator schaltung, gebildet durch das UND-Glied 18, den Se rienvolladdierer 24 und das Produktschieberegister 27 gebildet wird.

Das vorzeichenanzeigende Signal am Ausgang der Exklusiv ODER-Schaltung 36 wird über eine Leitung 40 der Exklusiv ODER-Schaltung 29 zugeführt. Auf diese Weise wird das Produktsignal, welches von dem Produktschieberegister 27 an die Exklusiv ODER-Schaltung 29 geliefert wird, in das Einer-Korn plementformat umgewandelt. In dem Einerkomple ment "ormat nehmen positive Zahlen in der Größe zu. ausgehend von lauter »0«. (welche eine Zahl etwas großer als Nuii darstellen), während negative Zahlen im Wert abnehmen (Absolutwert nimmt zu), ausgehend von lauter »1« (welche eine Zahl etwas kleiner als Null darstellen). Dieses Format ist zur Addition gün stig, da kein Vorzeichenbit zur Steuerung der Addier schaltung benötigt wird.

Die Umwandlung des Signals zu diesem Zeitpunkt in die Einerkomplementform hat einen zusätzlichen Vorteil bei einem adaptivcn Zeitbereichsdämpfungsent zerrer, weil die Fehlerpolarität- und Fehlergrößesigna Ie, die zur Erzeugung des im Register 19 gespeicherten Multiplikationsfaktors daraus ohne zusätzliche arithmetische Operationen herausgezogen werden kön nen.

Die Aufstellung in F i g. 6 zeigt die Binärzahlen im Einerkomplementformat, welche Signalebenen unmit telbar oberhalb und unterhalb der Sollsignalpegel bzw. der Sollaufteilungspegel der empfangenen Daten signale wiedergeben. Während der Ausdruck »Aufteilungspegel« keine physikalische Bedeutung in einem rein digitalen Zeitbereich-Dämpfungsentzerrer hat, ist er zu einem Fachausdruck im Gebiet der Zeitbereich-Entzerrer geworden und bedeutet einen Pegel, oberhalb welchem ein Signal zu einem ersten digitalen Wert gerechnet wird, während ein darunterliegendes Signal zu einem zweiten Digitalwert zählt.

In Fig. 6 werden die tatsächlichen Signalwerte durch durchgehende Linien dargestellt, während die Aufteilungspegel durch unterbrochene Linien dargestellt sird. Eine Digitalzahl, welche zwischen jeweils zwei benachbarten unterbrochenen Linien liegt, wird so betrachtet, als ob sie den gleichen Informationsgehalt aufweist. Beispielsweise haben alle Zahlen zwischen den beiden unterstens unterbrochenen Linien in Fig. 6 eine »10« als erste beide Bits, gelesen von links. Dieses sind die informationstragenden Bits bei einem Vierpegelsystem.

In einem derartigen System ist es von speziellem Jnteresse, daß in dem Einerkomplementformat das dritte Bit seinen Wert ändert, wenn nun das Signa entweder einen Aufteilungspegel oder ein Signalpegc über bzw. unterschreitet. Wenn eine Zahl mehr posi tiv ist als der am nächsten kommende Signalpcgel. is das dritte Bit immer eine »I«; wenn die Zahl negat ver ist als der nächstkommende Signaipcgel. ist da dritte Bit immer eine »0«. Diese Eigenschaft de Einer-Komplcmcntformats setzt uns in die Lage, di Polarität der Differenz zwischen einer Zahl, welch

ίο ein wirkliches digitales Signal darstellt, und einem vor bestimmten Signalpcgel' einfach dadurch zu erhalten daß der Wert des Bits nach dem letzten notwendigei Bit zum Erhalt der übertragenen Information abgeta stet wird. Wenn auf das Beispiel rurückgegange

π wird, sijht mau, daß die Zahlen zwischen dem unter sten Aufteilungspegel und dem untersten Signalpege in Fig. 6 eine »0« als drittes Bit aufweisen, wahrem die Zahlen zwischen dem untersten Signalpegel um dem nächsten Aufteilungspegel eine »1« als dritte Bit besitzen.

Das trifft zu auf jede beliebige Anzahl von übertra genen Pegeln, wenn nur diese Anzahl ein Mehrfache von zwei ist. Wenn ein achtpegeliges Signal gesendc wird, würden drei Bits Information darstellen, wäh 5 rend das vierte Bit die Fehlerpolarität angeben wür de.

Es wird ferner in bezug auf Fig. 6 darauf hinge wiesen, daß alle Bits ab viertem Bit zur Anzeige de Größe der Abweichung der tatsächlichen Zahl vo dem Signalpegel dienen. Zahlen, die positiver sind, al der nächstkommende Signalpegel, werden von »0 ausgehend größer, während Zahlen, die negative sind, als der nächstkommende Aufteilungsteilungspe gel. von allen »1« ausgehend kleiner werden. Des halb kann durch bloße Benutzung dieser weniger si gnifikanten und einer »1« zugeordneten Bits für da Zeichenbit und durch Umkehr dieser weniger sifüifl kanten und einer »0« zugeordneten Bits für das Zei chenbit ein Signal abgeleitet werden, welches für di Abweichung zwischen der tatsächlichen Zahl un< dem vorgeschriebenen Signalpegel in dem Signalplus Größen Format kennzeichnend ist. Dies wird durcl Verwendung des dritten Bits als Vorzeichenbit um der verbleibenden weniger signifikanten Bits als Grö ßenbits durchgeführt, solange man diese einen »0« Zeichenbit zugeordneten Größenbits umkehrt.

Um die übertragene Information wieder zu gewin nen und das Vorzeichen und die Größe der Abwei chung des auf der Leitung 10 ankommenden wirkli chen Signals von dem idealen Signal festzustellen werden die auf der Leitung 33 anstehenden Bits ii Abhängigkeit von dem Taktsignal T_H in ein Schiebe register 39 eingeschoben. In der durch den Taktim puls Tf bestimmten Zeit sind alle Bits von der Ad dierschaltung 32 in das Schieberegiste'· 39 hineinge schoben, weshalb ein Abtast- und Halteschaltkreis 41 durch das Taktsignal T_F aktiviert wird, um den Zu stand der dritten Stufe von rechts in dem Schieberegi ster 39 abzutasten. Es wird daran erinnert, daß da übertragene und auf der Leitung 10 empfangene Si gnal vier Pegel aufweist, weshalb die beiden erstei Bits von rechts in dem Schieberegister 39 die zu über tragende Information kennzeichnen. Wie zuvor disku tiert, enthält das dritte, von dem Abtast- und Halte

schaltkreis 41 gelesene Bit das Vorzeichen des Fehler signals. Die verbleibenden Bits in dem Schieberegiste sind Fehlergrößerbits.

In der dargestellten Ausführungsform werden nui

vier Fehlergrößenbits bei weiteren Rechnungen vcr wendet, weshalb vier Verknüplungsglieder 42 bis 44 und 46 durch das Taktsignal f\ aktiviert werden, um die vier signifikantesten Fehlergrößenbits zu lesen. Das /\usgangsf^:i;nal der vier Verknüpfungsglicder 42 bis 44 und 46 wird jeweils an eine Exklusiv ODER Schaltung 47 bis 49 und 51 zusammen mit dem Aus gangssignal des Abtastungs- und Halteschaltkreises 41 nach Inversion im Inverter 45 angelegt. Auf diese Weise wird die Fehlergröße bloß dann übertragen, wenn das Vorzeichen des Fehlers positiv ist. während die Fchlergrößrnbits für einen negativen Fehler inver tic.. werden.

Die Ausgangssignaie der vier Exklusiv ODER Schaltungen 47 bis 49 und 51 werden über vier Stu fen eines umlaufenden Elfbit-Schicberegistcrs 52 ange legt. Das Elfbit-Schieberegister 52 wird durch das Taktsignal T_A fortgeschaltet, so daß bei jedem Vor kommen des Zeitsignals T_K die Information ii,. dem Schieberegister 52 um eine Bitposition weitergescho ben ist. Der Ausgang des Schieberegisters 52 wird über eine Leitung 53 und Leitungen 54Λ bis 54Z an die Anzapfschaltungen 14/1 bis 14Z angelegt, um die Information über die Fehlergröße zu bilden. In ähnli eher Weise wird das Ausgangssignal der Tasi- und Halteschaltung 41 über eine Leitung 56 und 57/1 bis 57Z an die Anzapfungsschaltungen 14/1 bis 14Z als Fehlerpolarität oder Vcrzcicheninformation geliefert.

Ein erneuter Blick auf die Fig. 1 ergibt, daß die Si gnale für die Fehlergröße und die Fehlerpolariiät auf den Leitungen 54/1 und 57-4 einem Korrelator 58 zugeführt werden, der in Übereinstimmung mit dem Algorithmus für den mittleren quadratischen Anzap fungswert das Fehlersignal mit jedem Anzapfungssignal um eine Anzapfung in der Zeit weitergeschritten ist. während welcher das Fehlersignal errechnet wird, wird das Anzapfungssignal der nächstfolgenden An zapfung in jedem Korrelator verwendet und nicht das vorliegende Anzapfungssignal.

Dies wird durch Anlegen des auf der Leitung 54/1 ankommen Fehlergrößensignals an ein UND Ver knüpfungsglied bzw. UND-Glied 59 und des von der nächstfolgenden Anzapfungsschaltung 14ß stammenden Anzapfungssignal an das UND-Verknüpfungsglied bzw. das UND Glied 59 über eine Leitung 6iß bewerkstelligt. Wie beim UND-Glied 18 sorgt das UND-Glied 59 für eine bitweise Multiplikation des angelegten Datenstromes. Das über die Leitung 61ß angelegte Anzapfungssignal wird von einem Taktsignal T_E weitergeschaltet. Das über die Leitung 54/4 angelegte Fehlergrößensignal wird von dem Taktsignal T_A weitcrgeschaltet, so daß man erwarten würde, daß das auf der Leitung 54/1 ankommende Signal jedesmal einen kompletten Zyklus durchläuft, wenn das Signal auf der Leitung 6Iß wechselt. Dies trifft edoch nicht zu, da das Fehtergrößensignal in dem Elfbitschieberegister 52 umläuft, welcher ein Signal abgibt, welches jedesmal um eine Bitposition fortschreitet, wenn das Anzapfungssignal auf der Leitung 615 wechselt. Dieses Fortschreiten um eine Bitposition durch das Fehlergrößensignal ermöglichst die direkte Addition von durch das UND-Glied gelieferten Teilprodukten jedesmals, wenn das Anzapfungssignal ohne weitere Verschiebeoperationen wechselt.

Deshalb wird das vom UND-Glied 59 stammende Ausgangssignal über eine Leitung 60 einem Serien VoUaddierer 62 zugeführt, welcher die Fähigkeit des Übertrags besitzt. Der Ausgang des Serienvolladdiercrs 62 wird mittels einer Exklusiv-ODER-Schaltung 63 an ein /.chnstufiges Schieberegister 64 weitergegeben. Das von dem Schieberegister 64 stammende Ausgangssignal wird über eine Exklusiv ODER-Schal ϊ Hing 66 gegeben und über eine Leitung 67 an den /.weiten Eingang des Serienscliiebcregislers 62 rück geführt.

Es wird darauf hingewiesen, daß das Schieberegi ster 27 in dem An/.apfungsmultiplizicrcr neun Stufen

ίο aufweist, um die Verschiebung der einen Bitposition zum Übertrag des Multiplikationsprozesses auszuführen. Da das clfstufige Schieberegister 52 die Verschie bung durchführt, bevor das Signal an den Scrienvol laddicrer 62 gegeben wird, wird ein lOBitschieberegi

1ι ster 64 verwendet. Diese beiden Techniken sind im großen und ganzen äquivalent zur Ausführung der Verschiebung von Teilprodukten vor Addition, die für die Serienarithmetik benötigt wird.

Das auf der Leitung 57/1 ankommende Fehlcrpolaritätssignal wird an eine Exklusiv-ODER-Schaltung 68 angelegt. Das Vorzeichcnsignal von der Anzap fungsschaltung 14ß. welche in einer nicht gezeichne ten Abtastungs-. und Halteschaltung 16ß gespeichert ist, wird über eine Leitung 69ß als zweiten Eingang der Exklusiv-ODER Schaltung 68 zugeführt.

Das auf einer Leitung 71 gelieferte Ausgangssignal der Exklusiv-ODER Schaltung 68 zeigt das Vorzei chen u."s Produkts des Fehlersignals mal dem Anrap fungssignal an. Dieses auf der Leitung 71 anstehende

M) Signal wird über Leitungen 72 und 73 Exklusiv ODER-Schaltungen 63 bzw. 66 zugeführt. Auf die sem Weg ist ersichtlich, daß ein digitales Signal, wel ches von dem Schieberegister 64 über die Exklusiv ODER-Schaltung 66, die Leitung 67. den Serienvol

js laddierer 62 und zurück über die Exklusiv-ODER Schaltung 63 zum Schieberegister 64 umläuft, entwc der durch die Exklusiv ODER-Schaltungen 63 und 66 zweimal invertiert werden oder überhaupt nicht in vertiert werden. Während einer einzigen Multiplika-

At) tion (das heißt einem Zyklus des Datenabtastungsregi sters 13) bleibt das über die Leitungen 71, 72 und 73 den Exklusiv-ODER-Schaltungen 63 und 66 züge führte Signal konstant. Das Schieberegister 64 wirkt deshalb mit der zugehörigen Schaltung als eine Mitt

•n lungsschaltung oder als Korrelator. Wenn ein positi ves Produkt angesammelt wird, wird ein erstes Signal an die Exklusiv-ODER-Schaltungen 63 und 66 ange legt, während, wenn ein negatives Produkt angesam melt ist. ein zweites Signal den Exklusiv-ODER-Schaltungen 63 und 66 zugeführt wird, so daß die in dem Schieberegister 64 oder 66 stehende Zahl entweder zunimmt oder abnimmt in Übereinstimmung mit dem über die Leitungen 71, 72 und 73 den Exklusiv-ODER-Schaltungen 63 und 66 zugeführten Vorzeichensignal.

Nachdem jedes Teilprodukt der in dem Schieberegister-64 eingespeicherten Information zugefügt ist, bewirkt das Taktsignal T_E die Abtastung eines auf der Leitung 76 gelieferten Signals durch ein Abtastregister 74. Das auf der Leitung 76 anstehende Signal zeigt an, ob der Serienvolladdierer 62 ein Übertragungsbit enthält oder nicht. Wenn ein Übertragungsbit in dem Serienvolladdierer 62 am Ende der Addition eines Teilprodukts vorhanden ist, fließt das Register 64 offensichtlich über, was bedeutet, daß die in dem Register 64 zu speichernde Zanl einen vorbestimmten Wert in positiver oder : igativer Richtung übersteigt.

Der Taktimpuls T_r schaltet ein Verknüpfungsglied 77 in der Weise, daß die in dem Register 74 gcspei cherte Information an einen Scricnvolladdierer 78 weitergegeben wird. Der Scrienvolladdierer 78 addiert das durch das Verknüpfungsglied 77 zugefülirte Si gnal zu der umlaufenden Information, welche in dem Register 19 enthalten ist. Die in dem Register 19 stehende Information wird entweder in positiver oder negativer Richtung durch ein über das Verknüpfungsglied 77 anliegendes Signal in Übereinstimmung mit dem Vorzeichensignal vergrößert, welches über Leitungen 71, 79, 81 und 82 einen Paar von Exklusiv ODER-Verknüpfungsgliedcr 83 und 84 von dem Ex klusiv ODER-Gatter 68 zugeführt wird. Die Exklusiv ODER-Vcrkniipfungsglieder 83 und 84 werden mit dem Register 19 in analoger Weise zu der Verbindung der Exklusiv-ODER-Verknüpfungsglieder 63 und 66 mit dem Register 64 verbunden.

Ein Blick auf das Taktdiagramm in Fig. 5 zeigt, daß. da der Taktimpuls T_c vor dem Taktimpuls T₁. vorkommt, die den Exklusiv-ODER-Schaltungen 83 und 84 zugeführtc Vorzeicheninformation in der Tat dafür kennzeichnend ist, in welcher Richtung der Scrienvolladdierer 62 übergeflossen ist. Wenn der Serien volladdierer 62 nicht übergeflossen ist, gibt das Verknüpfungsglied 77 eine »0« an den Serienvollad diercr 78 ab. was die in dem Register 19 enthaltene Information nicht verändert. Das Ausgangssignai des VerkniipfiingsBliedcs 77 wird auch zur Rücksetzung des Registers 74 und zur Schiebung des Registers 64 auf einen vorbestimmten Wert benutzt, typischerweise einen halben Weg in ihrer Zählung, plus den Signalwert des Überflusses.

Zum Verständnis, wie die in Fig. 5 gezeigte Takt signale abgeleitet werden, ist ein kurzer Blick in Fig. 4 notwendig. Der zweiphasige Taktgeber 13a ist mit dem empfangenen Signalphasen verknüpft und lic fert das Taktsignal 7*,,. Das Taktsignal T_A wird über eine Leitung 86 an einen um zehn teilenden Ringzähler 87 gegeben, welcher das Taktsignal T_n liefert. Das Taktsignal T₁₁ wird über Leitungen 88 und 89 an einen ell'stufigen Ringzahler 92 gegeben, welche: dir· Taktsigiialc T₁- und T_n liefert, die jeweils cinma in den elf Impulsen des Signals T_R vorkommen. Dci Taklimpuls '/',.■ wird von einem UND-Verknüpfungs ί glied 92 in Abhängigkeit von der gleichzeitigen Anvve scnheit des über eine Leitung 93 gelieferten Tai.lsig nals T₁. des über eine Leitung 94 gelieferten Taktsig nals T₁, und des über Leitungen 96, 97 und 98 gelic fertcn Taktsignals T_n gebildet.

ίο Da das Taktsignal T_K das Komplement des Takt signals T₁. ist, wird es durch Anlage des gleichen Taktsignals an das U N D-Verknüpfungsglied 99, welche an das UND-Verknüpfungsglied 92 eingelegt werden, gewonnen, mit der Ausnahme, daß das Taktsignal T_n über einen Inverter 101 invertiert wird und über eine Leitung 102 an das UND-Verknüpfungsglied 99 angelegt wird. Das Taktsignal T_A wird an das UND-Vcrknüpfungsglied 99 über Leitungen 103 und 104 angelegt, während das Taktsignal T_n über eine Leitung 105 geführt wird.

Das Taktsignal T₁₁ wird auf das Vorkommen von entweder dem Taktsignalen T_c und Τ_Λ oder dem Taktsignal T_F erzeugt. Dies wird durch Anlage des Taktsignals T_c an ein UND-Verknüpfungsglicd 106 mittels einer Leitung 107 und der Anlage des Taktsignals T_A an das UND-Verknüpfungsglicd 106 über eine Leitung 108 bewerkstelligt. Das von dem UND-Verknüpfungsglied 106 stammende Ausgangssignal wird über eine Leitung !09 an ein ODER Vcrkniäp fungsglied 111 angelegt, während an diesem ODER Verknüpfungsglied über eine Leitung 112 gleichzeitig das Taktsignal T_E anliegt.

Das Taktsignal T_G wird mittels eines ODER Verknüpfungsgliedes an 113 in Abhängigkeit von den Taktsignalen T_B, T_c und T_n gebildet Das Taktsignal T_n wird an das ODER-Verknüpfungsglied 113 über Leitungen 88 und 104 angelegt, während das Taktsignal T_c an das ODER-Verknüpfungsglied 113 über Leitungen 107 und 116 zugeführt wird. Das Taktsignal T₀ wird an das ODER-Verknüpfungsglied 113 über die Leitung 96 und eine Leitung 117 gegeben.

Hierzu 2 Blatt Zeichnungen

Claims (8)

Patentansprüche:

1. Sich automatisch selbst einstellender Dämpfungsentzerrer mit einer Verzögerungsanordnung, die eine Anzahl von in Tandem geschalteter Anzapfungsschaltungen zum Entzerren von über ein verzerrendes Medium übertragenen Signale aufweist, mit einer Korrelatorschaltung, die in jeder Anzapfungschaltung liegt, und mit einer Summierschaltung, welche die Ausgangssignale der Anzapfungsschaltungen miteinander kombiniert, um ein entzerrtes Ausgangssignal zu bilden, gekennzeichnet durch folgende Merkmale:

ein Analog-Digitalumsetzer (11) ist am Eingang des automatischen Dämpfungsentzerrers angeordnet, dient zum Empfang eines Analogsignals und wandelt das Analogsignal in eine Folge von ersten Vielbit-Datensignalen um, die ein das Vorzeichen anzeigendes Bit und die Größe anzeigende Bitstellen aufweisen;

die Korrelatorschaltung (58) spricht auf die an liegenden Fehlersignale an und dient zur Bildung eines zweiten Vielbit-Datensignals mit einem das Vorzeichen anzeigenden Bit und mit die Größe anzeigenden Bitstellen;

jede Anzapfungsschaltung (-14) weist eine digitale Multiplikatorschaltung (18, 24, 27. 29, 36) auf. welche die C'uße anzeigende Bitstellen der ersten Vielbit-Datensignale und de-· zweiten Vielbit-Datensignale miteinander multipliziert und eine Folge dritter Vielbit-Datensignale h Einerkomplement-Format bildet;

die Summierschaltung (32) dient zur gleichzeitigen Kombination eines komplementierten dritten Vielbit-Datensignals aus jeder Anzapfungsschaltung (14), um ein viertes Vielbit-Datensignal mit einem die Fehlerpolarität anzeigendem Bit und die Fehlergröße anzeigenden Bitstellen zu bilden, die der Korrelatorschaltung (58) in jeder Anzapfungsschaltung (14) zugeführt werden.

2. Dämpfungsentzerrer nach Anspruch 1, dadurch gekennzeichnet, daß das empfangene Ana logsignal 2^V signifikante Informationspegel aufweist, wobei N eine positive ganze Zahl ist, daß ferner jedes erste Vielbitdatensignal (N + M) Bitstellen enthält, wobei M eine beliebige positive ganze Zahl ist, und daß die Fehlerpolarität anzei gende Bit des vierten Vielbitdatensignals das (N + l)-te signifikante Bit ist.

3. Dämpfungsentzerrer nach Anspruch 2, dadurch gekennzeichnet, daß die N signifikanten Bitstellen der vierten Vielbitdatensignale die entrerrten Datenausgangssignale darstellen.

4. Dämpfungsentzerrer nach Anspruch 2, dadurch gekennzeichnet, daß Anzapfungs-Multiplikationsfaktor-Schaltungen (19, 78, 81 bis 83) auf das langzeitige Mittel der Exklusiv-ODER-Kombination (68) der (N + '.)-ten, signifikantesten Bitstellen und auf das Vorzeichen anzeigende Bit des nächstfolgenden ersten Vielbitdatensignals zur Änderung des zweiten Vielbitdatensignals ansprechen.

5. Dämpfungsentzerrer nach Anspruch 2, dadurch gekennzeichnet, daß jede Anzapfungsschaltung (14) folgende Schaltungsteile enthält:

a) eine erste Serienvolladdiererschaltung (62). welche auf die die Fehlergröße anzeigende Bitstelen des vierten Vielbitdatensignals und die Größe inzeigende Litstellen des nächstfolgenden ersten Vielbitdatensignals zur Bildung von Produktbits anspricht;

b) ein Schieberegister (64) zur Speicherung der Summe der Produktbits und de· daran angelegten Bits;

c) Inkrementalschaltungen (74, 76, 77) zur Bildung eines Inkrementalsignals, wenn die in dem Schieberegister (64) eingespeisten Bits einen Wert darstellen, weicher einen vorgegebenen Wert übersteigt, und

d) Anzapfungs-Muitiplikationsfaktor-Schaltungen (19, 79, 81 bis 84), welche auf das Inkrementalsignal^zur Änderung des zweiten Vielbitdatensignals in Übereinstimmung mit der Exklusiv-ODER-Kombination (68) der (N+ l>ten signifikantesten Bitstenen und dem vorzeichenanzeigenden Bit des nächstfolgenden ersten Vielbitdatensignals ansprechen.

6. Dämpfungsentzerrer nach Anspruch 1. gekennzeichnet durch ein Vielstufenschieberegister (39) zur Speicherung des vierten Vielbitdatensignals.

7. Dämpfungentzerrer nach Anspruch 6. ge kennzeichnet durch eine Abtast- und Halteschaltung (41) zur Aütastung und Speicherung eines Bits in einer Stufe des Vielbitschieberegisters und ■ durch eine Einrichtung (56, 57) zur Verbindung der Abtast- und Halteschaltung mit dem Korrelator (58) und zur Zuführung eines Signals an diesen.

8. Dämpfungsentzerrer nach Anspruch 1, dadurch gekennzeichnet, daß die digitale Multiplika torschaltung eine Serienmultiplikatorschaltung mit folgenden Bauteilen ist: ein UND-Verknüpfungsglied (18), welches auf die die Größe anzeigenden Bits des ersten und zweiten Vielhitdatensignals anspricht und zur Bildung eines Teilproduktsignals dient, eine zweite Serienvolladdiererschaltung (24). die zur Addition von zugeführten Signalen dient, um daraus ein Summensignal zu bilden; Verbindungsschaltungen (23). die zur Zuführung des Teilproduktsignals an den zweiten Serienvolladdierer dienen, ein Produktregister (27), welches einen Ein- und Ausgang aufweist und zur Speicherung des Summensignals an dem Eingang und der Abgäbe eines verzögerten Zweitsignals am Ausgang dient, und eine Verbindung (28), die zur Anlage der verzögerten Zweitsignale an den zweiten Serknvolladdierer, dient.