DE2146905A1 - Datenspeicher, insbesondere monoh thisch integrierter Halbleiter Daten speicher - Google Patents

Description

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Böblingen, 17. September 1971 ko-be

Anmelderin: International Business Machines

Corporation, Araohk, N.Y. 1O504

Amtliches Aktenzeichen Neuanmeldung Aktenzeichen der Anmelderin: Docket FI 970 067

Datenspeicher, insbesondere monolithisch integrierter Halbleiter-Datenspeicher

Die Erfindung bezieht sich auf einen Datenspeicher, insbesondere einen monolithisch integrierten Halbleiter-Datenspeicher.

Mit stets zunehmender Mikrominiaturisierung integrierter Schaltungen für Halbleiter-Datenspeicher wächst die Schwierigkeit der Wärmeabfuhr, bedingt durch den Verbrauch elektrischer Leistung. Mit zunehmender Dichte der verwendeten Elemente in monolithisch integrierten Speicherschaltungen wird es wichtig, die Erwärmung herabzusetzen und dadurch die Vorrichtungen auf zulässiger Temperatur zu halten. Es ist bekannt, zur Ver- * kleinerung des Leistungsverbrauchs für monolithische Speicherschaltungen während der aktiven Zeit der Zellen einen hohen Stromversorgungspegel anzulegen und einen geringen Pegel, wenn die Zellen im Ruhe- oder Wartezustand sind. So ist es möglich, die Zellen einerseits mit hoher Geschwindigkeit einzuschreiben oder auszulesen, andererseits den Durchschnittsleistungsverbrauch niedrig zu halten. Im USA Patent 3.573.974 beispielsweise ist ein Mehrpegelsystem beschrieben, bei dem der Speicher mit einem konstanten Strom versorgt wird, wenn die Zellen in Ruhe sind und eine geringe Leistung ver-

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brauchen und wo eine konstante Spannung geliefert wird, wenn die Zellen aktiv sind und schnell arbeiten.sollen. Diese Schaltung ist für den vorliegenden Datenspeicher verwendbar.

Die Bestandteildichte und damit die Leistungsabstrahlung in einem monolithischen Speicherplättchen wird weiterhin gesteigert, wenn die peripheren Schaltkreise, nämlich die Decodier- und Adressierschaltungen, die zu einer Speichereinheit gehören, auf demselben Plättchen untergebracht werden wie die Speicherzellen selbst. Für solche Vorrichtungen P wurden Mehrpegelschaltungen nicht nur für die Speicherzellen selbst, sondern auch für die peripheren Schaltkreise entwickelt, wobei die peripheren Schaltkreise ebenfalls auf einem niederen Pegel oder völlig spannungsfrei sein sollen, wenn der Speicher in Ruhe ist. Ein solches System ist bereits in der deutschen Offenlegungsschrift 2 OO1 697 beschrieben .

Soll eine Mehrpegel-Stromversorgung sowohl für einen Datenspeicher als auch für die peripheren Schaltkreise vorgesehen werden, so müssen die Schaltzeiten derart aufeinander abgestimmt werden, daß die Adressensignale am Speicher recht- ^ zeitig zur Verfügung stehen. Da die peripheren Schaltkreise in Ruhestellung ebenfalls schwach oder gar nicht mit Strom versorgt sind, könnte eine Zeitverzögerung entstehen zwischen der Decodierung der Eingangssignale in den peripheren Schaltkreisen und dem Auftreten der Signale in der angewählten Speicherleitung.

Eine Aufgabe der vorliegenden Erfindung ist daher, eine integrierte Speicherschaltung zu erstellen, in der sowohl die Speicherzellen selbst als auch die zugehörigen Adressier- und Decodierschaltungen eine Stromversorgung mit mehreren Pegeln haben.

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Eine andere Aufgabe der Erfindung ist, einen monolithischen Datenspeicher zu schaffen, dessen Mehrpegelstromversorgung für die peripheren Schaltkreise und die Speicherzellen optimal aufeinander abgestimmt ist, damit die Gesamtschaltung möglichst schnell arbeitet.

Diese Aufgaben werden dadurch gelöst, daß eine Mehrzahl von Torschaltungen vorhanden ist, deren jede den Spannungspegel dann selektiv an die Speicherzellen entlang einer bestimmten Matrixleitung anlegt, wenn sie sowohl ein bestimmtes binäres Datensignal als auch ein Leitsignal empfängt, daß eine Decodierschaltung zum Empfang eines binären Datensignals vorgesehen ist, das maßgebend ist für die Auswahl einer Leitung in einer Ordinate der Matrix, und die der Torschaltung der ausgewählten Leitung das Datensignal liefert, das diese zum Anlegen des Spannungspegels an diese Leitung benötigt, daß Mittel zur Erzeugung des Leitsignals vorhanden sind, das an alle Torschaltungen geht, daß weiterhin Mittel vorhanden sind, die die Stromversorgung der Decodierschaltung dann anschalten, wenn sowohl das Leitsignal als auch das Datensignal anliegen und daß schließlich Mittel vorgesehen sind, um das Datensignal auch dann an die Torschaltungen anzulegen, wenn die Decodierschaltung nicht mit Strom versorgt sind, und um das Datensignal ausschließlich an die zu der gewählten Matrixleitung gehörende Torschaltung anzulegen, wenn die Decodierschaltung mit Strom versorgt ist und wenn diese Torschaltung das Leitsignal empfängt.

Damit werden die Vorteile erzielt, daß sowohl die Speicherzellen selbst als auch die zugehörigen Adressier- und Decodierschaltungen eine Stromversorgung mit mehreren Pegeln haben, wodurch Leistungsverbrauch und Erwärmung herabgesetzt werden, daß die Mehrpegelstromversorgung für periphere Schaltkreise und Speicherzellen optimal aufeinander abgestimmt sind und daß schließlich die Gesamtschaltung mit hoher Geschwindigkeit betrieben werden kann.

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Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden anschließend näher beschrieben»

Es zeigen;

Fig. 1 in einem Diagramm einen Lageplan für

die Anordnung mehrerer Halbleiterplättchen auf einem Substrat/ wie z. B. einer Schaltkarte;

Fig. 2A und 2B zusammen ein Schaltbild eines Speichers und der Zusatzschaltungen auf einem monolithischen Plättchen in einem Ausführungsbeispiel;

Fig. 3 ein Zeitdiagramm mit den Eingangs

impulsen zum Plättchen und den Spannungspegeln an Ober- und Unterseite einer Zeile in der Speichergruppe;

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Fig. 4 in einer Tabelle die echten und komple

mentären Generator-Ausgänge, die zur Erzeugung des vorgewählten Datensignal-Emgabemusters für jedes der zu einer Speicherzellenzeile gehörenden Tore notwendig sind; und

Fig. 5 ein Schaltbild eines anderen Ausführungs

beispieles eines Echt-Komplement-Generators, .der jeden der in Fig. 2B gezeigten Echt-Komplemcnt-Generaloren ersetzen kann.

Fig. 1 zeigt die Anordnung von Plättchen 10 auf einem Substrat oder einer Karte 11. Jedes der Plättchen 10 enthält eine Anordnung monolithisch integrierter Speicherzellen, sowie die anschliesseiid im Zusammenhang mit den Fig. 2A und ZB beschriebenen erforderlichen Adressier- und Zusatzschaltungen.. Das Substrat 11 kann eine gedruckte Schaltkarte sein. Jedes der Plättchen 10 ist vorzugsweise auf einem keramischen Substrat befestigt, welches der Einfachheit halber nicht dargestellt ist, das in die Schaltkarte 11 eingesteckt werden kann. Bei der Stromversorgung auf zwei

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BAD ¹

Stufen, die bei der vorliegenden Erfindung angewandt wird, bleiben die nichterregten Plättchen auf einer gegebenen Karte 10 bei niedriger Stromzufuhr, bis eine Information in eine oder mehrere Speicherzellen auf dem Plättchen geschrieben oder aus diesem gelesen werden soll. Soll dieser Vorgang stattfinden, werden zwei Spannungssignale X und Y, die in der Zeittabelle der Fig. 3 dargestellt sind, gleichzeitig an ausgewählte X- und Y-Anschlüsse auf der Schaltkarte 11 angelegt. In Fig. 1 wird z. B. das X-Signal an die erste Spalte und das Y-Signal an die erste Zeile angelegt. Dadurch wird nur das Plättchen 10' erregt. Die Erregung des Plättchens 10' wird durch die Decodier- und Adressierschaltung festgelegt, die für diesen Zweck konventioneller Bauart sein kann, keinen Teil der vorliegenden Erfindung bildet und daher nicht genauer dargestellt ist. Unter der Annahme, dass das Plättchen 10' erregt ist, wird anschliessend auf die Fig. 2A und 2B Bezug genommen, die die Speicheranordnung und die Zusatzsclialtung auf dem Plättchen 10' oder irgendeinem anderen Plättchen 10 zeigen.

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BAD ORDINAL

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Da die in den Fig. 2A und 2B gezeigte Schallung in ihrer Charakteristik digital oder nichtlinear ist, wird unter den Ausdrücken "oben" und "unten" der einfacheren Beschreibung halber der Spannungszustand verschiedener Punkte in der Schaltung vorstanden, wobei der Zustand einer hohen Spannung eine binäre Eins und der einer niedrigen Spannung eine binäre Null darstellen.

Die Zusatzschaltung kann als aus vier Grundabschnitten bestehend betrachtet werden, von denen jeder in den Fig. 2A und 2B in einem gestrichelten Kasten dargestellt ist. Die Pia liehen Wahlscnaltuitg 35, die Verzögorungsschaltung 36, die Decodierschaltung 37, welche 4 Echt-Kornplement-Generatoren 20 enthält, nämlich einen für jeden Signaleingang WO bis W3, und die J_i«itungsadress-Schaltungen 38. Jede dieser Leitungs-Adress-Schaltungen 38 gehört zu einer Zeile von Zellen im Speicher. Da 16 Zeilen vorhanden sind, hat jedes Plättchen 16 Adressierschaltungen Jede Zeile weist 8 Speicherzellen 39 auf, die in 8 Spalten angeordnet sind und eine Speichermatrix bilden.

Anschliessend werden Aufbau und Arbeitsweise der Decodierschallung 3/ betrachtet, die 4 Echl-Koniplement-Gencratoren

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enthält, und zwar einen für jeden der Dateneingänge WO bis"W3. Jeder dieser Generatoren 20 enthält 2 Transistoren T2 und T4 mit gemeinsamen Emitteranschluss, einen Transistor Tl zur wahlweisen Verbindung des Eingangssignales vom Ein^angsanschluss z.B. WO mit der Basis des Transistors T2 und einen Transistor T3 zur wahlweisen Verbindung des Kollektors des Transistors T2 mit der Ba sis des Transistors T4. Der echte

™ und der Komplementwert des an den Eingang WO angelegten

binären Bit wird entsprechend von der Ausgangsklemme 22 (echt, WO) und der Ausgangsklemme 23 (komplementär, WO) abgenovnmen. Wenn das Plättchen im nichtgewählten oder nichterregten Zustand steht, d. h. kein X-Impuls an die Fingangsklemme 21 angelegt ist, ist die Basis des Transistors T5 unten und der Transistor leitet nicht. Entsprechend ist auch der Emitter des Transistors T5 unten. Demzufolge ist der

W Eingang zu den Basen der Transistoren 1, 2, 3 und 4 unten,

und diese Transistoren leiten nicht. Das führt da"zu, dass die Kollektoren der Transistoren T2 und T4 oben sind.

Demzufolge ist das echte Ausgangssignal an der Klemme 22 oben oder der Zustand einer binären Eins vorhanden und das

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komplementäre Ausgangssignal an der Ausgangsklemme 23 ist ebenfalls oben oder auf binär Eins. Demzufolge liefern alle 4 Echt-Komplement-Generatoren 20 Ausgangssignale für binär Eins, und alle Eingänge für die Decodier-Verbindungsschaltung 24 stehen ebenfalls auf binär Eins oder auf ihrem oberen Pegel. Während also die Decodicrschaltungen nicht erregt sind, liegt in jedem dieser Generatoren ein oberes Ausgangssignal vor, obwohl in den. Echt-Komplement-Generatoren 20 kein Strom verbraucht wird. Während dieser nichterregten Periode wird vor dem Anlegen eines Stromes an die Decodierschaltu?ig ein binäres Eingangssignal, welches die gewählte Zeile darstellt, an die 4 Eingangsklemmen WO bis W3 angelegt. Diese Impulse sind in der Zeittabelle der Fig. 3 durch den Impuls W gezeigt, der den Eingang darstellt, wenn eine binäre Eins an einen Anschluss angelegt wird. Der Impuls W¹ stellt

eine binäre Null dar. Gemäss Darstellung in Fig. 3 verden die Impulse W oder W während des nichterregten Zustandes an die Eingangsklemme angelegt und während des einen hohen Strompegel aufweisenden erregten Zustandes des Speicherplättchens aufrechterhalten. Die Impulse W und W¹ werden

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BAD ORlGfHAt

durch eine geeignete Gompnter-Adressierschaltung erzeugt, und das diese Impulse erzeugende Adressiersystem bildet keinen Teil der vorliegenden. Erfindung.

Anschliessend werden die Vorgänge in einem Echt-Komplement-Generator betrachtet, die bei Anlegen des hohen Strompegels an das Plättchen ablaufen. Wenn der Impuls X an den Anschluss 21 angelegt wird, geht die Basis des Transistors T5 hoch und der Transistor T5 wird leitend. Der Emitter von T5 ist dann ebenfalls oben. Wenn ein Eingangssignal *ur binär Eins am Anschluss WO (Impuls W ) anliegt, ist der Emitter des Transistors Tl oben. Demzufolge irt Tl nicht leitend und bringt die Basis von T2 nach oben, se clas'3 dieser Transistor leitend wird. Dadurch wiederum wird der Emitter des Transistors T3 nach unten gebracht, T3 wird leitend und bringt dadurch die Basis von T4 ebenfalls nach unten, wodurch T4 nicht-leitend wird. Wenn also das Eingangssignal für den Anschluss WO für eine binäre Eins oben ist, ist auch das echte Ausgangssignal an der Klemme 22, abgenommen am Kollektor des nichtleitenden Transistors T4_. oben, und

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das Komplementär-Ausgangssignal am Anschluss 23, abgenommen vom Kollektor des Transistors T2 ist unten.

Wenn umgekehrt der an den Anschluss 21 angelegte Impuls X an der Eingangsklemme "WO unten ist (W in Fig. 3), wird der Transistor Tl leitend, die Transistoren T2 und T3 nichtleitend und der Transistor T4 leitend. Dadurch wird ein niedriges Aus gangs signal am Echt-An Schluss 22 und ein hohes Ausgangssignal am Komplementäranschluss 23 erzeugt.

Anschliessend wird die Verbindung des Einganges der 4 Echt-Komplement-Generatoren untereinander mit der Leitungsadress Schaltung 38 betrachtet, die zu jeder der 16 Zeilen gehört. Die 8 Ausgänge WO, WO, Wl, WT, W2, W2, W3 und W3 werden auf die Decodier-Verbindungsschaltung 24 geleitet, die ihrerseits wieder die verschiedenen Kombinationen der 8 Ausgänge der Decodierschaltung 37 mit jedem der Tore in den 16 Adress-Schaltungen 38 verbindet, die zu den 16 Zeilen im Speicher gehören. Die Kombination der Decodier-Ausgangssignale, die an jedes der 16 Tore angelegt wird, soll so gewählt sein, dass

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BAD

nicht an zwei Tore dieselbe Signalkombination angelegt wird. Die Tore T 101 und T 116, die in den Fig. ZA und ZB dargestellt sind, gehören zur 1. und zur 16. Zeile. Die Tabelle in Fig. 4 zeigt die Kombination der Ausgangssignale von den Generatoren in der Decodierschaltung 37, die an jedes dieser Tore angelegt wird. Das Tor T 101 empfängt z.B. die folgenden Eingangssignale: W3, welches der Koinplementärausgang des ^ Echt-Komplemeni-Generators ist, der zu dem Eingang W3 gehört, sowie die Signale WZ, Wl und WO, die die echten Ausgänge von den Generatoren sind, die zu den entsprechenden Eingängen WZ, Wl und WO gehören.

Jedes der Tore, z. B. das Tor T 101, gestattet, eine hohe Spannung nur an die Zellen in der zugehörigen Zeile anzulegen, wenn alle 4 Eingangsanschlüsse 40 oben sind und wenn das ™ Lcitsignal an den Anschluss ZS angelegt wird. Dieses Leiu-

signal entsteht, wenn zur Betätigung des Plättchens ein hoher Strompegel an die Klemmen X und Y der Wahl schaltung 35 und der Verzögerungsschaltung 36 gelegt wird. Befindet sich das Plättchen im nichterregten Zustand, d.h. mit niedriger Strom-

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führung, so liegt an dem Leitanschlusa 28 kein hohes Signal an. Während des erregten Zustandes führt das Plättchen einen hohen Strom und nur ein Eingangssignal an den Eingangsklemmen WO, Wl, W2 und W3 bringt alle 4 Anschlüsse eines bestimmten Tors in den oberen Zustand. Da zum Beispiel die mit dem Tor T 101 gekoppelten Generator-Ausgangsanschlüsse W3, W2, Wl und WO sind, muss der Generator-Eingangsanschluss W3-unten sein, so dass sein Komplementär-Ausgangsanschluss W3 oben ist, und die Generator-Eingangsanschlüsse W2, Wl und WO müssen oben sein, damit die echten Generator-Ausgangsanschlüsse W2, Wl und WO ebenfalls oben sind. Diese Kombination vr»n Eingangssignalen zum Generator 20 erzeugt eine obere Stellung der 4 Eingänge 40 ausschliesslich bei Tor T 101. Kein anderes Tor hat alle 4 Eingänge oben.

Andererseits wurde vorher beschrieben, dass bei Anlegen eines niedrigen Stromes im nichterregten Zustand des Plättchens alle 8 Ausgänge von den 4 Generatoren in der Decodierschaltung 38 oben sind. Demzufolge sind alle 4 Eingänge 40 eines jeden der Tore T 101 bis T 116 in diesem Zustand des Plättchens

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ebenfalls oben. Da jedoch in diesem Zustand kein Lcitsignal angelegt ist, wird keines der Tore betätigt und gestattet nicht das Anlegen einer höheren Spannung zur Versorgung der zugehörigen Leitungen. Bei Betätigung des Plättchens durch Anlegen von Impulsen X und Y werden als nächstes die Echt-Komplement-Generatoren EO erregt, und wenn sich die Eingänge zu den 4

fc Eingangsklemmen der Schaltung so verhalten wie oben besehrieben,

befinden sich nur die 4 Eingänge 40 des Tores T 101 oben, wenn der Leitimpuls 28 angelegt wird. Auf diese Weise sind alle Eingänge zum Tor der Wahlleitung bei Erregung des Plättchens direkt oben, und es entsteht kein Zeitverlust, dem man zu erwarten hätte, wenn alle Eingänge 40 während der nichterregten Periode des Plättchens unten sind. Die Zeitersparnis liegt zwischen 10 und IS ns in einer Zeilenwahl bei Erregung des Plättchens, Gemäss Darstellung in den Fig. 2A und 2B besteht die Schaltung der Speicherzelle 39 aus über Kreuz; gekoppelten Doppcl-Emitter-Transistoren T62 und T63, bei denen je ein Emitter mit dem Emitter des anderen Transistors gekoppelt ist. Die Funktion dieser Zellen ist beschrieben in den U-JA-

Patenten Nr. 3. 423. 737 und 3. 505. 573. Wenn die Zellen mit

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BAD OfUGfNAL

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zwei Slrompegeln gespeist werden, wird durch den Spannungspegel auf der Wort-Oberleitung ("WT) 30 der e-rregle oder nichterregte Zustand der Zelle bestimmt. Gernäss Darstellung in Fig. 3 führt die Leitung 30 eine Spannung von 0,9V, wenn die Zelle nicht erregt ist und von 1,9V, wenn die Zelle erregt ist. Um jedoch Informationen zu lesen oder in die Zelle zu schreiben, muss die Spannung auf der Worl-Unterleitung (WB) 31 von etwa 0, IV im nicht erregten Zustand auf etwa 1,5V im erregten Zustand angehoben v.erdei:.

Um sicherzustellen, dass die in den erregten Zellen gespeicherte Information nicht verlorengeht, muss die Leitung 30 vor der Leitung 31 auf ihren oberen Spannungspegel gebracht werden und noch darauf bleiben, wenn die Leitung 31 wieder auf den nichlerrej-len Spannungszusland gesenkt wird. Wenn die Spannung auf der Leitung 31 diese auf der Leitung 30 einmal übersteigt, geht die in den Zollen gespeicherte Information wahrscheinlich verloren. Um das zu vermeiden, ist im Betrieb der Plättchen-Wahlschaltung 35, der Verzöger ingsschaltung 36 und der Adressierschaltung 38 eine entsprechende Verzögerung derart vorgesehen,

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wie aus der Zeittabelle in Fig. 3 ersichtlich. Die Hochspannung auf der Wortunterleitung 31 beginnt, nachdem die Hochspannung an die Wortoberleitung 30 angelegt wurde und endet vor Beendigur.g der Hochspannung auf der Wortoberleitung.

Im Zusammenhang mit den Fig. 2A und 2B wird anschliessend ^ beschrieben, wie das Plättchen erregt wird, wie die I^eitsignale

angelegt und die entsprechenden Verzögerungen hergestellt werden, um das Signal auf der Wortunterleilung WB zu dem Signal auf der Wortoberleitung WT in Beziehung zu setzen. Wenn das Plättchen angewählt wird, wird ein X-"Signal an die Anschlüsse 25 und 26 und ein Y-Signal an den Anschluss 27 angelegt. Die Basis des Transistors T15 wird hochgebracht und dadurch der Transistor leitend gemacht. Dadurch wird der k Knotenpunkt 34 am Emitter von Tl 5 hochgebracht und die Basis

des Transistors T21, wodurch T21 leitend wird. Der Emitter von T21 bringt wiederum den Leitanschluss 28 zum Tor T 10.1 hoch. Bei verschiedenen Transistoren der in den Fig. 2A und 2B gezeigten Schaltung ist die Basis mit dem Kollektor kurzgeschlossen, so dass der Transistor als Diode funktioniert und die Basis-Emitter-Verbindung die Diodenverbindung darstellt.

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Es wurde bereits beschrieben, dass bei Anlegen des X-Impulses an den Anschluss 2.5 die Basis des Transistors Tl5 hoch ist und damit den beschriebenen Weg gestattet. Damit die Basis des Transistors T15 oben ist, muss der Transistor T13 jrdoch nichtleitend sein. Das ist jedoch nur der Fall, wenn der Y-Impuls an den Eingang 27 gleichzeitig mit dem Anlegen des X-Impulses ain Eingang 25 angelegt wird. Durch Anlegen des Y-Impuls es geht die Spannung am Anschluss 27 fast auf Ei'dpotential zurück. Bei diesem Schaltzustand nimmt der grösste Teil des Stromes vom Anschluss 25 seinen Weg zur Erde über den Widerstand R14, die Transistoren TlO und T9 zum Anschluss 27, weil der andere Weg zur Erde über die Transistorer TIl und TI2 und die Basis-Emitter-Verbindung des Transistors T14 verlaufen würde. Da bei diesem zweiten Weg drei Diodenverbindungen gegenüber zwei Diodenverbindungen im ersten Stromweg zu kreuzen wären, fixesst der meiste Strom über den zuerst beschriebenen Weg. Da nur ein kleiner Strom über die Transistoren TH und T12 fliesst, ist das Eingangssignal zur Basis des Transistors T14 unten, der Transistor T 14 nichtleitend und s'*in Kollektor somit oben. Demzufolge ist der Emitter des Transistors Tl 3 oben und ΤΠ leitet nicht.

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BAD ORIGfNAU

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Anschliessend wird die Auswirkung eines hohen Leitsignales am Leilanschluss eines Transistors, wie z.B. de.-> Transistors TlOl, betrachtet. Wenn d-:>.s Signal am Anschluss 28 hochgeht und einer der 4 Eingangsarischlüsse 40 unten ist, wird TlOl leitend, und der Knotenpunkt 41 liegt unten. Der Transistor T20 leitet nicht, und die "Wortoberleitung 30 bleibt W auf dem nichterregten oder nichtgewählten niedrigen Spannungspegel νοΛ 0,9V. Wenn andererseits im Falle einer gewählten Leitung alle 4 Eingang.sanschlüsse 40 zum Tor TlOl oben sind, leitet TlOl nicht, der Knotenpunkt 41 geht mit seinenn Potential hoch u id macht den Transistor £2U leitend, dieser überbrückt den Widerstand R25 und die Wortoberleitung 30 wird an file 2-Volt-Vorspannungsquelle am Anschluss 42 angeschlossen über den Transistor T20 und steigt auf den Erregungspegel von 1,9V an.

Es wurde bereits gesagt, dass die Erregung; der Worttmterleitung 31 auf ihr höhere.-; Potential von 1,5V so verzögert wird, dass die Spannung auf dieser Leitung erst ansteigt,, wenn die Vorderkante des Impulses auf der Wortobcrkiturig angestiegen

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ist, wie cn in dem Zeitdiagramni der Fig. 3 dargestellt ist. Diese Vcrzögcninj; wird wie folgt erreicht. Der Transistor T18 leitet normalerweise und sein Kollektor ist unten, und demzufolge auch das Potential auf der J.eitung 31. Um diese Spannun;; auf der Jbeilung 31 auf ihren oberen Pegel zu bringen, muss der Transistor T18 nichtleitend werden. I'ine Verzogerungsschallung stellt sicher, dass der Transistor TlR erst nichtleitend gemacht wird, wenn das Signal auf der Worloberleitung 30 auf seinen oberen Pegel gebracht wurde. Um T18 nichtleitend zu machen, muss T17 leitend gemacht werden. Wenn T 20 leitend ist, wird die Basis von T17 hochgebracht. Der Transistor T17 wird j< doch erst leitend, wenn ί ein Emitter unten ist. Der Zustand des Kmitters von T17 wird durch den Y-Eingangsimpul f. gesteuert, um sicherzustellen, όα^ε Tl 7 erst leitend wird, wenn das Signal auf der WortoberleJUmg seinen höheren Pegel erreicht hai. Wenn der Y-Iinpuls an den Anschlurr- 27 und der X-Imp'ils an den Anschluss 26 in der Verzögerun^sschaltung 36 angelegt werden, wird der Transistor T22 leitend gemacht. Der Emitter von T22 und demzufolge die Basis vtn Tb sind oben. Gleichzeitig hat der Y-Impuls den

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Emitter von T6 nach unten gebracht und den Transistor T6 ' dadurch leitend gemacht. Deiher ist die Basis von T7 unten und T7 nicht leitend.

Die Basis des Transistors T8 ist oben und der Transistor T8 leitend. Der Kollektor von T8 geht herunter und bringt dadurch ^ den Emitter des Transistors Tl7 nach unten. Der Transistor

Tl7 nimmt den oben erwähnten leitenden Zustand ein, der nötig ist, um die Wortunterleitung 31 auf den für Lese- und Schreiboperalionen notwendigen Pegel anzuheben. Dieser aus dem Anlegen der X- und Y-Signale über die Transistoren 6, 7, 8, 17 und 18 resultierende Weg liefert relativ zu dem SchalLungsweg, der zum Anheben der Spannung auf der Wortoberleitung 30 notwendig ist, eine Verzögerung, die ausreicht, um die Vorderkante des hohen Spannungsimpulses auf der Wortunterleitung immer hinter der Vorderkante des hohen Spannungsinpulses auf der Wortoberleitung gemäss Darstellung in Fig. 3 herlaufen zu lassen.

Um sicherzustellen, dass die Wortunterleitung 31 vor der Worlobcrlc'itiing 30 auf ihren nichterregten Pegel gesenkt wird, ist

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der Y-Impuls kürzer als der X-Impuls. In dem Zeitraum, der zwischen dem Ende des Y-Impulses und dem Ende des X-Impulses liegt, stellt eine weitere Schaltung sicher, dass die Wortunterleitung 31 auf ihren unteren Spannungspegel vor der Wortoberleitung 30 abfällt. Diese Schaltung wird über die Spannungspegel an den Knotenpunkten 33 und 34 gesteuert und ist so angeordnet, dass die Spannung am Knotenpunkt 34 nicht abfallen kann,, bevor die Spannung am Knotenpunkt 33 ansteigt. Da" der Emitter des Transistors T17 und somit die Spannung am Knotenpunkt 33 ansteigen müssen, wenn die Spannung auf der Wortunterleitung 31 abfällt, muss die Spannung auf der Leitung 31 abfallen bevor sie am Knotenpunkt 34 und somit auf der Leitung 30 abfällt. Wenn der Y-Impuls verschwindet, wird T6 nichtleitend und macht dadurch T7 leitend, da der X-Impuls noch über den Transistor T22 angelegt ist. Das führt dazu, dass der Transistor T8 nichtleitend wird, d.h. der Kollektor von T8 und somit die Spannung am Knotenpunkt 33 hoch ist. Dadurch kommt der Emitter von Tl 7 hoch, macht Tl7 nichtleitend und T18 leitenc, wodurch wiederum die Spannung auf der Wortunterleitung 31 herunterkommt. Gleichzeitig geht

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BAD ORfGfNAL

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auch der an den Knotenpunkt 33 angeschlossene Emitter von TlO hoch. Da der andere Emitter von TlO bereits oben ist, weil sich ja der Transistor T9 aufgrund der Entfernung des Y-lrnpulses im nichtleitenden Zustand befindet, wird TlO nichtleitend. Der noch anliegende X-Impuls resultiert im Aufbau eines Stromweges über die Transistoren 11 und 12, wodurch die Basis von T14 hochgebracht wird. Dadurch wird T14 und somit auch T13 leitend und bringen ihrerseits wieder die Basis de6 Transistors Tl5 herunter und schalten diesen Transistor ungeachtet des andauernden X-Impulses ab. Da die Spannung am Knotenpunkt 34 unten ist, kehrt die Wortoberleitung 30 auf ihren ni adrigen,nichterregten Pegel zurück.

Wenn eine Zeile einmal gewählt ist und das höhere Potential zur Erregung dieser Zeile angelegt ist, erfolgt das Schreiben in and das Lesen aus einer bestimmten Zelle der erregten Zeile durch Anlegen entsprechender Signale an die zu der Zelle gehörenden Leitungen 43 und 44 in der Art, die im USA-Patent Nr. 3.423.737 beschrieben ist. Die Wahl einer entsprechenden Zelle oder Spalte erfolgt durch die Decodierschaltung, z.B. die

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BAD ORfGiNAL

Decodierschaltung 37» die an 8 Spalten durch ein Decodier-Verbindungsnetzwerk, ähnlich dem Netzwerk 24 angeschlossen ist. Der einzige. Unterschied besieht darin, dass anstelle vom 16 Zeilen nur 8 Spalten gewählt werden.

Anschliessend wird ein weiteres in Fig. 5 gezeigtes Ausführungsbeispiel des Echt-Komplement-Gcnerators beschrieben. Diese Schaltung kann anstelle des Echt-Komplement-Generators 20 gesetzt werden und funktioniert genauso. Wenn kein Impuls an die Anschlüsse 50 und 51 angelegt wird, sind alle Transistoren nichlerregt und die Spannung an den \usgangsklemmen 52 und 53 hoch. Somit sind W und W oben. Wenn der X-Impuls an

η η

die Anschlüsse 50 und 51 angelegt wird und ein positives Eingangssignal am Eingangsanschluss 54 liegt, dann werden die Transistoren T40 und T41 leitend. Der Transistor T42 ist nichtleitend und der leitende Transistor T43 bringt den Komplementanschluss 53 herunter, wodurch T44 nichtleitend wird und das Signal am Echt-Anschluss 52 heraufbringt.

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Claims (6)

1. 2 U 690

   PATENTANSPRÜCHE

   Datenspeicher/ insbesondere monolithisch integrierter Halbleiter-Datenspeicher, mit Mehrpegelstromversorgung mit einer Anzahl von in Matrixform angeordneten Speicherzellen, mit Mitteln zur Erzeugung eines bestimmten Spannungspegels sowie mit Auswahlmitteln, um diesen Spannungspegel an eine bestimmte Matrixleitung anzulegen, gekennzeichnet durch:

   eine Mehrzahl von Torschaltungen (38), deren jede den Spannungspegel dann selektiv an die Speicherzellen entlang einer bestimmten Matrixleitung anlegt, wenn sie sowohl ein bestimmtes binäres Datensignal als auch ein Leitsignal empfängt,

   eine Decodierschaltung (37) zum Empfang eines binären Datensignals, das maßgebend ist für die Auswahl einer Leitung in Ordinate der Matrix, und die der Torschaltung der ausgewählten Leitung das Datensignal liefert, das diese zum Anlegen des Spannungspegels an diese Leitung benötigt,

   Mittel zur Erzeugung des Leitsignales, das an alle Torschaltungen geht,

   - Mittel zur Stromversorgung der Decodierschaltung (37) dann, wenn sowohl das Peitsignal als auch das Datensignal anliegen,

   Mittel, um das Datensignal auch dann an die Torschaltungen (38) anzulegen, wenn die Decodierschaltung (37) nicht mit Strom versorgt sind, und um das Datensignal ausschließlich an die zu der ge-

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   wählten Matrixleitung gehörende Torschaltung anzulegen, wenn die Decodierschaltung (37) mit Strom versorgt ist und wenn diese Torschaltung das Leitsignal empfängt.
2. 2. Datenspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Decodierschaltung (37) Komplementgeneratoren (20) umfassen, die für jedes Datenbit ein diesem entsprechendes Signal und das dazu komplementäre Signal erzeugen, wenn die Decodierschaltungen (37) mit Strom versorgt werden.
3. 3. Datenspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Komplementgeneratoren (20) ein Paar Transistoren mit gemeinsamem Emitter (T2, T4) .enthalten, deren einer Kollektor mit der Basis des anderen Transistors so verbunden ist, daß jeweils nur ein Transistor leitend sein kann, und daß vom einen dieser Transistoren das dem Datenbit entsprechende Signal, und vom anderen das Komplementärsignal abgegriffen ist.
4. 4. Datenspeicher nach Anspruch 1, in dem jede Speicherzelle ein Paar über Kreuz gekoppelte Doppelemittertransitoren (T62, T63) aufweist, wobei ein Emitter eines Transistors mit einem Emitter des anderen Transistors verbunden ist, dadurch gekennzeichnet, daß der Wechsel von einem Stromversorgungspegel auf den anderen gegenüber einer an dieser Verbindung liegenden Zuleitung (31) wirksam ist.
5. 5. Datenspeicher nach Anspruch 1, gekennzeichnet durch Schaltmittels (T2O), die durch die Torschaltungen (101) beeinflußt den Stromversorgungspegel für die Speicherzellen (38) umschalten sowie durch Verzögerungsmittel (T7, T8), die die Pegelumschaltung in einer Richtung verzögern.

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6. 6. Datenspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen und die zugehörigen Decodierund Adressierschaltungen auf demselben monlithischen Speicherplättchen untergebracht sind.

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