DE2214935A1 - Integrierte Halbleiterschaltung - Google Patents
Integrierte HalbleiterschaltungInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 230000003071 parasitic effect Effects 0.000 claims description 38
- 239000012535 impurity Substances 0.000 claims description 19
- 238000004519 manufacturing process Methods 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 7
- 239000000969 carrier Substances 0.000 claims description 2
- 238000009413 insulation Methods 0.000 claims description 2
- 239000010408 film Substances 0.000 description 19
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 238000009792 diffusion process Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000005669 field effect Effects 0.000 description 8
- 239000000377 silicon dioxide Substances 0.000 description 8
- 238000010276 construction Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000012876 carrier material Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 230000002829 reductive effect Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002939 deleterious effect Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76221—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO with a plurality of successive local oxidation steps
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/085—Isolated-integrated
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/103—Mask, dual function, e.g. diffusion and oxidation
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S148/00—Metal treatment
- Y10S148/145—Shaped junctions
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/901—MOSFET substrate bias
Description
DR. R. P00-<"7 T^NPJTZDER
dr. r .. ■ :tner
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8MaNCii2N8i / As/K
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xnvC: ri^orr'^t ο r:3 Oon:poratioi:, Jr; T'-. ν tu
^irco, T.-cnr; Island, TTs v/ York, (Y.3t.λ.)
Integrierte Halbleiterschaltung
Die Erfindung bezieht sich allgemein auf eine integrierte Halbleiterschaltung, und spezieller auf eine integrierte
Schaltung, bei der die Fremdstromleitung oder parasitäre Leitung unterdrückt wird.
In den letzten Jahren sind in der Konstruktion von integrierten Metalloxyd-Silicium-Schaltungen (MOS-Schaltungen)
groi3e Fortschritte erzielt worden. Diese Schaltungen haben sich bereits in hohem Maße durchgesetzt,
insbesondere als Computerspeicher für wahlfreien Zugriff und dauernde Speicherung, ßei einer typischen integrierten
MOS-Schaltung ist die aktive Vorrichtung ein Feldeffekttransistor (FET), für dessen Herstellung Quellen- oder
Kathoden- sowie Abfluß- oder Anoden-Bereiche hergestellt werden, indem wahlweise Verunreinigungen einer Polarität
in einen Träger entgegengesetzter Polarität eindiffundiert werden.
bzw. gate
In einem FET mit isoliertem Gitter/wird dann über dem Strompfad zwischen Kathoden- und Anodenbereich ein dünner
Film aus isolierfähigem Material gebildet, und dann wird über dem isolierfähigen Film, beispielsweise durch Nieder-
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schlag oder Auftrag, eine Gitterelektrode angebracht.
Durch Anlegen einer Steuerspannung von geeigneter
Durch Anlegen einer Steuerspannung von geeigneter
Polarität und einem Wert oberhalb eines Schwellenwertes
man
bewirkt in dem Stronipfad eine Inversion, und dadurch
bewirkt in dem Stronipfad eine Inversion, und dadurch
wird zwischen dem Kathodenbereich und dem Anodenbereich eine leitfähige Verbindung geschaffen» Infolgedessen kann
ein FET vorteilhafterweise als Schalter für digitale
logische Anwendungszwecke verwendet worden, da die Impedanz von Anode zu Kathode über einen weiten Bereich in Abhängigkeit von einer an die Gitterelektrode angelegten Steuerspannung variiert werden kann.
logische Anwendungszwecke verwendet worden, da die Impedanz von Anode zu Kathode über einen weiten Bereich in Abhängigkeit von einer an die Gitterelektrode angelegten Steuerspannung variiert werden kann.
Bei den meisten integrierten HOS-Schaltungen werden in
dem Träger oder Substrat eindiffundierte Anoden-, Kathoden-
und Verbindungsbereiche gebildet, die nicht mit aideren eindiffundierten Bereichen der Schaltung elektrisch in
Wechselwirkung treten sollen; d.h. diese Bereiche werden
als beziehungslos betrachtet. Dann wird eine verhältnismäßig dicke Siliciumdioxyd-Isolierschicht über den beziehungslosen
eindiffundierten Bereichen gebildet, und
über der isolierfähigen Schicht kann ein leitfähiger Film gebildet werden, so daß dieser über dem llalbleitertragerbereich
oder Strompfad zwischen den beziehungslosen Bereichen liegt.
Sollte die an dem leitfähigen Film vorhandene Spannung einen Schwellenwert an dem Strompfad zwischen den beziehungslosen
Bereichen überschreiten, tritt eine Zustandsänderung (inversion) in dem Strompfad auf, und die Folge
kann eine Stromleitung zwischen diesen Bereichen sein. Diese Stromleitung, die allgemein als parasitäre Stromleitung
bezeichnet wird, ist, insbesondere in einer integrierten logischen Schaltung, in hohem Maße unerwünscht, da sie
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dort die Erzeugung eines Signals in fehlerhaftem logischem
Sinn am Schaltungsausgang verursachen kann. Beziehungslose
diffundierte Bereiche, zwischen denen eine solche Stromleitung also auftreten kann, bilden eine Anordnung, die
allgemein als eine parasitäre Vorrichtung bezeichnet wird.
Uer Grad der parasitären Stromleitung ist üblicherweise
bei integrierten MOS-Schaltungen mit η-leitendem Strompfad
-größer als in solchen mit p-leitendem Strompfad, da
das Verhältnis der Einsehaltspannung der parasitären Feldinversion
zur Schwellenspannung der aktiven Vorrichtung gewöhnlich in der integrierten Schaltung mit n-leitendem
Strompfad geringer ist. Die Folge dieses Verhaltens von integrierten MOS-Schaltungen mit η-leitendem Strompfad
ist die, daß bisher vorwiegend integrierte MOS-Schaltungen
mit p-leitendem Strompfad verwendet werden, obwohl die Betriebsgeschwindigkeit von integrierten Schaltungen mit
η-leitendem Strompfad größer als die von solchen mit pleitendem
Strompfad ist«,
Bei der Herstellung einer integrierten MOS-Schaltung,
insbesondere bei der Herstellung solcher integrierter Schaltungen mit η-leitendem Strompfad, muß daher große
Sorgfalt darauf verwendet werden, um eine parasitäre Stromleitung zu verhindern. Die Behandlungsmaßnahme, die
überwiegend angewendet wird, um dies zu erreichen, besteht darin, daß die Schwellenspannung für eine parasitäre Vorrichtung
auf einen so hohen Wert wie möglich gebracht wird und daß für die aktiven Bereiche (FETen) der Wert so gering
wie möglich ist.
Die Schwellenspannung an einem beliebigen Bereich einer integrierten MOS-Schaltung ist durch folgenden Ausdruck
gegeben:
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%S - QSd1Tox
OX
0ms ' + 20 F
worin Y die Schwellenspannung, Q und Q Ladungsdichten
bezeichnen (von denen die erstere eine feststehende positive Ladung an der Trennfläche zwischen Siliciumträger
und Üxydschicht ist und die letztere mit der Dotierungskonzentration
in dem Träger variiert); T ist die Dicke der Oxyd-Isolierschicht, C ist die Dielektrizitäts-
* ox
konstante der üxydschicht, 0 ms1 ist die Arbeitsfunktionskonstante
und 0 ist das dem Siliciumträger zugeordnete Fermi-Potential.
Aus dem obigen Ausdruck ist zuersehen, daß die Schwellenspannung der Oxydschichtdicke direkt proportional ist
und infolgedessen eine allgemein übliche Maßnahme zum
Verhindern der parasitären Stromleitung darin besteht, die Schwellenspannung eines parasitären Dereiches dadurch
zu erhöhen, daß dort die Oxydschicht dicker ausgebildet wird, und die Dicke des Isolationsfilmes an einem aktiven
Bereich zu vermindern, wodurch dort die Schwellenspannung vermindert wird. Die maximale üxydschichtdicke, die praktisch
erzielbar ist, ist jedoch aus verfahrenstechnischen Gründen und aus Zeit- und Kostenrücksichten begrenzt. Die Wahrscheinlichkeit
parasitärer Stromleitung kann auch dadurch vermindert werden, daß die an dem leitfähigen Film angelegte Spannung vermindert wird. Diese Maßnahme würde jedoch
die schädliche Folge haben, daß die Betriebsgeschwindigkeit
der aktiven Vorrichtungen vermindert wird.
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_ 5 —
Als Folge dieser Beschränkungen ist vorgeschlagen worden,
die Ladungsdichte QQT. in der obigen Gleichung an den
parasitären Bereichen wahlweise zu erhöhen und diese Ladungsdichte an den aktiven Bereichen zu vermindern,!
Die Größe der Ladungsdichte QGT ändert sich mit dem
Kehrwert des spezifischen Widerstandes des Trägers; d.h0
die Ladungsdichte nimmt in dem Maß zu,in .dem der spezifische
Widerstand des Trägers abnimmt, und umgekehrt.
Eine Maßnahme, die vorgeschlagen wurd?, um diese wahlweise
Ladungsdichtenverteilung des Trägers zu erzielen, ist die, ein selektives Dotieren des Trägers an den
parasitären Bereichen zu erzielen. Dieses Vorgehen erfordert bisher eine präzise Steuerung während des Eindiffundierens
von Verunreinigungen sowie die Anwendung eines zusätzlichen Maskierens bei dem Vorgang der Schaltungsherstellung.
Diese Erfordernisse erhöhen in unerwünschtem und bedeutendem Maß die Kosten und vermindern
die Fabrikationsleistung an integrierten Schaltungen.
Eine andere Technik zur Erzielung der wahlweisen Ladungsverteilung in dem Träger ist eine Ionenimplantantionstechnik,
bei der Ionen (beispielsweise, je nach der Polarität des Trägers# Bor- oder Phosphor-Ionen) in
den Träger durch eine Ionenbeschleunigungs- und Fokussiertechnik
eindiffundiert werden. Dieser Vorgang erfordert jedoch die Verwendung zusätzlicher und teuerer Gerätschaften
und erhöht den Zeit- und Kostenaufwand für die
Schaltungsherstellung erheblich, während gleichzeitig die Menge an hergestellten einwandfreien integrierten
Schaltungen vermindert wird.
Obwohl es also in der Technik theoretisch anerkannt ist, daß die parasitäre Stromleitung verhindert werden kann,
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indem der spezifische Widerstand oder die Ladungsdichte von Bereichen in dem Träger wahlweise variiert wird,
gibt es bisher keine praktische und wirtschaftliche Möglichkeit, diese Wirkung zu erzielen. Da die MOS-Technik
auf dem Markt mit den herkömmlichen bipolaren integrierten Schaltungen in Wettbewerb tritt, ist die
Aufrechterhaltung äußerst geringer Herstellungskosten
und die hohe Produktionsleistung häufig ein entscheidender Faktor,
Gemäß der Erfindung weist eine integrierte MGS-Schaltung gemäß einer Ausführungsfor in der Erfindung einen Träger
von niedrigem spezifischem Widerstand von gegebener Polarität auf, auf dem eine Schicht gleicher Polarität,
jedoch von erheblich höherem spezifischem Widerstand
epitaxial aufgewachsen ist«, Durch eine lieihe von Maskier-Ätz-,
Oxydations- und Diffusionsvorgängen werden in der
Epitaxialschicht und in dem Träger eindiffundierte Bereiche
einer entgegengesetzten Polarität wahlweise gebildet, und oberhalb des Trägers und der Epitaxialschicht werden
zwischen ausgewählten diffundierten Bereichen cius Oxyden bestehende isolierende Bereiche gebildet.
Nach einem wesentlichen Merkmal der integrierten Schaltung ist der Strompfad zwischen den aktiven diffundierten Bereichen
aus dem Epitaxialschichtmaterial hohen spezifischen Widerstandes mit niedriger Verunreinigungskonzentration,
während der Strompfad zwischen den beziehungslosen oder parasitären Bereichen aus dem Trägermaterial von geringerem
spezifischem Widerstand und höherer Verunreinigungskonzentration
besteht. Infolgedessen ist die Schwellenspannung
an der aktiven Vorrichtung (dem MOS-Transistor) verhältnismäßig
niedrig und diejenige in dem parasitären Bereich, wie gewünscht, hoch, so daß auf diese Weise sowohl ein
— 7 —
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Betrieb der aktiven Vorrichtung mit hoher Geschwindigkeit
als auch die Unterdrückung der parasitären Stromleitung erzielt werden. Nach einer abgex^andelten Ausführungsform
der Erfindung ist ein hoch geladener, diffundierter Bereich
einer gegebenen Polarität in einem Träger dieser Polarität gebildet, der eine niedrigere Konzentration des
Dotierungsmittels aufweist. Die aktiven Vorrichtungen werden in Mesas gebildet, die an dem Träger entwickelt werden,
und beziehungslose und potentielle parasitäre Bereiche werden in anderen Bereichen der Schaltung gebildet. Der
hoch geladene, diffundierte Bereich liegt mit keinem Teil unter dem aktiven Bereich, sondern liegt unter den parasitären
Bereichen, so daß für die aktiven Bereiche eine niedrige und für die parasitären Bereiche eine wesentlich höhere
Schwellenspannung geschaffen wird.
Die Erfindung bezieht sich auf eine integrierte MOS-Schaltung sowie ein Verfahren zu deren Herstellung zur
Lösung der oben umrissenen Aufgabe,
In der Zeichnung sind zwei Ausführungsformen der Erfindung
beispielsweise dargestellt.
Fig. 1a bis 1e sind Schnitte zur Veranschaulichung der
grundlegenden Arbeitsschritte bei der Herstellung einer integrierten MOS-Schaltung gemäß
einer Ausführungsform der Erfindung, wobei ein Teil der fertiggestellten Schaltung in Fig. 1e im Schnitt
dargestellt ist; und
Fig. 2a bis 2e sind Schnittdarstellungen zur Veranschaulichung
der Arbeitsschritte bei der Herstellung einer integrierten MOS-Schaltung gemäß einer zweiten Ausführungsform der Erfindung, wobei
Fig. 2e einen Teil der fertiggestellten Schaltung veranschaulicht
.
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Wie die Zeichnung erkennen läßt, beginnt die Herstellung der integrierten MOS-Schaltung gemäß der Erfindung mit
der Schaffung eines Siliciumträgers 10 vom p-Typ, auf dem in bekannter Weise eine Epitaxialschicht 12 von
zwischen 1 und 2 /Um Dicke gebildet ist. Der Träger 10
ist, wie in Fig. 1a veranschaulicht, stark mit Verunreinigungen des p-Typs dotiert und hat einen verhältnismäßig
niedrigen spezifischen Widerstand im Bereich von 0,1 bis 0,3_fl»cm, Im Gegensatz hierzu ist die Epitaxial-
+ schicht 12 auf eine geringere Konzentration als das
Substrat dotiert und hat einen nennenswert höheren spezifischen Widerstand in der Größe von 2,0-Tl.cm. Der
Träger mit der Epitaxialschicht gemäß Fig. 1a wird dann mit einer Schicht aus Siliciumnitrid überdeckt, die
zur Bildung einer Maske für das anschließende Oxydieren zur Bildung von Siliciumdioxydbereichen 14, die sich
sowohl nach oberhalb als auch nach unterhalb der oberen Fläche der Epitaxialschicht 12 erstrecken, wahlweise
geätzt wird.
Die Siliciumdioxydbereiche 14 werden anschließend unter
Verwendung von F.iußsäure abgeätzt, und die Vorrichtung wird einer zweiten Oxydation unterworfen, bei der Siliciumoxydbereiche
16 gebildet werden. Das obere Niveau der Oxydbereiche 16 reicht im wesentlichen bis zur gleichen
Höhe wie die obere Fläche der Epitaxialschicht, und die Bereiche 16 reichen geringfügig nach unterhalb der
Trennfläche zwischen dem Träger und der Epitaxialschicht · in den Träger hinein (Fig. 1c,)so daß sie Mesas oder
Ebenen (Plateaus) 18, 20, 22 bilden, deren jede in diesem Stadium der Herstellung einen oberen Abschnitt hohen
spezifischen Widerstandes aufweist, der dem nach der Bildung der Oxydbereiche 16 zurückbleibenden Teil der
Epitaxialschicht 12 entspricht. Die Konstruktion gemäß
— 9 — + der Träger oder
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Fig. 1c wird dann maskiert und Diffusionsvorgängen unterworfen, bei denen in ausgewählte Bereiche in den
Mesas 18, 20 und 22 zur Bildung von diffundierten Bereichen 2h, 26, 28 und 30 vom η-Typ (Fig. 1d) Verunreinigungen
vom η-Typ eindiffundiert werden.
In der integrierten Schaltung, die schließlich hergestellt werden soll, sind die eindiffundierten Bereiche 2h und
dazu bestimmt, die Kathoden-und Anodenbereiche einer aktiven Vorrichtung, nämlich eines Feldeffekttransistors zu bilden,
während die Bereiche 28 und 30 Verbindungen bilden sollen,
die in diesem Fall als unabhängige, beziehungslose Bereiche angesehen werden. D.h., die Bereiche 28 und 30 bilden
aus den oben erwähnten Gründen einen beziehungslosen und potentiell parasitären Bereich. Die Erfindung soll nun
in erster Linie das Auftreten einer parasitären Stromleitung zwischen den diffundierten Bereichen 28 und 30
verhindern.
Es ist zu bemerken, daß die in der Mesa 18 gebildeten, eindiffundierten Bereiche 24 und 26 durch einen von der
Epitaxialschicht übrig gebliebenen Abschnitt 32 von hohem spezifischem Widerstand getrennt sind, während das Eindiffundieren
der Verunreinigungen vom η-Typ in den Mesas 20 und 22 in solcher Weise durchgeführt wird, daß die
beziehungslosen diffundierten Bereiche 28 und 30 durch eine dicke Oxydschicht 16 und den darunterliegenden
Träger 10 von geringem spezifischem Widerstand getrennt sind,
Bei der fertiggestellten integrierten MOS-Schaltung (Fig. 1e)
ist der Feldei'fekttransistor durch die Bildung· eines
- 10 -
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relativ dünnen Gitterisolationsfiltnes 3^ vervollständigt,
der über dem p-dotierten Bereich 32 von hohem spezifischem Widerstand liegt und sich teilweise über die Bereiche 2h
und 26 erstreckt. Auf dem isolierfähigen Film 'jh ist mit bekannten Mitteln eine Gitterelektrode 36 gebildet, und
die Kathodenelektrode und die Anodenelektrode 38 bzw. ^O
werden in ebenfalls bekannter Weise mit dem Kathoden- bzw. dem Anodenbereich 24, 26 verbunden.
Während der Arbeitsfolge der Herstellung wird eine zusätzliche Siliciuradioxydschicht k2 auf die Konstruktion
gemäß F^g. 1e niedergeschlagen bzw. aufgebracht, und auf
der oberen Fläche der Schicht h2 wird ein metallisch
leitender Film oder eine Verbindung kk niedergeschlagen bzw. aufgebracht, die ausgewählten Bereichen der integrierten
Schaltung Signalspannungen zuführt. Es ist zu erkennen, daß der leitfähige Film hh über dem Halbleiterträgerbereich
oder dem Strompfad zwischen den beziehungslosen diffundierten Bereichen 28 und 30 liegt, und daß
es die Spannung an diesem leitfähigen Film ist, die aus den oben beschriebenen Gründen das Potential zur Erzeugung
der parasitären Stromleitung zwischen den Bereichen 28 und 30 hat.
Wie oben bemerkt, muß zur Herbeiführung einer parasitären Stromleitung zwischen den Bereichen 28 und 30 die Spannung
an dem leitfähigen Film hh die Schwellenspannung der parasitären Vorrichtung, d.h. eine Spannung von einem
Wert überschreiten, der fähig ist, in dem Strompfad des Trägers zwischen diesen Bereichen eine Inversion herbeizuführen.
Eine gewünschte Stromleitung zwischen den Bereichen 2l\ und 26 tritt; darüber hinaus auf, wenn clio
Spannung der Gitterelektrode Ί6 die (aktive) Sehwellenspannung
überschreitet, die erforderlich ist;, um eine
-II-
209 ö48/1015
Strompfadinversion in dem Strompfad zwischen Kathode
und Anode unterhalb des Gitterisolationsfilms und der Gitterelektrode zu erzeugen.
Wie oben erwähnt, ist jeder Schwellenspannungswert für
die aktiven und die parasitären Bereiche der Schaltung jeweils eine Funktion der Ladungsdichte (Qon in der obigen
Gleichung) in dem Halbleiterstrompfad zwischen den eindiffundierten
Bereichen, und die Ladungsdichte ändert sich reziprok zum spezifischen Widerstand des Materials
des Strompfades. Unter diesen Voraussetzungen läßt eine Prüfung der integrierten Schaltung gemäß Fig. 1e
deutlich erkennen, wie die parasitäre Stromleitung zwischen den Bereichen 28 und 30 unterdrückt wird, während die
Stromleitung zwischen dem Kathodenbereich und dem Anodenbereich (2^ bzw. 26) des so gebildeten Feldeffekttransistors
in Abhängigkeit von einer verhältnismäßig niedrigen Gitterspannung erzeugt werden kann.
D.h., der Strompfadbereich zwischen dem Kathodenbereich und dem Anodenbereich des Transistors besteht aus dem
Epitaxialschichtberexch 32 von niedriger Ladungsdichte und hohem spezifischeim Widerstand, während der Halbleiterstrompfad
zwischen den beziehungslosen diffundierten Bereichen 28 und 30, die unter dem leitfähigen Film kh
liegen, aus dem Trägermaterial von niedrigem spezifischem Widerstand und hoher Ladungsdichte besteht, da das Epitaxialschichtmaterial
niedrigeren spezifischen Widerstandes in dem parasitären Bereich während der vorangegangenen
Oxydation und Diffusion, bei denen die Bereiche 28 und in der beschriebenen Weise gebildet wurden, beseitigt wurde.
Als Folge dieses Bereiches hoher Ladungsdichte zwischen den Bereichen 28 und 30, die unter dem leitfähigen Film kh
- 12 -
2G9848/1Q1S
_12_ 22U935
liegen, und wegen der Gesamtdicke der Oxydschicht kann
die Schwellenspannung für den parasitären Bereich ohne weiteres auf einen Wert eingestellt werden, der die
voraussichtliche Maximalspannung bei weitem überschreitet, die an dem leitenden Film kk während des Betriebes der
.Schaltung zur Wirkung kommen soll.
Zur Erzielung einer optimalen, d.h. höchsten Schwellenspannung in dem passiven oder parasitären Bereich sollte
die Verunreinigungskonzentration in dem Träger maximal sein. Dieser Maximalwert ist jedoch durch die Durchschlagspannung
der p-n-Diode begrenzt, die an der Trennfläche zwischen dem Träger und dem eindiffundierten n-Anodenbereich
26 besteht, der in der Schaltung gemäß der Erfindung primär durch die Dotierungsmittelkonzentration
in dem Träger begrenzt ist, der die Seite des p-n-Überganges mit dem höheren spezifischen Widerstand ist.
Der Maximalwert der Trägerverunreinigungskonzentration ist ebenfalls durch den maximal zulässigen Wert der
parasitären Übergangskapazität zwischen dem eindiffundierten Anodenbereich 26 vom η-Typ und dem Träger 10 begrenzt.
Wenn die Dotierungsmittelkonzentration in dem Träger zu hoch ist, wird durch die parasitäre Kapazität, die
mit diesem und mit anderen ähnlichen Übergängen verbunden ist, die Betriebsgeschwindigkeit der Schaltung schwer
beeinträchtigt.
Unter gewissen Bedingungen kann es wünschenswert sein, an den Träger eine kleine Spannung einer geeigneten Polarität
anzulegen, so daß sämtliche Übergänge der integrierten Schaltung in Sperricntung betrieben werden. Da die Änderung
der Schwellenspannunü' bei einem MOS-Transistor, der mit
einer solchen angelegten Trägerspannung betrieben wird,
- 1 'S -
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22U935
direkt mit der Dicke des Gitterisolatdrs und der
wirksamen Dotierungsmittelkonzentration an der Oberfläche des Hiliciumträgers variiert, in dem der Transistor
gebildet ist, ist es auf diese Weise möglich, in der Schaltung gemäß Fig. 1 eine extrem hohe Steigerung der
parasitären Schwellenspannung unter dem Aufwand einer nur sehr geringen Steigerung der Schwellenspannung der aktiven
Vorrichtungen zu erzielen. Das Anlegen einer Gegenspannung an den Träger gestattet eine größere Flexibilität bei
der Wahl der dem Träger zugeordneten Dotierungsmittelkonzentration und vermindert außerdem wesentlich die
parasitäre Übergangskapazität. ¥enn diese Technik verwendet wird, muß sorgfältig darauf geachtet werden, daß
die mit den aktiven Vorrichtungen verbundene maximale Gperrbereichtiefe nicht größer ist als die Dicke der
Epitaxialschicht 12.
Bei der Herstellung der Ausführungsform der Erfindung
gemäß Fig. 1 muß bei der Wahl des spezifischen Widerstandes des Trägers Sorgfalt geübt werden, und es kann
ein gewisser Kompromiß bei der Konstruktion erforderlich sein, um eine genügend hohe Durchschlagspannung an dem
p-n-Übergang sowie auch einen annehmbaren Wert der Kathoden-Träger-Kapazität an diesem Übergang aufrechtzuerhalten, oder
anstatt dessen, zur Verminderung dieser Kapazität eine Trügersperrspannung anzulegen.
Bei der Aus führ uniform der Erfindung, die anschließend
an Hand der Fig. 2 beschrieben werden soll, werden diese Schwierigkeiten im wesentlichen vermieden, während dennoch
die parasitäre Stromleitung unterdrückt wird und an den
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22U935
-Inaktiven Vorrichtungen ein Schaltbetrieb mit hoher Geschwindigkeit
ermöglicht wird.
Die Herstellung; der MOS-Schaltung gemäß dem zweiten
Ausführungsbeispiel beginnt mit der Schaffung eines Siliciumträgers h6 vom p-Typ mit verhältnismäßig hohem
spezifischem Widerstand und niedriger Verunreinigungskonzentration. Eine dünne Siliciumnitridschicht h8 wird
auf die überfläche des Trägers h6 niedergeschlagen oder
aufgebracht, und zwar in einer zur Bildung der aktiven
Flächen, nämlich der Kathode, der Anode und des Gitters des Feldeffekttransistors sowie gegebenenfalls der
Verbindungen und Dünnschichtkondensatoren geeigneten Anordnung (Fig. 2a).
Auf den nicht von der Siliciumnitridschicht bedeckten Bereichen des Trägers v/erden unter Verwendung der Siliciumnitridschicht
48 als Oxydationsmaske (nicht dargestellte) Silicxumdioxydbereiche von zwischen 15000 und 20000 Λ
Dicke gezüchtet. Die Üiliciumdioxydbereiche werden dann
mit einer Lösung von gepufferter Flußsäure weggeätzt, so daß die in Fig. 2b veranschaulichte Konstruktion erhalten
wird, bei der auf dem Träger Silicium-IIesas 50,
52 und 5^ aus Silicium vom p-Typ gebildet sind. Diese
Konstruktion kann anstatt dessen dadurch erzielt werden, daß das freie Silicium des Trägers h6 bis zur gewünschten
Tiefe unter Verwendung eines langsam wirkenden Siliciumätzmittels weggeätzt wird.
Die Siliciumnitridschicht h8 wird anschließend bei einem
Diffusionsvorgang als Diffusionsbarriere verwendet,
209848/ 1 0 1 S
22H935
Bei diesem Diffusionsvorgang wird an der oberen freiliegenden
Fläche des Trägers und entlang der Seitenwände der Mesas 59» 52 und 5k des Trägers mit Ausnahme
derjenigen Teile, die direkt unter der von der Silieiumnitridschicht
k8 (Pig. 2c) liegen, ein eindiffundierter
p+Bereich 5ό von vorherbestimmter, im Vergleich zum Träger
höherer Verunreinigungskonzentration und niedrigerem spezifischem Widerstand gebildet.
Anschließend wird die Konstruktion nach Fig. 2c einem zweiten Oxydationsvorgang unterworfen, bei dem dicke
Silxciurndioxydbereiche 60 und 62 erzeugt werden, die
über dem eindiffundierten Bereich 56 liegen und bis zu
dem oberen Niveau der Silicium-Mesas 50, 52 und $k
(Fig. 2d) reichen. Der zweite Oxydationsvorgang sollte vorzugsweise bei sehr hohei" Temperatur durchgeführt werden,
so daß eine maximale Diffusion nach unten und eine möglichst geringe Umverteilung der Verunreinigungen erzielt
wird.
Anschließend wird die Siliciutnnitridschicht hO>
entfernt, und in die obere Fläche der Mesa 50 werden zur Bildung
des Kathodenbereich.es und des Anodenbereiches eines Feldeffekttransistors
Bereiche 6k und 66 vom n++Typ wahlweise eindiffundiert.
Außerdem werden beziehungslose eindiffundierte Bereiche
68 und 70 vom n++Typ in den oberen Teilen der Mesas 52
bzw. 5^ gebildet. Über diese Konstruktion wird ein Oxydbereich 72 niedergeschlagen (pig. 2e), und über eine
ausgewählte Fläche des Bereiches 72 wird beispielsweise
als \rerbindung ein leitfähi^er Metallfilm ^k niedergeschlagen
oder aufgebracht.
+ gebildeten Diffusionsbarriere _ 16
20984871,0.15.
22U935
Wie bei dem oben beschriebenen Ausführungsbeispiel wird
der Feldeffekttransistor durch Bildung eines dünnen,
isolierfähigen Siliciumdioxydfilmes 76 auf der Mesa
50 vervollständigt, der sich über die eindiffundierten
Bereiche 6h und 66 der Kathode bzw. der Anode erstreckt, auf dem Film J6 wird eine Gitterelektrode 78 gebildet,
und mit dem Kathoden- und Anodenbereich werden eine
80
Kathodenelektrode bzw. eine Anodenelektrode 82 verbunden.
Kathodenelektrode bzw. eine Anodenelektrode 82 verbunden.
Es ist zu bemerken, daß der hochdiffundierte Bereich
unter sämtlichen Bereichen der Schaltung mit Ausnahme der aktiven Mesa-Bereiche 50, 52 und 5h liegt. Dies heißt,
daß der Bereich des Trägers unter dem leitfähigen Film Jh zwischen den beziehungslosen Bereichen 66 und 68
und den beziehungslosen Bereichen 68 und JO durchwegs den Bereich 56 mit hoher Konzentration und niedrigem
spezifischem Widerstand einschließt. Wie oben in bezug auf das erste Ausführungsbeispiel beschrieben, wird durch
die Anordnung des hochdiffundierten Bereiches der zweiten beschriebenen Ausführungsform eine verhältnismäßig hohe
Schwellenspannung für den parasitären Bereich geschaffen
und somit in wirksamer Weise die parasitäre Stromleitung in jenem Bereich unterdrückt. Gleichzeitig besteht der
Teil des Trägers, der unter dem aktiven Bereich liegt, aus dem Trägermaterial niedriger Konzentration und hohen
elektrischen Widerstandes, das eine verhältnismäßig niedrige Gchwellenspannung für diesen Bereich schafft.
Die integrierten Schaltungen gemäß Fig. 1e und 2e weisen je einen Feldeffekttransistor mit η-leitendem Strompfad auf.
Die Erfindung kann jedoch* auch mit gleichem Vorteil bei
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22U935
Anordnung eines p-leitenden Strompfades Anwendung finden,
indem die Dotierungsverunreinigungen des Trägers, der
Epitaxialschicht und der eindiffundierten Bereiche durch
solche entgegengesetzter Polarität ersetzt werden. Bei einer integrierten Schaltung mit einem p-leitenden Strompfad
würden also der Träger mit Verunreinigungen vom η-Typ und die hochdiffundierten Bereiche, die den Kathodenbereich,
den Anodenbereich und die Verbindungsbereiche bilden, mit Verunreinigungen vom p-Typ dotiert sein.
In den übrigen Hinsichten sind jedoch die integrierte Schaltung mit einem Strompfad vom p-Typ und das Verfahren
zu ihrer Herstellung sowie ihr Betrieb im wesentlichen die gleichen wie oben beschrieben.
Die integrierte MOS-Schaltung gemäß der Erfindung weist
also in hohem Maße erwünschte und scheinbar widersprüchliche Eigenschaften auf. Sie hat eine hohe Schwellenspannung
in den beziehungslosen, parasitären Bereichen, wo eine solche erwünscht ist, um parasitäre Stromleitung
zu unterdrücken oder auszuschalten, hat jedoch trotzdem eine niedrige Schwellenspannung in den aktiven Bereichen
(beispielsweise Feldeffekttransistoren) der Schaltung, wo
diese erwünscht ist, um hohe Betriebsgeschwindigkeiten dieser Transistoren bei einer Steuerspannung von verhältnismäßig
niedrigem Niveau zu erreichen. Bemerkenswerterweise können diese Eigenschaften in verläßlicher und wirtschaftlicher
Weise erzielt werden, ohne daß es erforderlich ist, irgendwelche zusätzliche Arbeitsschritte bei der Fabrikation
(z.B. Maskieren) außer jenen einzuführen, die bei einer im übrigen herkömmlichen Verfahrenweise·. für die Herstellung
einer integrierten MOS-Schaltung verwendet werden.
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Obwohl nur einige Ausführungsformen der Erfindung oben
speziell beschrieben wurden, ist ersichtlich, daß Abwandlungen ohne abweichen vom Erfindungsgedanlcen ohne
weiteres möglich sind.
Patentansprüche
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Claims (3)
- 22H935- 19 PatentansprücheΖ» 1 . !integrierte Halbleiterschaltung mit einem Halbleiterträger von vorgewählter Polarität, gekennzeichnet durch einen ersten und zweiten eindiffundierten Bereich einer der vorgewählten-, Polarität entgegengesetzten Polarität, die den'Kathodentoereich und den Anoden- bzT.v. \b bereich einer potentiell aktiven Vorrichtung bilden, einen dritten und einen vierten eindiffundierten Bereich von ebenfalls der entgegengesetzten Polarität, einen isolierfähigen liereicu, der zwischen dem dritten und vierten eindiffundierten Hereich gebildet ist, wobei der dritte und der im Abstand von diesem angeordnete vierte eindiffundierte JJereich eine beziehungslose, potentiell parasitäre Vorrichtung bilden, und eine auf dem Träger zwischen dem ersten und dem zweiten eindiffundierten Bereich gebildete Halbleiterschicht von gleicher Polarität, deren spezifischer V/iderstand höher als der" des Trägers ist.
- 2. ochaltung nach Anspruch 1, dadurch gekennzeichnet,dai3 der Träger und die Schicht je von einer Polarität vom p-Typ sind und die Halbleiterschicht eine Epitaxialschicht von einer Dicke in der Größenordnung zwischen 1 und 2 /Uin ist.
- 3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Träger einen spezifischen Widerstand in der Größenordnung von 0,1 bis 0,3~Q-»cm und die Epitaxialschicht einen spezifischen Widerstand in der Größenordnung von 2.0 .Jl .cm hat.k. Verfahren zur Herstellung einer integrierten Halbleiterschaltung, dadurch gekennzeichnet, daß ein- 20209848/101522U935Träger -von vorgewählter Polarität und vorgewähltemITn ι ]~iπί te"*"— spezifischem elektrischem/l/iderstand geschaffen xirird, daß auf dem Träger eine Epitaxialschicht von der genannten Polarität und nennenswert höherem spezifischem elektrischem Widerstand zum Aufwachsen gebracht wird, daß auf der Epitaxialschicht und dem Träger v/ahlweise ein Bereich aus isolierfähigem Oxyd gebildet wird, um mindestens eine erste, zweite und dritte Mesa des Epitaxialschichtmaterials zu bilden, die durch den isolierfähigen Bereich getrennt sind, und daß in der ersten Mesa ein erster und ein zweiter eindiffundierter Bereich gebildet werden, die durch das Material der Epitaxialschicht voneinander getrennt sind und die eine der vorgewählten Polarität entgegengesetzte Polarität haben, daß in der zweiten und dritten Mesa diffundierte Bereiche, ebenfalls von der entgegengesetzten Polarität, gebildet werdep., die das Material der Epitaxialschicht in der zweiten und dritten Ilesa im wesentlichen vollständig ersetzen, daß über dem Material der Epitaxialschicht in derGatter- bzw.ersten Mesa ein verhältnismäßig dünner/Gitterisolationsfilm gebildet wird und daß über der zweiten und dritten Mesa eine verhältnismäßig dicke Oxydschicht gebildet wird.Integrierte MOS-Schaltung, gekennzeichnet durch einen Halbleiterträger einer ersten Polarität von vorherbestimmter Verunreinigungskonzentr&tion, mindestens eine erste und eine zweite, auf dem Träger gebildete Mesa der ersten Polarität, einen ersten und einen im abstand von diesem befindlichen zweiten, in der ersten' Mesa geformten, eindiffundierten Bereich einer zweiten Polarität, die den Kathodenbereich bzw. den- 21 -209848/101522U935Anodenbereich einer geraeinsamen MOS-Vorrichtung bilden, mindestens einen in der zweiten Mesa gebildeten, zusätzlichen eindiffundierten Bereich, der mit dem ersten und zweiten eindiffundierten Bereich der zweiten Polarität nicht in Beziehung steht, einen isolierenden Bereich, der den ersten und zweiten eindiffundierten Bereich von dem zusätzlichen eindiffundierten Bereich trennt, und eine auf dem Träger in allen Bereichen mit Ausnahme der Mesas gebildete eindiffundierte Schicht der ersten Polarität, jedoch von im Vergleich zum Träger höherer VerunreinigungslconzentrationoVerfahren zur Herstellung einer integrierten MOS-Schaltung, dadurch gekennzeichnet, daß ein Substrat einer ersten Polarität und einer vorgewählten Verunreinigungskonzentration geschaffen wird, an ausgewählten Teilen des Trägers eine Siliciumnitridschicht aufgebracht bzw. niedergeschlagen wird, auf dem Träger an den Orten der Siliciumnitridschicht mindestens eine erste und eine zweite Mesa aus dem Trägermaterial gebildet wird, auf der Oberfläche des Trägers mit Ausnahme derjenigen Teile desselben, die unter der SilJnLuninitridschicht liegen, eine Schicht der ersten Polarität mit hoher Verunreinigungskoneentration eindiffundiert wird, dann die Siliciumnitridschicht entfernt wird, dann in der ersten Mesa ein erster und ein im Abstand von diesem befindlicher zweiter eindiffundierter Bereich einer zweiten Polarität gebildet werden, die den Kathodenbereich bzw. Anodenbereich einer aktiven MOS-Vorrichtung bilden, und in der zweiten Mesa mindestens ein zusätzlicher beziehungsloser Bereich der zweiten Polarität eindiffundiert wird und der- 22 -+ oder Träger209848/101522H935erste und der zweite eindiffundierte bereich gegenüber dem beziehungslosen eindiffundierten Bereich isoliert werden, so daß an allen Teilen der Oberfläche des Trägers mit Ausnahme der Stellen, an denen sich die I-Iesas befinden, eine Schicht hoher Verunreinigungskonzentration gebildet wird.209848/1015Leerseite
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US13891571A | 1971-04-30 | 1971-04-30 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE2214935A1 true DE2214935A1 (de) | 1972-11-23 |
DE2214935C2 DE2214935C2 (de) | 1982-11-11 |
Family
ID=22484248
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2214935A Expired DE2214935C2 (de) | 1971-04-30 | 1972-03-27 | Integrierte MOS-Schaltung |
Country Status (9)
Country | Link |
---|---|
US (1) | US3751722A (de) |
JP (1) | JPS529355B1 (de) |
CA (1) | CA932475A (de) |
DE (1) | DE2214935C2 (de) |
FR (1) | FR2134468B1 (de) |
GB (1) | GB1366527A (de) |
IL (1) | IL39277A (de) |
IT (1) | IT957286B (de) |
NL (1) | NL7205739A (de) |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3648125A (en) * | 1971-02-02 | 1972-03-07 | Fairchild Camera Instr Co | Method of fabricating integrated circuits with oxidized isolation and the resulting structure |
NL170901C (nl) * | 1971-04-03 | 1983-01-03 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
DE2318912A1 (de) * | 1972-06-30 | 1974-01-17 | Ibm | Integrierte halbleiteranordnung |
JPS5228550B2 (de) * | 1972-10-04 | 1977-07-27 | ||
US3924265A (en) * | 1973-08-29 | 1975-12-02 | American Micro Syst | Low capacitance V groove MOS NOR gate and method of manufacture |
US3975221A (en) * | 1973-08-29 | 1976-08-17 | American Micro-Systems, Inc. | Low capacitance V groove MOS NOR gate and method of manufacture |
JPS5631898B2 (de) * | 1974-01-11 | 1981-07-24 | ||
US3979765A (en) * | 1974-03-07 | 1976-09-07 | Signetics Corporation | Silicon gate MOS device and method |
US3899363A (en) * | 1974-06-28 | 1975-08-12 | Ibm | Method and device for reducing sidewall conduction in recessed oxide pet arrays |
JPS573225B2 (de) * | 1974-08-19 | 1982-01-20 | ||
US4023195A (en) * | 1974-10-23 | 1977-05-10 | Smc Microsystems Corporation | MOS field-effect transistor structure with mesa-like contact and gate areas and selectively deeper junctions |
US3943542A (en) * | 1974-11-06 | 1976-03-09 | International Business Machines, Corporation | High reliability, low leakage, self-aligned silicon gate FET and method of fabricating same |
US4054989A (en) * | 1974-11-06 | 1977-10-25 | International Business Machines Corporation | High reliability, low leakage, self-aligned silicon gate FET and method of fabricating same |
US4011105A (en) * | 1975-09-15 | 1977-03-08 | Mos Technology, Inc. | Field inversion control for n-channel device integrated circuits |
US4013489A (en) * | 1976-02-10 | 1977-03-22 | Intel Corporation | Process for forming a low resistance interconnect in MOS N-channel silicon gate integrated circuit |
FR2398386A1 (fr) * | 1977-07-18 | 1979-02-16 | Mostek Corp | Procede et structure pour faire se croiser des signaux d'information dans un dispositif a circuit integre |
US4182636A (en) * | 1978-06-30 | 1980-01-08 | International Business Machines Corporation | Method of fabricating self-aligned contact vias |
US4299862A (en) * | 1979-11-28 | 1981-11-10 | General Motors Corporation | Etching windows in thick dielectric coatings overlying semiconductor device surfaces |
US4295209A (en) * | 1979-11-28 | 1981-10-13 | General Motors Corporation | Programming an IGFET read-only-memory |
US4364167A (en) * | 1979-11-28 | 1982-12-21 | General Motors Corporation | Programming an IGFET read-only-memory |
NL8003612A (nl) * | 1980-06-23 | 1982-01-18 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleider- inrichting en halfgeleiderinrichting vervaardigd door toepassing van deze werkwijze. |
US4295266A (en) * | 1980-06-30 | 1981-10-20 | Rca Corporation | Method of manufacturing bulk CMOS integrated circuits |
US4370669A (en) * | 1980-07-16 | 1983-01-25 | General Motors Corporation | Reduced source capacitance ring-shaped IGFET load transistor in mesa-type integrated circuit |
US4363109A (en) * | 1980-11-28 | 1982-12-07 | General Motors Corporation | Capacitance coupled eeprom |
JPS5791553A (en) * | 1980-11-29 | 1982-06-07 | Toshiba Corp | Semiconductor device |
US4364165A (en) * | 1981-05-28 | 1982-12-21 | General Motors Corporation | Late programming using a silicon nitride interlayer |
US4365405A (en) * | 1981-05-28 | 1982-12-28 | General Motors Corporation | Method of late programming read only memory devices |
JPS5873163A (ja) * | 1981-10-27 | 1983-05-02 | Toshiba Corp | Mos型半導体装置 |
US4547959A (en) * | 1983-02-22 | 1985-10-22 | General Motors Corporation | Uses for buried contacts in integrated circuits |
US4633572A (en) * | 1983-02-22 | 1987-01-06 | General Motors Corporation | Programming power paths in an IC by combined depletion and enhancement implants |
JPS60123055A (ja) * | 1983-12-07 | 1985-07-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US4551910A (en) * | 1984-11-27 | 1985-11-12 | Intel Corporation | MOS Isolation processing |
DE3650638T2 (de) * | 1985-03-22 | 1998-02-12 | Nec Corp | Integrierte Halbleiterschaltung mit Isolationszone |
US4990983A (en) * | 1986-10-31 | 1991-02-05 | Rockwell International Corporation | Radiation hardened field oxides for NMOS and CMOS-bulk and process for forming |
US4814290A (en) * | 1987-10-30 | 1989-03-21 | International Business Machines Corporation | Method for providing increased dopant concentration in selected regions of semiconductor devices |
US4994407A (en) * | 1988-09-20 | 1991-02-19 | Rockwell International Corporation | Radiation hardened field oxides for NMOS and CMOS-bulk and process for forming |
SE466078B (sv) * | 1990-04-20 | 1991-12-09 | Ericsson Telefon Ab L M | Anordning vid en skaerm hos en integrerad krets och foerfarande foer framstaellning av anordningen |
DE4405631C1 (de) * | 1994-02-22 | 1995-07-20 | Bosch Gmbh Robert | Integriertes Bauelement |
DE102008030856B4 (de) * | 2008-06-30 | 2015-12-03 | Advanced Micro Devices, Inc. | Verfahren zur Schwellwerteinstellung für MOS-Bauelemente |
US8735986B2 (en) | 2011-12-06 | 2014-05-27 | International Business Machines Corporation | Forming structures on resistive substrates |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1203298A (en) * | 1967-01-10 | 1970-08-26 | Hewlett Packard Co | Mis integrated circuit and method of fabricating the same |
US3555374A (en) * | 1967-03-03 | 1971-01-12 | Hitachi Ltd | Field effect semiconductor device having a protective diode |
DE2044027A1 (de) * | 1969-09-05 | 1971-03-25 | Hitachi Ltd | Halbleiteranordnung zur Unterdrückung der Stör MOSFET Bildung bei integrierten Schaltungen |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1095413A (de) * | 1964-12-24 | |||
US3450961A (en) * | 1966-05-26 | 1969-06-17 | Westinghouse Electric Corp | Semiconductor devices with a region having portions of differing depth and concentration |
US3786318A (en) * | 1966-10-14 | 1974-01-15 | Hitachi Ltd | Semiconductor device having channel preventing structure |
US3534234A (en) * | 1966-12-15 | 1970-10-13 | Texas Instruments Inc | Modified planar process for making semiconductor devices having ultrafine mesa type geometry |
NL152707B (nl) * | 1967-06-08 | 1977-03-15 | Philips Nv | Halfgeleiderinrichting bevattende een veldeffecttransistor van het type met geisoleerde poortelektrode en werkwijze ter vervaardiging daarvan. |
US3387286A (en) * | 1967-07-14 | 1968-06-04 | Ibm | Field-effect transistor memory |
US3607469A (en) * | 1969-03-27 | 1971-09-21 | Nat Semiconductor Corp | Method of obtaining low concentration impurity predeposition on a semiconductive wafer |
US3648125A (en) * | 1971-02-02 | 1972-03-07 | Fairchild Camera Instr Co | Method of fabricating integrated circuits with oxidized isolation and the resulting structure |
-
1971
- 1971-04-30 US US00138915A patent/US3751722A/en not_active Expired - Lifetime
- 1971-11-03 CA CA126796A patent/CA932475A/en not_active Expired
- 1971-11-10 GB GB5218271A patent/GB1366527A/en not_active Expired
-
1972
- 1972-01-14 JP JP47005940A patent/JPS529355B1/ja active Pending
- 1972-03-27 DE DE2214935A patent/DE2214935C2/de not_active Expired
- 1972-04-24 IL IL39277A patent/IL39277A/xx unknown
- 1972-04-25 FR FR7214578A patent/FR2134468B1/fr not_active Expired
- 1972-04-27 NL NL7205739A patent/NL7205739A/xx active Search and Examination
- 1972-04-29 IT IT9466/72A patent/IT957286B/it active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB1203298A (en) * | 1967-01-10 | 1970-08-26 | Hewlett Packard Co | Mis integrated circuit and method of fabricating the same |
US3555374A (en) * | 1967-03-03 | 1971-01-12 | Hitachi Ltd | Field effect semiconductor device having a protective diode |
DE2044027A1 (de) * | 1969-09-05 | 1971-03-25 | Hitachi Ltd | Halbleiteranordnung zur Unterdrückung der Stör MOSFET Bildung bei integrierten Schaltungen |
Non-Patent Citations (1)
Title |
---|
Philips Res. Repts. 25, 118-132, 1970 * |
Also Published As
Publication number | Publication date |
---|---|
NL7205739A (de) | 1972-11-01 |
DE2214935C2 (de) | 1982-11-11 |
CA932475A (en) | 1973-08-21 |
FR2134468B1 (de) | 1977-08-26 |
IL39277A0 (en) | 1972-06-28 |
IL39277A (en) | 1974-12-31 |
GB1366527A (en) | 1974-09-11 |
US3751722A (en) | 1973-08-07 |
FR2134468A1 (de) | 1972-12-08 |
IT957286B (it) | 1973-10-10 |
JPS529355B1 (de) | 1977-03-15 |
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