DE2214935C2 - Integrierte MOS-Schaltung - Google Patents

Integrierte MOS-Schaltung

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Description

2. Verfahren zur Herstellung einer integrierten MOS-Schaltung nach Anspruch I, bei dem auf ausgewählten Oberflächenbereichen des P-Ieitenden Trägers mit vorbestimmter Dotierungskonzentration eine Maskierungsschicht aufgetragen, dann zur Bildung der P-Ieitenden Schicht Dotierungsstoff mit höherer Konzentration als der im Träger in die nielr von der Maskierungsschicht abgedeckte Trägeroberfläche eingeführt wird und nach dem Entfernen dieser Maskierungsschicht die N-Ieitenden Bereiche in dem Träger ausgebildet werden, dadurch gekennzeichnet, daß vor der Bildung der P-Ieitenden Schicht zur Ausbildung der mesaförmigen Erhebungen Teile des Trägers durch die öffnungen der aus Siliciumnitrid bestehenden Maskierungsschicht abgetragen und anschließend in den durch das Entfernen gebildeten Vertiefungen eine Oxidschicht μ um die mesaförmigen Erhebungen aufgebaut wird.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die Siliciumnitridschicht als Ätz-, als Oxidations- und zugleich als Diffusionsbarriere beim Eindiffundieren von Verunreinigungen und die Trägeroberfläche verwendet wird.
Die Erfindung bezieht sich auf eine integrierte MOS-Schaltung der im Oberbegriff des Patentanspruchs 1 genannten Gattung.
Eine derartige Schaltung ist bereits bekannt (GB-PS 12 03 298), MOS-Schaltungen (Meiailoxid-Silicium-Schaltungen) werden beispielsweise in der elektronischen Datenverarbeitung, insbesondere als Computerspeicher tür einen wahlfreien Zugriff und dauernde Speicherung verwendet Dabei dient als aktive Vorrichtung ein Feldeffekttransistor (FET). Bei dessen Herstellung werden Source- und Drainzonen gebildet indem wahlweise Dotierungen einer Polarität in einen Träger entgegengesetzter Polarität eindiffundiert werden. Bei solchen Feldeffekttransistoren mit einer Gate-Isolation wird dann über dem zwischen dem Source- und dem Drainbereich gebildeten Strompfad ein dünner Isolierfilm gebildet auf dem, beispielsweise durch Niederschlagen oder Auftragen, eine Gate-Elektrode aufgebracht wird. Durch Anlegen einer Steuerspannung geeigneter Polarität und Amplitude oberhalb eines Schwellenwertes wird in dem Sirompfad eine Inversion und dadurch zwischen der Source-Zone und der Drain-Zone eine elektrisch leitfähige Verbindung geschaffen, so daß der FET auch als Schalter für digitale logische Anwendungen verwendet werden kann, da die Impedanz von der Drain- zur Sourcesone über einen weiten Bereich in Abhängigkeit von einer an die Gate-Elektrode angelegten Steuerspannung variierbar ist
Bei der auch für N-Kanalkreise verwendeten vorbekannten MOS-Schaltung hat sich jedoch gezeigt daß die Zuverlässigkeit d.h. Funktionsfähigkeit zu wünschen übrig läßt. So konnten vor allem parasitäre Stromleitungen nicht genügend unterdrückt werden, obwohl hiergegen bereits eine Sperrzone zwischen dem Bereich der aktiven MOS-Einrichtung und an deren N-Ieitenden Bereichen ausgebildet wurde. Aus diesem Grund unterblieb die Anwendung solcher MOS-Schaltungen für schnellarbeiterrde N Kanalkreise, d.h. Schaltkreise hoher Baudichte, wie RAM-Kreise und Mikroprozessoren, in der Praxis.
Der Erfindung liegt die Aufgabe zugrunde, bei einer integrierten Schaltung der eingangs genannten Gattung die parasitären MOS-Effekte auf wirksame Weise und mit einfachen Mitteln, d. h. ohne Anwendung anderer als der üblichen Herstellungsschritte, zu vermindern.
Die Erfindung ist im Patentanspruch 1 gekennzeichnet und in den Patentansprüchen 2 und 3 sind weitere Ausbildungen derselben hinsichtlich des Herstellungsverfahrens beansprucht
Bei der Erfindung gelingt die Beseitigung parasitärer Ldtereffekte zwischen benachbarten nicht in Beziehung zueinander stehenden Einrichtungen, insbesondere MOS-Einrichtungen. Hierdurch können N-Kanal-MOS-Schaltungen mit ihrer inhärenten größeren Geschwindigkeit gegenüber P-Kanal-Einrichtungen, jedoch ohne die unerwünschten Parasitäreffekte, angewendet werden.
An sich ist es bereits üblich, parasitäre Stromleitungen dadurch zu vermindern, daß die Schwellenspannung einer parasitären Vorrichtung erhöht wird durch dickeres Ausbilden der Oxidschicht und die Schwellenspannung an einem aktiven Bereich so weit wie möglich vermindert wird. Die Schwellenspannung ist durch folgende Beziehung gegeben:
0x + 0-m, + 2 φ,,
worin Qss und Qso Ladungsdichten (von deren die erstere eine Feststehende postive Ladung an der Trennfläche zwischen dem Siliciumträger und der Isolierenden Oxidschicht ist und die letztere mit der Dotierungskonzentration im Träger variiert), T0, die Dicke der Oxidisolierschicht, E0x die Dielektrizitätskonstante der Oxidschicht, Φ '„» eine Arbeitsfunktionskonstante und ΦΡ das dem Siliciumträger zugeordnete Fermi-Potential bezeichnet
Die maximal erzielbare Oxidschichtdicke ist jedoch aus verfahrenstechnischen, zeitbedingten und Kostengründen begrenzt
Außerdem ist es an sich bereits bekannt (DE-OS 20 44 027), Dotierungskonzentrationen zwischen 1,5 χ 1016 und 2xl0I7/cm3 in solchen Bereichen der Oberfläche eines Halbleiterkörpers einzuhalten, die direkt unter als Gate-Elektroden parasitärer Transistoren wirkenden Metalleitungen liegen und direkten Kontakt mit Bereichen des anderen Leitungstyps haben, die als Teil parasitärer Transistoren wirken können. Solche Einrichtungen sind jedoch entweder sehr kompliziert aufgebaut oder genügen noch nicht zur Aufgabenlösung, so daß sie sich auch nicht zum schnellen Arbeiten integrierter Schaltkreise eignen, es sei denn, es wird ein sehr hoher Aufwand getrieben.
Schließlich ist es auch schon bekannt (Philips Res. Repts. 25,1970, Seiten 118-132) erhobene Siliciummesas durch Verwendimg von örtlichen Oxydationen und/oder Absätzen 3S Siliciums außerhalb dieser Mesabereiche herzustellen.
Bei der integrierten MOS-Schaltung nach der Erfindung weist der Strompfad zwischen den aktiven dotierten Bereichen der MOS-Einrichtung den üblichen hohen spezifischen Widerstand auf (niedrige Dotierungskonzentration), während der Strompfad zwischen aktiven Bereichen und anderen, sowie zwischen sämtlichen übrigen Bereichen gleichen Leitungstyps wie die aktiven Bereiche dagegen mit geringem spezifischem Widerstand (höhere Dotierungskonzentration) ausgestattet ist Infolgedessen ist die Schwellenspannung an der aktiven MOS-Vorrichtung verhältnismäßig niedrig und diejenige im parasitären Bereich, wie gewünscht hoch. Hierdurch kann sowohl ein Betrieb der aktiven MOS-Einrichtung mit hoher Geschwindigkeit als auch die Unterdrückung der parasitären Stromleitung erzielt werden. Nach der Erfindung ist die hochdotierte P-Ieitende Schicht in allen Oberflächenbereichen des Trägers mit Ausnahme der mesaförmigen Erhebungen gebildet, die am Träger ausgebildet sind. Die hochdotierte Schien*, liegt daher nicht unter dem aktiven Bereich, sondern unter den parasitären Bereichen, so daß für die aktiven Bereiche eine niedrige und für die parasitären Bereiche eine wesentlich höhere Schwellenspannung geschaffen wird.
Die Erfindung wf.rd nachstehend anhand der Zeichnung näher erläutert Dabei zeigt
F i g. 1 eine integrierte MOS-Einrichtung im Schnitt und
F i g. 2a bis 2d Schnittdarstellungen zur Veranschaulichung der Arbeitsschritte bei der Herstellung einer integrierten MOS-Schaltung.
Die Herstellung der MOS-Schaltung gemäß dem Ausführungsbeispiel beginnt mit der Schaffung eines Siliciumträgers 46 vom p-Typ mit verhältnismäßig hohem spezifischem Widerstand und niedriger Verunreinigungskonzentra'ion. Eine dünne Siliciumnitridschicht wird als Maskierungsschicht 48 auf die Oberfläche des Trägers. 46 niedergeschlagen oder aufgebracht, und zwar in einer zur Bildung der aktiven Flächen, nämlich der Sourcezone der Drainzone und der Gateelektrode des Feldeffekttransistors sowie gegebenenfalls der Verbindungen und Dünnschichtkondensatoren geeigneten Anordnung (F i g. 2a).
Auf den nicht von der Maskierungsschicht 48 bedeckten Bereichen des Trägers 46 werden unter Verwendung der Siliciumnitridschicht als Oxydationsmaske nicht dargestellte Siliciumdioxydbereiche von
"> zwischen 1500 und 2000 nm Dicke gezüchtet Die Siliciumdioxydbereiche werden dann mit einer Lösung von gepufferter Flußsäure weggeätzt, so daß die in Fig.2b veranschaulichte Konstruktion erhalten wird, bei der auf dem Träger Silicium-Mesas 50,52 und 54 aus Silicium vom p-Typ gebildet sind. Diese Konstruktion kann statt dessen dadurch erzielt werden, daß das freie Silicium des Trägers 46 bis zur gewünschten Tiefe unter Verwendung eines langsam wirkenden SiSiciumätzmittels weggeätzt wird.
Die Masitierungsschicht 48 aus Siliciumnitrid wird anschließend bei einem Diffusions^ >-rgang als Diffusionsbarriere verwendet
Bei diesem Diffusionsvorgang wird an der oberen freiliegenden Fläche des Trägers 46 und entlang der Seitenwände der Mesas 50,52 und 54 des Trägers 46 mit Ausnahme derjenigen Teile, die direkt unter der von der Maskierungsschicht 48 (F i g. 2c) gebildeten Diffusionsbarriere liegen, ein eindiffundierter p+-Bereich bzw. eine solche p-leitende Schicht 56 von vorherbestimmter, im Vergleich zum Träger höherer Dotierungskonzentration und niedrigerem spezifischem Widerstand gebildet.
Anschließend wird die Konstruktion nach Fig.2c einem zweiten Oxydationsvorgang unterworfen, bei dem dicke Siliciumdioxydbereiche 60 und 62 erzeugt werden, die über der eindiffundierten Schicht 56 liegen und bis zu dem oberen Niveau der Silicium-Mesas 50,52 und 54 (Fig.2d) reichen. Der zweite Oxydationsvorgang sollte vorzugsweise bei sehr hoher Temperatur durchgeführt werden, so daß eine maximale Diffusion nach unten und eine möglichst geringe Umverteilung der Verunreinigungen erzielt wird.
Anschließend wird die Maskierungsschicht 48 entfernt, und in die obere Fläche der Me»a 50 werden zur Bildung der Source- und Drainzone des Feldeffekttransistors Bereiche 64 und 66 vom n++-Typ wahlweise eindiffundiert.
Außerdem werden weitere eindiffundierte Bereiche 68 und 70 vom n+ +-Typ in den oberen Teilen der Mesas
52 bzw. 54 gebildet. Über diese Konstruktion wird eine weitere Oxidschicht 72 niedergeschlagen, und über eine ausgewählte Fläche der Oxidschicht 72 wird beispielsweise als Verbindung ein leitfähiger Metallfilm 74 niedergeschlagen oder aufgebracht.
Der Feldeffekttransistor bzw. die aktive MOS-Einrichtung wird durch Bildung eines dünnen, isoHerfähigen Siliciumdioxidfilmes 76 als Gate-Isolierung auf der Mesa 50 vervollständigt, die sich über die eindiffundierten η-leitenden Bereiche 64 und 66 der Source- bzw. Drainzone erstreck, auf dem Film 76 wird eine Gateelektrode 78 gebildet, und mit der Source- und Drainzone werden eine Sourceelektrode 80 bz-,ν. eine Drain-Elektrode 82 verbunden.
Es ist zu bemerken, daß die hochdotierte p-leitende Schicht 56 unter sämtlichen Bereichen der Schaltung mit Ausnahme der Mesa-Bereicbe 50, 52 und 54 liegt. Dies bedeutet daß der Bereich des Trägers 46 unter der Leiterschicht 74 zwischen den beziehungslosen Berei-
chen 66 und 68 und den beziehungslosen Bereichen 68 und 70 durchweg die Schicht 56 mit hoher Dotierungskonzentration und niedrigem spezifischem Widerstand einschließt. Durch die Anordnung der hochdotierten Schicht 56 wird eine verhältnismäßig hohe Schwellenspannung für den parasitären Bereich geschaffen und somit in wirksamer Weise die parasitäre Stromleitung in jenem Bereich unterdrückt. Gleichzeitig besteht der Teil des Trägers 46, der unter dem aktiven MOS-Bereich liegt, aus dem Trägermaterial niedriger Konzentration und hohen elektrischen Widerstandes, das eine verhältnismäßig niedrige Schwellenspannung für diesen Bereich schafft.
Die integrierte Schaltung gemäß Fig. I weist einen Feldeffekttransistor bzw. eine aktive MOS-Einrichtung mit η-leitenden Bereichen bzw. Strompfad auf.
Zur Herbeiführung einer parasitären Stromleitung zwischen den Bereichen 63 und 70 müßte die Spannung an der Leiterschicht 74 die Schwellenspannung der parasitären Vorrichtung, d. h. eine Spannung von einem Wert überschreiten, der fähig ist, in dem Strompfad des Trägers 46 zwischen diesen Bereichen 68, 70 eine Inversion herbeizuführen. Eine gewünschte Stromleitung zwischen den Bereichen 64 und 66 tritt auf, wenn die Spannung der Gateelektrode 78 die (aktive) « Schwellenspannung überschreitet, die erforderlich ist, um eine Strompfadinvers/on in dem Strompfad zwischen Source- und Drainzone unterhalb der Gatcisolation 76 und der Gateelektrode 79 zu erzeugen.
Wie oben erwähnt, ist jeder Schwellenspannungswert für die aktiven und die parasitären Bereiche der Schaltung jeweils eine Funktion der Ladungsdichte (Qsd in der obigen Gleichung) in dem Halbleiterstrompfad zwischen den eindiffundierten Bereichen; die Ladungsdichte ändert sich reziprok zum spezifischen Widerstand des Materials des Strompfades. Unter diesen Voraussetzungen läßt eine Prüfung der integrierten Schaltung gemäß Fig. 1 deutlich erkennen, wie die parasitäre Stromleitung zwischen den Bereichen 68 und 70 unterdrückt wird, während die Stromleitung zwisehen dem Sourcebereich und dem Drainbereich (64 bzw. 66) des so gebildeten Feldeffekttransistors in Abhängigkeit von einer verhältnismäßig niedrigen Gatespannung erzeugt werden kann.
An den Träger 46 wird eine kleine Spannung einer geeigneten Polarität angelegt, so daß sämtliche Übergänge der integrierten Schaltung in Sperrichtung betrieben werden. Da die Änderung der Schwellenspannung bei einem MOS-Transistor, der mit einer solchen angelegten Trägerspannung betrieben wird, direkt mit der Dicke der Gateisolation und der wirksamen Dotierungskonzentration an der Oberfläche des Siltciumträgers 46 variiert, in dem der Transistor gebildet ist, ist es möglich, in der Schaltung gemäß Vig. I eine extrem hohe Steigerung der parasitären Schwellenspannung unter dem Aufwand einer nur sehr geringen Steigerung der Schwellenspannung der aktiven MOS-Einrichtungen zu erzielen. Das Anlegen einer Gegenspannung an den Träger 46 gestattet eine größere Flexibilität bei der Wahl der dem Träger 46 zugeordneten Dotierungskonzentration und vermindert außerdem wesentlich die parasitäre Übergangskapazität.
Die integrierte MOS-Schaltung gemäß der Erfindung weist also in hohem Maße erwünschte und scheinbar widersprüchliche Eigenschaften auf. Sie hat eine hohe Schwellenspannung in den beziehungslosen, parasitären Bereichen, wo eine solche erwünscht ist, um parasitäre Stromleitung zu unterdrücken oder auszuschalten. Sie hat jedoch trotzdem eine niedrige Schwellenspannung in den aktiven Bereichen der Schaltung, wo diese erwünscht ist, um hohe Betriebsgeschwindigkeiten bei einer Steuerspannurig von verhältnismäßig niedrigem Niveau zu erreichen. Bemerkenswerterweise können diese Eigenschaften in verläßlicher und wirtschaftlicher Weise erzielt werden, ohne daß es erforderlich ist, irgendwelche zusätzliche Arbeitsschritte bei der Fabrikation (z. B. Maskieren) außer jenen einzuführen, die bei einer im übrigen herkömmlichen Verfahrensweise für die Herstellung einer integrierten MOS-Schaltung verwendet werden.
Hierzu 1 Blatt Zeichnungen

Claims (1)

Patentansprüche:
1. Integrierte MOS-Schaltung, insbesondere zur Verwendung in schnellarbeitenden N-Kanal-MOS-Schaltkreisen, bei der sich an der Oberfläche eines P-Ieitenden Trägers
a) eine aktive MOS-Einrichtung in Form zweier im Abstand voneinander angebrachter und mit Elektroden versehener N-Ieitender Bereiche als Source- und als Drainzone und einer Gate-Isolation mit einer dadurch von dem Träger isolierten Elektrodenschicht, sowie
b) im Abstand von der aktiven MOS-Einrichtung mindestens ein weiterer N-Ieitender Bereich,
c) eine den Träger abdeckende, verhältnismäßig is dicke Oxidschicht und eine darüber angeordnete Leiterschicht befinden, wodurch zwischen einem der N-Ieitenden Bereiche der aktiven MOS-Einrichtung und dem weiteren N-Ieitenden Bereich oder zwischen diesem und einem anderen N-!eitenden Bereich eine parasitäre MOS-Einrichtung entsteht und bei der ferner
d) zur Unterdrückung der parasitären MOS-Wirkung an der Oberfläche des Trägers zwischen der aktiven MOS-Einrichtung und dem weiteren N-Ieitenden Bereich oder zwischen diesem und einem anderen N-Ieitenden Bereich eine P-Ieitende Schicht mit wesentlich höherer Dotierungskonzentration als der Träger angeordnet ist, dadurch gekennzeichnet, daß
e) die Oxidschicht (72) unter Bildung von mesaförmigen Erhebungen (50, 52, 54), in denen die N-Ieitenden Bereiche {Ö4,66,68,70) angebracht sind, in den Träger (46) eingieift,
Q die P-Ieitende Schicht (56) in allen Bereichen der Oberfläche des Trägers (46) mit Ausnahme der mesaförmigen Erhebungen (50, 52, 54) gebildet ist, und
g) an den Träger (46) eine Spannung angelegt ist, so daß sämtliche PN-Übergänge der Schaltung in Sperrichtung vorgespannt sind.
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