DE2315986A1 - Digital-analog-umsetzer, insbesondere fuer einen nach dem interativverfahren arbeitenden codierer - Google Patents

Digital-analog-umsetzer, insbesondere fuer einen nach dem interativverfahren arbeitenden codierer

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    • H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders

Description

Digital-Analog-Umsetzer, insbesondere für einen nach dem Iterativverfahren arbeitenden Codierer
Die Erfindung bezieht sich auf einen Digital-Analog-Umsetzer zur Umsetzung von jeweils n+m+1 Bits umfassenden Digitalsignalen in Analogsignale, mit einer nichtlinearen Knickkennlinie, die aus 2m+ linearen Abschnitten mit jeweils 2 Ainplitudenstufen besteht, insbesondere für einen nach dem Iterativverfahren arbeitenden Codierer, unter Verwendung eines ersten Decoderschaltungsteils, eines zweiten Decoderschaltungsteils und eines dritten Decoderschaltungsteils, wobei der erste Decoderschaltungsteil die η Bits niedrigster Wertigkeit des jeweiligen Digitalsignals" in einem Widerstandsnetzwerk mit einer binären Wertstufung genügenden Widerständen in ein analoges Steuersignal für den zweiten Decoderschaltungsteil umsetzt, wobei in dem Widerstandsnetzwerk des ersten Decoderschaltungsteils ein weiterer Widerstand in dem Pail wirksam schaltbar ist, daß wenigstens eines der den η Bits . in der Wertigkeit unmittelbar vorangehenden m Bits des jeweiligen Digitalsignals durch eine binäre "1" gebildet ist, wobei der zweite Decoderschaltungsteil aus einem Widerstandsnetzwerk mit einer binären Wertstufung genügenden Widerständen besteht, welche entsprechend dem YTert der jeweils durch eine binäre "1" gebildeten m Bits des jeweiligen Digitalsignals wirksam schaltbar sind und das genannte Steuersignal entsprechend beeinflussen, und wobei in dem dritten Decoderschaltungsteil die Polarität eines an einen Decoderausgang von dem zweiten Decoderschaltungsteil abzugebenden Ausgangssignals durch das übrige Bit in dem jeweiligen.Digitalsignal festgelegt wird.
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Ein Digital-Analog-Umsetzer der vorstellend bezeichneten Art ist bereits bekannt (DT-AS 2 011 056). Bei diesem bekannten Digital-Analog-Umsetzer wird für die Verarbeitung der η Bits des jeweils n+m+1 Bits umfassenden Digitalsignäls entweder ein Widerstandsnetzwerk verwendet, dessen einer binären Wertstuf ung genügende Widerstände (Widerstandswerte von 2R, 4R, 8R bzw. 16R) selektiv an eine Bezugsspannung anschaltbär sind, oder aber es wird ein Widerstandsnetzwerk in Form eines Kettenleiters in T-Schaltung verwendet, bei. dein sämtliche Querwiderstände den Widerstandswert R und sämtliche Ableitwiderstände den Widerstandswert 2R besitzen. Für den zweiten Decoderschaltungsteil wird bei dem bekannten' Digital-Analog-Umsetzer ein Dämpfungswiderstandsnetzwerk -verwendet,-welches aus Y/iderständen besteht, deren Widerstandswerte zwischen R und 32 liegen. Die einzelnen .Widerstände dieses Dämpfungswiderstandsnetzwerks werden entsprechend dem·Wert der jeweils durch eine binäre "1" gebildeten m Bits des jeweiligen Digitalsignals wirksam geschaltet. Das neben den zuvor erwähnten η und m Bits in dem jeweiligen Digitalsignal noch vorhandene eine Bit wird dazu herangezogen, entweder in dem ersten Decoderschaltungsteil eine Bezugsspannung der einen oder der anderen Polarität bereitzustellen, oder aber das betreffende Bit wird dazu herangezogen, am Ausgang des ersten Decoderschaltungsteils vorgesehene Inverterstufen bei Bedarf einzuschalten oder abzuschalten, so daß in Abhängigkeit davon, ob das betreffende eine Bit ein "1"-Bit oder "O"-Bit ist, am Ausgang des ersten Decoderschaltungsteils und damit am Umsetzerausgang ein positives oder negatives Analogsignal auftritt. Obwohl der gerade betrachtete Digital-Analog-Umsetzer jeweils n+m+1 Bits umfassende Digitalsignale in Analogsignale unter Heranziehung einer nichtlinearen Knickkennlinie umzusetzen ermöglicht, wie der bei der PCM-Codierung bzw. -Decodierung nach den CCTEE^tachlag (vgl. COM XV, Präge 33, Temp.Doc.Nr.34 vom 25.9. bis 6.10.67, herausgegeben vom CCITT) benutzten 13-Segment-Companderkennlinie (s.Pig.1 der DT-AS 2 011 056), sind jedoch der erste Decoderschaltungsteil und der zweite Decoderschaltungsteil
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relativ kompliziert aufgebaut.
Der Erfindung liegt die Aufgabe zugrunde, einen Weg zu zeigen, wie ein Digital-Analog-Umsetzer der eingangs genannten Art besonders einfach aufgebaut werden kann.
Eine Lösung der vorstehend aufgezeigten Aufgabe besteht, ausgehend von einem Digital-Analog-Umsetzer der eingangs genannten Art erfindungsgemäß darin, daß der erste Decoderschaltungsteil und der zweite Decoderschaltungsteil ein gemeinsames Y/iderstands-Leiternetzwerk enthalten, dessen sämtliche Querwiderstände und dessen an den beiden Leiternetzv/erksenden liegende Widerstände jeweils ein und denselben Widerstandswert besitzen, während alle übrigen, in den Ableitwegen des Widerstands-Leiternetzwerks liegenden Widerstände den doppelten Widerstandswert besitzen, daß von dem einen Ende des Widerstands-Leiternetzwerks aus eine Gruppe von η benachbarten Verbindungspunkteη jeweils eines Ableitwiderstands und zumindest eines Querwiderstands mit einem Konstantstrom entsprechend den jeweils durch eine binäre "1" gebildeten η Bits des jeweiligen Digitalsignals beaufschlagbar ist, daß der den η Verbindungspunkten benachbarte Verbindungspunkt eines Ableitwiderstands und zwei, Querwiderständen mit einem Konstantstrom in dem Fall beaufschlagbar ist, daß wenigstens ein Bit der m Bits des jeweiligen Digitalsignals durch eine binäre "1" gebildet ist, und daß der Decoderausgang jeweils mit einem von 2m-1, den genannten Verbindungspunkten benachbarten Verbindungspunkten zwischen jeweils einem Ableitwiderstand und wenigstens einem Querwiderstand selektiv verbindbar ist, wobei der betreffende Verbindungspunkt durch den Wert der jeweils durch eine binäre "1" gebildeten m Bits des jeweiligen Digitalsignals festgelegt ist.
Eine weitere Lösung der oben aufgezeigten Aufgabe, besteht, ausgehend von einem Digital-Analog-Umsetzer der eingangs -
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genannten Art erfindungsgemäß darin,
daß der erste Decoderschaltungsteil und der zweite Decoderschaltungsteil ein gemeinsames Widerstands-Leiternetzwerk enthalten, dessen sämtliche Querwiderstände und dessen an den "beiden Leiternetzwerksenden liegende Y/iderstände jeweils ein und denselben Widerstandswert besitzen, während alle übrigen Widerstände den doppelten Viiderstandswert besitzen, daß das eine Ende des Widerstands-Leiternetzwerks mit dem Decoderausgang verbunden ist, daß einer Gruppe von η benachbarten Verbindungspunkten jeweils eines Ableitv/iderstands und wenigstens eines Querwiderstands selektiv Konstantströme entsprechend den jeweils durch eine binäre "1" gebildeten η Bits des jeweiligen Digitalsignals zuführbar sind, daß der dem genannten einen Ende des Yfiderstands-Leiternetzwerks zugewandte eine Verbindungspunkt der Gruppe der η benachbarten Verbindungspunkte von dem betreffenden Ende einen Abstand entsprechend 1 bis 2 -1 Verbindungspunkten gemäß dem V/ert der jeweils durch eine binäre "1" gebildeten m Bits des jeweiligen Digitalsignals hat und daß-dem in Richtung zu dem genannten einen Ende des Widerstands-Leiternetzwerks den η benachbarten Verbindungspunkten benachbarten Verbindungspunkt eines Ableitv/iderstands und wenigstens eines Querwiderstands in dem Pail ein Konstantstrom zugeführt wird, daß wenigstens eines der m Bits des jeweiligen Digitalsignals durch eine binäre "1" gebildet ist.
Die Erfindung bringt gegenüber dem oben betrachteten bekannten Digital-Analog-Umsetzer den Vorteil mit sich, daß mit relativ geringem schaltungstechnischen Aufwand eine Zusammenfassung des ersten Decoderschaltungsteils und des zweiten Decoderschaltungsteils und damit ein besonders einfacher Aufbau ermöglicht ist, so daß eine Ausführbarkeit in integrierter Schaltungstechnik gegeben ist. Darüber hinaus bringt die Erfindung den Vorteil mit sich, daß man in den beiden genannten Decoderschaltungsteilen mit liderständen nur zweier verschiedener Y/iderstandswerte auskommt, was herstellungsmäßig
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stiger ist als bei dem betrachteten "bekannten Digital-Analog-Umsetzer. Ferner bringt die Erfindung den Vorteil mit sich, daß sich Toleranzen in den Widerständen des Widerstands-Leiternetzwerks nur in einem vernachlässigbaren Ausmaß auf die Genauigkeit der Umsetzung von Digitalsignalen in Analogsignale auswirken; eine Fehlerfortpflanzung, wie sie bei dem oben betrachteten Dämpfungswiderstandsnetzwerk auftritt, tritt hier nicht auf.
Gemäß einer zweckmäßigen Ausgestaltung der Erfindung sind die Konstantströme an die jeweiligen Verbindungspunkte jeweils eines Ableitwiderstands und wenigstens eines Querwiderstands über ein eine Vielzahl von Schaltern enthaltendes Schalternetzwerk a'nschaltbar, dessen Schalter jeweils von einem Ausgang eines 2 Ausgänge aufweisenden Steuerdecoders ansteuerbar sind, dem die m Bits des jeweiligen Digitalsignals zugeführt werden. Hierdurch ergibt sich der Vorteil einer besonders einfachen Ansteuerungsmöglichkeit der einzelnen Verbindungspunkte jeweils eines Ableitwiderstands und wenigstens eines Querwiderstands des Widerstands-Leiternetzwerks.
Gemäß einer v/eiteren zweckmäßigen Ausgestaltung der Erfindung sind die jeweils auftretenden Konstantströme in ihrer Polarität durch das übrige eine Bit des jeweiligen Digitalsignals festgelegt. Hierdurch ist es auf relativ einfache 7/eise möglich, von dem eigentlichen Digital-Analog-Umsetzer Signale mit der jeweils in Frage kommenden Polarität abzugeben.
Gemäß einer anderen zweckmäßigen Ausgestaltung der Erfindung ist zwischen dem Decoderausgang und dem Widerstands-Leiternetzwerk eine Umschaltstufe eingefügt, die in Abhängigkeit von dem 7/ert des übrigen einen Bits des jeweiligen Digitalsignals das ihr jeweils zugeführte Signal mit der einen oder der anderen Polarität abgibt. Hierdurch kann mit Konstantströmen einer Polarität gearbeitet werden, was in dem Fall
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von Vorteil ist, daß nur Konstantstromquellen vorhanden sind, die Konstantströme einer Polarität abzugeben vermögen.
Anhand von Zeichnungen wird die Erfindung nachstehend an Ausführungsbeispielen näher erläutert.· Fig. 1 zeigt in einem Blockschaltbild einen nach dem Iteratiwerfahren arbeitenden Codierer,· in welchem' der Digital-Analog-Umsetzer gemäß der Erfindung verwendbar ist.
Fig. 2 zeigt eine erste Ausführungsform des Digital-Analog-Umsetzers gemäß der Erfindung.
Fig. 3 zeigt eine zweite Ausführungsform des Digital-Analog-Umsetzers gemäß der Erfindung.
Der in Fig.1 dargestellte, nach dem Iteratiwerfahren arbeitende Codierer enthält eine durch einen Vergleicher Vgl gebildete Singangsstufe, der an einem Eingang EV jeweils in ein Digitalsignal umzusetzende Analogsignale zugeführt werden. Der Vergleicher Vgl ist ein analog arbeitender Vergleicher, der das am Eingang EV jeweils vorhandeneamLcgeBirgangasignal mit einem weiteren Analogsignal vergleicht', das ihm an einem weiteren, nicht näher bezeichneten Eingang zugeführt wird. . An dem Ausgang des Vergleichers Vgl sind acht' UND-Glieder GU1, GU2, GU3, GU4, GU5, GU6, GU7 und GU8 mit ihrem jeweils einen Eingang angeschlossen. Die anderen Eingänge dieser UKD-Glieder GU1 bis GU8'sind an Ausgänge A2, A3, A4, A5, A6, A7, A8 bzw. Ag eines Ringzählers RZ angeschlossen, der von einem Taktgenerator TG her derart gesteuert wird, daß er an seinen Ausgängen nacheinander jeweils ein Signal abgibt. Die Ausgänge der UND-Glieder GU1 bis GU8 sind an Rückstelleingängen von ein Register Reg bildenden bistabilen Kippschaltungen ?F1, FF2, FF3, FF4, FF5, FF6, FF7 bzw. FF8 angeschlossen. Die Setzeingänge dieser Flipflops FF1 bis FF8 sind an den Ausgängen A1 bis A8 des Ringzählers RZ angeschlossen. An die
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den Setzeingängen zugehörigen Ausgänge der bistabilen Kippschaltungen FF1 bis FP8 ist ein Digital-Analog-Umsetzer DAD mit Eingängen s, m1, m2, m3, n1, n2, n3 und n4 angeschlossen. Bin Ausgang AD des Digital-Analog-Umsetzers DAD.ist mit den genannten weiteren Eingang des Vergleichers Vgl verbunden. An die Ausgänge der bistabilen Kippschaltungen FF1 bis FF8 ist noch ein Parallel-Serien-Wandler PSW mit Eingängen Ar1 bis ArS angeschlossen. An den betreffenden Eingängen Ar1 bis Ar8 treten, wie nachstehend noch ersichtlich werden, wird,, nach jeweils einem Umlaufzyklus des Ringzählers RZ die Bits eines dem am Eingang IiV auftretenden analogen Eingangssignal entsprechenden Digitalsignals auf. Der Parallel-Serien-V/andler PSV/ vermag die ihm gewissermaßen parallel zugeführten Bits von einem Ausgang As als Serien-Bits abzugeben. Zu diesem Zwecke könnte einfach der Ausgang As des Parallel-Serien-Viandlers PSW mit -sämtlichen Eingängen Ar1 bis Ar8 dieses Parallel-Serien-v/andlers PSV/ - und zwar'hier über Intkopplungsschaltmittel, wie Dioden - verbunden sein.
Nachdem zuvor der Aufbau des in Fig. 1 dargestellten Codierers erläutert worden ist, sei nunmehr dessen Arbeitsweise betrachtet. Dabei sei zunächst angenommen, daß sämtliche bistabilen Kippschaltungen FF1 bis FF8 im zurückgestellten Zustand sind, in welchem von ihren gemäß Fig-. 1 beschalteten Ausgängen jeweils eine "0" abgegeben wird. Nunmehr sei angenommen, daß am Eingang EV ein analoges Eingangssignal liegt und daß der Taktgenerator TG Taktimpulse an den Ringzähler RZ abgibt, der sich in einer solchen Stellung befinden mag, daß mit dem Auftreten des ersten Taktimpulses von dem Taktgenerator TG her am Ausgang A1 ein Signal auftritt. Dieses Signal führt dazu, daß die bistabile Kippschaltung FF1 gesetzt wird. Dies wiederum führt dazu, daß dem Eingang "s" des Digital-Analog-Umsetzers DAD ein "1"-Bit zugeführt wird, auf das hin vom Ausgang AD dieses Umsetzers DAD ein entsprechendes Analogsignal an den Vergleicher Vgl abgegeben wird. In diesem Vergleicher Vgl wird das betreffende Analogsignal mit .dem am Eingang SV noch liegenden analogen Eingangssignal verglichen,
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wobei als Ergebnis dieses Vergleichs ein Ausgangssignal abgegeben werden mag, welches anzeigt, daß das betreffende analoge -Eingangssignal größer ist als das am anderen Eingang des Vergleichers Vgl liegende Analogsignal. Dies führ dazu, daß mit Auftreten des nächsten Signals von dem Ringzähler RZ, d.h. eines Signals am Ausgang A2 des Ringzählers RZ, das USD-Glied GU1 nicht übertragungsfähig gemacht werden kann, weshalb die bistabile Kippschaltung PP1 gesetzt bleibt. Außerdem wird die bistabile Kippschaltung PF2 durch das am Ausgang A2 des Rängzählers RZ nunmehr auftretende Signal gesetzt. Dadurch wird zusätzlich dem Eingang,"m1" des Digital-Analog-Umsetzers DAD ein "1"-Bit zugeführt. Der anschließend ablaufende Vorgang entspricht dem zuvor erläuterten Vorgang, wobei nunmehr angenommen sei, daß der Vergleicher Vgl ein Ausgangssignal abgibt, welches anzeigt, daß das am Eingang EV liegende analoge Eingangssignal kleiner sei als das dem anderen Eingang vom Ausgang AD des Digital-Analog-Umsetzers DAD zugeführte Analogsignal. Dies hat zur Folge, daß das Auftreten eines Signals am Ausgang A3 des Ringzählers RZ dazu führt, daß das UND-Glied GU2 übertragungsfähig gemacht wird, wodurch die bistabile Kippschaltung PP2 wieder zurückgesetzt wird. Außerdem wird die bistabile Kippschaltung FP3 nunmehr gesetzt, die jetzt ein "1"-Bit an den Eingang "m2" des Digital-Analog-Umsetzers DAD abgibt. In der zuvor beschriebenen Weise wird das am Eingang EV liegende analoge Eingangssignal schrittweise mit entsprechenden vom Ausgang AD des Digital-Analog-Umsetzers DAD abgegebenen Analogsignalen verglichen, bis schließlich vom Ausgang A9 des Ringzählers RZ ein Signal abgegeben worden ist.-Zu diesem Zeitpunkt befinden sich die bistabilen Kippschaltungen PP1 bis PP8 des Registers Reg in Stellungen, welche den Bits eines Digitalsignals entsprechen
das dem am Eingang EV vorhandenen analogen Eingangssignal entspricht.
In Pig.2 ist eine erfindungsgemäße Ausführungsform des bei der Schaltungsanordnung gemäß Pig.1 vorgesehenen Digital-
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Analog-Unsetzers DAD näher gezeigt. Der Digital-Analog-Umsetzer gemäi3 Pig.2 weist wie der in Pig.1 dargestellte Digital-Analog-Umsetzer- Eingänge s, ml, m2, m3» n1, n2, n3 und n4
sowie einen Ausgang AD auf. An den genannten Eingängen treten in der angegebenen Reihenfolge die 1+m+n Bits des jeweiligen Digitalsignals (mit m=3 und n=4) mit abnehmender Wertigkeit
auf. Der Digital-Analog-Umsetzer DAD selbst besteht aus drei Decoderschaltungsteilen, nämlich einem ersten Decoderschaltungsteil G, einem zweiten Decoderschaltungsteil B und einem dritten Decoderschaltungsteil P. Der erste Deeoderschaltungsteil G- und der zweite Decoderschaltungsteil B enthalten gemeinsam ein 7iriderstands-Ieiternetzwerk, das hier in TT-S eh al tun; vorliegt und dessen sämtliche Querwiderstände und an den beiden Leiternetzwerksenden liegende Widerstände jeweils ein und denselben "iViderstandswert R besitzen, während alle übrigen,
in den Ableitzweigen des Yfiderstands-Leiternetzwerks liegenden Widerstände den V/iderstandswert 2R besitzen. Von dem rechten Ende des Widerstands-Leiternetzwerks gemäß Pig.2 ist eine
Gruppe von n=4 benachbarten Verbindungspunkten jeweils eines Ableitividerstands und zumindest eines Querwiderstands über
Schalter S9, S10, S11 bzw. S12 jeweils mit einem Konstantstrom I von einer Konstantetromquelie CS beaufschlagbar. Die Schalter S9, SlO, S11 und S12 sind mit ihren Betätigungseingängen an den Eingängen n1, n2, n3 bzw. n4 des Digital-Analog-Umsetzers DAD angeschlossen, denen die η Bits (n=4) niedrigster Wertigkeit des jeweiligen Digitalsignals zugeführt werden.· Der den zuvor betrachteten Verbindungspunkten jeweils eines
Äbleitwiderstands und zumindest eines Querwiderstands benachbarte Verbindungspunkt in dem Widerstands-Leiternetzwerk ist über einen Schalter S8 ebenfalls mit einem Konstantstrom I
von der Konstantstromquelle CS beaufschlagbar. Der Schalter S8 ist mit seinem Betätigungseingang über ein Negationsglied GN1.betätigbar, welches mit seinem Eingang an einem
Ausgang 0 eines Steuerdecoders CD angeschlossen ist. Dieser
Steuerdecoder CD ist eingangsseitig mit den Eingängen ml, m2 und m3 des Digital-Analog-Umsetzers DAD verbunden, denen die
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m Bits (m=5) nächsthöherer WertrgkeIt des jeweiligen Digitalsignals zugeführt werden. Der Steuerdecoder CD weist neben dem bereits genannten Ausgang 0 noch weitere Ausgänge 1, 2, 3, 4, 5, 6 und 7 auf. An die Ausgänge 0 und 1 des Steuerdecoders CD Ist über ein ODER-Glied- G01 der Betätigungseingang eines Schalters SV angeschlossen, und an den Ausgängen 2 bis 7 des Steuerdecoders CD sind die Betätigungseingänge von weiteren Schaltern S2, S3, -S4, S5, S6 und S7 angeschlossen. Die Schalter S1 bis S7 sind mit ihrem jeweils einen Anschluß an jeweils einem Verbindungspunkt einer entsprechenden Anzahl von Verbindungspunkten jeweils eines Ableitwiderstands und zumindest eines Querwiderstands des 7/iderstands-LeIternetzwerks gemäß Fig.2 angeschlossen. Dabei ist der"Schalter S7 mit seinem Anschluß an denjenigen Verbindungspunkt eines Ableitwiderstands und-zweier Querwiderstände des Widerstandsleiternetzwerks angeschlossen, an dem der bereits genannte Sehalter S8 angeschlossen ist. Die Schalter S6 bis S1 sind an Verbindungspunkten des Widerstands-Leiternetzwerks angeschlossen, welche von dem zuletzt betrachteten Verbindungspunkt ausgehend jeweils einander benachbart sind. Mit ihren anderen Anschlüssen sind die Schalter S1 bis S7 an einem Anschluß eines Umschalters US angeschlossen, der mit zwei Ausgängen an entsprechenden Eingängen eines nachgeschalteten Verstärkers V angeschlossen ist, welcher ausgangsseitig mit dem Ausgang AD des Digital-Analog-Umsetzers DAD verbunden ist. Der Umschalter US, dessen Betätigungseingang mit dem Eingang s des Digital-Analog-Ums etze^jr s DAD verbunden Ist, und der Verstärker V bilden den dritten Decoderschaltungsteil P des Digital-Analog—Umsetzers DAD. Dem Eingang s wird das übrige eine Bit des jeweiligen Digitalsignals zugeführt; es bestimmt die Polarität des von dem Digital-Analog-Umsetzer DAD jeweils abgegebenen Analogsignals.
Nachdem vorstehend der Aufbau des in Fig.2 dargestellten Digital-Analog-Umsetzers DAD erläutert worden ist» sei nunmehr dessen Arbeitsweise betrachtet. Entsprechend der Anzahl
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von an den Eingängen n1 bis n4 des Digital-Analog-Umsetzers DAD auftretenden "1"-Bits innerhalb der'an diesen Eingängen auftretenden η Bits niedrigster Wertigkeit in dem jeweiligen Digitalsignal sind die Schalter S9, S10, S11 bzw. S12 geschlossen. Dadurch wird einer entsprechenden Anzahl der im rechten Teil der Fig.2 liegenden vier Verbindungspunkte jeweils eines Ableitwiderstands und zumindest eines Querwiderstands des Widerstands-Leiternetzwerks ein Konstantstrom I von der Konstant stroracuelie CS zugeführt. Die auf Grund derartiger Stromeinspeisun^en an den einzelnen Verbindungspunkten auftretenden Spannungen addieren sich, wobei die an einen Verbincungspunkt auftretende Spannung an den den betreffenden Verbinäur-gspunkt benachbarten Verbindungspunkten, jeweils un einen Faktor 2 kleiner wird. In diesem Zusammenhang sei noch bemerkt, daß hier zwar eine einzige Eonstantstromquelle CS. dargestellt worden ist, daß jedoch auch So vorgegangen sein kann, daß jedem für eine Stromeinspeisung gegebenenfalls in Frage kommenden Verbindungspunkt eines Ableitwiderstands und zumindest eines Guerwiderstends ein Konstantstrom von einer gesonderten Konstantstronquelle her zuführbar ist. Entsprechend der Anzahl der an den Eingängen m1, m2 und ia3 des Digital-Analog-Umsetzers DAD auftretenden "1"-Bits des jeweiligen Digitalsignals gibt der Steuerdecoder CD von einem seiner acht Ausgänge 0 bis 7 ein Ausgangssignal zur Schließung eines der Schalter S1 bis S7 ab. Demgemäß ist einer der den zuvor betrachteten Verbindungspunkten jeweils eines Ableitwiderstands und zumindest eines Quarwider-.stands des u'iderstands-Leiternetzwerks benachbarten sieben Verbindungspunkte mit dem Eingang des Umschalters US und damit mit den Ausgang AD des Digital-Analog-Umsetzers DAD verbunden.
Der vorstehend erläuterte Digital-Analog-Umsetzer besitzt aufgrund seines Aufbaus und seines Betriebs eine nichtlineare Knicl'kennlinie, die aus zn+ »16 linearen Abschnitten mit jeweils 2n = 16 Amplitudenstufen besteht. Da, wie weiter unten noch näher gezeigt werden wird, die jeweils beiden ersten Abschnitte zu beiden Seiten des Koordinatenursprur-^
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eines Koor&inatenfeldes, in dem die Knickkennlinie liegt, zusammen nur einen Abschnitt bilden, sind tatsächlich nur 13 lineare Abschnitte vorhanden. Jeweils unmittelbar benachbarte lineare Abschnitte unterscheiden sich in der Steigung um einen Faktor 2.
Der in Pig.3 dargestellte Digital-Analog-Umsetzer DAD weist wie der in Fig.2 dargestellte Digital-Analog-Umsetzer Eingänge s, m1, m2, m3, n1, n2, n-3 und n4 sowie einen Ausgang AD auf. Wie in Fig.2 so ist auch bei dem Digital-Analog-Umsetzer DAD gemäß Fig.3 ein \7iderstands-Kettenleiternetzwerk in ff-Schaltung vorgesehen, dessen Querwiderstände und dessen an beiden Leiternetzwerksenden liegende 7/iderstände jeweils einen Widerstandswert von R besitzen, während alle übrigen Ableitwiderstände einen '.Yiderstandswert von 2R besitzen. Im Unterschied zu den in Pig.2 dargestellten Verhältnissen liegen bei dem in Fig.3 dargestellten Digital-Analog-Umsetzer die Bereiche für den ersten Decoderschaltungsteil G- und den zweiten Decoderschaltungsteil B Jedoch nicht fest; sie ändern bzw. verschieben sich vielmehr entsprechend den m Bits des jeweiligen Digitalsignals. Dabei sind mit Ausnahme des an einem Ende des Widerstands-Kettenleiternetzwerks liegenden Verbindungspunkts jeweils n=4- benachbarte Verbindungspunkte zumindest eines Querwiderstands und eines Ableitwiderstands des Widerstands-Leiternetzwerks jeweils mit einer entsprechenden Gruppe von vier Schaltern eines eine Vielzahl von Schaltern umfassenden Schalternetzwerks verbunden. Dieses Schalternetzwerk umfaßt die Schalter S21 bis S27, S31 bis S37, S41 bis S47 und S51 bis S57, die wie alle übrigen Schalter jeweils elektronische Schalter sein können. Von den genannten Schaltern sind die gewissermaßen eine Schaltergruppe bildenden Schalter S27, S37, S47 und S57 mit den vier in Fig.3 am weitesten rechts liegenden benachbarten Verbindungspunkten jeweils eines Ableitwiderstands und zumindest eines Querwiderstands des Widerstands-Leiternetzwerks verbunden. In entsprechender Weise sind die ebenfalls eine Schaltergruppe
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bildenden vier Schalter S21,S31» S41 und S51 mit vier jev„-eils unmittelbar aufeinanderfolgenden Verbindungspunkten jeweils eines Ableitwiderstands und :_-.:ξϊηγ Querwiderstände des Widerstands-Leiternetzwerks verbunden, wobei der eine Verbindungspunkt dem genannten einen Ende des V/iderstands-Leiternets— v/erks unmittelbar benachbart ist. Zu den jeweils eine Schaltergruppe bildenden Schaltern, wie den Schaltern S21, S31, S41 und S51, gehört jeweils noch ein weiterer Schalter, wie der Schalter S11. Diese Schalter - zu denen die Schalter S11 bis S17 gehören - sind mit ihrem jeweils einen Anschluß mit dem der jeweiligen Gruppe von vier benachbarten Verbindungspunkten eines Ableitwiderstands und zumindest eines Querwiderstands des V,riderstands-Leiternetzwerks unmittelbar benachbarten Verbindungspunkt verbunden, und zwar auf der Seite, auf der das genannte eine Ende des Widerstands-Leiternetzwerks liegt. So ist z.B. der Schalter S16 mit seinem einen Anschluß mit einem durch einen Ableitv/iderstand und zwei Querwiderstände des Widerstands-Leiternetzwerks gebildeten Verbindungspunkt verbunden, der vier Verbindungspunkten unmittelbar benachbart ist, mit welchen die einen Anschlüsse der Schalter S27, S37, S47 und S57 verbunden sind.
Die jeweils eine Schaltergruppe bildenden Schalter werden, wie dies Fig.3 zeigt, von entsprechenden Ausgängen 0, T, 2, 3, 4, 5, 6 bzw. 7 eines Steuerdecoders CB gesteuert, der mit seinen Eingängen an den Eingängen m1, m2 und m3 liegt. In Abhängigkeit von den an den drei Eingängen ia1, m2 und m3 liegenden 'Bits des jeweiligen Digitalsignals gibt der Steuerdecoder CD an einem seiner acht Ausgänge ein zur Schließung entsprechender Schalter führendes Signal ab. Die Ausgänge 0 und 1 des Steuerdecoders CD sind über ein ODES-Glied G02 zusammengefaßt. Mit dem Ausgang 0 des Steurdecoders CD ist ferner der Eingang eines ITegationsgliedes GK2 verbunden, welches ausgangssei tig mit dem Steuereingang eines Schalters S8 verbunden ist, der mit seinem einen Anschluß mit den einen Anschlüssen der Schalter S11 bis S17 verbunden ist und der mit seinem anderen Anschluß an einer Konstantstronquelle CS angeschlossen
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ist. An der Konstantstromquelle QS sind im übrigen noch weitere Schalter S9» S10, S11 und S12 mit ihrem jeweils einen Anschluß angeschlossen. Die anderen Anschlüsse dieser Schalter S9, S10, S11 und S12 sind mit den jeweils einen Anschlüssen der Schalter S21 bis S2? bzw. S31 bis S37 bzw. S41 bis S47 bzw. S51 bis S57 verbunden. Die Betätigungseingänge der Schalter S9, S10, S11 und S12 sind mit den Eingängen n1, n2, n3 und n4 verbunden.
An dem geriannten einen Ende des Widerstands-Leiternetzwerks - das ist in Fig.3 das linke Ende des betreffenden Widerstands-Leiternetzwerks - ist der Umsehalteingang eines Umschalters ITS angeschlossen, der mit seinen- Ausgängen- an zwei Eingänge eines Verstärkers V angeschlossen ist, welcher ausgangsseitig mit dem Ausgang AD des Digital-Analog-Umsetzers DAD verbunden ist. Der Steuereingang des Umschalters US ist mit dem Eingang s desDigital-Analog-Umsetzers DAD verbunden. Je nach Schalterstellung des Umschalters US gibt der Verstärker von seinem Ausgang und damit vom Ausgang AD des Digital-Analog-Umsetzers DAD das jeweils zugeführte Signal in invertierter oder nicht invertierter Form ab.
Nachdem zuvor der Aufbau des in Fig.3 dargestellten Digital-Analog-Umsetzers erläutert worden ist, sei nunmehr dessen Arbeitsweise betrachtet. .Zu diesem Zweck sei zunächst angenommen, daß die vier Bits niedrigster Wertigkeit ein.es acht Bit umfassenden Digitalsignals, das sind die an den Eingän-'gen n1, n2, n3 und n4 auftretenden Bits, jeweils durch eine ' binäre "1" gebildet sind. Ferner sei angenommen, daß am Eingang m1 ebenfalls eine binäre "1" vorhanden ist. Dadurch gibt der Steuerdecoder CD von seinem Ausgang 1 ein Steuersignal ab, welches über das ODER-Glied ffO2 zur Schließung der Schalter S17, S27, S37, S47 und S57 führt. Der Schalter S8 ist dabei ebenfalls geschlossen, da seinem Betätigungseingang ein entsprechendes Betätigungssignal zugeführt wird. Damit werden die bei dem in Fig.3 dargestellten Widerstands-Leiternetswerk am rechten Ende liegenden fünf benachbarten Verbindungspunkte
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jeweils eines Ableiterwiderstands und zumindest eines Quer— Widerstands mit einem Konstantstrom von der Konstantstromquelle CS gespeist.
Nimmt man nun einmal an, daß an den Eingängen n1, n2, n3 und n4 weiterhin jeweils eine binäre "1" liegt, und nimmt man ferner an. daß an allen drei Eingängen m1, m2 und m3 jeweils eine "binäre "1" liegt, so gibt der Steuerdecoder CD von seinem Ausgang 7 ein Betätigungssignal zur Betätigung der eine Schaltergruppe bildenden Schalter S11, S21, S31, S41 und S51 ab. Dadurch werden die dem genannten einen Ende, an dem der Umschalter TJS angeschlossen ist, unmittelbar benachbarten vier Verbindungspunkte jeweils eines Ableitwiderstands und zweier' Querwiderstände von der Konstantstromquelle CS über die geschlossenen Schalter S9, S10, S11 bzw. S12 und die geschlossenen Schalter S21, S31, S41 bzw. S51 mit einem Konstantstrom I gespeist. Außerdem wird der das genannte eine Ende des Widerstands-Kettenleiternetzwerks bildende Verbindungspunkt eines Ableitwiderstands und eines Querwiderstands mit einem Konstantstrom I gespeist. Aus Vorstehendem ersieht man somit, daß der dem genannten einen Ende, an welchem der Umschalter US mit seinem Eingang angeschlossen ist, zugewandte eine Verbindungspunkt der n=4 benachbarten Verbindungspunkte von dem betreffenden einen Ende aus einen Abstand entsprechend 1 bis 2m-1 Verbindungspunkten hat.
Im Hinblick auf den zuvor erläuterten Digital-Analog-Umsetzer, sei noch bemerkt, daß dieser aufgrund seines Aufbaus und seines Betriebs eine niehtlineare Kniekkennlinie besitzt, wie sie der Digital-Analog-Umsetzer gemäß Fig.2 besitzt, also eine tatsächlich 13 lineare Abschnitte umfassende Kniekkennlinie, deren benachbarte Abschnitte sich in der Steigung um den ]?aktor 2 voneinander unterscheiden.
Im Zusammenhang mit der 13 lineare Abschnitte aufweisenden Kniekkennlinie, die die beiden vorstehend erläuterten"Digital—
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Analog-Urasetzer gem.Pig.2 und 3 besitzen, sei noch folgendes bemerkt. Durch die Einspeisung eines Konstantstroms I in einen Verbindungspunkt, der den jeweils η benachbarten Verbindungspunkten Jeweils eines Ableitwiderstands und zumindest eines Quervriderstands unmittelbar benachbart ist, wird, wenn man einmal von den ursprünglichen 2 vorhandenen linearen Abschnitten der Knickkennlinie ausgeht, ab dem ursprünglich zweiten linearen Abschnitt dieser Knickkennlinie von den Koordinatenursprung des Koordinatenfeldes, in welchem die betreffende Knickkennlinie liegt, dem Ausgangssignal des ersten Decoderschaltungsteils eine konstante Spannung hinzuaddiert, so daß sich der betreffende ursprünglich zweite lineare Abschnitt der Knickkennlinie sich an den ursprünglich ersten Abschnitt dieser Knickkeirnlinie unmittelbar anschließt. Somit bilden die vier um den betreffenden Koordinatenursprung unmittelbar liegenden Abschnitte der Knickkennlinie tatsächlich einen einzigen linearen Abschnitt. Zu diesem Zweck sind im übrigen auch die beiden Ausgänge 0 und 1 des jeweils vorgesehenen Steuerdecoders CD über das ODER-Glied G01 .bzw. G02 zusammengefaßt. An den somit gebildeten^ durch den Koordinatenursprung des erwähnten Koordinatenfeldes laufenden einzigen linearen Abschnitt schließen sieh dann die weiteren linearen Abschnitte der Knickkennlinie an, und zwar in der Weise, da2 sich die Steigung jeweils benachbarter Abschnitte um den Paktor 2 unterscheidet.
5 Patentansprüche
3 Figuren
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Claims (5)

atentan Sprüche
1. Digital-Analog-Umsetzer zur Umsetzung von jeweils n+m+1 Bits umfassenden DigitalSignalen in Analogsignale mit einer nichtlinearen KnIckkenhlinie, die aus 2m+ linearen Abschnitten mit jeweils 2n Amplitudenstufen besteht, insbesondere für einen nach dem iterativverfahren arbeitenden Codierer, hinter Verwendung eines ersten Decoderschaltungsteils, eines zweiten Decoderschaltungsteils und eines dritten Decoderschaltungsteils, wobei der erste Decoderschaltungsteil die η Bits des jeweiligen Digitalsignals in einem Widerstandsnetzwerk mit einer binären Wertstufung genügenden Widerständen in ein analoges Steuersignal für den zweiten Decoderschaltungsteil umsetzt, wobei In dem Widerstandsnetzwerk des ersten Decoderschaltungsteils ein weiterer Widerstand in dem Fall wirksam schaltbar ist, daß wenigstens eines der m Bits des jeweiligen Digitalsignals durch eine binäre "1" gebildet ist, wobei der zweite Decoderschaltungsteil aus einem Widerstandsnetzwerk mit einer binären Wertstufung genügenden Widerständen besteht, welche entsprechend dem Wert der jeweils durch eine binäre "1" gebildeten m Bits des jeweiligen Digitalsignals wirksam schaltbar sind und das genannte Steuersignal entsprechend beeinflussen, und wobei in dem dritten Decoderschaltungsteil die Polarität eines an einen Decoderausgang von dem zweiten Decoderschaltungsteil abzugebenden Ausgangssignals durch das übrige eine Bit in dem jeweiligen Digitalsignal festgelegt wird, dadurch gekennzeichnet, daß der erste Decoderschaltungsteil (G) und der zweite Decoderschaltungsteil (B) ein gemeinsames Widerstands-leiternetzwerk enthalten, dessen sämtliche Querwiderstände und dessen an den beiden Leiternetzwerksenden liegende Widerstände jeweils ein und denselben Widerstandswert (R) besitzen, während alle übrigen, in den Ableitwegen des Widerstands-Leiternetzwerks liegenden Widerstände den doppelten Widerstandswert (2R) besitzen, daß von
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dem einen Ende des Widerstands-Leiternetzwerks aus eine Gruppe von η "benachbarten Yerbindungspunkten jeweils eines Ableitwiderstands und zumindest eines Querwiderstands mit einem Konstantstrom (i) entsprechend den jeweils durch eine binäre "1" gebildeten η Bits des jeweiligen Digitalsignals beaufschlagbar ist, daß der den η Verbindungspunkten benachbarte Yerbindungspunkt eines Ableitwiderstands und zweie: Querwiderstände mit einem Konstantstrom (i) in dem !Fall beaufschlagbar ist, daß wenigstens ein Bit der ία Bits des jeweiligen Digitalsignals durch eine binäre "1" gebildet' ist, und daß der Decoderausgang (AD) jeweils mit einem von 2m-1, den genannten Verbindungspunkten-benachbarten Verbin— . dungspunkten zwischen jeweils einem·Ableitwiderstand und wenigstens einem Querwiderstand selektiv verbindbar ist, wobei der betreffende Verbindungspunkt durch den Wert der jeweils durch eine binäre "1" gebildeten m Bits des jeweiligen Digitalsignals festgelegt ist.
2. Digital-Analog-Umsetzer zur Umsetzung von jeweils n+m+1 Bits umfassenden Digitaisignalen in Analogsignale mit einer nichtlinearen Knickkennlinie, die aus 2m+ linearen Abschnitten mit jeweils 2n Amplitudenstufen besteht, insbesondere für einen nach dem IterativLjyerfahren arbeitenden Codierer, unter Verwendung eines ersten Decoderschältungsteils, eines zweiten Decoderschaltungsteils und eines dritten Decoderschaltungsteils, wobei der erste Decode.rschaltungsteil die η Bits des jeweiligen Digitalsignals in einem Widerstandsnetzwerk mit.einer binären Wertstufung genügenden Widerständen in ein analoges Steuersignal für den zweiten Decoderschaltungsteil umsetzt, wobei in dem Widerstandsnetzwerk des ersten Decoderschaltungsteils ein weiterer Widerstand in dem Fall wirksam schaltbar ist, daß wenigstens eines der m Bits des jeweiligen Digitalsignals ' durch eine binäre "1" gebildet ist, wobei der zweite Decoderschaltungsteil aus einem Widerstandsnetzwerk mit einer "binären Wertstufung genügenden Widerständen besteht, welche entsprechend dem Wert der jeweils durch eine binäre "1"
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gebildeten m Bits des jeweiligen Digitalsignals wirksam schaltbar sind und das genannte Steuersignal entsprechend beeinflussen, und wobei in dem dritten Deeodersehaltungsteil die Polarität eines an einen Decoderausgang von dem zweiten Decoderschaltungsteil abzugebenden Ausgangssignals durch das übrige eine Bit in dem jeweiligen Digitalsignal festgelegt wird, dadurch gekennzeichnet, daß der erste Decodersehaltungsteil (G) und der zweite Deeoderschaltungsteil (B) ein gemeinsames Yfiderstands-Leiternetzv/erk enthalten, dessen sämtliche Querwiderstände und dessen an den beiden leiternetzwerksenden liegende Widerstände jeweils ein und denselben Widerstandswert (R) besitzen, während alle übrigen Widerstände den doppelten Widerstandswert (2R) besitzen, daß das eine Ende des Widerstands-Leiternetzwerks mit dem Decoderausgang (AD) verbunden ist, daß einer Gruppe von η benachbarten Verbindungspunkten jeweils eines Ableitwiderstands und wenigstens eines Querwiderstands selektiv Konstantetröme (i) entsprechend den jeweils durch eine binäre "1" gebildeten η Bits des jeweiligen Digitalsignals zuführbar sind, daß der dem genannten eine Ende des Widerstands—Leiternetzwerks zugewandte eine Verbindungspunkt der Gruppe der η benachbarten Verbindungspunkte von dem betreffenden Ende einen Abstand entsprechend 1 bis 2m-1 Verbindungspunkten gemäß dem Wert der jeweils durch eine binäre 11I" gebildeten m Bits des jeweiligen Digitalsignals hat und daß dem in Richtung .zu dem genannten einen Ende des Widerstands-Leiternetzwerks den η benachbarten Verbindungspunkten benachbarten Verbindungspunkt eines Ableitwiderstands und wenigstens eines Querwiderstands in dem Pail ein Konstantstrom (i) zugeführt wird, daß wenigstens eines der m Bits des jeweiligen Digitalsignals durch eine binäre "1" gebildet ist.
3. Digital-Analog-Umsetzer nach Anspruch 2, dadurch gekennzeichnet, daß die Konstantströme (I) an die jeweiligen Verbindungspunkte jeweils eines Ableitwiderstands und wenigstens
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eines Querwiderstands über ein eine "Vielzahl von Schaltern enthaltendes Schalternetzwerk anschaltbar sind, d'essen Schalter, jeweils von einem Ausgang eines 2m Ausgänge aufweisenden Steuerdecoders (CD) ansteuerbar sind, dem die m Bits des jeweiligen Digitalsignals zugeführt werden.
4. Digital-Analog-Umsetzer nach einem der Ansprüche 1 bis 3, dadurch ,gekennzeichnet, daß die jeweils auftretenden PionstantstrcEie (I) in ihrer Polarität durch das übrige eine Bit des jeweiligen Digitalsignals festgelegt sind.
5. Digital-Analog-Umsetzer nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß zwischen dem Decoderausgang (AD) und dem Widerstands-Leiternetzwerk eine Umschaltstufe (US, V) eingefügt ist, die in Abhängigkeit von dem Wert des übrigen einen Bits des jeweiligen Digitalsignals das ihr jeweils zugeführte Signal mit der einen Polarität oder der anderen Polarität abgibt.
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NLAANVRAGE7404162,A NL173228C (nl) 1973-03-30 1974-03-27 Digitaal-analoog-omvormer.
LU69727A LU69727A1 (de) 1973-03-30 1974-03-28
US455664A US3906489A (en) 1973-03-30 1974-03-28 Digital-to-analog converter
BE142626A BE813039A (fr) 1973-03-30 1974-03-29 Convertisseur digital-analogique
SE7404300A SE398805B (sv) 1973-03-30 1974-03-29 Digital-analog-omvandlare, serskilt for en enligt iterativforfarandet arbetande kodare
JP3553374A JPS5325783B2 (de) 1973-03-30 1974-03-29
IT49860/74A IT1005896B (it) 1973-03-30 1974-03-29 Convertitore digitale analogico specie per un codificatore che la vora con il metodo iterativo
DE2558364A DE2558364C3 (de) 1973-03-30 1975-12-23 Digital-Analog-Umsetzer, insbesondere für einen nach dem Iterativverfahren arbeitenden Codierer

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SE (1) SE398805B (de)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2543390A1 (de) * 1975-07-30 1977-03-31 Siemens Ag Verfahren und schaltungsanordnung zur umsetzung von analog-signalen in digital-signale und von digital-signalen in analog-signale
DE2835981A1 (de) * 1978-08-17 1980-02-28 Siemens Ag Digital-analog-umsetzer

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50143458A (de) * 1974-04-16 1975-11-18
JPS51150961A (en) * 1975-06-20 1976-12-24 Nippon Gakki Seizo Kk Digital analog converter
SE386790B (sv) * 1975-09-26 1976-08-16 Ellemtel Utvecklings Ab Digital-analogomvandlare
US4348768A (en) * 1977-09-06 1982-09-07 International Telephone And Telegraph Corporation PCM Codec using common D/A converter for encoding and decoding
JPS54100859A (en) * 1978-01-25 1979-08-08 Koyo Seiko Co D a converter of electronic sewing machine
DE2838310C2 (de) * 1978-09-01 1983-12-01 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung zur Umsetzung von Digital-Signalen, insbesondere PCM- Signalen, in diesen entsprechende Analog- Signale, mit einem R-2R-Kettennetzwerk
DE2939455C2 (de) * 1979-09-28 1983-11-17 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung zur Umsetzung von Digital-Signalen, insbesondere PCM-Signalen, in diesen entsprechende Analog-Signale, mit einem R-2R-Kettennetzwerk
US5754585A (en) * 1994-09-09 1998-05-19 Omnipoint Corporation Method and apparatus for serial noncoherent correlation of a spread spectrum signal
US5757847A (en) * 1994-09-09 1998-05-26 Omnipoint Corporation Method and apparatus for decoding a phase encoded signal
US5754584A (en) * 1994-09-09 1998-05-19 Omnipoint Corporation Non-coherent spread-spectrum continuous-phase modulation communication system
US5659574A (en) * 1994-09-09 1997-08-19 Omnipoint Corporation Multi-bit correlation of continuous phase modulated signals
US5856998A (en) * 1994-09-09 1999-01-05 Omnipoint Corporation Method and apparatus for correlating a continuous phase modulated spread spectrum signal
US5832028A (en) * 1994-09-09 1998-11-03 Omnipoint Corporation Method and apparatus for coherent serial correlation of a spread spectrum signal
US5610940A (en) * 1994-09-09 1997-03-11 Omnipoint Corporation Method and apparatus for noncoherent reception and correlation of a continous phase modulated signal
US5680414A (en) * 1994-09-09 1997-10-21 Omnipoint Corporation Synchronization apparatus and method for spread spectrum receiver
US5629956A (en) * 1994-09-09 1997-05-13 Omnipoint Corporation Method and apparatus for reception and noncoherent serial correlation of a continuous phase modulated signal
US5881100A (en) * 1994-09-09 1999-03-09 Omnipoint Corporation Method and apparatus for coherent correlation of a spread spectrum signal
US5953370A (en) 1994-09-09 1999-09-14 Omnipoint Corporation Apparatus for receiving and correlating a spread spectrum signal
US5648982A (en) * 1994-09-09 1997-07-15 Omnipoint Corporation Spread spectrum transmitter
US5692007A (en) * 1994-09-09 1997-11-25 Omnipoint Corporation Method and apparatus for differential phase encoding and decoding in spread-spectrum communication systems with continuous-phase modulation
US5627856A (en) * 1994-09-09 1997-05-06 Omnipoint Corporation Method and apparatus for receiving and despreading a continuous phase-modulated spread spectrum signal using self-synchronizing correlators
US5963586A (en) * 1994-09-09 1999-10-05 Omnipoint Corporation Method and apparatus for parallel noncoherent correlation of a spread spectrum signal
US6282228B1 (en) 1997-03-20 2001-08-28 Xircom, Inc. Spread spectrum codes for use in communication
KR20060037861A (ko) * 2004-10-28 2006-05-03 삼성에스디아이 주식회사 데이터 구동부, 평판 표시장치 및 데이터 변환 방법
WO2013048450A1 (en) * 2011-09-30 2013-04-04 Intel Corporation Resistor-based sigma-delta dac

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2827233A (en) * 1954-12-13 1958-03-18 Bell Telephone Labor Inc Digital to analog converter
FR1518697A (fr) * 1966-11-28 1968-03-29 Labo Cent Telecommunicat Décodeur non linéaire à caractéristique discontinue
FR1518778A (fr) * 1967-01-26 1968-03-29 Labo Cent Telecommunicat Circuit de décodage et de codage à caractéristique logarithmique
FR1593017A (de) * 1968-09-11 1970-05-25
US3728719A (en) * 1972-03-20 1973-04-17 Us Navy R-2r resistive ladder, digital-to-analog converter

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2543390A1 (de) * 1975-07-30 1977-03-31 Siemens Ag Verfahren und schaltungsanordnung zur umsetzung von analog-signalen in digital-signale und von digital-signalen in analog-signale
DE2835981A1 (de) * 1978-08-17 1980-02-28 Siemens Ag Digital-analog-umsetzer

Also Published As

Publication number Publication date
IT1005896B (it) 1976-09-30
GB1462246A (en) 1977-01-19
BE813039A (fr) 1974-09-30
LU69727A1 (de) 1974-07-17
DK139549C (da) 1979-08-20
DK139549B (da) 1979-03-05
DE2315986B2 (de) 1978-03-30
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DE2315986C3 (de) 1978-12-14
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CH584990A5 (de) 1977-02-15
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US3906489A (en) 1975-09-16
FR2223906A1 (de) 1974-10-25
FR2223906B1 (de) 1978-07-28
NL7404162A (de) 1974-10-02
SE398805B (sv) 1978-01-16

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