DE2505245C3 - - Google Patents
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
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- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
Die Erfindung bezieht sich auf einen Festwertspeicherbaustein, bei dem zwischen Spaltenleitungen und
Zeilenleitungen Speicherelemente angeordnet sind. Zum Beispiel bei programmierbaren Festwertspeichern
sind Speicherelemente zwischen Zeilenleitungen und Spaltenleitungen matrixförmig angeordnet. Die Speicherelemente
können aus einem Schaltelement und einem unterbrechbaren Widerstand bestehen. Das
Schaltelement kann ι. B. ein Transistor oder eine Diode sein. Der imterbrechbare Widerstand (Speicherwiderstand)
kann z. B. aus NiCr hergestellt sein. Soll der programmierbare Festwertspeicher eingestellt werden,
dann müssen die unterbrechbaren Widerstände entsprechend der einzuspeichernden Informationen unterbrochen
werden. Zum Beispiel entspricht einem unterbrochenen Widerstand eine binäre »1«, einem nicht
unterbrochenen Widerstand ein binäres »Φ«. Die Unterbrechung der Widerstände erfolgt dadurch, daß
durch sie ein entsprechend großer Strom geschickt wird. Dies wird dadurch ermöglicht, daß an die Speicherelemente
eine entsprechend große Spannung angelegt wird und die Schaltelemente durchgeschaltet werden.
Die Speicherelemente können z. B. aus einem Transistor (Speichertransistor) und einem in eiern
Emitterzweig liegenden Speicherwiderstand bestehen. Die Basis des Speichertransistors kann an eine
Zeilenleitung, der Kollektor an eine Betriebsspannung und der Speicherwiderstand an eine Spaltenlcitung
angeschlossen sein. Soll aus einem bestimmten Speicherelement die gespeicherte Information ausgelesen
werden, dann muß die zugeordnete Spaltenleitung und die zugeordnete Zeilenleit jng angesteuert werden.
Über die Kollektor-Emitter-Strecke des Speichertransistors fließt ein Strom oder kein Strom, je nachdem
ob der .Speicherwiderstand nicht unterbrochen ist oder unterbrochen ist. Dieser Strom fließt auf tier zugeordneten
Spaltenleitiing weiter zu einer Konstantstromquelle.
An der Spaltenleitung ist weiterhin ein l.esetransistor angeschlossen, der mit einem Leseverstärker verbunden
ist. Ist der Speicherwiderstand nicht unterbrochen, dann
fließt der Strom der Konstantstromquelle über den Speicherwiderstand und den Speichertransistor. Ist
jedoch der Speicherwiderstand unterbrochen, dann fließt der Konstantstrom der Konstantstromquelle über
den Lesetransistor. Je nachdem ob der konstante Strom über den Speicherwiderstand oder über den Lesetransistor
fließt, gibt der Lesetransistor eine entsprechende Spannung ab, die vom Leseverstärker verstärkt wird.
Bei derartigen Speichermatrizen hängt aber die Zugriffszeit insbesondere auch von den Potentialen auf
den Spaltenleitungen ab. Während auf einer ausgewählten Spaltenleitung sich definierte Potentiale einstellen,
nehmen die nicht ausgewählten Spaltenleitungen langfristig das Potential der ausgewählten Zeilenleitungen
an, das heißt, die nicht ausgewählten Spaltenleitungen laden sich über die Speicherelemente langsam auf
das Potential der ausgewählten Zeilenleitung auf. Dies bedingt, daß je nachdem wie oft eine Spaltenleitung
beim Lesevorgang benutzt wird, das Potential kurz vor dem Zugreifen verschiedene Werte haben kann.
Dadurch werden aber die Zugriffszeiten zu den Informationen in der Speichermatrix verschieden sein.
Die der Erfindung zugrunde liegende Aufgabe besteht darin, einen Festwertspeicher anzugeben, bei
dem die Zugriffszeit zu den Informationen in einer 2.S Speichermatrix nahezu gleich ist. Diese Aufgabe wird
bei einem Festwertspeicherbaustein der oben angegebenen Art dadurch gelöst, daß zur Erreichung von
definierten Potentialen auf den nicht ausgewählten Spaltenleitungen jede Spaltenleitung über einen Hilfswiderstand
mit einer festen Hilfsspannung verbunden ist, daß der Wert der Hilfsspannung negativer ist als die
Spannung auf der beim Lesen ausgewählten Zeilenleitung, und daß der Wert der Widerstände so groß ist, daß
der bei der ausgewählten Spaltenleitung von der Hilfsspannung über den Hilfswiderstand in die ausgewählte
Spaltenleitung fließende Strom klein ist gegenüber dem in der Spaltenleitung fließenden Lesestrom.
Anhand eines Ausführungsbeispiels, das in den Figuren dargestellt ist, wird die Erfindung weiter
4u erläutert. Es zeigt
Fig. I ein Blockschaltbild des programmierbaren Festwertspeichers,
F i g. 2 die Speichermatrix,
F i g. J einen Zellenschalter,
F i g. J einen Zellenschalter,
4s F i g. 4 eine Schaltung zur Erzeugung einer Referenzspannung,
Fig. 5 eine Schaltung zur Erzeugung einer weiteren
Referenzspannung.
In Fig. I ist die Speichermatrix mit SMA bezeichnet.
so Sie besteht aus zwischen Zeilenleitungen und Spaltenleitungen angeordneten Speicherelementen SE. Die
Zeilenleitungen sind mit Zl. bezeichnet, die Spaltenleitungen mit SL. An den Kreuzungspunkten zwischen den
Zeilenleitungen ZL und den Spaltenleitungen SL sind die Speicherelemente angeordnet. Diese bestehen im
Ausführungsbeispiel aus einem Speichertransistor ST und einem in den Emitterzweig eingeschalteten
Speicherwiderstand RS. Der Speicherwiderstand RS'kx
z. B. ein NiCr-Widerstand.
Zur Auswahl der Zeilenleitungcn b/w. der Spaltenleitungen
werden dem Festwertspeicher Adressensignale AQ bis -4 7 zugeführt. Die Adressensignale für die
Zeilenleitungen werden in einem Adressenverstärker A I)Vl verstärkt. Die verstärkten Adressensignale
werden dann den Zeilenschaltern ZS zugeführt. In diesen werden die Adressensignale auch decodiert.
Entsprechend werden die Adressensignale für die .Spaltenleitungen in einem Adressenverstärker ADV2
verstärkt und dann einer Decoderschaltung DS zugeleitet. Mit der Decoderschaltung DS sind vier
Spaltenschaltgruppen SS verbunden. Die Speichermatrix ist nämlich so aufgebaut, daß jeweils eine bestimmte
Anzahl von Spaltenleilungen zu einer Bank zusammengefaßt sind. Je eine Gruppe von Spaltenschaltern
bedient eine Bank von Spaltenleitungen. An die Spaltenleitungen sind auch Leseverstärker LV angeschlossen,
wobei jeder Bank von Spaltenleitungen ein Leseverstärker zugeordnet ist. Am Ausgang der
Leseverstärker /.K erscheinen die verstärkten Lesesignale.
Dem Speicherbaustein wird noch ein Signal CE zugeleitet^ durch das der Baustein ausgewählt wird. Das
Signal CE wird über eine Vorbereitungsschaltung KS den Leseverstärkern zugeführt. Schließlich ist noch die
Schaltungsanordnung zur Einstellung der Informationen FS vorgesehen, an die eine Beiriebsspannungsquel-Ie
VCPangeschlossen wird.
Eine genauere Ausführung der Speichermatrix mit den unmittelbar mit den Zeilen- und Spaitenleitungen
verbundenen Schaltkreisen ist in Fig. 2 gezeigt. Die Speichermatrix ist als programmierbarer ECL-Speicherbaustein
realisiert und besteht im Ausführungsbeispiel aus zwei Zeilenleitungen ZL 1 und ZL 2 und
zwei Bänken von jeweils zwei Spaltenleitungen SL 11
und SL 12 bzw. 5/. 21 und SL 22. Die Speicherelemente,
die aus einem Speichertransistor ST und einem Speicherwiderstand RS bestehen, sind jeweils. wischen
Zeilenleitungen ZL und Spaltenleitungen SZ- angeordnet.
Die Basis des Speichertransistors ST ist mit einer Zeilenleitung ZL verbunden. Der unterbrech^are
Speicherwiderstand RS liegt zwischen dem Emitter des Speichertransistors S7~und einer Spaltenleitung SL. Der
Kollektor des Transistors ST ist mit der Betriebsspannungsquellc
KCPverbunden.
Die Zeilenleitungen ZL sind mit einem Zeilenschalter ZS verbunden. Das heißt, mit der Zeilenleitung Zl. ist
der Zellenschalter ZS 1, mit der Zeilenleitung ZL 2 der Zellenschalter ZS2 verbunden.
Die einen Enden der Spaitenleitungen SL sind über Spaltenschaltertransistoren TR 5, 77? 6 bzw. TR 7, TR 8
mit einer Konstantstromquelle 5 3 bzw. 54 verbunden.
Die Konstantstromquellen 5 3, 54 sind beim Lesen der Speichermatrix erforderlich. Die Spaltenschalter TR 5,
77? 6 bzw. TR 7. TRS sind weiterhin an die Decoderschaltung DS I und DS2 angeschlossen. )e zwei
Spaitenleitungen sind über die Spaltenschaltereniitter
zu einer Bank B zusammengefaßt, z. P.. sind die Spaitenleitungen SL 11 und SL 12 zu der Bank ö 1 und
die Spaitenleitungen SL 21 und SL 22 zu der Bank Ö2
zusammengefaßt. Die Emitter der Spaltenschaltertransistoren jeder Bank sind miteinander verbunden und
führen für die Bank S 1 zu der Stromquelle S3 bzw. für
die Bank ö2 zu der Stromquelle 54.
An den Spaitenleitungen SL sind auch Lesetransistoren
LT angeordnet. Die Lesetransistoren LT nehmen von den Spaitenleitungen das Lesesignal ab und führen
es l.eseverslärkern (am Punkt C) iu. An i'ie Spaltenleitung
5/. 11 ist der Lesetransistor /.7"I, an die
Spaltenleitung SL 12 der Lesetransistor LT2, an die .Spaltenleitung SL 21 der Lesetransistor LTI und an die
Spaltenleitung Si. 22 der Leselransistor LT4 angeschlossen.
Im Kollektorzweig der einer Hank von Spaltenleilungen zugeordneten Lesetransistoren /.7"ist
jeweils ein Lastwiderstand RL eingefügt. Die ISasisanschlüsse
der Lesetransistoren LT liegen an einer Referenzspannung VS 4.
VSSist eine Betriebsspannung.
Die Spaitenleitungen SL sind außerdem über einen
Hilfswiderstand RH mit einer Hilfsspannung UH verbunden. Mit deren Hilfe wird erreicht, daß auf den
Spaitenleitungen SL auch wenn diese nicht ausgewählt sind, ein definiertes Potential liegt. Darum wird der
Hilfsspannung UH ein Wert gegeben, der negativer ist als die Spannung auf der beim Lesen ausgewählten
Zeilenleitung. Der Wert des HilfsWiderstandes RH wird so gewählt, daß der bei der ausgewählten Spaltenleitung
von der Hilfsspannung UH über den Hilfswiderstand RH in die ausgewählte Spaltenleitung fließende Strom
klein ist gegenüber dem in einer ausgewählten Spaitenleitung fließenden Lesestrom. Wird der Lesestrom
z. B. mit /0 bezeichnet, dann wird der Hilfssirom IHz. B. so klein gewählt, daß gilt:
Da durch die Einfügung der Hilfswiderstände RH und deren Anschluß an eine Hilfsspannung UH auch die
nicht ausgewählten Spaitenleitungen auf einem definierten Potential liegen, bleiben die Spannungshübe beim
Lesen von Informationen auf den Spaitenleitungen nahezu gleich. Die nicht ausgewählten Spaitenleitungen
können sich somit nicht mehr auf das Potential der ausgewählten Zeüenleitungen umladen.
Im folgenden wird beschrieben, wie eine Information aus dem Festwertspeicher gelesen wird. Es wird
angenommen, daß aus dem Speicherelement SE die Information ausgelesen wird. Dann wird von dem
Zellenschalter ZS 1 die Zeilenleitung ZL 1 angesteuert. D;is heißt, der Transistor STdes Speicherelementes SE
wird in den leitenden Zustand gebracht. Gleichzeitig wird der Spaltenschaltertransistor TR 6 durch die
Decoderschaltung DS 2 angesteuert und in den leitenden Zustand überführt. Nun kann der konstante
Strom der Konstantstromqiielle S3 in der Spaltenleitung
SL 12 fließen.
Es sei angenommen, daß der Speicherwiderstand RS
nicht unterbrochen ist. Dann fließt der konstante Strom von z. B. 2 inA von der Spannungsquelle VDP über den
Speichertransistor S7^ den Speicherwiderstand RS, die
Spaltenleitung SL12 und den Transistor TR% zur
Stromquelle S3 ab. Gleichzeitig fließt der Hilfsstrom von der Hilfsspannungsquelle UH über den Hilfswiderstand
RH in die Spaltenleitung SL 12. Der Hilfsstrom ist aber gegenüber dem Lesestrom so klein, daß er
vernachlässigt werden kann. Das sich auf der Spaitenleitung SL 12 einstellende Potential ist so. daß der
Lesetransistor L7"2 gesperrt bleibt.
Ist der Speicherwiderstand RS unterbrochen, dann
kann der Lesestrom nicht über das Speicherelement SE fließen. Vielmehr wird der Lesestrom jetzt von dem
Lesetransistor L7"2 übernommen. Der Lesestrom fließt
nun über den Lesewiderstand RL, den Lesetransistor LT2, den Spaltenschaltertransistor TR 6 zur Konstantstromquelle
S3 ab. Nunmehr entsteht über dem Lastwiderstand RL ein erheblicher Spannungsabfall, so
daß die Kollektorspannung des l.esetransistors L7"2 niedriger wird. Auch beim vorliegenden Fall ist der
Hilfsstrom, der von der Hilfsspannung UH über den Hilfswiderstand RH in die Spaltenleitung SL 12
hineinfließt, verriachlässigbar gegenüber dem über den
Lesetransistor TL 2 fließenden Lesestrom.
Auf der ausgewählten Spaltenleitung bilden sich somit Potentiale aus, die definiert sind, da der lesestrom
entweder über Speicherelement SE oder liber den
Lesetransistor L771ießt.
Durch die Einfügung der Hilfswiderstände RH und
der Hilfsspannung UH ist aber auch das Potential auf den nicht ausgewählten Spaltenleitungen definiert, es
entspricht etwa der Hilfsspannung UH. Denn bei unterbrochenem Speicherwiderstand RS fließt entwe- ■>
der ein sehr kleiner Strom über den Lesetransistor LT. wenn die Referenzspannung VB4 positiver ist als die
Hilfsspannung UH, oder die Spaltenleitung SL wird über den Hilfswiderstand RH direkt aufgeladen. Bei
nicht unterbrochenem Speicherwidersland RS dagegen u> fließt ein sehr kleiner Strom von der ausgewählten
Zeilenleitung über ein Speicherelement und über den Hilfswiderstand RH zur Hilfsspannung UH. Somit isl
der beim Auslesen eines Speicherelementes auftretende Spannungshub auf einer Spaltenleitung nicht mehr
abhängig von den eingespeicherten Informationen und von der Zeit, in der zu einer Spaltenleitung nicht
zugegriffen wird. Dann aber ist auch die Zugriffszeit zu den Informationen in der Speichermatrix überall nahezu
gleich.
Der Aufbau der Zeilenschalter ZS und der Decoderschaltungen
DShaben keinen Einfluß auf die Erfindung. Zur Verdeutlichung sind sie aber in der F i g. 3
dargestellt.
Fig.3 zeigt den Aufbau eines Spaltenschalters ZL. 2s
Der Zellenschalter ZL besteht aus einem Differenzverstärker. Dieser ist aus parallel angeordneten Steuertransistoren
TR 1, TR 2, TR 3, eii:?m Referenztransistor RT
und einem Kollektorwiderstand RCi aufgebaut. Den Steuertransistoren des Differenzverslärkers DV! wer- vi
den Adressensignale Γ4, T5 und 7"6 zugeführt. An den Kollektor der Steuertransistoren ist ein Emitterfolger
7"El angeschlossen. Mit 51 und S2 sind wiederum
Konstantstromquellen bezeichnet. Eine Zeilcnieilung
ZL ist dann ausgewählt, wenn alle Steuertransistoren
TRi, TR 2, TR 3 gesperrt sind. Die dann an den
Kollektoren der Steuertransistoren herrschende Spannung wird über den Emitterfolger TEi auf die
Zeilenleitung ZL übertragen.
Die Zeilenleitung ZL gilt nicht als ausgewählt, wenn zumindest einer der Steuerlransistoren TR 1, TR 2, 77? 3
im leitenden Zustand ist. Dann fließt ein Strom über den Kollcktorwiderstand Cl, der einen Spannungsabfall
bedingt. Die dann niedrigere Kollektorspannung wird wiederum über den Emitterfolger TEi auf die
Zeilenleitung ZL übertragen. Durch diese niedere Spannung auf der Zeilenleitung Zl. werden die
Speichertransistoren S7"gesperrt.
Die Konstantstromquellen S sind alle gleichartig aufgebaut und bekannt. Die Spannung VB2 ist eine
Referenzspannung.
Die Decoderschaltungen DS können prinzipiell entsprechend dem Zeilenschalter (Fig.3) aufgebaut
sein, wobei allerdings die Ausgangspotentiale der Decoderschaltungen sich von den Ausgangspotentialen
des Zeilenschalters unterscheiden.
Aus Fig.4 ergibt sich eine Schaltungsanordnung,
durch die die Referenzspannung VB 2 erzeugt werden kann. Sie besteht aus Transistoren Ti2, T13 und
Widerständen R 12,/? 13, R 14, R 15.
Fig. 5 zeigt eine Schaltung, mit der die übrigen Referenzspannungen VBi, VB4 erzeugt werden
können. Sie ist aus Transistoren Π4, ΤΊ5, Tib und
Widerständen R 16, R 17, R 18 aufgebaut. Die von der Schaltung abgegebenen Referenzspannungen können
selbstverständlich abhängig von der Dimensionierung der verwendeten Bauelemente verschieden groß sein.
Die Erfindung ist anhand einer ECL-Speichermatrix
beschrieben worden. Sie kann aber auch bei anderen Festwertspeichern verwendet werden.
Hierzu 4 Bhitt Zeichnungen
Claims (2)
1. Festwertspeicherbaustein, bei dem zwischen Zeilenleitungen und Spaltenleitungen Speicherelemente
angeordnet sind, dadurch gekennzeichnet,
daß zur Erreichung von definierten Potentialen auf den nicht ausgewählten Spaltenleitungen
(SL) jede Spaltenleitung über einen Hilfswiderstand (RH) mit einer festen Hilfsspannung
(UH) verbunden ist, daß der Wert der Hilfsspannung (UH) negativer ist als die Spannung auf der beim
Lesen ausgewählten Zeilenleitung (ZL), und daß der Wert der Hilfswiderstände (RH) so groß ist, daß bei
der ausgewählten Spaltenleitung von der Hilfsspannung (UH) über den HilfsWiderstand (RH) in die
ausgewählte Spaltenleitung fließende Strom klein ist gegenüber dem in der Spaltenleitung fließenden
Lesestrom.
2. Festwertspeicherbaustein nach Anspruch 1, dadurch gekennzeichnet, daß die an der Basis des
Lesetransistors (LT) anliegende Referenzspannung positiver als die Hilfsspannung (UH)\t.\.
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Family Applications (1)
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- 1976-02-04 FR FR7603089A patent/FR2300396A1/fr active Granted
Also Published As
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