DE2558328B2 - Codier- und decodiereinrichtung fuer fehlererkennende ueberwachungseinrichtungen, vornehmlich fuer fernueberwachungs- und fernwirkanlagen - Google Patents

Description

)ie Erfindung betrifft eine Codier- und Decodiereinitung für fehlererkennende Datenüberiragungsanla-1 gemäß dem Oberbegriff des Patentanspruchs 1, nehmlich für Fernüberwachungs- und Fernwirkanlagen. Bekannte Verfahren zur Fehlererkennung arbeiten beispielsweise mit festen Paritäten der Datenworte, um eine Fehlererkennung zu ermöglichen. Bei diesem System wird eine große Sicherheit der Fehlererkennung erreicht, die aber nicht für alle Fälle als ausreichend zu betrachten ist, da durch Verfälschungen zweier Bit eines Datenwortes die richtige Parität wiederhergestellt ist, obwohl das Datenwort verfälscht wurde. Vornehmlich bei Funkübertragungsanlagen ist eine derartige Störung nicht auszuschließen.

Andere bekannte Verfahren übertragen jedes Datenwort zweimal aufeinanderfolgend und speichern das erste Wort parallel ab und vergleichen es mit dem darauffolgenden Wort. Differenzen werden als Fehler ausgewertet

Bekannte Schaltungen haben den Nachteil, daß periodische Störungen beide Worte gleichsinnig verfälschen können, so daß keine Fehlererkennung möglich ist. Ferner erweist sich die bei diesen Schaltungen angewandte Parallelschaltungstechnik als nicht optimal, bezüglich Integration in MOS-Technik.

Ferner sind in der drahtgebundenen Datenübertragungstechnik Methoden bekannt, die Daten auf zwei Leitungen parallel zu übertragen, wobei eine Übertragungsleitung die Datenworte, die andere deren Inversion überträgt. Als Fehlerkriterium wird eine auftretende Koezidenz der beiden Übertragungswege verwendet. Diese Methode ist an zwei parallele Übertragungsstrecken gebunden und daher in vielen Fällen nicht anwendbar.

Aufgabe der Erfindung ist ein Übertragungssystem für Informationen mittels Impulsleitungen, die eine sichere Fehlererkennung ermöglicht und darüber hinaus schaltungstechnisch optimal, im Hinblick auf die Möglichkeiten einer Integration, in dynamischer MOS-Technik geeignet ist. Die Einrichtung ist gemäß der Erfindung dadurch gekennzeichnet, daß sowohl im Sender als auch im Empfänger als Einrichtung zur Zwischenspeicherung zwei im Takt synchronisierte Schieberegister vorhanden sind, von denen das in der Sende-Einrichtung vorhandene einen zusätzlichen Serien-Eingang aufweist, an den zur Bildung eines an sich bekannten antivalenten zweiten Impulszuges der an die Übertragungsstrecke geführte Serienausgang über eine Inverterstufe zurückgeführt ist und wobei im Empfänger der von der Übertragungsstrecke kommende Eingang einerseits an einen Serieneingang des im Empfänger vorhandenen Schieberegisters und andererseits unter Umgehung desselben an die mit ihrem zweiten Eingang an den Serienausgang des Schieberegi sters angeschlossene und als Exclusive-Oder-Schaltung ausgebildete Vergleichseinrichtung angeschlossen ist, die auftretende Übertragungsfehler erkennt und als Fehlersignal in einem dafür vorgesehenen Fehlersignalspeicher abspeichert, welcher die Auswertung der übertragenden Daten im Übernahmeregister im Falle einer Übertragungsstörung verhindert.

Dieses Verfahren bietet eine größtmögliche Sicherheit gegen falsch erkannte Datenworte.

Diese serielle Schaltungstechnik bietet darüber hinaus den Vorteil eines sehr geringen Schaltungsaufwandes und ist optimal zur Integration in dynamischer MOS-Technik geeignet. Eine Schaltungsvereinfachung kann dadurch erreicht werden, daß man eine Pulsmodulationsart verwendet, die die Information über die Datenschritte, dem Datenakt, beinhaltet. Beispielsweise eine Impulsbreitenmodulation, da hierbei der Aufwand zur Taktregeneration se:hr klein gehalten werden kann.

Die Datenfolgefrequenz bleibt hierbei konstant, da jede Änderung der Wortlänge im inversen Wort als gegensinnige Änderung auftritt Eine weitere Vereinfa chung des Schaltungsaufwandes ergibt sich bei Verwendung der Pulsbreitenmodulation durch die Möglichkeit, vor jedes Datenwort ein Synchronisierbit zu setzen, um die Auswertung nach Störungen sofort mit dem folgenden Wort zu synchronisieren. Eine bessere Ausnutzung der Übertragungskapazität kann erreicht werden, wenn man im Falle einer Pulsbreitenmodulation die Pulspassen ebenfalls längenmoduliert Man erreicht dann die dreifache Übertragungskapazität für jeden Datenblock bestehend aus (WPuIs + WPuIs) -:- (W Pause), ohne dadurch die Fehlererkennung zu beeinflussen. Es sei beispielsweise W Puls ein 4-bit-Wort, dann ergibt sich eine Übertragungskapazität W Puls (4 bit) + WPause (8 bit) = 12 bit.

Die Erfindung wird nun an Hand eines Ausfühnmgsbeispiels mit folgenden Figuren erklärt:

F i g. 1 Impulsdiagramm eines taktsynchroncodierten 2c Sendesignals,

Fig.2 Blockschaltbild eines Ausführungsbeispiels einer Sendecodiereinheit für taktsynchrone Daten,

Fig.3 Blockschaltbild eines Ausführungsbeispiels einer Empfangsdecordiereinheit für takts>nchrone Daten,

F i g. 4 Impulsdiagramm eines pulsphasenmodulierten Sendesignals,

Fig.5 Blockschaltbild einer Sendecodiereinheit für pulsphasenmodulierte Signale,

Fig.6 Blockschaltbild einer Empfangsdecodiereinheit für pulsphasenmodulierte Signale,

Fig. 7 Blockschaltbiid eines Ausführungsbeispiels einer Seüidecodiereinheit für impulsdauermodulierte Sendesignale,

Fig. 8 Impulsdiagramm zur Decodierung eines impulsdauermodulierten Sendesignals mit Synchronisierbit,

F i g. 9 Ausf.'ihrungsbeispiel einer Empfangsdecodierscha'tung für impulsdauermodulierte Signale mit Synchrotiisierbit nach F i g. 8.

In Fig. 1 ist das Impulsdiagramm eines Datenwortes am Beispiel von 6-bit-Worten (A bis F) dargestellt. Die Aufeinanderfolge des Wortes W und des invertierten Wortes Wist ersichtlich. F i g. 2 zeigt eine Codiereinheit ^ zur Umwandlung von Paralleldatenworten Wp in erfindungsgemäß codierte taktsynchrone Datenworte in der Wortfolge

W_n- W_n- W_n+,- W_n+,...

Die Codiereinheit besteht aus einem Taktgenerator G, einer Steuerschaltung (Teiler T_n, Flip-Flop F und Differentierschaltung D) und einem Schieberegister SR mit einer über dem Inverter /invertierten Rückführung.

Nach 2i7 (n = Anzahl der Bit/Worte) Takischritten wird der Ausgang des Flip-Flops F=I. Dieser 0—1-Übergang wild durch die Differentierschaltung D differentiert und dem Parallelübernahmesteuereingang des Schieberegisters SR zugeführt. Das Schieberegister SR übernimmt das anstehende Datenwort Wp und gibt <> > es in der Folge taktsynchron als Serienwort ws an die Übertragungsstrecke US ab. Gleichzeitig wird der serielle Eiingang mit dem invertierten Serienwort beaufschlagt, so daß nach η Taktschritten das Register am seriellen Ausgang während_der folgenden η hs Taktschritte das invertierte Wort Ws abgibt. Nach 2/i Taktschritten erfolgt neuerlich ein 0-1-Übergang am Ausgang des Flip-Flops F, der eine neuerliche Übernahme des Parallelwortes WPerwirkt

F i g. 3 zeigt ein Ausführungsbeispiel einer Empfangsdecodiereinheit für taktsynchrone Daten nach F i g. 1.

Die von der Übertragungsstrecke US kommenden seriellen Daten werden einerseits einer Taktregenerationsschaltung 77? zugeleitet (beispielsweise eine als bekannt vorauszusetzende PLI-Schaltung), andererseits mit dem seriellen Eingang D des Schieberegisters SR verbunden. Die Anzahl der Stufen des Schieberegisters ist gleich n. Der serielle Eingang D und der serielle Ausgang S des Schieberegisters SR sind mit jeweils einem Eingang eines invertierenden Exklusiv-oder-Gatters EO verbunden. Mittels dieses Gatters EO wird die Antivalenz des Worte W₅ und Ws überwacht Der Ausgang des Gatters EO wird über das Und-Gatter G 1 mit dem dynamischen Einga: g I des Flip-Flops F2 verbunden. Der zweite Eingang des Gaiters G1 ist mit dem Ausgang feines Flip-Plops F 1 verbunden. Parallel zur Übernahme der Daten in das Schieberegister SR ist ein Teiler Tn vorgesehen, dessen Ausgang ein Flip-Flop Fl steuert. Der Ausgang Qdieses Flip-Flops Fl wird 1 nach η Taktschritten, also zu dem Zeitpunkt, wo am Ausgang S und am Eingang D des Schieberegister, SR die korrespondierenden Worte w und ~w beginnen. Während der Taktzeit η bis zu 2n ist der Ausgang Q des Flip-Flops Fl = I, folgedessen ist der Signalfluß vom Ausgang des die Antivalenz von wund tv überwachenden Gatters EO über das Gatter G 1 zum Eingang I des Flip-F!ops F2 freigegeben. Tritt nun beispielsweise infolge eines Übertragungsfehlers eine Äquivalenz zweier korrespondierender bits der Worte wund tv auf, so wird das Ausgangssignal des Gatters EO = 1; das Flip-Flop F2 wird gesetzt. Das »Fehlersignal« /wird 1, Λ*) sperrt über das Gatter G 2 die Übernahme der Daten in das Übernahmeregister ÜR. Tritt kein Fehler^ auf, so bleibt f = 1; zur Taktzeit 2/? wird der Ausgang Q des Flip-Flops Fl = 1. Dieser 0—1-Übergang wird durch die Differentierschaltung D differentiert. Das so gewonnene Signal wird über das Gatter G 2 dem Übernahmesteuereingang O des Übernahmeregisters ÜR zugeführt, welches das in diesem Zeitpunkt an den Ausgängen 1 bis 6 des Schieberegisters SR anstehende Wort Wp übernimmt und als Parallelwort an den Ausgängen A bis F bis zur Übernahme des folgenden Wortes gespeichert hält. Wird die Übernahme durch ein Fehlersignal / verhindert, bleibt das letzte ungestört übertragene Wort im Übernahmeregister ÜR gespeichert. Zur Synchronisierung des Teils 77? und des Flip-Flops Fl ist die fallweise Übertragung eines Synchronisierwortes (beispielsweise das triviale O-Wort) erforderlich. Dieses Wort erscheint als

w=0-t- w~= 2ⁿSerienwortkombination

und wird durch eine Synchronisierdecodierung SD erkannt. Aus dem 0-1-Übergang zwischen w und Iv wird in der Synchronisierdecodierung ein Synchronisierimpuls abgeleitet, der den Reset-Eingängen R des Teilers Tn und des Flip-Flops Fl zugeführt wird.

Um die empfängerseitige Taktsynchronisation zu vereinfachen, l:inn vorteilhafterweise eine Impulsmodulationsart verwendet werden, die die Information über den Datentakt in allen, selbst den trivialen Datenworten 0 und In beinhaltet. Eine derartige Modulationsform ist beispielsweise die Pulsphasenmodulation mit den zwei Modulationsstufen y\ = 0° und vo = 180° (Fig.4). Um taktsynchrone Daten nach Fig. 1 in ein pulsphasenmoduliertes Signal zu wandeln wird zwischen einer Codierschaltung nach F i g. 2 und der

Übertragungsstrecke US ein invertierendes Exklusiv-Oder-Gatter geschaltet (Fig. 5). Die Eingänge des Gatters EO sind mit dem seriellen Wort ws und dem Takt t verbunden, der Ausgang gibt ein pulsphasenmoduliertes Signal nach F i g. 4 ab.

Um ein pulsphasenmoduliertes Signal mit einer Decodierschaltung DC nach Fig. 3 verarbeiten zu können, muß das pulsphasenmodulierie Signal wieder in ein taktsynchrones Signal nach Fig. 1 gewandelt werden, was nach F i g. 6 durch Zwischenschalten eines ZXFIip-Flops F zwischen Übertragungsstrecke und Decodierschaltung DCerfolgt. Fig. 7 zeigt ein Ausführungsbeispiel einer Codierschaltung für ein impulsdauermoduliertes Signal.

Um ein impulsdauerr.ioduliertes Signal zu erhalten, wird in einer Codierschaltung nach F i g. 2 der Taktgenerator G durch einen spannungsgesteuerten Oszillator VCO ersetzt. Das Ausgangssignal dieses Oszillators ist das impulsdauermodulierte Datensignal.

Das Impulsdiagramm eines solchen Signals mit einem Synchronisierbit vor jedem Datenwort ist als Signal »s« in F i g. 8 ersichtlich. Die empfängerseitige Übernahme der Daten und deren Verarbeitung bis zum Parallelwort W/Pwird nun an Hand der F i g. 8 und 9 erklärt. Das von der Übertragungsstrecke US kommende Signal s wird dem nicht invertierenden Eingang der Integratorschaltung J zugeführt. Wesentlich ist, daß die Integrationszeitkonstante für negative Flanken wesentlich kleiner ist als die für positive Flanken. Daraus ergibt sich am Ausgang des Integrators / ein sägezahnförmiges Signal Λ wie es in F i g. 7 dargestellt ist. Der Spitzenwert des Sägezahns /ist proportional der Pulsdauer des Signals s. Das Ausgangssignal / des Integrators / wird zwei Komperatorschaltungen Cl und C2 zugeführt. Die Vergleichsschwelle des Komperators Cl wird durch den Spannungsteiler Ri, R 2 gebildet und ist so bemessen, daß die Schwelle höher liegt als der Spitzenwert des Signals / für eine Pulsdauer entsprechend einer logischen 1. Diese Schwelle wird von dem Signal / nur infolge der überlangen Synchronisierbits »syn« überschritten. Der Ausgang des Komperators C1 gibt also ein »sy« ab, das jeweils nur am Ende eines Synchronisierbits den Wert 1 annimmt. Die Vergleichsschwelle des Komperators C2 wird durch den Spannungsteiler R 3, R 4 gebildet und ist so bemessen, daß diese Schwelle vom Spitzenwert des Signals i überschritten wird, wenn die Pulsdauer des Signals s einem logischen 1 oder dem Synchronisierbit syn entspricht. Der Komperator C2 gibt also das Serienwort W/S wieder. Die negativen Flanken des Signals s werden mittels einer Differentierschaltung D differentiert und in kurze positive Taktimpulse t gewandelt.

Diese Impulse geben den Datentakt wieder. Die so gewonnenen Schaltsignale werden nun folgendermaßen weiterverarbeitet:

Der Dateneingang D eines Schieberegisters SR ist mit dem Ausgang des Koperators C2 verbunden. Am Eingang D liegt das serielle Datenwort WIS an. Der Takteingang T des Schieberegisters SR ist mit dem Datentakt t verbunden. Die Stufenzahl des Schieberegisters entspricht der Wortlänge, d. h., für jedes Bit, inklusive des Synchronisierbits des Datenwortes, ist eine Schieberegisterstufe vorgesehen. Durchläuft nun das serielle Wort ws das Schieberegister SR, so ist der Ausgang des Registers gegenüber dem Eingang um genau eine Wortlänge verschoben. Das bedeutet, daß bei der erfindungsgemäßen Codierung der ankommenden Datenwoi te Eingang und Ausgang der Schieberegister nach Durchlauf des nicht invertierten Wortes W antivalent sind. Sofern keine Übertragungsstörungen eine Verfälschung verursacht hatten. Diese Antivalenz wird mittels des Exklusiv-Oder-Gatters EO, Inverters /1, Flip-Flop D und des Teilers ^überwacht. Der Teiler 7"sei beispielsweise ein Binärzähler mit der Kapazität 2* (entsprechend der 2x8 bit). Zu Beginn des nicht invertierten Wortes W wird dieser Fehler mittels »sy« auf Null gesetzt und zählt bei jedem Taktpuls / um einen Schritt weiter, so daß die höchste Teilerstufe 2^A nach Durchlauf des Wortes Wund zu Beginn des Wortes W logisch 1 wird. Dieses Signal wird durch den Inverter /2 inverliert und bildet ein Freigabesigna! für das Flip-Flop F, so daß dieses erst während der zweiten Hälfte der Übertragung (Datenwort W) bereit wird, einen Fehler entsprechend einer Äquivalenz von W und W zu speichern.

Hierzu 3 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Codier- und Decodiereinrichtung für fehlererkennende Datenübertragungsaniagen für Informa- S tionen mittels Impulszügen vorgegebener Länge bei der in der Sende-Einrichtung des Übertragungssystems der Eingabe für den zu übertragenden Impulszug eine Einrichtung zur Zwischenspeicherung desselben und zu einer Wiederholungsaussendung vorhanden ist und in der Empfängereinrichtung eine Zwischenspeicher-Einrichtung für den ersten empfangenen Impulszug sowie eine Vergleichseinrichtung für jeden zwischengespeicherten und den jeweils zugehörigen, jeweils empfangenen Impuls des wiederholten Impulszuges vorhanden ist, wobei die Aufgabe der übertragenen Information abhängig vom Vergleichsergebnis gesteuert ist, dadurch gekennzeichnet, daß sowohl im Sender als auch im Empfänger als Einrichtung zur Zwischenspeicherung zwei im Takt synchronisierte Schieberegister (SR) vorhanden sind, von denen das in der Sende-Einrichtung vorhandene (SR) einen zusätzlichen Serien-Eingang (DJ aufweist, an den zur Bildung eines an sich bekannten antivalenten zweiten Impulszuges der an die Übertragungsstrekke geführte Serienausgang (Sauber eine Inverterstufe (I) zurückgeführt ist und wobei im Empfänger der von der Übertragungsstrecke kommende Eingang einerseits an einen Serieneingang (D) des im Empfänger vorhandenen Schieberegisters (SR) und andererseits unter Umgehung desselben an die mit ihrem zweiten Eingang an den Serienausgang (S)des Schieberegisters angeschlossene und als Exclusive-Oder-Schaltung (EO) ausgebildete Vergleichseinrichtung angeschlossen ist, die auftretende Übertragungsfehler erkennt und als Fehlersignal in einem dafür vorgesehenen Fehlersignalspeicher (FZ) abspeichert, welcher die Auswertung der übertragenden Daten im Übernahmeregister (ClR) im Falle einer Übertragungsstörung verhindert.

2. Codier- urd Decodiereinrichtung für fehlererkennende Datenübertragungsaniagen nach Anspruch 1, dadurch gekennzeichnet, daß als Modulationsart für die seriellen Daten eine Pulsbreitenmodulation vorgesehen ist.

3. Codier- und Decodiereinrichtung für fehlererkennende Datenübertragungsanlagen nach Anspruch 1 und 2, dadurch gekennzeichnet, daß als Modulationsart für die seriellen Daten eine Pulsbreitenmodulation vorgesehen ist und jedem Datenwort ein überlanger Impuls vorangeht, der empfängerseitig durch eine eigene Schwellwertschaltung als Synchronisierimpuls ausgewertet wird.

4. Codier- und Decodiereinrichtung für fehlererkennende Datenübertragungsanlagen nach Anspruch 1 und 3, dadurch gekennzeichnet, daß zusätzlich zur Modulation der Impulsbreiten eine getrennte Modulation der Impulspausenbreiten vorgesehen ist.