DE2713648A1 - Stromzufuhr-steuervorrichtung fuer speichervorrichtungen - Google Patents

Stromzufuhr-steuervorrichtung fuer speichervorrichtungen

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Description

Henkel, Kern, Feiler Cr Hänzel Patentanwälte
2713643
Tokyo Shibaura Electric Co., Ltd., D-80WMünchen80
Kawasaki-shi, Japan Tel.: 089/982085-87
Telex: 0529802 hnkld Telegramme: ellipsoid
2 8. März 1977.
Stromzufuhr-Steuervorrichtung für Speichervorrichtungen
Die Erfindung betrifft eine Stromzufuhr-Steuervorrichtung für Speichervorrichtungen, Insbesondere eine solche, bei welcher die Stromversorgung für die Lese/Einschreib-Operation für nur einen gewählten Speicher-Chip erfolgt, wenn diese Operation am betreffenden Chip durchgeführt wird.
Eine Speichereinheit weist im allgemeinen mindestens einen Chip eines Direktzugriff- bzw. Randomspeichers (RAM), der aus einem integrierten p-Kanal-MOS-Schaltkreis besteht, oder eines aus einem integrierten n-Kanal-M0S-Schaltkreis bestehenden Mikrofestwertspeichers (ROM) auf. Im Betrieb wird den Speicher-Chips der Speichereinheit ständig Strom zugeführt. Dieser Strom dient beispielsweise zur Erhaltung der im Speicher gespeicherten Information(en) und zur Ermöglichung der Lese/ Einschreib-Operation beim betreffenden Speicher. Die Stromzufuhr erfolgt dabei derart, daß mehrere Stromquellen an die betreffenden Klemmen des Speicher-Chips angelegt werden oder
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eine einzige Stromquelle mit den betreffenden Klemmen des Speicher-Chips verbunden wird.
Üblicherweise wird im Betrieb der Speichereinheit ständig Strom an die Speicher-Chips angelegt, woraus ein unnötig hoher Stromverbrauch resultiert. Wenn die Speicherdaten des Speichers für eine lange Zeit erhalten werden sollen, wird üblicherweise zur Vermeidung des unnötigen Stromverbrauchs eine Gegenmaßnahme dahingehend getroffen, daß beim Randomspeicher die Stromzufuhr für die Lese Einschreib-Operatlon unterbrochen oder beim Mikrofestwertspeicher die gesamte Stromzufuhr zu den Speicher-Chips abgeschaltet wird.
Diese Maßnahme gewährleistet jedoch nur mangelhafte Ergebnisse bezüglich der Senkung des Stromverbrauchs. Aus diesem Grund tritt der größte Teil des Stromverbrauchs der Speichereinheit während der Lese, Einschreib-Operation an den zugeordneten Speicher-Chips auf. Die bisherige Maßnahme zur Stromeinsparung ist daher bei einer häufigen Wiederholung dieser Operationen unwirksam. Der in diesem Zusammenhang benutzte Ausdruck "Lese/ Einschreib-Operation" bezieht sich dabei auf eine Leseoperation zum Auslesen von Daten aus einem Speicher und/oder eine Einschreiboperation zum Einschreiben von Daten in den Speicher. Das Symbol Vß bezeichnet nicht nur die Lese/Einschreib-Spelseklemme, sondern auch den Lese/Einschreibstrom.
Aufgabe der Erfindung Is t damit die Schaffung einer Stromzufuhr-Steuervorrichtung zur Steuerung der Stromzufuhr zum Speicher. Bei dieser Steuervorrichtung soll der für die Lese/Einschreib-Operation erforderliche Strom dann geliefert werden, wenn Daten aus dem Speicher ausgelesen und in ihn eingeschrieben werden, woraus sich eine große Stromeinsparung ergibt.
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Bei dieser Stromzufuhr-Steuervorrichtung für eine Speichereinheit mit einer Vielzahl von Speicher-Chips soll der Strom nur zu dem Speicher-Chip geleitet werden, der für die Durchführung der Lese/Einschreib-Operation ausgewählt worden ist.
Insbesondere soll bei dieser Stromzufuhr-Steuervorrichtung die Stromzufuhr zu dem für die Durchführung der Lese- und Einschreiboperation ausgewählten Speicher-Chip nur dann erfolgen, wenn diese Lese- und Einschreiboperationen tatsächlich durchgeführt werden.
Diese Aufgabe wird durch die in den beigefügten Patentansprüchen gekennzeichneten Maßnahmen und Merkmale gelöst.
Allgemein gesagt, wird mit der Erfindung eine Stromzufuhr-Steuervorrichtung für eine Speichervorrichtung geschaffen, die eine Stromversorgung, Speichereinrichtungen, denen elektrischer Strom zugeführt wird und in denen Daten gespeichert werden, sowie eine Einrichtung zur Steuerung der Stromzufuhr für die Lese- oder Einschreiboperation während einer vorbestimmten Zeitspanne, während welcher Daten aus den Speichereinrichtungen ausgelesen und in diese eingeschrieben werden, aufweist.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der beigefügten Zeichnung näher erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild einer Schaltung zur Veranschaulichung des Prinzips einer Stromzufuhr-Steuervorrichtung mit Merkmalen nach der Erfindung,
Fig. 2 ein Blockschaltbild einer Rechneranlage, auf die eine Ausführungsform der erfindungsgemäßen Steuervorrichtung angewandt ist,
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Fig. 3 ein Schaltbild der Speichersteuereinheit bei der Anlage gemäß Fig. 2,
Fig. 4a ein Schaltbild der Stromzufuhr- bzw. Speisesteuereinheit bei der Anlage gemäß Fig. 2,
Fig. 4b ein Schaltbild einer abgewandelten AusfUhrungsform der Speisesteuereinheit bei der Anlage gemäß Fig. 2,
Fig. 5A ein Zeitdiagramm zur Erläuterung der Arbeitsweise der Steuervorrichtung gemäß Fig. 2,
Fig. 5B ein Zeitdiagramm zur Erläuterung der Arbeitsweise der Stromzufuhr-Steuervorrichtung bei Anwendung der Speisesteuereinheit gemäß Fig. 4B,
Fig. 6 ein Blockschaltbild einer abgewandelten Ausführungsform der Stromzufuhr-Steuervorrichtung gemäß der Erfindung,
Fig. 7 ein Schaltbild der Speichersteuereinheit und der Stromzufuhr- bzw. Speisesteuereinheit bei der Vorrichtung gemäß Fig. 6,
Fig. 8 ein Zeitdiagramm zur Erläuterung der Arbeitsweise der Steuervorrichtung gemäß Fig. 6,
Fig. 9 ein Blockschaltbild eines Teils einer Stromzufuhr-Steuervorrichtung gemäß einer weiteren Ausführungsform der Erfindung,
Fig. 1o ein Blockschaltbild der Stromzufuhr-Steuervorrichtung unter Verwendung eines n-Kanal-MOS-IC-Speicherchips,
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Fig. 11 ein Blockschaltbild einer Vorrichtung unter Verwendung eines Mikrofestwertspeichers, auf den die erfindungsgemäße Stromzufuhr-Steuervorrichtung angewandt ist,
Fig. 12 ein Blockschaltbild der erfindungsgemäßen Steuervorrichtung bei Anwendung sowohl auf einen Randomspeicher als auch auf einen Mikrofestwertspeicher,
Fig. 15 ein Blockschaltbild einer noch weiter abgewandelten Ausführungsform der Steuervorrichtung gemäß der Erfindung,
Fig. 14 ein Schaltbild der Speichersteuereinheit und der Stromzufuhr- bzw. Speisesteuereinheit gemäß Fig. 12, und
Fig. 15 ein Zeitdiagramm zur Erläuterung der Arbeitsweise der Vorrichtung gemäß Fig. 12.
Fig. 1 zeigt ein Schaltbild zur Erläuterung des Arbeitsprinzips einer Stromzufuhr-Steuervorrichtung gemäß der Erfindung. Bei dieser Schaltung ist ein Speicherchip 11 eines Randomspeichers (RAM) vom p-Kanal-MOS-IC-Typ (integrierter Metalloxidhalbleiter-Schaltkreis) vorgesehen. Die Speiseklemme an der Source- oder Stromquellenseite (Sammelspeiseklemme) des Speichers 11 ist mit Vg3 bezeichnet, während die Strom- oder Speiseklemmen an der Drain-Seite mit V~ und VDD bezeichnet sind. Die Klemme VD wird zum Lesen oder Einschreiben benutzt, während die Klemme Vn-. zur Erhaltung des Speicherinhalts dient. Diese Klemmen V00, VD und VDD werden mit Strom von einer Stromversorgung 12 gespeist, welche die Polarität gemäß Fig. 1 besitzt. Im Betrieb des Speicherchips 11 wird der Strom ständig an eine seiner
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Klemmen angelegt. Eine Strom- bzw. Speisesteuereinheit I3 enthält eine bipolare Hochgeschwindigkeit-Transistorschaltung Q. Während der Lese-Einschreib-Operationen zum Auslesen von Daten aus dem Speicherchip 11 und zum Einschreiben von Daten in ihn ermöglicht die Speisesteuereinheit 13 bei Eingang eines Steuersignals die Zufuhr von elektrischem Strom von der Stromversorgung 12 zur Le s e-E ins chnäb-Speiseklemme Vn. Der Speicherchip 11 umfaßt weiterhin eine Lese/Einschrelb-Datenklemme D, eine Adressenklemme A, eine Lese/Einschreib-Klemme W und eine Chip-Freigabeklemme C. Die Einschreibdaten werden an die Datenklemme D angelegt. Die aus dem Chip 11 ausgelesenen Daten werden über die Klemme D zu einer Datenleitung 14 geführt. Die Adressenklemme A empfängt ein Lese/ Einschreib-Adressenwählsignal über eine Adressenleitung I5, wobei dieses Signal zur Bezeichnung einer beliebigen Speicherstelle des Speicherchips 11 benutzt wird. An die Lese/Einschreibklemme W wird über eine Befehlsleitung 16 ein Lese Einschreib-Befehlssignal zur Bezeichnung der Dateneinschreibbefehle oder der Datenlesebefehle angelegt. Die Chip-Freigabeklemme C empfängt über eine Chip-Freigabeleitung I7 ein Chip-Aktivier- bzw. Freigabesignal zur Freigabe der Lese- oder Einschreiboperation des Speicherchips 11, um die Chipauswahl durchzuführen.
In diesem Zusammenhang sei erwähnt, daß dann, wenn der Speicherchip 11 einen Mikrofestwertspeicher darstellt, die Lese/Einschreib-Steuerleitung unnötig ist und daher weggelassen wird. Die in der Beschreibung erwähnte Stromversorgung für die Lese/Einschreiboperation stellt die Lese- oder Einschreib-Stromquelle dar, die für die betreffenden Operationen erforderlich ist.
Wenn an der Basis des Transistors Q der Speisesteuereinheit kein Steuersignal anliegt, befindet sich der Transistor Q
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im Sperrzustand, so daß die Lese Einschreib-Speiseklemme Vn von der Strom- bzw. Speiseleitung V^ getrennt ist. Infolgedessen kann der Speicherchip 11 keine Lese/Einschreib-Operation durchführen. Wenn dagegen das Steuersignal an der Basis des Transistors Q anliegt, wird dieser durchgeschaltet, so daß die Speiseklemme V0 des Speicherchips 11 mit der Speiseleitung Vp verbunden ist. Infolgedessen können Lese/ Elnschreib-Operationen durchgeführt werden.
Fig. 2 veranschaulicht eine Stromzufuhr-Steuervorrichtung unter Verwendung des Stromzufuhr-Steuerkreises gemäß Fig. 1. Die Anordnung gilt für den Fall, daß ein beispielsweise aus einem Satz von Speicherchips 11. und 11p bestehender Mikrofestwertspeicher bei den Lese/Einschreib-Operationen gesteuert wird. Für den Speicher können zwei oder mehr Speicherchips vorgesehen sein. In Fig. 2 sind den Teilen von Fig. 1 entsprechende Teile mit denselben Bezugsziffern wie dort bezeichnet .
Ein in Fig. 2 dargestellter Prozessor 18 ist von der auf dem Gebiet der elektronischen Rechner bekannten Bauart. Bei Eingang eines Operations-Durchfuhrbefehle für die Rechnersteuerung gibt der Prozessor 18 ein erstes und ein zweites Datenübertragungs-Steuer signal C1 und Cp ab, welche auf später in Verbindung mit Fig. 5 noch näher zu erläuternde Weise unterschiedliche Impulsbreiten und denselben Pegel "1" besitzen. Der Prozessor 18 empfängt außerdem über eine Sammelschiene 19 und eine Trennflächen-Sammelschiene 2o den Programmbefehl der beispielsweise von einer Eingang/Ausgang-Einheit oder einer Speichereinheit zugeEührten Daten. Auf der Grundlage dieser Informationen führt der Prozessor 18 eine gewöhnliche logische, arithmetische Operation durch, um sodann das Rechnungsergebnis wiederum über die Trennflächen-Sammelschiene 2o zur Sammel-
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schiene I9 zu übertragen. Die Operationsartanweisung bzw. -befehl enthält beispielsweise die Befehle für Maschinenlauf und Maschinenstop. Der Prozessor 18 liefert Datenübertragung-Steuersignale C1 und Cp sowie ein Adressensignal zur Bezeichnung der Adresse in den Speicherchips 11. und 11p über eine Adressenleitung 22 zur Speichersteuereinheit 21. Bei Eingang dieser Signale liefert die Speichersteuereinheit 21 den Speicherchips 11. und 11p gemeinsam verschiedene Signale, die für die Lese/Einschrelb-Operation nötig sind, ein Signal zur Bezeichnung den Adressen in den Speicherchips 11. und 11p (einen unteren Teil^der Adresse), ein Chip-Freigabesignal zum Freigeben bzw. Aktivieren der Speicherchips und ein Lese/ Einschreib-Signal zur Bezeichnung der Lese- oder Einschreibbetriebsart. Die Speichersteuereinheit 21 liefert nur einen Adressen-Ober wert (address upper part) zum Wählen eines der Speicherchips 11. und 112 in den über die Adressenleitung 22 zur Speisesteuereinheit gelieferten Adressensignalen.
Fig. 3 ist ein Schaltbild der Speichersteuereinheit 21. Die Speichersteuereinheit 21 besteht aus einem exklusiven ODER-Glied 211, einem Umsetzer 212, einem UND-Glied 213 und einem Adressenregister 214. Das exklusive ODER-Glied 211 empfängt das erste und das zweiten Datenübertragung-Steuersignal C. und Cp, wobei es das Chip-Freigabesignal abgibt. Der Umsetzer 212 invertiert das erste Datenübertragung-Steuersignal C.. Das UND-Glied 213 wird durch das Ausgangssignal des Umsetzers 212 und das zweite Datenübertragung-Steuersignal C2 einer UND-Funktion unterworfen, so daß es das Lese, Einschreib-Signal abgibt. Das Adressenregister 214 speichert das ihm an der ansteigenden Flanke des ersten Datenübertragung-Steuersignals C1 über die Adressenleitung 22 eingegebene Adressensignal, wobei es das beispielsweise aus 12 Bits bestehende Adressensignal in unterteilter Form abgibt, beispielsweise in Form eines Oberwertsignals
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aus 5 Bits und eines Unterwertsignals aus 7 Bits. Das Adressen-Unterteilbzw. -Unterwertsignal wird an eine Adressenklemme A jedes Speicherchips 11. und 11„ angelegt. Das Adressen-Oberwertsignal wird über eine Adressenleitung 23 der Speisesteuereinheit 13 zugeführt. Ein Chip-Freigabesignal CE wird an die Chip-Freigabeklemme C der betreffenden Speicherchips angelegt.
In Abhängigkeit von den beiden Datenübertragung-Steuersignalen C1 und Cp wählt die Speisesteuereinheit 13 den ersten oder den zweiten Speicherchip 11. oder 11p, um dem gewählten Speicherchip über die Speiseleitung 24 bzw. 25 den für die Lese- und Einschreiboperation erforderlichen Strom zuzuführen.
Fig. 4A veranschaulicht den Schaltungsaufbau der Speisesteuereinheit 13. Die Steuereinheit I3 weist ein ODER-Glied 13I, einen Adressen-Dekodierer I32, ein UND-Glied I33, ein UND-Glied 134 sowie einen ersten und einen zweiten bipolaren Hochgeschwindigkeit-Transistor 135 bzw. 136 auf. Das ODER-Glied 13I unterwirft die beiden Datenübertragung-Steuersignale C1 und Cp einer ODER-Funktion. Der Adressen-Dekodierer I32 empfängt über die Adressenleitung 23 von der Speichersteuereinheit 21 ein Adressen-Oberwertsignal für die SpeicherchlpTAuswahl, und er entschlüsselt dieses Signal zwecks Lieferung eines ersten und eines zweiten Entschlüsselungssignals D1 und D2 entsprechend dem ersten und zweiten Speicherchip 11. bzw. 11p. Das erste UND-Glied 133 wird durch das erste Entschlüsselungssignal D1 und das Ausgangssignal des ODER-Glieds I3I einer UND-Funktlon unterworfen. Das zweite UND-Glied 134 wird durch das zweite Entschlüsselungssignal D2 und das Ausgangssignal des ODER-Glieds I3I einer UND-Funktion unterworfen. Die bipolaren Transistoren 135 und 136 sind entsprechend dem ersten bzw. zweiten UND-Glied sowie den Speicherchips 1I1 bzw. 11p vorgesehen. Bei der dargestellten Anordnung steuern diese Transistoren die Stromzufuhr zu dem betreffenden
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Speicherchip zur Durchführung der Lese- und Einschreiboperationen Bei der dargestellten Schaltung wird das Ausgangssignal des UND-Glieds 133 der Basis des Transistors 135 zugeführt, während das Ausgangssignal des UND-Glieds 134 an die Basis des Transistors 136 angelegt wird. Die Emitter dieser Transistoren und 136 sind gemeinsam an eine gemeinsame Versorgung- bzw. Sammelleitung V2 der Stromversorgung 12 angeschlossen. Das Ausgangssignal des Transistors 135 wird über die Speiseleitung der Lese 'Einschreib-Speiseklemme Vn des ersten Speicherchips 11. aufgeschaltet, während das Ausgangssignal des zweiten Transistors 136 über die Speiseleitung 25 der Lese Einschreib-Speiseklemme Vn des zweiten Speicherchips 11p aufgeprägt wird. Die betreffenden Speiseklemmen Vßn und V33 der Speicherchips 1I1 und 11p sind mit den betreffenden Speiseleitungen der Stromversorgung 12 aisammengeschaltet.
Fig. 5A veranschaulicht einen Satz von Takt-bzw. Zeitsteuerkurven zur Erläuterung der Arbeitsweise der Stromzufuhr-Steuervorrichtung gemäß Pig. 2. Beim Drücken einer Taste wird dem Prozessor 18 ein Operatorbefehl für Maschinenlauf eingegeben. Der Prozessor 18 liefert daraufhin die beiden Datenübertragung-Steuersignale C1 und C2, die, wie bei a und b in Fig. 5A angedeutet, gleiche Pegel, aber verschiedene Impulsbreiten besitzen. Die Datenübertragung beim Lesen und Einschreiben erfolgt zwischen den beiden Speicherchips 1I1 und 112 und dem Prozessor, unter der Steuerung durch die beiden Datenübertragung-Steuersignale C1 und C2. Wie bei c in Fig. 5A angedeutet, erhält die Sammelschiene I9 eine Adressen information ADRESSE zur Bezeichnung der Lese- und Einschreibadressen des Speicherchips sowie eine Dateninformation DATEN für das Lesen und Einschreiben von Daten in den Speicherchip und aus diesem.
Die Speichersteuereinheit 21 empfängt die Datenübertragung-Steuersignale C1 und C2 gemäß Fig. 5A (a und b) sowie nur das
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ADRESSEN-Signal der ADRESSEN- und DATEN-SIgnale gemäß Fig. 5A (c), um dann Bezeichnungssignale abzugeben, die für die Lese Einschreib-Operationen des betreffenden Speicherchips erforderlich sind. Bei der Speichersteuereinheit gemäß Fig. 3 werden die beiden Datenübertragung-Steuersignale C1 und C2 im exklusiven ODER-Glied 211 eingegeben, das seinerseits das Chip-Freigabesignal (Fig. 5A (f)) abgibt, welches den Speicherchip so aktiviert bzw. freigibt, daß er nur während der Zeitspanne betätigbar ist, in welcheytile Lese- und Einschreiboperationen durchgeführt werden. In Fig. 5A (f) ist das Chip-Freigabesignal als invertiertes Chip-Freigabesignal Ö bezeichnet. Das erste Steuersignal C1 wird im Umsetzer 21 invertiert und dann zu einer der Eingangsklemmeη des UND-Glieds 213 geführt. Das zweite Datenübertragung-Steuersignal C2 wird der anderen Eingangsklemme des UND-Glieds 213 zugeführt. Das UND-Glied gibt dabei das Lese/Einschreib-Signal gemäß Fig. 5A (e) zur Bezeichnung der Lese- oder Einschreiboperation ab. Zum Adressieren des Speicherchips wird das beispielsweise aus 12 Bits bestehende ADRESSEN-Signal an der ansteigenden Flanke des ersten Datenübertragung-SteuerSignaIs C1 gemäß Fig. 5A (d) im Adressenregister 214 gesetzt. Die Bits niedriger Wertigkeit, z.B. 7 Bits des Adressenschieberegisters 214, werden als Adressen-Unterwertsignal zu den Chips geleitet, während die höherwertigeren Bits, z.B. 5 Bits, als Adressen-Oberwertsignal der Speisesteuereinheit 13 eingegeben werden. Das Adressen-Unterwertsignal dient zur Bezeichnung der Adresse im Speicherchip, während das Adressen-Oberwertsignal für die Auswahl des Speicherchips benutzt wird.
An den ansteigenden Flanken der Steuersignale C1 und C2, d.h. zu dem Zeitpunkt, an welchem diese Signale vom logischen Pegel 11O" auf den Pegel "1" ansteigen, liegt ein Adressensignal an der Sammelschiene 19 an. Wenn das erste Steuersignal C1 den Pegel "1" und das zweite Steuersignal C2 den Pegel "0" besitzt,
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d.h. während der Zeitspanne T1 und T~}, wird die Leseoperation durchgeführt, bei welcher Daten aus den Speicherchips zum Prozessor 18 ausgelesen werden. Während der Zeitspanne T2, während welcher das erste Steuersignal T1 den Pegel "0" und das zweiten Steuersignal T2 den Pegel "1" besitzt, werden die Daten vom Prozessor 18 in die Speicherchips eingeschrieben.
Es ist zu beachten, daß die beiden Datenübertragung-Steuersignale C1 und C2 praktisch gleichzeitig vom logischen Pegel "0" auf den logischen Pegel "1" übergehen, wobei keine Lese- und Einschreiboperation durchgeführt wird, wenn sich die Steuersignale beide auf dem Pegel "0" befinden. Die Lese' Einschreibsignale W bezeichnen die Einschreiboperation nur dann, wenn das erste Steuersignal C1 den Pegel "0" und das zweite Steuersignal C2 den Pegel "1" besitzt. Das Chip-Preigabesignal C wird allen Speicherchips zugeführt.
Andererseits empfängt die Speisesteuereinheit 1j5 das Adressen-Oberwertsignal von der Speichersteuereinheit 21, und dieses Signal wird im Dekodierer 1^2 entschlüsselt. Der Dekodierer
132 liefert das erste Entschlüsselungssignal D1, wenn das Adressen-Oberwertsignal den Speicherchip 1I1 bezeichnet, während er das zweite Entschlüsselungssignal D2 abgibt, wenn das Adressen-Oberwertsignal den Speicherchip 11^ bezeichnet. Die Entschlüsselungssignale D1 und D2 werden durch die UND-Glieder bzw. 134 zusammen mit dem Ausgangssignal des ODER-Glieds I3I, welches die beiden Steuersignale C1 und C2 empfängt, einer UND-Punktion unterworfen. Die Ausgangssignale der UND-Glieder
133 und 134 werden an die Basen eines ersten und eines zweiten Transistors I35 bzw. I56 angelegt. Hierdurch werdendie Transistoren 135 und 136 durchgeschaltet, so daß über den Transistor 135 die Spannung V2 der Stromversorgung 12 an die Lese/Einschreib-Speiseklemme V"D des Speicherchips 111 angelegt werden kann, während über den Transistor I36 die Spannung V2 der Stromversorgung
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12 an die Lese Einschreib-Speiseklemme VD des Speicherchips 11p angelegt werüen kann.
In Fig. 5A bezeichnen die Zeitspanne ti bis t2 den Lese^zyklus des Speicherchips 11-, die Zeitspanne t2 bis tj> den Einschreibzyklus des Speicherchips 111 und die Zeitspanne tj bis t4 den Lese^zyklus des Speicherchips 11?. Während der Zeltspanne ti bis tj> wird daher der Speicherchip 11. gewählt, wobei gemäß Fig. 5A (g) der Strom nur während der schraffiert eingezeichneten Periode an die Spelseklemme VD des Speicherchips 111 angelegt wird. Während der Zeitspanne tj> bis t4 ist der Speicherchip 112 gewählt, wobei gemäß Fig. 5A (h) der Strom nur während der schraffiert eingezeichneten Periode an die Speiseklemme Vß des Speicherchips 112 angelegt wird. Wenn beide Steuersignale C1 und C2 den Pegel "0" besitzen, wird an die Speiseklemmen VD der Speicherchips 11. und 11p keine Spannung angelegt. Bei der beschriebenen Ausführungsform der Erfindung besteht ein spezielles Merkmal der Stromzufuhr-Steuervorrichtung darin, daß durch Betätigung der Speisesteuereinheit \~$ der der jeweiligen Adresseninformation entsprechende Speicherchip ausgewählt wird, um diesem ausgewählten Speicherchip den Strom für die Lese Einschreib-Operation zuzuführen. Ein anderes Merkmal besteht darin, daß keine Stromzufuhr erfolgt, wenn beide Steuersignale C1 und C2 den Wert bzw. Pegel "0" während des Lese Einschreib-Zyklus des gewählten Speicherchips besitzen. Hierdurch wird der Stromverbrauch der Speichereinheit, die bei einem MOS-IC-Randomspeicher bzw. MOS-IC-Mikrofestwertspeicher verwendet wird, weitgehend vermindert.
Die Speisesteuereinheit 15 gemäß Fig. 2 kann in Form der Schaltung gemäß Fig. 4B ausgelegt sein. Gemäß Fig. 4B sind das ODER-Glied 1}1 sowie die UND-Glieder 153 und 1^4 der Schaltung gemäß Fig. 4A weggelassen. Das über die Adressenleitung 2J>
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zugefUhrte Adressen-Oberwertsignal wird dem Adressen-Dekodierer 132 eingegeben, welcher dieses Signal entschlüsselt und vorbestimmte Entschlüsselungssignale D1 und D2 abgibt. Das betreffende Entschlüsselungssignal schaltet den ausgewählten Transistor durch, so daß der Strom dem für die Lese/Einschreiboperation ausgewählten Speicherchip zugeführt wird.
Fig. 5B zeigt einen Satz von Takt- bzw. Zeitsteuerkurven zur Erläuterung der Arbeitsweise der Stromzufuhr-Steuervorrichtung unter Verwendung der Speisesteuereinheit gemäß Fig. 4b. Wenn gemäß Fig. 5B (g) und(h) der Speicherchip 1I1 gewählt ist, wird der Strom diesem Speicherchip 111 zugeführt, während bei Wahl des Speicherchips 112 der Strom an diesen Speicherchip 112 angelegt wird. Mit anderen Worten: die Stromzufuhr-Steuervorrichtung unter Verwendung der Speisesteuereinheit gemäß Fig. 4B liefert den für Lese- und Einschreiboperation erforderlichen Strom nur dem jeweils gewählten Speicherchip der eine Anzahl von Speicherchips aufweisenden Speichereinheit.
In Fig. 6 ist eine abgewandelte AusfUhrungsform der Stromzufuhr-Steuervorrichtung gemäß der Erfindung dargestellt. In Fig. 6 sind die den Teilen von Fig. 2 entsprechenden Teile mit den gleichen Bezugsziffern wie dort bezeichnet, so daß auf ihre nähere Erläuterung verzichtet werden kann. Ein erster Unterschied dieser Ausführungsform gegenüber derjenigen gemäß Fig. besteht darin, daß die Speichersteuereinheit 21 die beiden Chip-Freigabesignale CE1 und cE2 liefert, die ihrerseits über die erste und die zweite Chip-Freigabeleitung 26 bzw. 27 an ersten und zweiten Speicherchip 11- bzw. 11_ angelegt werden, wodurch der Speicherchip gewählt wird, bei welchem die Lese/ Einschreiboperation durchgeführt werden soll. Ein zweiter Unterschied besteht darin, daß die Speisesteuereinheit 12 die Anlegung des Lese/Einschreib-Stroms von der Stromversorgung über die Speiseleitung 28 gemeinsam an die Lese Einschreib-
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Stromklenunen V~ der Speicherchips 11. und 112ermöglicht.
Fig. 7 zeigt ein Detail der Speichersteuereinheit 21 und der Speisesteuereinheit 13 gemäß Fig. 6. Gemäß Fig. 7 besteht die Speichersteuereinheit 21 aus einem Adressenregister 214, einem Adressen-Dekodjffer 215» einem Taktimpulsgenerator 216, zwei NAND-Gliedern 217 und 218, einem Umsetzer 212, und einem UND-Glied 21}. Das Adressenregister 214 speichert ein Signal zur Bezeichnung der Adresse des Speicherchips an der ansteigenden Flanke des ersten Datenübertragung-SteuersignaIs C1, und es erzeugt das Adressen-Unterwertsignal zur Bezeichnung der Adresse des Speicherchips sowie das Adressen-Oberwertsignal zur Auswahl des vorbestimmten Speicherchips, wobei diese beiden Signale durch Teilung des Adressensignals gebildet werden. Der AdressenDekodlerer 215 entschlüsselt das vom Adressenregister 214 zugeführte Adressen-Oberwertsignal zur Lieferung zweier Entschlüsselungssignale D1 und D2 entsprechend den Speicherchips 1I1 und 112· Der Taktimpulsgenerator 216 nimmt die beiden Datenübertragung-SteuersignaIe C1 und C2 ab, wobei er Taktimpulse zur Bezeichnung des Taktsignals für die Erzeugung des Chip-Freigabesignals liefert. Die beiden NAND-Glieder 217 und 218 weisen abwechselnd das erste und das zweite Entschlüsselungssignal D1 und D2 in bezug auf die Taktimpulse vom Taktimpulsgenerator 216 zurück, um Chip-Freigabesignale CE1 und CE2 entsprechend den Speicherchips 1I1 und 11p zu liefern. Der Umsetzer 212 invertiert das erste Datenübertragung-Steuersignal C1. Das UND-Glied 21} liefert das logische Produkt des AusgangsSignaIs des Umsetzers 212 und des zweiten Steuersignals C2 zwecks Lieferung des Lese/ Einschreib-Signals.
Die Speisesteuereinheit I3 veLst ein ODER-Glied 13I zur Bildung der logischen Summe aus erstem und zweitem Datenübertragung-
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so
Steuersignal C1 bzw. C2 sowie einen bipolaren Hochgeschwindigkeits-Transistor 137 auf, der in Abhängigkeit vom Ausgangs signal des ODER- bzw. UND-Glieds I3I die für die Lese- und Einschreiboperation erforderliche Spannung von der Stromversorgung 12 den betreffenden Speicherchips 1I1 und 11p gemeinsam zuführt.
Fig. 8 zeigt einen Satz von Takt- bzw. Zeitsteuerkurven zur Veranschaulichung der Arbeitsweise der Stromzufuhr-Steuervorrichtung gemäß Fig. 6. Wie im Fall von Fig. 5 sind die Zeitsteuerkurven gemäß Fig. 8 jeweils auf die Lese/Einschreib-Operation bezogen. Die in Verbindung mit Fig. 5 bereits beschriebenen Operationen werden im vorliegenden Fall nicht erneut erläutert. In Fig. 8 entsprechen die Periode ti bis t2 dem Lesezyklus des Speicherchips 11., die Perlode t2 bis tj dem Einschreibzyklus des Chips 11 1 und die Periode t} bis t4 dem Lesezyklus des Speicherchips 112· Das über die Adressenleitung 22 zugeführte Adressensignal wird im Adressenregister 214 gespeichert. Die höherwertigen Bits (Adressen-Oberwert) des Adressenregister 214 werden im Dekodierer 214 zur Lieferung von EntschlUsselungssignalen D1 und D2 entschlüsselt. Im folgenden sei angenommen, daß der Dekodierer 214 das Entschlüsselungssignal D1 liefert; das Entschlüsselungssignal D1 wird dann dem UND-Glied 217 zugeführt, das aktiviert bzw. freigemacht wird, wenn der Taktimpuls vom Taktimpulsgenerator
216 an dieses UND-Glied 217 angelegt wird, worauf das NAN>Glied
217 gemäß Fig. 8 (f) das Chip-Freigabesignal CE1 liefert. Letzteres wird über die erste Chip-Freigabeleitung 216 an den Speicherchip 1I1 angelegt, mit dem Ergebnis, daß der Speicherchip 1I1 betriebsbereit gemacht wird. Andererseits wird bei der Speisesteuereinheit I3 der Transistor I37 durch die beiden Datenübertragung-Steuersignale C1 und C2 über das ODER-Glied 131 durchgeschaltet. Infolgedessen wird die Spannung V2 von
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der Stromversorgung 12 über die Speiseleitung 28 gemeinsam an die Speicherchips 1I1 und 11p nur während der Zeitspanne angelegt, wenn die logische Summe der Steuersignale C1 und C2 "1" beträgt (vgl. schraffierten Abschnitt von Fig. 8(h)). Während der Zeitspanne ti werden daher die Daten aus dem adressierten Speicherchip 1I1 ausgelesen, um über die Datenleitung 14 zur Sammelschiene 19 übertragen zu werden. Da das Lese Einschreib-Signal gemäß Fig. 8 (e) während der Periode t2 den Pegel "1" besitzt, werden die Daten vom Prozessor 18 über die Sammelschiene 19 in den adressierten Speicherchip 1I1 eingegeben. Da während der Periode tj5 das Chip-Freigabesignal CE"2 gemäß Fig. 8 (e) erzeugt wird, werden die Daten aus dem Speicherchip 112 ausgelesen. Gemäß Fig. 8 (h) wird der Lese/Einschreib-Strom V*D von der Stromversorgung 12 zu den Speicherchips 1I1 und 11» nur während der schraffiert eingezeichneten Abschnitte geliefert, d.h. wenn die beiden Datenübertragung-Steuersignale C1 und C2 den Pegel "1" besitzen. Bei der Stromzufuhr-Steuervorrichtung gemäß Fig. 6 wird daher
dem Speicherchip kein Strom zugeführt, wenn die Lese/ Einschreib-Operation im betreffenden Zyklus des Speichers nicht durchgeführt wird, so daß der Stromverbrauch erheblich verringert wird.
Obgleich bei den Ausführungsbeispielen gemäß Fig. 2 und 6 zwei Speicherchips vorgesehen sind, kann eine ähnliche Stromzufuhr-Steuerung mittels der Stromzufuhr-Steuervorrichtung im Falle von einem oder drei Speicherchips erfolgen, indem die Speiseleitungen oder die Chip-Freigabeleitungen in einer Zahl entsprechend der Zahl der verwendeten Speicherchips angewandt werden. Wenn in diesem Fall die jedes Wort des Speichers darstellende Bitzahl für die Bitzahl eines Chips unzureichend bzw. ungenügend ist, kann die Bitzahl dadurch erhöht werden, daß
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gemäß Fig. 9 mehrere Speicherchips paralle!^geschaltet werden. In diesem Fall wird die Speiseleitung 25 mit den Speicherchips 1I1 und die Speiseleitung 24 mit den Speicherchips 112 verbunden. Auf diese Weise kann, wie im vorher beschriebenen Fall, die Stromzufuhr-Steuerung für jedes der drei Speicherchips 1I1 und 11p durchgeführt werden.
Fig. 1o zeigt ein anderes Ausführungsbeispiel der Erfindung, bei dem ein Speicherchip in Form eines integrierten n-Kanal-MOS-Schaltkreises benutzt wird. Bei dieser Ausführungsform ist zur Gewährleistung der gleichen Stromzufuhrregelung bzw. -steuerung die entgegengesetzte Polarität der Stromversorgung 12 und des Transistors Q erforderlich. Obgleich bei den vorstehend beschriebenen Ausführungsbeispielen ein Randomspeicher verwendet wird, kann bei der erfindungsgemäßen Stromzufuhr-Steuervorrichtung auch ein Mlkrofestwertspeicher verwendet werden. Ebenso läßt sich auch ein programmierbarer Mikrofestwertspeicher(PROM) verwenden. Ein Ausführungsbeispiel unter Verwendung eines Mikrofestwertspeichers ist in Fig. 11 gezeigt. Im Fall eines Mikrofestwertspeichers und eines programmierbaren Mikrofestwertspeichers ist die Speichererhaltungs- bzw. Haltespannungsquelle V^n überflüssig. Wenn jedoch die Daten aus dem Speicherchip ausgelesen werden sollen, wird der Lesestrom V~ benötigt. Wie bei den vorher beschriebenen Ausführungsformen kann somit die Stromzufuhr-Steuerung durch die Speisesteuereinheit 12 bewerkstelligt werden. Gemäß Fig. 12 ist die Erfindung auch auf eine Speichereinheit mit einem Randomspeicher und einem Mikrofestwertspeicher anwendbar. Der Speicher kann dabei mit mindestens einer Speichereinheit versehen sein, die eine Anzahl von Speicherchips enthält.
Die Speisesteuereinheit ist nicht auf die in Fig. 2 und 6 dargestellten Schaltkreise beschränkt, vielmehr kann sie auch durch eine Schaltung in Form der Transistor Transistor-Logik
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(TTL) gebildet sein. Außerdem wird die genannte Steueroperation an einer vorbestimmten Anzahl von Speicherchips durchgeführt, während der Lese/Einschreib-Strom stets den anderen Speicherchips zugeführt wird.
Der Grund für die Verwendung einer bipolaren Hochgeschwindigkeit-Transistorschaltung bei der Speisesteuereinheit 12 liegt darin, daß bei einer Hochgeschwindigkeit-Lese/TSinschreib-Steuer-Operation die Zufuhr des Stroms VD gleichzeitig abgeschaltet wird, so daß die Stromzufuhr gleichmäßig bzw.Ubergangsfrei erfolgen kann. Wenn die Schaltung mit hoher Geschwindigkeit betätigbar ist, ist daher die Stromabschalteinrichtung nicht auf einen bipolaren Transistor beschränkt. Die Datenübertragung-Steuersignale C1 und C2 gemäß Fig. 2und 6 können durch das Adressenbezeichnungssignal ADR, das Lesesignal READ und das Einschreibsignal WRITE ersetzt werden, die gemäß Fig. jeweils verschiedene Frequenz besitzen. In Fig. 13 sind wiederum den vorher beschriebenen Teilen entsprechende Teile mit den gleichen Bezugsziffern bezeichnet. Der Prozessor 18 erzeugt dabei das Adressenbezeichnungssignal ADR und das Lese/Einschreib-Signal. Die Speichersteuereinheit 21 und die Speisesteuereinheit 13 können durch die Schaltung gemäß Fig. 17 gebildet sein. Die Taktsteuerkurven dieser Schaltung sind in Fig. I5 veranschaulicht. Wenn das Signal ADR gemäß Fig. I5 (a) den Pegel "1" besitzt, erscheint die Adresseninformation vom Prozessor 18 an der Sammelschiene 19· Wenn das Lesesignal der Lese/Einschreib-Signale gemäß Fig. I5 (b) den Pegel "1" besitzt, geben die Speicherchips 1I1 und 11? die Lesedaten an der Sammelschiene ab. Wenn das Einschreibsignal gemäß Fig. 15 (c) den Pegel "1" besitzt, liefert der Prozessor 18 die Einschreibdaten an der Sammelschiene 19· Wenn Signale, wie das Adressenbezeichnungssignal und die Lese/Einschreib-Signale verwendet werden, kann das gewöhnliche (ordinary) Signal benutzt werden, wobei der
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Strom für die Lese/Einschreib-Operation dem durch das Adressensignal gewählten Speicherchip zugeführt wird.
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Claims (12)

  1. Henkel, Kern, Feiler Cr Hänzel Patentanwälte
    Tokyo Shibaura Electric Co., Ltd., ..... „ __
    Mohlstraße 37
    Kawasaki-Shi, Japan D-8000 München 80
    Tel.: 089/982085-87 Telex: 0529802 hnkld Telegramme: ellipsoid
    2 8. riarz ib/7
    Patentansprüche
    (1 .JStromzufuhr-Steuervorrichtung mit einer Stromversorgung und einer Speichereinrichtung, welcher der Strom von der Stromversorgung zugeführt wird und in welche Daten eingegeben (geladen) werden, dadurch gekennzeichnet , daß eine Steuereinrichtung zur Steuerung der Stromzufuhr in der Weise vorgesehen ist, daß der Strom (VD) für die Lese/Einschreib-Operation während einer vorbestimmten Zeitspanne oder Periode von der Stromversorgung zu Speichern (11.. und 11p) geliefert wird.
  2. 2. Vorrichtung nach Anspruch 1,dadurch gekenn zeichnet , daß jeder Speicher (11. und 11p) aus mindestens einem integrierten MOS-Schaltkreis-Chip gebildet ist.
  3. 3· Vorrichtung nach Anspruch 1,dadurch gekenn zeichnet, daß die Speichereinrichtung (11. und 11p) einen Randomspeicher aufweist.
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    ORlGlNAL INSPECTED
    27 1
  4. 4. Vorrichtung nach Anspruch 1,dadurch gekenn zeichnet, daß die Speichereinrichtung (11 und 11~) einen Mikrofestwertspeicher aufweist.
  5. 5. Vorrichtung nach Anspruch 1,dadurch gekenn zeichnet, daß die Speichereinrichtung (H1 und 11p) einen Randomspeicher und einen Mikrofestwertspeicher aufweist.
  6. 6. Vorrichtung nach Anspruch 1,dadurch gekennzeichnet, daß die Steuereinrichtung eine Strombzw. Speisesteuereinheit (13) mit Mitteln (135» 136 und 137) zum mit hoher Geschwindigkeit erfolgenden Umschalten des für die Lese/Einschreib-Operation erforderlichen Stroms zur Speichereinrichtung (H1 und 11p) aufweist.
  7. 7. Vorrichtung nach Anspruch 6, dadurch gekenn zeichnet, daß die Schaltmittel (135, I36 und I37) einen bipolaren Hochgeschwindigkeit-Transistor umfassen.
  8. 8. Vorrichtung nach Anspruch 1,dadurch gekenn zeichnet, daß die Steuereinrichtung eine Strombzw. Speisesteuereinheit (I3) aufweist, mit deren Hilfe der Strom (VD) für die Lese/Einschreib-Operation dem jeweils gewählten Speicherchip (11.. bzw. H3) zugeführt wird, wenn Daten in die Speicherchips (H1, 112) Se~ laden bzw. aus ihnen ausgelesen werden.
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  9. 9· Vorrichtung nach Anspruch 8, dadurch gekenn zeichnet, daß die Speichereinrichtung mindestens eine Speichereinheit mit mehreren Speicherchips (H1, 11 ?) aufweist.
  10. 10. Vorrichtung nach Anspruch 8, dadurch gekenn zeichnet, daß die Speisesteuereinheit (13) eine Steuerung in der Weise bewirkt, daß die Steuerung oder Zufuhr des Speisestroms (Vß) auf ein vorbestimmtes Speicherchip (H1* 11p)> nicht aber auf das andere angewandt wird.
  11. 11. Vorrichtung nach Anspruch 8, dadurch gekenn zeichnet, daß die Steuereinrichtung eine Steuerung in der Weise bewirkt, daß der für die Lese/ Einschreib-Operation erforderliche Strom (VD) dem ausgewählten Speicherchip (H1, H2) nur während der Zeitspanne zugeführt wird, während welcher die Lese/ Einschreib-Operation durchgeführt wird.
  12. 12. Vorrichtung nach Anspruch 8,dadurch gekenn zeichnet., daß die Steuereinrichtung eine Einheit (13) aufweist, welche den dem Speicherchip (H1* 11p) zugeführten Strom mit hoher Geschwindigkeit umschaltet.
    13· Vorrichtung nach Anspruch 12, dadurch gekenn zeichnet, daß die Schalteinheit ein bipolarer Hochgeschwindigkeit-Transistor (135* 136* 137) ist.
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    271364a
    12I-. Vorrichtung nach Anspruch 13, dadurch gekenn
    zeichnet, daß der Transistor (135, 1^6, 1j57) entsprechend den Speicherchips (H1 11„) vorgesehen bzw. angeordnet ist.
    15· Vorrichtung nach Anspruch 1,dadurch gekennzeichnet, daß die Steuereinheit (Ι}) den für die Lese/Einschreib-Operation nötigen Strom (VQ) den Speicherchips (H1, H2)* *n welche Daten eingeschrieben und aus denen Daten ausgelesen werden, während der Zeitspanne zuführt, während welcher die Lese/Einschreib-Operation durchgeführt wird.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2923882A1 (de) * 1979-06-13 1981-01-08 Sartorius Gmbh Elektrische waage
DE3521480A1 (de) * 1984-06-15 1985-12-19 Hitachi, Ltd., Tokio/Tokyo Speichervorrichtung

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4279020A (en) * 1978-08-18 1981-07-14 Bell Telephone Laboratories, Incorporated Power supply circuit for a data processor
US4233667A (en) * 1978-10-23 1980-11-11 International Business Machines Corporation Demand powered programmable logic array
US4365290A (en) * 1979-03-12 1982-12-21 Medtronic, Inc. Computer system with power control circuit
US4748559A (en) * 1979-08-09 1988-05-31 Motorola, Inc. Apparatus for reducing power consumed by a static microprocessor
US4758945A (en) * 1979-08-09 1988-07-19 Motorola, Inc. Method for reducing power consumed by a static microprocessor
US4447895A (en) * 1979-10-04 1984-05-08 Tokyo Shibaura Denki Kabushiki Kaisha Semiconductor memory device
US4316247A (en) * 1979-10-30 1982-02-16 Texas Instruments, Inc. Low power consumption data processing system
JPS56122132U (de) * 1980-02-18 1981-09-17
US4329685A (en) * 1980-06-09 1982-05-11 Burroughs Corporation Controlled selective disconnect system for wafer scale integrated circuits
GB2083929B (en) * 1980-08-21 1984-03-07 Burroughs Corp Branched labyrinth wafer scale integrated circuit
US4422162A (en) * 1980-10-01 1983-12-20 Motorola, Inc. Non-dissipative memory system
US4589088A (en) * 1981-02-09 1986-05-13 Honeywell Inc. Remote data gathering panel
US4503491A (en) * 1981-06-29 1985-03-05 Matsushita Electric Industrial Co., Ltd. Computer with expanded addressing capability
JPS58105489A (ja) * 1981-12-16 1983-06-23 Toshiba Corp ダイナミツクrom
US4445205A (en) * 1981-12-28 1984-04-24 National Semiconductor Corporation Semiconductor memory core programming circuit
JPH0613223B2 (ja) * 1982-01-19 1994-02-23 富士通株式会社 プリンタの駆動制御装置
US4453208A (en) * 1982-03-08 1984-06-05 Honeywell Information Systems Inc. Apparatus for controlling the time sequenced energization of a memory unit
US4571702A (en) * 1982-08-09 1986-02-18 Hand-Held Products, Inc. Powerless remote program reservoir
US4595978A (en) * 1982-09-30 1986-06-17 Automatic Power, Inc. Programmable control circuit for controlling the on-off operation of an indicator device
US4539437A (en) * 1982-11-30 1985-09-03 At&T Bell Laboratories Stored program power control system for improving energy efficiency for telephone sets connected into a local telephone communications system
US4780843A (en) * 1983-11-07 1988-10-25 Motorola, Inc. Wait mode power reduction system and method for data processor
IL83184A0 (en) * 1986-07-15 1987-12-31 Sundstrand Data Control Method and apparatus for memory mapping topographical data
DE3828745A1 (de) * 1987-09-29 1989-04-13 Pioneer Electronic Corp Navigationsvorrichtung fuer ein kraftfahrzeug
US5025387A (en) * 1988-09-06 1991-06-18 Motorola, Inc. Power saving arrangement for a clocked digital circuit
US5167024A (en) * 1989-09-08 1992-11-24 Apple Computer, Inc. Power management for a laptop computer with slow and sleep modes
US5390333A (en) * 1990-02-06 1995-02-14 Alcatel Network Systems, Inc. Switch array power reduction apparatus
JPH03231320A (ja) * 1990-02-06 1991-10-15 Mitsubishi Electric Corp マイクロコンピュータシステム
US5036493A (en) * 1990-03-15 1991-07-30 Digital Equipment Corporation System and method for reducing power usage by multiple memory modules
JP2544027B2 (ja) * 1990-05-24 1996-10-16 株式会社東芝 低消費電力型プログラマブルロジックアレイおよびそれを用いた情報処理装置
US5257233A (en) * 1990-10-31 1993-10-26 Micron Technology, Inc. Low power memory module using restricted RAM activation
US5390350A (en) * 1991-04-22 1995-02-14 Western Digital Corporation Integrated circuit chip core logic system controller with power saving features for a microcomputer system
US5432944A (en) * 1991-08-05 1995-07-11 Motorola, Inc. Data processing system having a dynamically enabled input synchronizer for selectively minimizing power consumption
US5341494A (en) * 1993-02-12 1994-08-23 Compaq Computer Corporation Memory accessing system with an interface and memory selection unit utilizing write protect and strobe signals
US5798667A (en) * 1994-05-16 1998-08-25 At&T Global Information Solutions Company Method and apparatus for regulation of power dissipation
US5513361A (en) * 1994-07-25 1996-04-30 Intel Corporation Method and apparatus for reducing power consumption of a fan in a computer system
US7266725B2 (en) 2001-09-03 2007-09-04 Pact Xpp Technologies Ag Method for debugging reconfigurable architectures
DE19654595A1 (de) 1996-12-20 1998-07-02 Pact Inf Tech Gmbh I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen
JP3961028B2 (ja) * 1996-12-27 2007-08-15 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データフロープロセッサ(dfp)の自動的なダイナミックアンロード方法並びに2次元または3次元のプログラミング可能なセルストラクチャを有するモジュール(fpga,dpga等)
US6542998B1 (en) 1997-02-08 2003-04-01 Pact Gmbh Method of self-synchronization of configurable elements of a programmable module
US8686549B2 (en) * 2001-09-03 2014-04-01 Martin Vorbach Reconfigurable elements
DE19861088A1 (de) 1997-12-22 2000-02-10 Pact Inf Tech Gmbh Verfahren zur Reparatur von integrierten Schaltkreisen
US8230411B1 (en) * 1999-06-10 2012-07-24 Martin Vorbach Method for interleaving a program over a plurality of cells
US6665802B1 (en) 2000-02-29 2003-12-16 Infineon Technologies North America Corp. Power management and control for a microcontroller
US6810432B1 (en) * 2000-04-03 2004-10-26 Hewlett-Packard Development Company, L.P. Method for guaranteeing a device minimun bandwidth on a usb bus
EP2226732A3 (de) 2000-06-13 2016-04-06 PACT XPP Technologies AG Cachehierarchie für einen Multicore-Prozessor
US8058899B2 (en) 2000-10-06 2011-11-15 Martin Vorbach Logic cell array and bus system
US7844796B2 (en) 2001-03-05 2010-11-30 Martin Vorbach Data processing device and method
US7444531B2 (en) 2001-03-05 2008-10-28 Pact Xpp Technologies Ag Methods and devices for treating and processing data
US9037807B2 (en) 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US20070299993A1 (en) * 2001-03-05 2007-12-27 Pact Xpp Technologies Ag Method and Device for Treating and Processing Data
US7996827B2 (en) 2001-08-16 2011-08-09 Martin Vorbach Method for the translation of programs for reconfigurable architectures
US7434191B2 (en) 2001-09-03 2008-10-07 Pact Xpp Technologies Ag Router
US8686475B2 (en) 2001-09-19 2014-04-01 Pact Xpp Technologies Ag Reconfigurable elements
GB0123421D0 (en) 2001-09-28 2001-11-21 Memquest Ltd Power management system
US8281108B2 (en) 2002-01-19 2012-10-02 Martin Vorbach Reconfigurable general purpose processor having time restricted configurations
AU2003214003A1 (en) * 2002-02-18 2003-09-09 Pact Xpp Technologies Ag Bus systems and method for reconfiguration
WO2004088502A2 (de) * 2003-04-04 2004-10-14 Pact Xpp Technologies Ag Verfahren und vorrichtung für die datenverarbeitung
US8914590B2 (en) 2002-08-07 2014-12-16 Pact Xpp Technologies Ag Data processing method and device
US20070083730A1 (en) * 2003-06-17 2007-04-12 Martin Vorbach Data processing device and method
WO2004021176A2 (de) 2002-08-07 2004-03-11 Pact Xpp Technologies Ag Verfahren und vorrichtung zur datenverarbeitung
US7657861B2 (en) 2002-08-07 2010-02-02 Pact Xpp Technologies Ag Method and device for processing data
JP4388895B2 (ja) 2002-09-06 2009-12-24 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト リコンフィギュアラブルなシーケンサ構造
JP2005071556A (ja) * 2003-08-28 2005-03-17 Renesas Technology Corp 半導体記憶装置および半導体集積回路装置
JP4700611B2 (ja) * 2003-08-28 2011-06-15 ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト データ処理装置およびデータ処理方法
US8250503B2 (en) * 2006-01-18 2012-08-21 Martin Vorbach Hardware definition method including determining whether to implement a function as hardware or software
US7408829B2 (en) * 2006-02-13 2008-08-05 International Business Machines Corporation Methods and arrangements for enhancing power management systems in integrated circuits
EP2220554A1 (de) * 2007-11-17 2010-08-25 Krass, Maren Rekonfiguri erbare fliesskomma- und bit- ebenen datenverarbeitungseinheit
KR20170000625A (ko) * 2015-06-24 2017-01-03 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3599182A (en) * 1969-01-15 1971-08-10 Ibm Means for reducing power consumption in a memory device
US3703710A (en) * 1970-01-05 1972-11-21 Hitachi Ltd Semiconductor memory
US3680061A (en) * 1970-04-30 1972-07-25 Ncr Co Integrated circuit bipolar random access memory system with low stand-by power consumption
US3688280A (en) * 1970-09-22 1972-08-29 Ibm Monolithic memory system with bi-level powering for reduced power consumption
DE2121865C3 (de) * 1971-05-04 1983-12-22 Ibm Deutschland Gmbh, 7000 Stuttgart Speicher-Adressierschaltung

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2923882A1 (de) * 1979-06-13 1981-01-08 Sartorius Gmbh Elektrische waage
DE3521480A1 (de) * 1984-06-15 1985-12-19 Hitachi, Ltd., Tokio/Tokyo Speichervorrichtung

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GB1574058A (en) 1980-09-03
DE2713648B2 (de) 1979-06-07
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DE2713648C3 (de) 1980-02-21

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