DE2713648B2 - - Google Patents
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Description
wert-Speicherchips verwendea Im festeren Falle hat
die Bereitschaftsspannung einen endlichen Wert, im zweiten Falle kann die Bereitschaftsspannung auch den
Wert Null haben, da zum Aufrechterhalten der
gespeicherten Daten kein Anlegen einer Versorgungsspannung an das Speicherchip erforderlich ist
Vorteilhafte Weiterbildungen der Erfindung sind in Unteransprüchen angegeben.
Mit der Weiterbildung der Erfindung gemäß Anspruch
2 wird erreicht, daß über die beiden Steuersignale durch Impulsbreitenmodulation codiert auch der
ArbeiUimodus des Speicherchips (Schreiben oder Lesen)
eingestellt werden kann. Eine getrennte Verbindung zwischen einer zentralen Einheit eines Rechners und der
Betriebsschaltung für das Speicherchip, welche nur zum Übertragen eines Schreib/Lese-Steuersignales dient,
kann also entfallen. Anders gesagt: man kann von dem erfindunfesgemäßen Verfahren auch bei üblichen Rechnern
Gebrauch machen, bei denen eine Verbindungsleitung zwischen zentraler Einheit und Betriebsschaltung
des Speicherchips zur Oberstellung von Taktimpulsen und eine zweite derartige Verbindungslel'ung zur
Oberstellung eines den Arbeitsmodus des Speicherchips vorgebenden Befehlssignales vorgesehen ist.
Mit der Weiterbildung der Erfindung gemäß Anspruch 3 wird erreicht, daß bei Vorhandensein einer
Mehrzahl von Speicherchips jeweils nur dasjenige innerhalb des Arbeitszyklus mit der Arbeitsspannungsquelle
verbunden wird, in welchem sich die angewählte Speicherzelle befindet
Mit der Weiterbildung der Erfindung gemäß Anspruch 4 wird auf einfache Weise das in den beiden
Steuersignalen impulsbreitenmoduliert codierte Steuersignal für den Arbeitsmodus des Speicherchips wiedergewonnen.
Nachstehend wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahem auf die
Zeichnung näher erläutert In dieser zeigt
F i g. 1 Ein Halbleiter-Speicherchip mit einer zugeordneten Betriebsschaltung;
F i g. 2 Eine schematische Darstellung eines Rechners mit einem aus mehreren Halbleiter-Speicherchips
bestehenden Schreib/Lesespeicher und einer zugeordneten Betriebsschaltung;
F i g. 3 Einen Schaltplan der Speichersteuerung des in F i g. 2 gezeigten Rechners;
F i g. 4 Einen Schaltplan einer Versorgungssteuerung der Betriebsschaltung für den Schreib/Lesespeicher des
Rechners von F i g. 2; und
F i g. 5 Grafische Darstellungen verschiedener Signale,
welche in der Betriebsschaltung für den Schreib/Lesespeicher des Rechners nach F i g. 2 auftreten.
F i g. 1 zeigt ein Speicherchip 11 eines adressierbaren
Schreib/Lesespeichers (RAM = Random Access Memory) vom p-Kanal MOS-IC-Typ (integrierter Metalloxydhalbleiterschaltkreis).
Eine erste Versorgungskleinme des Speicherchips 11 ist mit Vss bezeichnet. Sie ist
direkt mit der auf dem Potential Vi liegenden positiven
Klemme einer Stromversorgung 12 verbunden. Eine weitere Versorgungsklemme Vdd des Speicherchips 11
ist ständig mit der auf dem Potential Vi liegenden negativen Klemme der Stromversorgung 12 verbunden.
Der über die Versorgungsklemme VDp fließende Strom
reicht dazu aus, die im Speicherchip 11 gespeicherten
Daten zu erhalten.
Eine weitere Versorgungsklemme Vp des Speicherchips
Il ist über eine insgesamt mit 13 bezeichnete Versorgungssteuerung ebenfalls mit der auf dem
Potential Vj liegenden Klemme der Stromversorgung 12 verbindbar. Die Versorgungssteuerung 13 schließt
bei Beaufschlagung mit einem Steuersignal den Strompfad von der Versorgungsklemme Vp zur Strom-
s Versorgung 12, wodurch das Speicherchip 11 zum Auslesen oder Einschreiben von Daten aktiviert wird.
Das Speicherchip 11 hat femer eine Datenklemmenanordnung
14, an der Daten entgegengenommen oder abgegeben werden, eine Adressenklemmanordnung A,
ίο an der die Adresse der angewählten Speicherzelle
angelegt wird, eine Steuerklemme W für den Arbeifsmodus
des Speicherchips (Lesen oder Schreiben), sowie eine Chip-Freigabeklemme C1 über welche das Speicherchip
U für den Austausch von Daten aktiviert werden kann.
Die Adressenklemmanordnung ist mit einer Adressenleitung 15 verbunden, die Steuerklemme W ist mit
einer Arbeitsmodus-Steuerleitung 16 verbunden und die Chip-Freigabeklemme Cist mit einer Chip-Freijabeleitung
17 verbunden.
Die Versorgungssteuerung 13 enuült einen Transistor
Q als Schalter. Liegt an der Basis dieses Transistors
kein Steuersignal an, so ist die Versorgungsklemme Vp von der Stromversorgung 12 getrennt Das Speicherchip
11 kann dann weder bereitgestellte Daten abspeichern noch gespeicherte Daten bereitstellen.
Liegt dagegen an der Basis des Transistors Q ein Steuersignal an, so wird dieser durchgeschaltet und die
Versorgungsklemme Vp des Speicherchips 11 ist dann
mit der Stromversorgung 12 verbunden, so daß nun Daten ausgetauscht werden können.
Fig.2 zeigt schematisch einen Rechner mit einem
zentralen Prozessor 18, einem Schreib/Lesespeicher, welcher aus zwei Speicherchips H1 und II2 besteht
sowie einer Betriebsschaltung für den Schreib/Lesespeicher.
Der Prozessor 18 ist über eine Schnittstellendatenschiene 20 mit einer Hauptdatenschiene 19 verbunden,
an welche auch das Speicherchip Hi unii das
Speicherchip II2 angeschlossen sind. Ober eine Adressenleitung
22 ist an die Hauptdatenschiene 19 auch eine Speichersteuerung 21 angeschlossen. Die schon in
Fig. 1 gezeigte Versorgungssteuerung 13 ist über eine weitere Adressenleitung 23 mit der Speicherrteuerung
21 verbunden.
Die Speichersteuerung ist über die jetzt verzweigt ausgebildete Adressenleitung 15 mit den Adressenklemmenanordnungen
A, über die verzweigt ausgebildete Arbeitsmodus-Steuerleitung 16 mit den Steuerklemmen
Wund über die verzweigt ausgebildete Freigabeleitung 17 mit den Freigabeklemmen C der beiden Speicherchips
111 und 112 verbunden.
Die Versorgungsklemmen Vss und Vco der Speicherchips
1 £ ι und II2 sind mit den beiden Klemmen der
Stromversorgung 12 verbunden. Die Versorgungsklemme Vbdes Speicherchips II2 ist über eine Versorgungsleitung
24 mit einem ersten Ausgang der Versorgungssteuerung 13 verbunden, während die Versorgungsklemme Vd des Sneicherchips Hi über eine Versor-
gungsleitung 25 mit einer zweiten Ausgangsklemme der Versorgungssteuerung 13 verbunden ist. Wie später
noch genauer beschrieben wird, kann die Versorgungssteuerung 13 wahlweise eine der Versorgungsleitungen
24,25 mit der auf dem Potential V2 liegenden negativen
Der Prozessor 18 gibt an zwei Ausgangsklemmen zwei Datenaustausch-Steuersignale Q und Ci ab,
welche durch Impulse unterschiedlicher Breite und mit
demselben Pegel logisch »1« oder »0« gebildet sind. Die beiden Steuersignale Q und Ct werden auf die
Speichersteuerung 21 und auf die Versorgungssteuerung 13 gegeben und dienen zur zeitlichen Steuerung
der Aktivierung der Speicherchips für einen Datenaustauschzyklus
und zur Einstellung des Arbeitsmodus (Lesen oder Schreiben) der Speicherchips, wie nachstehend
unter Bezugnahme auf Fig.5 noch genauer beschrieben werden wird.
F i g. 3 zeigt einen Schaltplan der Speichersteuerung 21. Die mil den Steuersignalen Ci und C2 beaufschlagten
Steuerklemmen der Speichersteuerung sind mit den Eingängen eines Antivalenz-Gliedes 211 verbunden,
dessen Ausgang mit der Freigabeleitung 17 verbunden ist. Das Steuersignal Q gelangt ferner auf die
Eingangsklemme eines Inverters 212 und von dort auf die erste Eingangsklemme eines UND-Gliedes 213,
r}e«en 7wpitp Ringangsklemme direkt mit dem zweiten
Steuersignal C2 beaufschlagt ist. Der Ausgang des UND-Gliedes 213 ist mit der Arbeitsmodus-Steuerleitung
16 verbunden. Bei einem Adressenregister 214 der Speichersteuerung 21 sind die Eingangsklemmen mit
der Adressenleitung 22 verbunden, während die den höherrangigen Bits zugeordneten Ausgangsklemmen
mit der zur Versorgungssteuerung 13 führenden Adressenleitung 23 verbunden sind und die niederrangigen
Bits zugeordneten Ausgangsklemmen mit der Adressenleitung 15 verbunden sind, welche zu den
Speicherchips Hi und II2 führt. Bei dem hier betrachteten
Ausführungsbeispiel hat das Adressenregister 214
12 Bits, und der aus den höheren 5 Bits bestehende obere Teil der Adresse wird der Versorgungssteuerung
13 übermittelt, während der aus den niederen 7 Bits bestehende untere Teil der Adresse an die Speicherchips
weitergegeben wird.
Fig.4 zeigt den Schaltplan der Versorgungssteuerung
13. Mit den beiden Steuersignalen Q und C2 beaufschlagte Steuerklemmen der Versorgungssteuerung
sind mit den Eingängen eines ODER-Gliedes 131 verbunden. Die Adressenleitung 23 ist mit dem Eingang
eines Adressendecodierers 132 verbunden, welcher gemäß dem oberen Teil der Adresse an einer seiner
beiden Ausgangsklemmen ein Aktivierungssignal D\ für das Speicherchip lit oder ein Aktivierungssignal D2 für
das Speicherchip 112 bereitstellt. Die Aiaivierungssigna-Ie
D\ und D2 gelangen auf erste Eingangsklemmen von
UND-Gliedern 133 und 134, deren zweite Eingangsklemmen mit dem Ausgang des ODER-Gliedes 131
verbunden sind. Die Ausgänge der UND-Glieder 133 und 134 sind mit der Basisklemme eines zugeordneten
bipolaren Hochgeschwindigkeits-Transistors 135 bzw. 136 verbunden. Über den Transistor 135 ist die
Versorgungsleitung 24 mit der Stromversorgung 12 verbindbar, über den Transistor 136 die Versorgungsleitung
25.
Der in Fig.2 gezeigte Rechner mit der in Fig.3
näher gezeigten Speichersteuerung und der in Fig.4 näher gezeigten Versorgungssteuerung arbeitet wie
folgt:
Der zentrale Prozessor 18 empfängt über die Hauptdatenschiene 19 und die Schnittstellendatenschiene
20 Programmbefehle oder Daten, beispielsweise von einer Eingabe/Ausgabe-Einheit oder einem externen
Speicher. Unter Verwendung dieser Informationen führt der Prozessor 18 dann logische oder arithmetische
Operationen durch und gibt das Ergebnis derselben wieder über die Schnittstellendatenschiene 20 an die
Hauptdatenschiene 19 ab. Zum Datenaustausch mit dem durch die Speicherchips 111 und 1I2 gebildeten Schreib/
Lesespeicher erzeugt der Prozessor die beiden Steuersignale Ci und Ci sowie ein Adressensignal zur
Kennzeichnung der gewünschten Speicherzelle in den Speicherchips 11i und U2. Die Speichersteuerung 21
teilt das Adressensignal in einen oberen Teil der Adresse, welcher das Speicherchip kennzeichnet, in
welchem sich die angewählte Speicherzelle befindet, und einen unteren Teil der Adresse, welcher die
Speicherzelle im angewählten Speicherchip charakterisiert, auf. Die Speichersteuerung 21 erzeugt ferner das
Chip-Freigabesignal und das Arbeitsmodus-Steuersignal. Dies wird nachstehend nun anhand von Fig. 5
näher beschrieben.
η In F i g. 5 sind die Steuersignale Ci und Cj, die auf der
Hauptdatenschiene stehenden Daten, das an die Speicherchips übermittelte Adressensignal, das Arbeitsmodus-Steuersignal,
das invertierte Chip-Freigabesignal und der Strom durch die Speicherchips Hi und M1
über der Zeit aufgetragen. Den Anfang bzw. das Ende eines Datenaustauschzyklus kennzeichnende Zeitpunkte
sind mit fi bis U gekennzeichnet. Die Darstellung von
F i g. 5 ist so gewählt, daß die Zeitspanne zwischen den Zeitpunkten /1 und f2 einem Lesezyklus, die Zeitspanne
2=> zwischen den Zeitpunkten h und (3 einem Schreibzyklus
und die Zeitspanne zwischen den Zeitpunkten /3 und u
einem weiteren Lesezyklus entspricht.
Wie aus der Teildarstellung (c) von F i g. 5 ersichtlich ist, steht innerhalb eines Datenaustauschzyklus zunächst
auf der Hauptdatenschiene die Adresse einer Speicherzelle, worauf dann die auszutauschenden Daten folgen.
Wie aus den Teildarstellungen (a) und (b) von F i g. 5 ersichtlich ist, liegen die Steuersignale Ci und C2 zu
Beginn eines Datenaustauschzyklus beide auf »0« und
Ji nehmen zu Beginn des Datenaustauschzyklus den Wert
»1« an. Von den beiden Steuersignalen bleibt jeweils eines so lange auf dem Wert »1«, wie die Adresse der
Speicherzelle auf der Hauptdatenschiene steht. Für den ersten Lesezyklus ist dies das Steuersignal C2. Das
andere Steuersignal, für den ersten Lesezyklus das Steuersignal Ci, bleibt noch weiter für eine solche
Zeitspanne auf dem Wert »1«, wie sie nach erfolgter Adressierung der Speicherzelle für den Datentransfer
selbst erforderlich ist. Diese Zeit ist in F i g. 5 für den ersten Lesezyklus mit Ti bezeichnet. Für einen
Schreibzyklus sind die Längen der Steuersignalimpulse gerade umgekehrt gewählt: Das Steuersignal C1 hat eine
Länge, die der Zeitdauer des Anstehens der Adresse auf der Hauptdatenschiene entspricht, während das Steuersignal
C2 um eine der für den eigentlichen Datentransfer
erforderlichen Zeitspanne verlängert ist (T2).
Die Textdarstellung (d) von F i g. 5 zeigt das an den
Speicherchips über die Adressenleitung 15 angelegte Adressensignal. Dieses Adressensignal ändert sich
innerhalb des Datenaustauschzyklus nicht, da das
214 durch die ansteigenden Flanken des Steuersignales
Ausgang des in F i g. 3 gezeigten UND-Gliedes 213 erhaltene Arbeitsmodus-SteuersignaL das gemäß F i g. 3
dann erhalten wird, wenn das Steuersignal C\ den Wert
»0« hat und zugleich das Steuersignal Ci den Wert »1« hat Wie aus F i g. 5 ersichtlich ist, ist dies nur in einem
es Schreibzykius, nicht aber in einem Lesezyklus der Fall
Im Schreibzyklus nimmt dann das Arbeitsmodus-Steuersignal für die Zeitspanne 7} den Wert »1« an,
durch welchen die Speicherchips zum Schreiben
aktiviert werden.
Die Teildarstellung (f) von Fig.5 zeigt das durch
Antivalenz-Verknüpfung aus den Steuersignalen Q und Ci erhaltene Chip-Freigabesignal nach Inversion.
Die Teildarstellung (g) von F i g. 5 zeigt den Strom an
der Versorgungsklemme Vbdes Speicherchips U). Man
erkennt, rlaB die Teildarstellung (g) durch ODER-Verknüpfung
der Teildarstellung (a) und (b) erhalten werden kann.
Speicherchip H 2. Dieses Speicherchip ist sowohl im
ersten Lesezyklus als auch im ersten Schreibzyklus nicht aktiviert, so daß nur ein kleiner Strom durch es
hindurchfließt. Im zweiten Lesezyklus fließt dagegen ein größerer Strom durch das Speicherchip II2, welcher
dieses für einen Datenaustausch, hier das Auslesen von Daten aktiviert In diesem Lesezyklus ist dann der
Strom durch das Speicherchip Ht klein. Die Zeitspanne,
über welche hinweg das Speicherchip 1I2 zum Lesen
freigegeben ist, ist in der Zeichnung mit T3 bezeichnet
Claims (4)
1. Verfahren zum Betreiben eines Halbleiter-Speicherchips, bei welchem die Versorgungsspannung
für das Speicherchip zu Beginn eines Datenaustauschzyklus, innerhalb dessen nacheinander
auf einer Datenschiene in einem Adressierunterzyklus die Adresse der für den Datenaustausch
ausgewählten Speicherzelle und dann in einem Austauschunterzyklus die auszutauschenden Daten
anstehen, von einem ersten Wert auf einen zweiten Wert angehoben wird, dadurch gekennzeichnet,
daß zwei impulsbreitenmodulierte Steuersignale für den Datenaustausch erzeugt
werden, deren ansteigende Flanken zeitlich mit dem Beginn des Datenaustauschzyklus zusammenfallen,
während die abfallende Flanke eines der Steuersignale mit dem Ende des Adressierunterzyklus
zusammenfallt und die abfallende Flanke des zweiten Steuersignales in den Austauschunterzyklus
fällt; daß aus den beiden Steuersignalen durch Antivalenz-Verknüpfung ein Chip-Freigabesignal
erzeugt wird; und daß aus den beiden Steuersignalen durch ODER-Verknüpfung ein die Umschaltung der
Versorgungsspannung bewerkstelligendes Chip-Aktivierungssignal erzeugt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß für einen Lesezyklus ein erstes Steuersignal erzeugt wird, dessen abfallende Flanke
in den Austf.'.tochunterzyklus fällt, und ein zweites
Steuersignal erzeugt wird, dessen abfallende Flanke mit dem Ende des Adsessieru-.iterzyklus zusammenfällt;
und daß für einen Schreibzyklus umgekehrt ein erstes Steuersignal erzeugt win., dessen abfallende
Flanke mit dem Ende des Adressierunterzyklus zusammenfällt, und ein zweites Steuersignal erzeugt
wird, dessen abfallende Flanke in den Austauschzyklus fällt.
3. Betriebsschaltung zur Durchführung des Verfahrens nach Anspruch 1 oder 2 bei einer Mehrzahl
von Speicherchips mit einer steuerbaren Schalteranordnung, über weiche die Speicherchips mit einer
Arbeitsspannungsquelle verbindbar sind, gekennzeichnet durch einen mit dem oberen Teil der
Adresse beaufschlagten Adressen-Decodierer (132) und durch eine Mehrzahl eingangsseitig jeweils mit
einer der Ausgangsklemmen des Adressen-Decodierers (132) verbundener UND-Glieder (133, 134),
deren zweite Eingangsklemmen alle mit dem Ausgang eines eingangsseitig mit dem ersten
Steuersignal (Q) und dem zweiten Steuersignal (Ci) beaufschlagten ODER-Gliedes (131) verbunden sind
und deren Ausgangsklemmen mit den Steuerklemmen eines jeweils zugeordneten Schalters (135,136)
verbunden sind, über welchen die Versorgungsklemme (V0) jeweils eines der Speicherchips (11 r, 112) mit
der Arbeitsspannungsquelle (12) verbindbar ist.
4. Betriebsschaltung nach Anspruch 3 zur Durchführung des Verfahrens nach Anspruch 2,
gekennzeichnet durch ein UND-Glied (213), dessen einer Eingang über einen Inverter (212) mit dem
ersten Steuersignal (Q), dessen zweiter Eingang mit dem zweiten Steuersignal (Ci) und dessen Ausgang
mit Schreib/Lesesteuerklemmen (W) der Speicherchips (111,112) verbunden ist.
Die Erfindung betrifft ein Verfahren zum Betreiben
eines Halbleiter-Speicherchips gemäß dem Oberbegriff des Anspruches 1 sowie eine Betriebsschaltung zur
Durchführung eines solchen Verfahrens gemäß dem
s Oberbegriff des Anspruches 3.
Ein Verfahren gemäß dem Oberbegriff des Anspruches 1 ist auf Seite 1678 des »IBM Technical Disclosure
Bulletin« vom November 1971 beschrieben. Bei ihm wird die Versorgungsspannung des Speichercjips so
ίο lange auf einer zum Aufrechterhalten der gespeicherten
Daten ausreichenden niederen Bereitschaftsspannung gehalten, bis ein Datenaustausch zwischen dem
Speicherchip und einer Datenschiene durchgeführt werden soll. Dann wird die Versorgungsspannung des
fpeicherchips auf die volle Arbeitsspannung angehoben. Auf diese Weise kann man das Speicherchip über
größere Zeiträume hinweg mit geringer Leistung betreiben. Dies ist im Hinblick auf die Einsparung von
Energie aber auch im Hinblick auf die Wärmeabfuhr vom Speicherchip von großer Bedeutung.
In der US-PS 36 80 061 ist ferner ein Verfahren zum Betreiben eines Halbleiter-Speicherchips beschrieben,
bei dem die Zeilen- und Spaltendecodierer der zugeordneten Adressierschaltung so lange nicht aktiviert
werden, bis ein Impuls zum Aktivieren des ganzen Speicherchips erhalten wird. Die Versorgungsspannung
für das Speicherctvp selbst ist aber stets die volle Arbeitsspannung. Bei diesem Verfahren wird also nur
bei den Decodierern Energie gespart, außerdem hat die
jo entsprechende Betriebsschaltung verhältnismäßig komplizierten Aufbau.
In der US-PS 36 62 351 ist ferner ein Verfahren zum Betreiben eines Halbleiter-Speicherchips beschrieben,
bei dem durch Umschalten der Versorgungsspannung zwischen zwei Pegeln das Speicherchip als Schreib/Lesespeicher
oder als Festwertspeicher eingestellt wird.
In der DE-AS 22 30 686 ist ein Verfahren zum Betreiben eines Halbleiter-Speicherchips beschrieben,
bei dem die Leitungsaufnahme des ,Speicherchips durch in die Adressierleitungen geschaltete Thyristoren,
welche nur für kurze Zeit in den leitenden Zustand gebracht werden, klein gehalten wird.
Durch die vorliegende Erfindung soll ein Verfahren gemäß dem Oberbegriff des Anspruches 1 so weitergebildet
werden, daß noch mehr Energie eingespart wird. Es soll ferner eine entsprechende Betriebsschaltung
geschaffen werden.
Ausgehend von dem im Oberbegriff des Anspruches 1 angesprochenen Stand der Technik ist diese Aufgabe
erfindungsgemäß gelöst mit den im kennzeichnenden Teil des Anspruches 1 aufgeführten Merkmalen.
Bei dem erfindungsgemäßen Verfahren erfolgt die zusätzliche Einsparung von Energie dadurch, daß man
die Versorgungsspannung nicht über einen vollen Schreib- oder Lesezyklus (Oberbegriff: Datenaustauschzyklus)
auf die volle Arbeitsspannung anhebt. Diese Datenaustauschzyklen enthalten neben einem
eigentlichen Arbeitszyklus noch eine sich anschließende Totzeit, die in der Praxis einen nennenswerten Anteil
des gesamten Datenaustauschzyklus ausmacht. Erfindungsgemäß wird in dieser Totzeit die Versorgungsspannung des Speicherchips schon wieder auf die
niedere Bereitschaftsspannung abgesenkt. Das Speicherchip verbraucht also nur genau dann Leistung, wenn
es wirklich am Datenaustausch aktiv teilnimmt, d. h. innerhalb des eigentlichen Arbeitszyklus.
Das erfindungsgemäße Verfahren läßt sich gleichermaßen für Schreib/Lese-Speicherchipsi und für Fest-
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3318276A JPS52116118A (en) | 1976-03-26 | 1976-03-26 | Power source supply system for memory unit |
JP3318376A JPS52116119A (en) | 1976-03-26 | 1976-03-26 | Power source supply system for memory unit |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2713648A1 DE2713648A1 (de) | 1977-10-06 |
DE2713648B2 true DE2713648B2 (de) | 1979-06-07 |
DE2713648C3 DE2713648C3 (de) | 1980-02-21 |
Family
ID=26371828
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19772713648 Granted DE2713648A1 (de) | 1976-03-26 | 1977-03-28 | Stromzufuhr-steuervorrichtung fuer speichervorrichtungen |
Country Status (3)
Country | Link |
---|---|
US (1) | US4151611A (de) |
DE (1) | DE2713648A1 (de) |
GB (1) | GB1574058A (de) |
Families Citing this family (70)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4279020A (en) * | 1978-08-18 | 1981-07-14 | Bell Telephone Laboratories, Incorporated | Power supply circuit for a data processor |
US4233667A (en) * | 1978-10-23 | 1980-11-11 | International Business Machines Corporation | Demand powered programmable logic array |
US4365290A (en) * | 1979-03-12 | 1982-12-21 | Medtronic, Inc. | Computer system with power control circuit |
DE2923882A1 (de) * | 1979-06-13 | 1981-01-08 | Sartorius Gmbh | Elektrische waage |
US4758945A (en) * | 1979-08-09 | 1988-07-19 | Motorola, Inc. | Method for reducing power consumed by a static microprocessor |
US4748559A (en) * | 1979-08-09 | 1988-05-31 | Motorola, Inc. | Apparatus for reducing power consumed by a static microprocessor |
US4447895A (en) * | 1979-10-04 | 1984-05-08 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor memory device |
US4316247A (en) * | 1979-10-30 | 1982-02-16 | Texas Instruments, Inc. | Low power consumption data processing system |
JPS56122132U (de) * | 1980-02-18 | 1981-09-17 | ||
US4329685A (en) * | 1980-06-09 | 1982-05-11 | Burroughs Corporation | Controlled selective disconnect system for wafer scale integrated circuits |
GB2083929B (en) * | 1980-08-21 | 1984-03-07 | Burroughs Corp | Branched labyrinth wafer scale integrated circuit |
US4422162A (en) * | 1980-10-01 | 1983-12-20 | Motorola, Inc. | Non-dissipative memory system |
US4589088A (en) * | 1981-02-09 | 1986-05-13 | Honeywell Inc. | Remote data gathering panel |
US4503491A (en) * | 1981-06-29 | 1985-03-05 | Matsushita Electric Industrial Co., Ltd. | Computer with expanded addressing capability |
JPS58105489A (ja) * | 1981-12-16 | 1983-06-23 | Toshiba Corp | ダイナミツクrom |
US4445205A (en) * | 1981-12-28 | 1984-04-24 | National Semiconductor Corporation | Semiconductor memory core programming circuit |
JPH0613223B2 (ja) * | 1982-01-19 | 1994-02-23 | 富士通株式会社 | プリンタの駆動制御装置 |
US4453208A (en) * | 1982-03-08 | 1984-06-05 | Honeywell Information Systems Inc. | Apparatus for controlling the time sequenced energization of a memory unit |
US4571702A (en) * | 1982-08-09 | 1986-02-18 | Hand-Held Products, Inc. | Powerless remote program reservoir |
US4595978A (en) * | 1982-09-30 | 1986-06-17 | Automatic Power, Inc. | Programmable control circuit for controlling the on-off operation of an indicator device |
US4539437A (en) * | 1982-11-30 | 1985-09-03 | At&T Bell Laboratories | Stored program power control system for improving energy efficiency for telephone sets connected into a local telephone communications system |
US4780843A (en) * | 1983-11-07 | 1988-10-25 | Motorola, Inc. | Wait mode power reduction system and method for data processor |
JPS613390A (ja) * | 1984-06-15 | 1986-01-09 | Hitachi Ltd | 記憶装置 |
IL83184A0 (en) * | 1986-07-15 | 1987-12-31 | Sundstrand Data Control | Method and apparatus for memory mapping topographical data |
DE3828745A1 (de) * | 1987-09-29 | 1989-04-13 | Pioneer Electronic Corp | Navigationsvorrichtung fuer ein kraftfahrzeug |
US5025387A (en) * | 1988-09-06 | 1991-06-18 | Motorola, Inc. | Power saving arrangement for a clocked digital circuit |
US5167024A (en) * | 1989-09-08 | 1992-11-24 | Apple Computer, Inc. | Power management for a laptop computer with slow and sleep modes |
US5390333A (en) * | 1990-02-06 | 1995-02-14 | Alcatel Network Systems, Inc. | Switch array power reduction apparatus |
JPH03231320A (ja) * | 1990-02-06 | 1991-10-15 | Mitsubishi Electric Corp | マイクロコンピュータシステム |
US5036493A (en) * | 1990-03-15 | 1991-07-30 | Digital Equipment Corporation | System and method for reducing power usage by multiple memory modules |
JP2544027B2 (ja) * | 1990-05-24 | 1996-10-16 | 株式会社東芝 | 低消費電力型プログラマブルロジックアレイおよびそれを用いた情報処理装置 |
US5257233A (en) * | 1990-10-31 | 1993-10-26 | Micron Technology, Inc. | Low power memory module using restricted RAM activation |
US5390350A (en) * | 1991-04-22 | 1995-02-14 | Western Digital Corporation | Integrated circuit chip core logic system controller with power saving features for a microcomputer system |
US5432944A (en) * | 1991-08-05 | 1995-07-11 | Motorola, Inc. | Data processing system having a dynamically enabled input synchronizer for selectively minimizing power consumption |
US5341494A (en) * | 1993-02-12 | 1994-08-23 | Compaq Computer Corporation | Memory accessing system with an interface and memory selection unit utilizing write protect and strobe signals |
US5798667A (en) * | 1994-05-16 | 1998-08-25 | At&T Global Information Solutions Company | Method and apparatus for regulation of power dissipation |
US5513361A (en) * | 1994-07-25 | 1996-04-30 | Intel Corporation | Method and apparatus for reducing power consumption of a fan in a computer system |
US7266725B2 (en) | 2001-09-03 | 2007-09-04 | Pact Xpp Technologies Ag | Method for debugging reconfigurable architectures |
DE19654595A1 (de) | 1996-12-20 | 1998-07-02 | Pact Inf Tech Gmbh | I0- und Speicherbussystem für DFPs sowie Bausteinen mit zwei- oder mehrdimensionaler programmierbaren Zellstrukturen |
EP1329816B1 (de) * | 1996-12-27 | 2011-06-22 | Richter, Thomas | Verfahren zum selbständigen dynamischen Umladen von Datenflussprozessoren (DFPs) sowie Bausteinen mit zwei- oder mehrdimensionalen programmierbaren Zellstrukturen (FPGAs, DPGAs, o.dgl.) |
US6542998B1 (en) | 1997-02-08 | 2003-04-01 | Pact Gmbh | Method of self-synchronization of configurable elements of a programmable module |
US8686549B2 (en) * | 2001-09-03 | 2014-04-01 | Martin Vorbach | Reconfigurable elements |
DE19861088A1 (de) | 1997-12-22 | 2000-02-10 | Pact Inf Tech Gmbh | Verfahren zur Reparatur von integrierten Schaltkreisen |
EP1228440B1 (de) * | 1999-06-10 | 2017-04-05 | PACT XPP Technologies AG | Sequenz-partitionierung auf zellstrukturen |
US6665802B1 (en) | 2000-02-29 | 2003-12-16 | Infineon Technologies North America Corp. | Power management and control for a microcontroller |
US6810432B1 (en) * | 2000-04-03 | 2004-10-26 | Hewlett-Packard Development Company, L.P. | Method for guaranteeing a device minimun bandwidth on a usb bus |
ATE476700T1 (de) | 2000-06-13 | 2010-08-15 | Richter Thomas | Pipeline ct-protokolle und -kommunikation |
US8058899B2 (en) | 2000-10-06 | 2011-11-15 | Martin Vorbach | Logic cell array and bus system |
US20070299993A1 (en) * | 2001-03-05 | 2007-12-27 | Pact Xpp Technologies Ag | Method and Device for Treating and Processing Data |
US7444531B2 (en) | 2001-03-05 | 2008-10-28 | Pact Xpp Technologies Ag | Methods and devices for treating and processing data |
US7844796B2 (en) | 2001-03-05 | 2010-11-30 | Martin Vorbach | Data processing device and method |
WO2005045692A2 (en) * | 2003-08-28 | 2005-05-19 | Pact Xpp Technologies Ag | Data processing device and method |
US9037807B2 (en) | 2001-03-05 | 2015-05-19 | Pact Xpp Technologies Ag | Processor arrangement on a chip including data processing, memory, and interface elements |
US7996827B2 (en) | 2001-08-16 | 2011-08-09 | Martin Vorbach | Method for the translation of programs for reconfigurable architectures |
US7434191B2 (en) | 2001-09-03 | 2008-10-07 | Pact Xpp Technologies Ag | Router |
US8686475B2 (en) | 2001-09-19 | 2014-04-01 | Pact Xpp Technologies Ag | Reconfigurable elements |
GB0123421D0 (en) | 2001-09-28 | 2001-11-21 | Memquest Ltd | Power management system |
WO2003060747A2 (de) | 2002-01-19 | 2003-07-24 | Pact Xpp Technologies Ag | Reconfigurierbarer prozessor |
AU2003214003A1 (en) * | 2002-02-18 | 2003-09-09 | Pact Xpp Technologies Ag | Bus systems and method for reconfiguration |
US8914590B2 (en) | 2002-08-07 | 2014-12-16 | Pact Xpp Technologies Ag | Data processing method and device |
WO2005010632A2 (en) * | 2003-06-17 | 2005-02-03 | Pact Xpp Technologies Ag | Data processing device and method |
US7657861B2 (en) | 2002-08-07 | 2010-02-02 | Pact Xpp Technologies Ag | Method and device for processing data |
AU2003286131A1 (en) | 2002-08-07 | 2004-03-19 | Pact Xpp Technologies Ag | Method and device for processing data |
JP4388895B2 (ja) | 2002-09-06 | 2009-12-24 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | リコンフィギュアラブルなシーケンサ構造 |
JP2006524850A (ja) * | 2003-04-04 | 2006-11-02 | ペーアーツェーテー イクスペーペー テクノロジーズ アクチエンゲゼルシャフト | データ処理方法およびデータ処理装置 |
JP2005071556A (ja) * | 2003-08-28 | 2005-03-17 | Renesas Technology Corp | 半導体記憶装置および半導体集積回路装置 |
EP1974265A1 (de) * | 2006-01-18 | 2008-10-01 | PACT XPP Technologies AG | Hardwaredefinitionsverfahren |
US7408829B2 (en) * | 2006-02-13 | 2008-08-05 | International Business Machines Corporation | Methods and arrangements for enhancing power management systems in integrated circuits |
US20100281235A1 (en) * | 2007-11-17 | 2010-11-04 | Martin Vorbach | Reconfigurable floating-point and bit-level data processing unit |
KR20170000625A (ko) * | 2015-06-24 | 2017-01-03 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3599182A (en) * | 1969-01-15 | 1971-08-10 | Ibm | Means for reducing power consumption in a memory device |
US3703710A (en) * | 1970-01-05 | 1972-11-21 | Hitachi Ltd | Semiconductor memory |
US3680061A (en) * | 1970-04-30 | 1972-07-25 | Ncr Co | Integrated circuit bipolar random access memory system with low stand-by power consumption |
US3688280A (en) * | 1970-09-22 | 1972-08-29 | Ibm | Monolithic memory system with bi-level powering for reduced power consumption |
DE2121865C3 (de) * | 1971-05-04 | 1983-12-22 | Ibm Deutschland Gmbh, 7000 Stuttgart | Speicher-Adressierschaltung |
-
1977
- 1977-03-28 DE DE19772713648 patent/DE2713648A1/de active Granted
- 1977-03-28 GB GB12963/77A patent/GB1574058A/en not_active Expired
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Also Published As
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---|---|
DE2713648C3 (de) | 1980-02-21 |
DE2713648A1 (de) | 1977-10-06 |
GB1574058A (en) | 1980-09-03 |
US4151611A (en) | 1979-04-24 |
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