DE2713648C3 - - Google Patents

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DE2713648C3
DE2713648C3 DE2713648A DE2713648A DE2713648C3 DE 2713648 C3 DE2713648 C3 DE 2713648C3 DE 2713648 A DE2713648 A DE 2713648A DE 2713648 A DE2713648 A DE 2713648A DE 2713648 C3 DE2713648 C3 DE 2713648C3
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Description

Π 13 648
.f. wert-Speicherchips verwenden. Im ersteren Falle hat
f die Bereitschaftsspannung einen endlichen Wert, im
zweiten Falle kann die Bereitschaftsspannung auch den Wert Null haben, da zum Aufrechterhalten der gespeicherten Daten kein Anlegen t-iner Versorgungsspannung an das Speicherchip erforderlich ist
: Vorteilhafte Weiterbildungen der Erfindung sind in
; Unteransprüchen angegeben.
Mit dei Weiterbildung der Erfindung gemäß Anspruch 2 wird erreicht, daß über die beiden Steuersignale durch Impulsbreitenmodulation codiert auch der Arbeitsmodus des Spsicherchips (Schreiben oder Lesen) ';. eingestellt werden kann. Eine getrennte Verbindung
[ zwischen einer zentralen Einheit eines Rechners und der
Betriebsschaltung für das Speicherchip, welche nur zum Übertragen eines Schreib/Lese-Steuersignales dient, ; kann also entfallen. Anders gesagt: man kann von dem
erfindungsgemäßen Verfahren auch bei üolichen Rech- p nern Gebrauch machen, bei denen eine Verbindungsteile tung zwischen zentraler Einheit und Betriebsschaltung
des Speicherchips zur Überstellung von Taktimpulsen und eine zweite derartige Verbindungsleitung zur Überstellung eines den Arbeitsmodus des Speicherchips vorgebenden Befehlssignales vorgesehen ist
Mit der Weiterbildung der Erfindung gemäß Anspruch 3 wird erreicht daß bei Vorhandensein einer Mehrzahl von Speicherchips jeweils nur dasjenige innerhalb des Arbeitszyklus mit der Arbeitsspannungsquelle verbunden wird, in welchem sich die angewrhlte Speicherzelle befindet
Mit der Weiterbildung der Erfindung gemäß Anspruch 4 wird auf einfache Weise das in den beiden Steuersignalen impulsbreitenmoduliert codierte Steuersignal für den Arbeitsmodus des Speicherchips wiedergewonnen.
Nachstehend wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahem auf die Zeichnung näher erläutert In dieser zeigt
F i g. 1 Ein Halbleiter-Speicherchip mit einer zugeordneten Betriebsschaltung;
F i g. 2 Eine schematische Darstellung eines Rechners mit einem aus mehreren Halbleiter-Speicherchips bestehenden Schreib/Lesespeicher und einer zugeordneten Betriebsschaltung;
F i g. 3 Einen Schaltplan der Speichersteuerung des in F i g. 2 gezeigten Rechners;
F i g. 4 Einen Schaltplan einer Versorgungssteuerung der Betriebsschaltung für den Schreib/Lesespeicher des Rechners von F i g. 2; und
F i g. 5 Grafische Darstellungen verschiedener Signale, welche in der Betriebsschaltung für den Schreib/Lesespeicher des Rechners nach F i g. 2 auftreten.
F ι g. 1 zeigt ein Speicherchip 11 eines adressierbaren Schreib/Lesespeichers (RAM = Random Access Memory) vom p-Kanal MOS-IC-Typ (integrierter Metalloxydhalbleiterschal»kreis). Eine erste Versorgungsklemme des Speicherchips 11 ist mit Vss bezeichnet Sie ist direkt mit der auf dem Potential Vi liegenden positiven Klemme einer Stromversorgung 12 verbunden. Eine weitere Versorgungsklemme Vdd des Speicherchips 11 ist ständig mit der auf dem Potential V2 liegenden negativen Klemme der Stromversorgung 12 verbunden. Der über die Versorgungsklemme Vdd fließende Strom reicht dazu aus, die im Speicherchip 11 gespeicherten Daten zu erhalten.
Eine weitere Versorgungsklemme Vd des Speicherchips 11 ist über eine insgesamt mit 13 bezeichnete Versorgungssteuerung ebenfalls mit der auf dem Potential V2 liegenden Klemme der Stromversorgung 12 verbindbar. Die Versorgungssteuerung 13 schließt bei Beaufschlagung mit einem Steuersignal den Strompfad von der Versorgungsklemme Vb zur Strom-Versorgung 12, wodurch das Speicherchip 11 zum Auslesen oder Einschreiben von Daten aktiviert wird.
Das Speicherchip 11 hat ferner eine Datenklemmenanordnung 14, an der Daten entgegengenommen oder abgegeben werden, eine Adressenklemmanordnung A, an der die Adresse der 'ingewählten Speicherzelle angelegt wird, eine Steuerklemme IV für den Arbeitsmodus des Speicherchips (Lesen oder Schreiben), sowie eine Chip-Freigabeklemme Q über welche das Speicherchip 11 für den Austausch von Daten aktiviert werden kann.
Die Adressenklemmanordnung ist mit einer Adressenleitung 15 verbunden, die Steuerklemme W ist mit einer Arbeitsmodus-Steuerleitung 16 verbunden und die Chip-Freigabefcfemme Cist mit einer Chip-Freigabeleitung 17 verbunden.
Die Versorgungssteuerung 13 enthält einen Transistor Q als Schalter. Liegt an der Basis dieses Transistors kein Steuersignal an, so ist die Versorgungsklemme Vd von der Stromversorgung 12 getrennt Das Speicherchip 11 kann dann weder bereitgestellte Daten abspeichern noch gespeicherte Daten bereitstellen. Liegt dagegen an der Basis des Transistors Q ein Steuersignal an, so wird dieser durchgeschaltet und die Versorgungsklemme Vb des Speicherchips 11 ist dann mit der Stromversorgung 12 verbunden, so daß nun Daten ausgetauscht werden können.
F i g. 2 zeigt schematisch einen Rechner mit einem zentralen Prozessor 18, einem Schreib/Lesespeicher, welcher aus zwei Speicherchips Hi und II2 besteht, sowie einer Betriebsschaltung für den Schreib/Lesespeicher.
Der Prozessor 18 ist über eine Schnittstellendatenschiene 20 mit einer Hauptdatenschiene 19 verbunden, an welche auch das Speicherchip Hi und das Speicherchip 1I2 angeschlossen sind. Über eine Adressenleitung 22 ist an die Hauptdatenschiene 19 auch eine Speichersteuerung 21 angeschlossen. Die schon in F i g. 1 gezeigte Versorgungssteuerung 13 ist über eine weitere Adressenleitung 23 mit der Speichersteuerung 21 verbunden.
Die Speichersteuerung ist über die jetzt verzweigt ausgebildete Adressenleitung 15 mit den Adressenklemmenanordnungen A, über die verzweigt ausgebildete Arbeitsmodus-Steuerleitung 16 mit den Steuerklemmen
so W und über die verzweigt ausgebildete Freigabeleitung 17 mit den Freigabeklemmen C der beiden Speicherchipslliundll2verbunden.
Die Versorgungsklemmen Vssund Vdd der Speicherchips Hi und H2 sind mit den beiden Klemmen der Stromversorgung 12 verbunden. Die Versorgungsklemme Vb des Speicherchips 112 ist über eine Versorgungsleitung 24 mit einem ersten Ausgang der Versorgungssteuerung 13 verbunden, während die Versorgungsklemme Vb des Speicherchips Hi über eine Versor- gungsleitung 25 mit einer zweiten Ausgangsklemme der Versorgungssteuerung 13 verbunden ist Wie später noch genauer beschrieben wird, kann die Versorgungssteuerung 13 wahlweise eine der Versorgungsleitungen 24,25 mit der auf dem Potential V2 liegenden negativen Klemme der Stromversorgung 12 verbinden.
Der Prozessor 18 gibt an zwei Ausgangsklemmen zwei Datenaustausch-Steuersignale Q und C2 ab, welche durch Impulse unterschiedlicher Breite und mit
demselben Pegel logisch »1« oder »0« gebildet sind. Die beiden Steuersignale Q und C2 werden auf die Speichersteuerung 21 und auf die Versorgungssteuerung 13 gegeben und dienen zur zeitlichen Steuerung der Aktivierung der Speicherchips für einen Datenaustauschzyklus und zur Einstellung des Arbeitsmodus (Lesen oder Schreiben) der Speicherchips, wie nachstehend unter Bezugnahme auf F i g. 5 noch genauer beschrieben werden wird.
F i g. 3 zeigt einen Schaltplan der Speichersteuerung 21. Die mit den Steuersignalen Q und C2 beaufschlagten Steuerklemmen der Speichersteuerung sind mit den Eingängen eines Antivalenz-Gliedes 211 verbunden, dessen Ausgang mit der Freigabeleitung 17 verbunden ist. Das Steuersignal Q gelangt ferner auf die Eingangsklemme eines Inverters 212 und von dort auf die erste Eingangsklemme eines UND-Gliedes 213, dessen zweite Eingangsklemme direkt mit dem zweiten Steuersignal C2 beaufschlagt ist. Der Ausgang des UND-Gliedes 213 ist mit der Arbeitsmodus-Steuerleitung 16 verbunden. Bei einem Adressenregister 214 der Speichersteuerung 21 sind die Eingangsklemmen mit der Adressenleitung 22 verbunden, während die den höherrangigen Bits zugeordneten Ausgangsklemmen mit der zur Versorgungssteuerung 13 führenden Adressenleitung 23 verbunden sind und die niederrangigen Bits zugeordneten Ausgangsklemmen mit der Adressenleitung 15 verbunden sind, welche zu den Speicherchips Hi und II2 führt. Bei dem hier betrachteten Ausführungsbeispiel hat das Adressenregister 214
12 Bits, und der aus den höheren 5 Bits bestehende obere Teil der Adresse wird der Versorgungssteuerung
13 übermittelt, während der aus den niederen 7 Bits bestehende untere Teil der Adresse an die Speicherchips weitergegeben wird.
Fig.4 zeigt den Schaltplan der Versorgungssteuerung 13. Mit den beiden Steuersignalen Ci und Ci beaufschlagte Steuerklemmen der Versorgungssteuerung sind mit den Eingängen eines ODER-Gliedes 131 verbunden. Die Adressenleitung 23 ist mit dem Eingang eines Adressendecodierers 132 verbunden, welcher gemäß dem oberen Teil der Adresse an einer seiner beiden Ausgangsklemmen ein Aktivierungssignal D\ für das Speicherchip 111 oder ein Aktivierungssignal Di für das Speicherchip H2 bereitsteilt. Die Aktivierungssignale Di und Di gelangen auf erste Eingangsklemmen von UND-Gliedern 133 und 134, deren zweite Eingangsklemmen mit dem Ausgang des ODER-Gliedes 131 verbunden sind. Die Ausgänge der UND-Glieder 133 und 134 sind mit der Basisklemme eines zugeordneten bipolaren Hochgeschwindigkeits-Transistors 135 bzw. 136 verbunden. Über den Transistor 135 ist die Versorgungsleitung 24 mit der Stromversorgung 12 verbindbar, über den Transistor 136 die Versorgungsleitung 25.
Der in Fig.2 gezeigte Rechner mit der in Fig.3 näher gezeigten Speichersteuerung und der in Fig.4 näher gezeigten Versorgungssteuerung arbeitet wie folgt:
Der zentrale Prozessor 18 empfängt über die Hauptdatenschiene 19 und die Schnittstellendatenschiene 20 Programmbefehle oder Daten, beispielsweise von einer Eingabe/Ausgabe-Einheit oder einem externen Speicher. Unter Verwendung dieser Informationen führt der Prozessor 18 dann logische oder arithmetische Operationen durch und gibt das Ergebnis derselben wieder über die Schnittstellendatenschiene 20 an die Hauptdatenschiene 19 ab. Zum Datenaustausch mit dem durch die Speicherchips 111 und II2 gebildeten Schreib/ Lesespeicher erzeugt der Prozessor die beiden Steuersignale Ci und Ci sowie ein Adressensignal zur Kennzeichnung der gewünschten Speicherzelle in den Speicherchips 111 und H2. Die Speichersteuerung 21 teilt das Adressensignal in einen oberen Teil der Adresse, welcher das Speicherchip kennzeichnet, in welchem sich die angewählte Speicherzelle befindet, und einen unteren Teil der Adresse, welcher die Speicherzelle im angewählten Speicherchip charakterisiert, auf. Die Speichersteuerung 21 erzeugt ferner das Chip-Freigabesignal und das Arbeitsmodus-Steuersignal. Dies wird nachstehend nun anhand von F i g. 5 näher beschrieben.
In F i g. 5 sind die Steuersignale Ci und C2, die auf der Hauptdatenschiene stehenden Daten, das an die Speicherchips übermittelte Adressensignal, das Arbeitsmodus-Steuersignal, das invertierte Chip-Freigabesignal und der Strom durch die Speicherchips Hi und II2 über der Zeit aufgetragen. Den Anfang bzw. das Ende eines Datenaustauschzyklus kennzeichnende Zeitpunkte sind mit ii bis U gekennzeichnet Die Darstellung von F i g. 5 ist so gewählt, daß die Zeitspanne zwischen den Zeitpunkten fi und ti einem Lesezyklus, die Zeitspanne zwischen den Zeitpunkten t2 und f3 einem Schreibzyklus und die Zeitspanne zwischen den Zeitpunkten f3 und ti einem weiteren Lesezyklus entspricht
Wie aus der Teildarstellung (c) von F i g. 5 ersichtlich ist, steht innerhalb eines Datenaustauschzyklus zunächst auf der Hauptdatenschiene die Adresse einer Speicherzelle, worauf dann die auszutauschenden Daten folgen.
Wie aus den Teildarstellungen (a) und (b) von F i g. 5 ersichtlich ist, liegen die Steuersignale Ci und C2 zu Beginn eines Datenaustauschzyklus beide auf »0« und nehmen zu Beginn des Datenaustauschzyklus den Wert »1« an. Von den beiden Steuersignalen bleibt jeweils eines so lange auf dem Wert »1«, wie die Adresse der Speicherzelle auf der Hauptdatenschiene steht Für den ersten Lesezyklus ist dies das Steuersignal C2. Das andere Steuersignal, für den ersten Lesezyklus das Steuersignal Ci, bleibt noch weiter für eine solche Zeitspanne auf dem Wert »1«, wie sie nach erfolgter Adressierung der Speicherzelle für den Datentransfer selbst erforderlich ist Diese Zeit ist in F i g. 5 für den ersten Lesezyklus mit Γι bezeichnet Für einen Schreibzyklus sind die Längen der Steuersignalimpulse gerade umgekehrt gewählt: Das Steuersignal Ci hat eine Länge, die der Zeitdauer des Anstehens der Adresse auf der Hauptdatenschiene entspricht während das Steuersignal C2 um eine der fur den eigentüchen Datentransfer erforderlichen Zeitspanne verlängert ist (Ti).
Die Teildarstellung (d) von Fig.5 zeigt das an den Speicherchips über die Adressenleitung 15 angelegte Adressensignal. Dieses Adressensignal ändert sich innerhalb des Datenaustauschzyklus nicht, da das Einlesen einer neuen Adresse in das Adressenregister 214 durch die ansteigenden Flanken des Steuersignales Ci gesteuert wird, vie aus F i g. 3 ersichtlich ist
Die Teildarstellung (e) von Fig.5 zeigt das am Ausgang des in F i g. 3 gezeigten UND-Gliedes 213 erhaltene Arbeitsmodus-SteuersignaL das gemäß F i g. 3 dann erhalten wird, wenn das Steuersignal Ci den Wert »0« hat und zugleich das Steuersignal C2 den Wert »1« hat Wie aus F i g. 5 ersichtlich ist ist dies nur in einem Schreibzyklus, nicht aber in einem Lesezyklus der Fall. Im Schreibzyklus nimmt dann das Arbeitsmodus-Steuersignal für die Zeitspanne T2 den Wert »1« an, durch weichen die Speicherchips zum Schreiben
aktiviert werden.
Die Teildarstellung (J) von Fig.5 zeigt das durch Antivalenz-Verknüpfung aus den Steuersignalen Q und Ci erhaltene Chip-Freigabesignal nach Inversion.
Die Teildarstellung (g) von F i g. 5 zeigt den Strom an. der Versorgungsklemme Kodes Speicherchips lli.Man erkennt, daß die Teildarstellung (g) durch ODER-Verknüpfung der Teildarstellung (a) und (b) erhalten werden kann.
Die Teildarstellung (h) zeigt den Strom durch das
Speicherchip H2. Dieses Speicherchip ist sowohl im ersten Lesezyklus als auch im ersten Schreibzyklus nicht aktiviert, so daß nur ein kleiner Strom durch es hindurchfließt. Im zweiten Lesezyklus fließt dagegen ein größerer Strom durch das Speicherchip It2, welcher dieses für einen Datenaustausch, hier das Auslesen von Daten aktiviert. In diesem Lesezyklus ist dann der Strom durch das Speicherchip Hi klein. Die Zeitspanne, über welche hinweg das Speicherchip 112 zum Lesen freigegeben ist, ist in der Zeichnung mit T3 bezeichnet.
Hierzu 5 Blatt Zeichnungen
•30 208/369

Claims (5)

Patentansprüche:
1. Verfahren zum Betreiben eines Halbleiter-Speicherchips, bei welchem die Versorgungsspannung für das Speicherchip zu Beginn eines Datenaustauschzyklus, innerhalb dessen nacheinander auf einer Datenschiene in einem Adressierunterzyklus die Adresse der für den Datenaustausch ausgewählten Speicherzelle und dann in einem Austauschunterzyklus die auszutauschenden Daten anstehen, von einem ersten Wert auf einen zweiten Wert angehoben wird, dadurch gekennzeichnet, daß zwei impulsbreitenmodulierte Steuersignale für den Datenaustausch erzeugt werden, deren ansteigende Flanken zeitlich mit dem Beginn des Datenaustauschzyklus zusammenfallen, während die abfallende Flanke eines der Steuersignale mit dem Ende des Adressierunterzyklus zusammenfällt und die abfallende Flanke des zweiten Steuersignales in den Austauschunterzyklus fällt; daß aus den beiden Steuersignalen durch Antivalenz-Verknüpfung ein Chip-Freigabesignal erzeugt wird; und daß aus den beiden Steuersignalen durch ODER-Verknüpfung ein die Umschaltung der Versorgungsspannung bewerkstelligendes Chip-Aktivierungssignal erzeugt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß für einen Lesezyklus ein erstes Steuersignal erzeugt wird, dessen abfallende Flanke in den Austauschunterzyklus fällt, und ein zweites Steuersignal erzeugt wird, dessen abfallende Flanke mit dem Ende des Adressierunterzyklus zusammenfällt; und daß für einen Schreibzyklus umgekehrt ein erstes Steuersignal erzeugt wird, dessen abfallende Flanke mit dem Ende des Adressierunterzyklus zusammenfällt, und ein zweites Steuersignal erzeugt wird, dessen abfallende Flanke in den Austauschzyklus fällt.
3. Betriebsschaltung zur Durchführung des Verfahrens nach Anspruch 1 oder 2 bei einer Mehrzahl von Speicherchips mit einer steuerbaren Schalteranordnung, über welche die Speicherchips mit einer Arbeitsspannungsquelle verbindbar sind, gekennzeichnet durch einen mit dem oberen Teil der Adresse beaufschlagten Adressen-Decodierer (132) und durch eine Mehrzahl eingangsseitig jeweils mit einer der Ausgangsklemmen des Adressen-Decodierers (132) verbundener UND-Glieder (133, 134), deren zweite Eingangsklemmen alle mit dem Ausgang eines eingangsseitig mit dem ersten Steuersignal (Q) und dem zweiten Steuersignal (Q) beaufschlagten ODER-Gliedes (131) verbunden sind und deren Ausgangsklemmen mit den Steuerklemmen eines jeweils zugeordneten Schalters (135,136) verbunden sind, über weichen die Versorgungsklemme (Vd) jeweils eines der Speicherchips (lit, 112) mit der Arbeitsspannungsquelle (12) verbindbar ist.
4. Betriebsschaltung nach Anspruch 3 zur Durchführung des Verfahrens nach Anspruch 2, gekennzeichnet durch ein UND-Glied (213), dessen einer Eingang über einen Inverter (212) mit dem ersten Steuersignal (Q), dessen zweiter Eingang mit dem zweiten Steuersignal (Q) und dessen Ausgang mit Schreib/Lesesteuerklemmen (W) der Speicherchips (1 li, 112) verbunden ist.
Die Erfindung betrifft ein Verfahren zum Betreiben
eines Halbleiter-Speicherchips gemäß dem Oberbegriff des Anspruches 1 sowie eine Betriebsschaltung zur Durchführung eines solchen Verfahrens gemäß dem
5 Oberbegriff des Anspruches 3.
Ein Verfahren gemäß dem Oberbegriff des Anspruches 1 ist auf Seite 1678 des »IBM Technical Disclosure Bulletin« vom November 1971 beschrieben. Bei ihm wird die Versorgungsspannung des Speicherchips so lange auf einer zum Aufrechterhalten der gespeicherten Daten ausreichenden niederen Bereitschaftsspannung gehalten, bis ein Datenaustausch zwischen dem Speicherchip und einer Datenschiene durchgeführt werden soll. Dann wird die Versorgungsspannung des Speicherchips auf die volle Arbeitsspannung angehoben. Auf diese Weise kann man das Speicherchip über größere Zeiträume hinweg mit geringer Leistung betreiben. Dies ist im Hinblick auf die Einsparung von Energie aber auch im Hinblick auf die Wärmeabfuhr vom Speicherchip von großer Bedeutung.
In der US-PS 36 80 061 ist ferner ein Verfahren zum Betreiben eines Halbleiter-Speicherchips beschrieben, bei dem die Zeilen- und Spaltendecodierer der zugeordneten Adressierschaltung so lange nicht aktiviert werden, bis ein Impuls zum Aktivieren des ganzen Speicherchips erhalten wird. Die Versorgungsspannung für das Speicherchip selbst ist aber stets die volle Arbe.itsspannung. Bei diesem Verfahren wird also nur bei den Decodierern Energie gespart, außerdem hat die entsprechende Betriebsschaltung verhältnismäßig komplizierten Aufbau.
In der US-PS 36 62 351 ist ferner ein Verfahren zum Betreiben eines Halbleiter-Speicherchips beschrieben, bei dem durch Umschalten der Versorgungsspannung zwischen zwei Pegeln das Speicherchip als Schreib/Lesespeicher oder als Festwertspeicher eingestellt wird.
In der DE-AS 22 30 686 ist ein Verfahren zum Betreiben eines Halbleiter-Speicherchips beschrieben, bei dem die Leitungsaufnahme des Speicherchips durch in die Adressierleitungen geschaltete Thyristoren, welche :iur für kurze Zeit in den leitenden Zustand gebracht werden, klein gehalten wird.
Durch die vorliegende Erfindung soll ein Verfahren gemäß dem Oberbegriff des Anspruches 1 so weitergebildet werden, daß noch mehr Energie eingespart wird. Es soll ferner eine entsprechende Betriebsschaltung geschaffen werden.
Ausgehend von dem im Oberbegriff des Anspruches 1 angesprochenen Stand der Technik ist diese Aufgabe erfindungsgemäß gelöst mit den im kennzeichnenden Teil des Anspruches 1 aufgeführten Merkmalen.
Bei dem erfindungsgemäßen Verfahren erfolgt die zusätzliche Einsparung von Energie dadurch, daß man die Versorgungsspannung nicht über einen vollen Schreib- oder Lesezyklus (Oberbegriff: Datenaustauschzyklus) auf die volle Arbeitsspannung anhebt. Diese Datenaustauschzyklen enthalten neben einem eigentlichen Arbeitszyklus noch eine sich anschließende Totzeit, die in der Praxis einen nennenswerten Anteil des gesamten Datenaustauschzyklus ausmacht Erfindungsgemäß wird in dieser Totzeit die Versorgungsspannung des Speicherchips schon wieder auf die niedere Bereitschaftsspannung abgesenkt Das Speicherchip verbraucht also nur genau dann Leistung, wenn es wirklich am Datenaustausch aktiv teilnimmt, d.h. innerhalb des eigentlichen Arbeitszyklus.
Das erfindungsgemäße Verfahren läßt sich gleichermaßen für Schreib/Lese-Speicherchips und für Fest-
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JP3318276A JPS52116118A (en) 1976-03-26 1976-03-26 Power source supply system for memory unit
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