DE2738678A1

DE2738678A1 - Monolithisch integrierte speicherzelle

Info

Publication number: DE2738678A1
Application number: DE19772738678
Authority: DE
Inventors: Siegfried Kurt Dipl I Wiedmann
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1977-08-27
Filing date: 1977-08-27
Publication date: 1979-03-08
Also published as: GB1586323A; US4158237A; FR2401489A1; DE2738678B2; DE2738678C3; FR2401489B1

Description

Anmelderin: Monolithisch integrierte Speicherzelle

IBM Deutschland GmbH Pascalstraße 100 70OO Stuttgart 80 gg/bm

Die Erfindung betrifft eine monolithisch integrierte Speicherzelle, die aus einem Flip-Flop mit zwei kreuzgekoppelten, bipolaren Schalttransistoren und jeweils einem mit dem einen Anschluß an deren Kollektoren angeschlossenen Lastelement besteht und deren Ansteuerung über eine mit dem anderen Anschluß beider Lastelemente verbundene Wortleitung und jeweils eine an den Emitter jedes Schalttransistors angeschlossene Bitleitung eines Bitleitungspaares erfolgt.

Derartige Speicherzellen finden insbesondere Anwendung in Speicheranordnungen von digitalen Datenverarbeitungsanlagen. Die Speicherzellen werden dabei in einer Matrix angeordnet, so daß über entsprechende Selektionseinrichtungen jede einzelne Zelle adressiert und dabei binäre Daten in sie eingeschrieben oder aus ihr ausgelesen werden können.

Aus der Vielfalt der bekannten Speicherzellen sind im folgenden einige wesentliche, der erfindungsgemäßen Speicherzelle am nächsten kommende Ausführungsbeispiele gewürdigt.

So ist aus der DT-PS 1 817 481 eine Speicherzelle bekannt, die aus einem direkt kreuzgekoppelten, bipolaren Transistor-Flip-Flop besteht, dessen beide Kollektor-Lastwiderstände zwei gleiche, als steuerbare Stromquellen wirkende, aktive Halbleite Bauelemente sind. Dabei bilden die beiden aktiven Halbleiter-Bauelemente zwei zu den Flip-Flop-Transistoren komplementäre rransistoren mit gemeinsamer Basis. Zum Ein- urid Auslesen von Information sind dabei die Emitter zweier Transistoren gleichen [leitfähigkeitstyps wie die emitterverbundenen Flip-Flop-Transistoren mit gemeinsamen Kollektoren an ein Bitleitungspaar

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angeschlossen. Die Kollektoren und die BasisanschlUsse dieser Transistoren liegen auf gleichem Potential, wobei die Basisanischlüsse mit den Kollektoren der beiden Flip-Flop-Transistoren !verbunden sind. Diese bekannte Speicherzelle weist gegenüber !anderen bekannten Speicherzellen eine Reihe von wesentlichen Vorteilen auf. Diese Vorteile sind beispielsweise geringer Platzbedarf in integrierter Bauweise, geringer Leistungsverbrauch im nichtadressierten Zustand, hohe Schreibe-Lese-Geschwindigkeit, einfacher monolithischer Aufbau in Verbindung mit einfacher Leitungsftihrung, wenig Anschlußkontakte und außerdem einfache Herstellbarkeit bei hoher Ausbeute und Zuverlässigkeit.

Eine Abwandlung dieser Speicherzelle ist aus der DT-OS 2 307 739 bekannt. Diese Speicherzelle weist gegenüber der erstgenannten Speicherzelle Eigenschaften auf, die noch höheren Ansprüchen gerecht werden. Es werden weniger metallische Leitungen benötigt, so daß infolge der Reduzierung der durch die Elektromigration bedingten Schwierigkeiten eine höhere Zuverlässigkeit, eine höhere Schaltungs- und Informationsdichte und damit eine höhere Wirtschaftlichkeit erreicht wird. Wesentlich ist dabei, daß nur eine einzige Metallisierungsschicht benötigt wird, so daß das Herstellungsverfahren bei höherer Ausbeute und geringeren Kosten vereinfacht wird. Bei dieser bekannten Speicherzelle ist die Basis jedes Flip-Flop-Transistors mit dem Emitter eines zugeordneten komplementären Adressier-Transistors verbunden, diesen Kollektor mit der zugeordneten Bitleitung und dessen Basis an der Adreßleitung liegt. Die komplementären Adressier-Transistoren werden während einer Schreiboperation invers betrieben und injizieren so Strom in die Basis des zugeordneten Flip-Flop-Transistors, womit man eine Erhöhung der Schreibgeschwindigkeit erreicht. Durch laterale Anordnungen und Zusammenlegung der auf gleichem Potential liegenden Zonen der einzelnen

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Halbleiterelemente erhält man die angestrebte einfache Halb- ; I ι

leiterStruktur. Dazu gehört insbesondere auch, daß die Kollek- I tor-Lastwiderstände aus zu den Flip-Flop-Transistoren komplementären Transistoren bestehen, deren Emitter an eine erste Adreßleitung, deren Basis an eine zweite Adreßleitung und deren Kollektoren an den Kollektor des jeweils zugeordneten Flip-Flop-Transistors gelegt sind.

Im Rahmen der Weiterentwicklung der aus der DT-PS 1 817 481 bekannten Speicherzelle ist aus der DT-OS 1 817 498 eine monolithisch integrierte Speicherzelle aus einem direkt kreuzgekoppelten bipolaren Transistor-Flip-Flop bekannt, dessen beide Kollektor-Lastwiderstände wiederum zwei gleiche, als steuerbare Stromquellen wirkende, zu den Flip-Flop-Transistoren komplementäre Transistoren sind, die mit einem in einer gemeinsamen Basis angeordneten und an ein gemeinsames Versorgungsspannungspotential angeschlossenen Emitter und seitlich von diesem angeordneten Kollektoren als laterale Transistoren ausgebildet sind. Zum Zwecke der Adressierung sind Wortleitungen und Versorgungsspannungszuführung zusammengelegt und die beiden Emitter der Flip-Flop-Transistoren sind mit je einer Bitleitung eines Bitleitungspaares verbunden. Die auf diese Weise ausgestaltete und betriebene Speicherzelle weist insbesondere hinsichtlich des Adressierungsaufwandes verbesserte Eigenschaften auf.

Auf dem Gebiet der logischen Verknüpfungsschaltungen mit Bipolartransistoren hat in den letzten Jahren eine bemerkenswerte Weiterentwicklung stattgefunden, die in der Fachwelt große Aufmerksamkeit auf sich gezogen hat und unter der Be-

Zeichnung MTL (Merged Transistor Logic) oder auch I L (Integrated Injection Logic) breiten Eingang in die Fachliteratur gefunden hat. Es wird beispielsweise auf die Aufsätze in

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;IEEE Journal of Solid-State Circuits, Vol. SC-7, Nr. 5, Oktober 1972, Seiten 340 ff und 346 ff verwiesen. Als zugehörige Patentliteratur seien beispielsweise die US-PS 3 736 477, und 3 816 758 genannt. Dieses Injektions-Logikkonzept beruht im wesentlichen auf invertierenden Ein- oder Mehrfachkollektortransistoren, die durch direkte, d. h., im Innern des Halbleiterkörpers vor sich gehende Injektion von Minoritätsladungsträgern in die Nähe (Größenordnung einer Diffusionslänge) ihrer Emitter-Basis-Übergänge gespeist werden. Dieses !bipolare Logikkonzept ist durch kurze Schaltzeiten ausgezeichnet. Außerdem ist die Eignung zum Aufbau extrem hochintegrierter logischer Großschaltungen mit einer hohen Zahl von auf einem einzelnen Halbleiterplättchen herstellbaren Verknüpfungsgliedern hervorzuheben. Um logische Schaltungen in hochintegrierter Technik herstellen zu können, müssen sie unter anderem im wesentlichen drei Voraussetzungen erfüllen. Die Grundschaltungen müssen möglichst einfach und platzsparend sein, um möglichst viele davon auf einem Halbleiterplättchen unterbringen zu können. Die Schaltungen müssen außerdem so ausgelegt sein, daß eine ausreichende Geschwindigkeit keinen übermäßigen Anstieg der Verlustleistung auf dem Halbleiterplättchen zur Folge hat, was gleichbedeutend mit der Forderung nach einem möglichst kleinen Produkt aus den Faktoren Verzögerungszeit und Verlustleistung pro Verknüpfungsfunktion ist. Schließlich muß zur Erzielung einer guten Ausbeute und damit aus wirtschaftlichen, aber auch aus technologischen Gründen der erforderliche Herstellungsprozeß einfach und gut beherrschbar sein. Die beschriebenen invertierenden, logischen Schaltungen sind nicht nur in hervorragender Weise zum Aufbau von logischen Verknüpfungsschaltungen geeignet, sie sind auch in vorteilhafter Weise als Baustein für monolithisch integrierte Speicherzellen einsetzbar. Dabei wird von der Tatsache Gebrauch gemacht, daß bei invertierenden

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logischen Schaltungen jeweils zwei Stufen erforderlich sind, um Speicherzellen nach Art von bistabilen Flip-Flops zu erhalten. Eine Speicherzelle besteht also aus zwei derartigen Grundschaltungen, die symmetrisch ausgebildet sind und bei denen jeweils der Ausgang der einen mit dem Eingang der anderen Schaltung zur Erfüllung der Rückkopplungsbedingung verbunden ist. Auf diese Weise entsteht die erforderliche Kreuzkopplung, wie sie bei den üblichen Flip-Flops vorhanden ist. Aus der DT-OS 2 307 739 ist bereits eine Speicherzelle bekannt, die aus zwei der beschriebenen logischen Schaltungen zusammengesetzt ist und bei der der Kollektor des invertierenden Transistors der einen Schaltung jeweils mit der Basis des invertierenden Transistors der anderen Schaltung kreuzgekoppelt ist. Die beiden invertierenden Transistoren werden wiederum invers betrieben und bilden die eigentlichen Flip-Flop-Transistoren oder Schalttransistoren. Als Lastelement für beide Schalttransistoren dient der über eine gesonderte Leitung angeschlossene komplementäre Transistor jeder Grundschaltung, über den die Injektion der Minoritätsladungsträger, also die Stromversorgung erfolgt. Zum Zwecke der Adressierung, d. h., dem Einschreiben und Auslesen der Speicherzelle ist zusätzlich die Basis jedes Schalttransistors mit dem Emitter eines zugeordneten zusätzlichen, ebenfalls komplementären Adressier-Transistors verbunden, dessen Kollektor an der zugeordneten Bitleitung und dessen Basis an der Adreßleitung liegt. Außer dem das Lastelement bildenden, injizierenden Transistor ist also zusätzlich ein Adressier-Transistor erforderlich, der wiederum durch eine laterale TransistorStruktur gebildet wird.

Durch laterale Anordnung der beiden, jeweils eine Speicherzelle bildenden Schaltungen und Zusammenlegen der auf gleichem Potential liegenden Zonen erhält man die angestrebte einfache

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jHalbleiterstruktur. Mit dieser bekannten Speicherzelle läßt sich eine Speichermatrix aufbauen, bei der die Speicherzellen in mindestens zwei horizontalen Zeilen und mindestens vier !Vertikalen Spalten angeordnet sind. Eine erste vertikale Adreßleitung ist der ersten und zweiten und eine zweite vertikale Adreßleitung ist der dritten und vierten Spalte zugeordnet. Weiterhin ist eine erste horizontale Adreßleitung der ersten und eine zweite horizontale Adreßleitung der zweiten Zeile zugeordnet. Schließlich ist ein erstes Bitleitungspaar der ersten Spalte, ein zweites Bitleitungspaar der zv/eiten und dritten Spalte und ein drittes Bitleitungspaar der vierten Spalte zugeordnet. Jedes Bitleitungspaar verläuft dabei vorzugsweise in vertikaler Richtung zwischen den zugeordneten Spalten. Die Bitleitungen sind jeweils an die Kollektoren der Adressier-Transistoren, die erste Adreßleitung an die Emitter der die Lastelemente bildende Transistoren und die zweite Adreßleitung an die Basen der Adressier-Transistoren angeschlossen.

Es ist die der Erfindung zugrundeliegende Aufgabe, ausgehend von den genannten bekannten Speicherzellen eine monolithisch integrierte Speicherzelle der eingangs genannten Art anzugeben, die hinsichtlich der Betriebsweise, des Flächenbedarfs, der Verlustleistung und der Geschwindigkeit gegenüber den bekannten Speicherzellen erheblich verbessert ist. Insbesondere besteht die Aufgabe darin, eine Speicherzelle anzugeben, die sich bei vernachläßigbarem Adressieraufwand durch relativ große Lesesignale bei hoher Lesegeschwindigkeit auszeichnet und bei der trotz erhöhter Packungsdichte die elektrischen Eigenschaften nicht negativ beeinflußt werden, wobei mit einem Minimum an Metallisierungsaufwand, d. h., mit möglichst wenigen metallischen Leitungen auszukommen, angestrebt wird.

Die Lösung dieser Aufgabe ist in den Ansprüchen niedergelegt. GE 977 016 "~

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Zusammenfassend wird die Erfindung, ausgehend von der bekannten monolithisch integrierten Speicherzelle, die aus einem Flip-Flop mit zwei kreuzgekoppelten, bipolaren Schalttransistoren und jeweils einem mit dem einen Anschluß an deren Kollektoren angeschlossenen Lastelement besteht und deren Ansteuerung über eine mit dem anderen Anschluß beider Lastelemente verbundene Wortleitung und jeweils eine an den Emitter jedes Schalttransistors angeschlossene Bitleitung eines Bitleitungspaares erfolgt, darin gesehen, daß das Flip-Flop aus zwei in getrennten Isolationswannen des Halbleiterkörpers integrierten und jeweils in an sich bekannter Weise einen Injektor und zugeordneten

2 invertierenden Transistor umfaßenden I L-Strukturen besteht und daß jeweils der Injektor des einen der als Schalttransistoren verwendeten invertierenden Transistoren gleichzeitig das Lastelement des anderen Schalttransistors bildet. Wird der Schalttransistor jeweils als invers betriebene, vertikale Transistorstruktur innerhalb einer einer Zeile der Matrix gemeinsamen Isolationswanne ausgebildet, so kann eine vergrabene, hochdotierte Zone innerhalb der den Emitter bildenden Epitaxieschicht jeweils als Bitleitung verwendet werden. Als externe Leitung ist dann lediglich ein als Wortleitung dienender Leiterzug je Spalte der Matrix erforderlich, der mit den Injektoren sämtlicher in der Spalte liegender Speicherzellen verbunden ist. Die Ausnutzung des Injektionsprinzips gewährleistet die damit verbundenen, insbesondere das Herstellungsverfahren und den strukturellen Aufbau betreffenden Vorteile, wobei trotz des minimalen Adressierungsaufwandes ein relativ großes Lesesignal bei hoher Lesegeschwindigkeit erreicht wird. Es wird eine extrem hohe Packungsdichte erzielt, ohne daß die elektrischen Eigenschaften der Speicherzelle negativ beeinflußt werden.

Die Erfindung wird im folgenden anhand zweier in der Zeichnung dargestellter Ausführungsbeispiele näher erläutert. Es zeigen:

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Fig. 1A das Ersatzschaltbild der bekannten, als

Baustein der erfindungsgemäßen Speicherzelle

2
dienenden I L-Grundstruktur,

Fig. 1B eines der bekannten Ausführungsbeispiele der in Fig. 1A im Ersatzschaltbild dargestellten

2
I L-Grundstruktur in Draufsicht,

Fig. 1C eine Schnittansicht der bekannten I L-Grundstruktur gemäß Fig. 1B,

Fig. 2 das Ersatzschaltbild der erfindungsgemäßen
Speicherzelle,

Fig. 3A einen Ausschnitt der Struktur eines ersten
Ausführungsbeispiels einer mit erfindungsgemäßen Speicherzellen aufgebauten Speichermatrix in Draufsicht,

Fig. 3B eine erste Schnittansicht der Struktur gemäß Fig. 3A,

Fig. 3C eine zweite Schnittansicht der Struktur gemäß Fig. 3A und

Fig. 4 einen Ausschnitt der Struktur eines zweiten
Ausführungsbeispieles einer mit erfindungsgemäßen Speicherzellen aufgebauten Speichermatrix in Draufsicht.

Zunächst sei die in den Fign. 1A, 1B und 1C als Ersatzschaltbild, in Draufsicht und in einer Schnittansicht dargestellte und beispielsweise aus den bereits genannten US-Patentschriften

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3 736 477 und 3 816 758 bekannte, das Injektionsprinzip ver-

2 I

wirklichende I L-Grundstruktur kurz erläutert. Der Aufbau ί sowie die Wirkungsweise dieser Struktur sind in der eingangs genannten Literatur ausführlich abgehandelt, so daß hier lediglich eine zusammenfassende Darstellung gegeben zu werden braucht. Die Bezeichnungen sind so gewählt, daß aus ihnen gleichzeitig der Leitfähigkeitstyp der einzelnen Zonen zu ersehen ist. Außerdem sind im Ersatzschaltbild die in der eigentlichen Struktur vereinigten, auf gleichem Potential liegenden Halbleiterzonen mit gleichen Bezugszeichen versehen.

Es sei an dieser Stelle darauf hingewiesen, daß mehrere Abwandlungen und Weiterbildungen der hier betrachteten I L-Grundstruktur bekannt geworden sind, mit denen sich die erfindungsgemäße Speicherzelle ebenfalls vorteilhaft verwirklichen läßt.

Wie den Fign. 1B und IC zu entnehmen ist, dient als Ausgangsmaterial ein schwach dotiertes Halbleitersubstrat P eines ersten Leitfähigkeitstyps, also beispielsweise des P-Leitfähigkeitstyps. Auf dem Halbleitersubstrat P befindet sich eine hochdotierte, vergrabene Zone N des entgegengesetzten Leitfähigkeitstyps. Über der vergrabenen Zone N ist eine N-dotierte Epitaxieschicht N1 angeordnet. In die Epitaxieschicht N1 sind in einem ge v/i ssen Abstand voneinander zwei zur Epitaxieschicht entgegengesetzt dotierte Zonen P1 und P2 eingebracht. In der Zone P2 befindet sich eine weitere, dazu entgegengesetzt dotierte Zone N2. Die Zonen P1, P2 und N2 sind über Kontakte mit Anschlüssen I, B und C versehen. An die vergrabene Zone N ist ein Anschluß E geführt. Das elektrische Ersatzschaltbild dieser Struktur ist in Fig. 1A dargestellt, wobei durch die gleichartige Bezeichnung der einzelnen identischen Zonen ein direkter Vergleich zwischen Struktur und Ersatzschaltbild ermöglicht ist.

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Demnach besteht die erfindungsgemäß verwendete invertierende [logische Grundschaltung im wesentlichen aus einem invertierenden Transistor T1 mit der Zonenfolge N2 P2 N1, der durch

,direkte Injektion von Minoritätsladungsträgern gespeist wird.

Der invertierende Transistor T1 ist als invers betriebener, jvertikaler Transistor aufgebaut. Zum Zwecke der Injektion von Minoritätsladungsträgern ist ein dazu komplementärer Transistor T2 der Zonenfolge P1 N1 P2 vorgesehen, der in der !betrachteten Struktur lateral ausgebildet ist. Beide Tran-Isistoren sind in einer höchste Integration erlaubenden Weise unter Ausnützung gemeinsamer Halbleiterzonen miteinander integriert. Die Epitaxieschicht N1 dient gleichzeitig als Basiszone des lateralen Transistors T2 und als Emitter des verti-'kalen Transistors T1. Die Zone P1 bildet den Emitter des

!lateralen Transistors T2. Die Zone P2 bildet gleichzeitig die Basis des vertikalen, invertierenden Transistors T1 und den Kollektor des injizierenden lateralen Transistors T2. Die Zone N2 bildet den Kollektor des invertierenden Transistors T1. An der den Emitter des injizierenden Transistors T2 bildenden Zone P1 befindet sich ein Injektoranschluß I, über den extern ein Strom in der gezeigten Pfeilrichtung eingespeist wird. Dieser Strom liefert den Betriebsstrom für den invertierenden Transistor T1. An der die Basis dieses Transistors bildenden Zone P2 liegt ein Steueranschluß B, über den der Leitzustand des invertierenden Transistors T1 schaltbar ist. An der Zone N2 befindet sich der Kollektoranschluß C, der gleichzeitig den Ausgang der invertierenden Grundschaltung bildet. An der vergrabenen Zone N befind« anschluß E des vertikalen Transistors T1.

bildet. An der vergrabenen Zone N befindet sich der Emltter-

Eine in allen wesentlichen Punkten optimale Anwendung der

vorstehend beschriebenen I L-Grundschaltung ergibt sich erfindungsgemäß durch die Vereinigung zweier derartiger Grundschaltungen nach den Fign. 1 zu einer hochintegrierten Speicherzelle, wie sie aus dem Ersatzschaltbild nach Fig. 2 zu GE 977 016 ---.-- ■--- ........_

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i ersehen ist. Die einzelnen Halbleiterzonen sind mit den gleiichen Bezugszeichen versehen wie in den Fign. 1, wobei die j Bezeichnungen der einen der beiden Grundschaltungen zur Unter-; scheidung mit einem Strichindex versehen sind.

Die erfindungsgemäße Speicherzelle ist im Prinzip nach Art eines Flip-Flops aufgebaut. Die beiden invertierenden Transistoren T1 und T1' bilden dabei die eigentlichen Flip-Flop-Transistoren oder Schalttransistoren. Als Lastelemente sind in den Kollektorkreisen dieser Schalttransistoren dazu komple- I mentäre Transistoren T2' bzw. T2 angeordnet. Zur Verwirklichung der Flip-Flop-Funktion ist jeweils der Kollektor des einen Schalttransistors mit der Basis des anderen Schalttransistors zu verbinden, wodurch die erforderliche gegenseitige Rückkopplung erzielt wird. Ein wesentliches erfindungsgemäßes Merkmal besteht nun darin, daß das Lastelement des einen Zweiges des Flip-Flops unter Ausnutzung des bereits beschriebenen Injektionsprinzips gleichzeitig den Injektor für den Schalttransistor des anderen Zweiges bildet. Der injizierende Transistor T2 bildet also sowohl das Lastelement des Schalttransistors T1' als auch den Injektor für den Schalttransistor T1. Der injizierende Transistor T2' stellt das Lastelement des Schalttransistors T1 und den Injektor des Schalttransistors T1' dar. Ein weiteres wesentliches Merkmal der erfindungsgemäßen Speicherzelle besteht nun darin, daß die beiden Injektoranschlüsse der beiden injizierenden Transistoren T2 und T2¹ gemeinsam an eine Wortleitung WL geführt sind, während der Emitter jedes Schalttransistors T1 bzw. T1' an eine zugeordnete Bitleitung BO bzw. B1 eines Bitleitungspaares geführt ist. Von ausschlaggebender Bedeutung für die erfindungsgemäße Speicherzelle ist, daß die Emitterzonen N1 und N1· der beiden Schalttransistoren T1 und T1' bei unterschiedlichem Schaltzustand dieser Transistoren bei zugeführtem gleichen Strom eine kleine Spannungsdifferenz bzw. bei angelegter gleicher Spannung eine kleine Stromdifferenz aufweisen.

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Integriert man also die beiden I L-Strukturen in getrennten I

! I

!Isolationswannen, so kann über diese Isolationswannen bzw. j

I i

;die darin angeordneten Emitterzonen N1 und N1' der Schaltzu-

stand der Speicherzelle ausgelesen werden.

Da also die Emitterzonen N1 und N1' der beiden Schalttransistoren T1 und T1' bei der Ansteuerung der Speicherzelle auf unterschiedlichen Potentialen liegen, sind die beiden Schalttransistoren bei der integrierten monolithischen Ausführung der Schaltung in getrennten Isolationswannen unterzubringen, was sich bei der anschließenden Betrachtung der strukturellen Ausbildung zeigen wird. Da der Schalttransistor des einen

'Zweiges zusammen mit dem als Lastelement des anderen Zweiges ■dienenden komplementären Transistor erfindungsgemäß jeweils !eine I L-Grundschaltung bilden, sind diese beiden Transistoren

also entsprechend der anhand der Fign. 1 beschriebenen bekannten l 2

[I L-Grundstruktur in einer gemeinsamen Isolationswanne unterzubringen . Ein wesentlicher Vorteil der erfindungsgemäßen Speicherzelle ergibt sich aus der Tatsache, daß als externe Leitung lediglich eine an die beiden injizierenden Transistoren |T2' und T2 geführte Wortleitung WL erforderlich ist. Die erforderliche Kreuzkopplung erfolgt durch kurze Leiterzüge M1 und JM2, die jeweils die Kollektorzone N2 bzw. N2' des einen Schalttransistors mit der Basiszone P2 bzw. P2' des anderen Schalttransistors verbinden. Wie anschließend noch gezeigt wird, werden die beiden Bitleitungen BO und B1, die an die Emitterzonen 1 bzw. N1' der beiden Schalttransistoren T1 bzw. T1' geführt

sind, vorzugsweise durch in den zugeordneten Isolationswannen

^erlaufende, vergrabene, hochdotierte Zonen N verwirklicht, die weiteren im Ersatzschaltbild eingezeichneten leitenden Verbindungen sind in der monolithischen Struktur nicht vor-

banden, da sie entsprechend der I L-Grundstruktur durch Zusammenlegen der gleichbezeichneten Zonen verwirklicht sind. Zum Zwecke der Erläuterung der Wirkungsweise sind parallel zu den beiden injizierenden Transistoren T2' und T2 gestrichelt für

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ie jeweils inverse Stromrichtung zwei weitere Transistorstrukjturen im Ersatzschaltbild gemäß Fig. 2 eingezeichnet. Diese der Transistoren für die inverse Stromrichtung sind in der Struktur) nicht vorhanden, da sie dort identisch mit der jeweils injizierenden Transistorstruktur sind. Diese zusätzlichen Transistorstrukturen im Ersatzschaltbild haben ihre Berechtigung, da bei einem leitenden Schalttransistor T1 bzw. T1' in den jeweils !zugehörigen Injektor ein Strom IER2' bzw. IER2 rückinjiziert ,wird. Dieser Rückinjektionsstrom überlagert sich mit dem eigent, liehen Injektionsstrom IE2' bzw. IE2.

Die monolithische Auslegung einer mit erfindungsgemäßen Speicherzellen aufgebauten Speichermatrix ist in Draufsicht in Fig. 3A und in Schnittansichten in den Fign. 3B und 3C dargestellt. Der in Fig. 3A dargestellte Ausschnitt umfaßt zwei Zeilen und zwei Spalten, also vier Speicherzellen einer Speichermatrix. Jede Speicherzelle setzt sich aus zwei der in den Fign. 1A bis 1C dargestellten I L-Grundstrukturen zusammen. Die beiden eine Speicherzelle bildenden Grundstrukturen sind jeweils durch eine Isolationszone IZ voneinander getrennt. Der monolithische Aufbau besteht nun darin, daß auf ein Halbleitersubstrat P eine Epitaxieschicht N1 aufgebracht ist. Diese Epitaxieschicht N1 ist durch in Zeilenrichtung verlaufende Isolationszonen IZ streifenförmig unterteilt. Eine Zeile der Matrix umfaßt demnach zwei derartige streifenförmige Gebiete N1, die durch eine Isolationszone IZ voneinander isoliert sind. Bei diesen Isolationszonen kann es sich beispielsweise um dielektrische Zonen oder um P -dotierte Zonen handeln, die bis in das Substrat P reichen. In jedem Gebiet NI ist eine durchgehende, in Zeilenrichtung verlaufende vergrabene Zone N angeordnet, die der einen Zellhälfte sämtlicher Spei-

■t

eherzeIlen einer Zeile gemeinsam ist. Diese vergrabenen Zonen N⁺ dienen als Bitleitungen B10, B11, B20 und B21. Die jeweils

2 eine Speicherzelle bildenden beiden I L-Grundstrukturen sind

in Spaltenrichtung untereinander angeordnet und umfassen, wie GE 977 OI6

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in den Fign. 1Ά bis 1C angegeben, wiederum jeweils zwei lateral¹ zueinander in der Epitaxieschicht N1 angeordnete Zonen P1 und ί P2 und eine weitere Zone N2 innerhalb der Zone P2. Man erhält auf diese Weise eine Speicherzelle mit vertikalen Transistoren T1 und T1' mit den Zonenfolgen N2 P2 N1 bzw. N2' P2' N1' und zugeordneten lateralen, die Injektion bewirkenden Transistoren T2 und T2' mit den Zonenfolgen P1 N1 P2 bzw. P1' N1' P2·. Die Kreuzkopplung wird durch zwei Leiterzüge M1 und M2 hergestellt, die über einer die Gesamtanordnung bedeckenden Isolationsschic: IL verlaufen und die Zonen N2 und P2' bzw. N2' und P2 kontaktieren. Außerdem ist für jede Spalte der Matrix eine Wortleitung WL1, WL2 vorgesehen, die sämtliche, die Emitter der lateralen, injizierenden Transistoren T2 bzw. T2' bildenden Zonen P1 und P1' sämtlicher Speicherzellen einer Spalte miteinander verbinden. Benachbarte Speicherzellen einer Zeile können durch eine geeignete Sperrzone BZ gegeneinander isoliert werden. Diese Sperrzone verhindert parasitäre Kupplungen zwischen den Zellkomponenten zweier benachbarter Zellen einer Zeile. Diese Sperrzone kann entweder aus einer N -Diffusion, einer P-Diffusion, die an ein festes Potential angeschlossen ist, oder aus einer passiven Zone bestehen. Diese Sperrzone verringert die für eine Speicherzelle erforderliche effektive Fläche.

Eine Vorteilhafte Abwandlung der in Fig. 3A gezeigten Speicher matrix ist in Fig. 4 dargestellt. Bei der hier betrachteten Struktur sind die negativen Einflüsse der Sperrzonen auf den Flächenbedarf verringert. Es sind jeweils zwei in der Zeile aufeinanderfolgende Speicherzellen spiegelbildlich angeordnet, wobei der Abstand der Injektionszonen P1 bzw. P1' der benachbarten Zellen nur einen minimalen Abstand aufweisen müssen und der Flächenaufwand für die Sperrzone nur nach jeweils zwei Speicherzellen notwendig ist. Bei der Selektion der Wortleitung WL2 muß lediglich dafür gesorgt werden, daß die benachbarte Wortleitung WL1 auf ein festes Potential gelegt

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wird, das so bemessen ist, daß von den der Wortleitung WL1 zugeordneten Injektionszonen P1 bzw. P1' keine Ladungsträger injiziert werden.

In allen anderen Punkten entspricht die Speicheranordnung gemäß Fig. 4 der der Fig. 3A.

Die Betriebsweise einer erfindungsgemäßen Speicherzelle sei anhand des Ersatzschaltbildes gemäß Fig. 2 näher erläutert, in das die Bezeichnungen der zur Beschreibung der Betriebsweise erforderlichen Betriebsgrößen eingezeichnet sind. Für ein praktisches Ausführungsbeispiel sind typische Betriebsgrößen angenommen.

Im Ruhezustand werden die beiden Bitleitungen BO und B1 auf gleichem Potential gehalten (etwa 0 Volt). Den Emittern P1 und P1' der beiden als Lastelemente wirkenden Transistoren T2 und T2¹ wird über die Wortleitung WL vorzugsweise ein sehr kleiner Ruhestrom eingespeist, so daß die Speicherzelle mit sehr kleiner Ruheleistung arbeitet. Da die Basis-Emitterspannungen VBE und VBE' der beiden Transistoren T2 und T2· gleich groß sind, sind auch die Emitterströme IE2 und IE2* gleich, so daß für die Stabilität der Speicherzelle die Stromverstärkung der Schalttransistoren T1 und T1' lediglich größer als Eins sein muß. Alle an eine gemeinsame Wortleitung WL angeschlossenen Speicherzellen werden vom Strom IWL einer gemeinsamen Stromquelle gespeist. Aufgrund der guten Gleichlauf-Eigenschaft der PNP-Transistoren T2 und T2' wird der Strom nahezu gleichmäßig auf alle Zellen verteilt.

Zum Adressieren der Speicherzelle wird das Potential der Wortleitung WL um einige hundert Milli-Volt angehoben.

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.Zum Auslesen der Information gibt es im wesentlichen zwei ,verschiedene Betriebsweisen, die auch miteinander kombinierbar sind.

Bei der ersten Betriebsweise werden die beiden Bitleitungspotentiale VBE und VBE¹ an den beiden Bitleitungen BO und B1 auf dem gleichen Wert gehalten, so daß auch für die Emitterströme IEl und IE1' gleich groß sind. (Da das Potential an der Wortleitung um einige hundert Milli-Volt angehoben wird, erhöhen sich auch die Bitleitungspotentiale entsprechend.) Um eine größere Lesegeschwindigkeit zu erzielen, wird der Strom IWL auf der Wortleitung gegenüber dem Ruhezustand erhöht. Die nichtselektierten Zellen am gleichen Bitleitungspaar BO, B1 werden dabei praktisch von der Stromversorgung abgeschaltet, da die Basis-Emitterspannungen der Lasttransistoren T2 und T2¹ um etwa 500 mV erniedrigt wird. Die Information bleibt aber durch die gespeicherte Ladung in den Schalttransistorkapazitäten für eine lange Zeit (verglichen mit der Lesezeit) erhalten. Da die nichtselektierten Speicherzellen während des Lesevorganges praktisch keinen Strom führen, können diese auch keinen Strom in die Bitleitungen BO, B1 liefern. Die selektierte Speicherzelle aber liefert unterschiedliche Ströme IO und 11 in die Bitleitungen, und zwar abhängig vom Speicherzustand der Speicherzelle, so daß mit Hilfe eines an die Bitleitungen BO und B1 angeschlossenen Stromdifferenzmessers der Speicherzustand der Zelle festgestellt werden kann. Die Stromdifferenz IO - 11 wird im folgenden Abschnitt berechnet, wobei angenommen wird, daß T1' leitend und T1 gesperrt ist. Dieser Schaltzustand kann beispielsweise einer gespeicherten binären Eins zugeordnet sein. Wie bereits oben erwähnt, liegen die beiden Bitleitungen BO und B1 auf gleichem Potential, so daß VBE = VBE¹ und IE2' = IE2 = IE ist. Der Bitleitungsstrom IO wird allein aus dem Basisstrom IB2 des Transistors T2 gebildet, und zwar entsprechend

(1) IO = (1-o2) · IE,
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Ida der über den Lasttransistor T2 in der inversen Richtung jrückinjizierte Strom IER2 Null ist und auch der Schalttran-Isistor T1 keinen Strom führt. Der Bitleitungsstrom 11 setzt sich zusammen aus

(2) 11 - (1-α2·) IE + (1-OR2¹) IER2 · + ΙΕ1 ·

|Für viele praktische Fälle ist der Basisstrom IB1' klein gegenüber dem Emitterstrom IE2', so daß

(3)=sIER2· α2'·ΙΕ2' = α2'·ΙΕ ist.

Der Emitterstrom IE1' ist dann etwa gleich dem Kollektorstrom IC1' des Transistors T1', der aber gleich dem Kollektorstrom des Transistors T2 ist entsprechend

= α2·ΙΕ

Setzt man die Gleichungen (3) und (4) in die Gleichung (2) ein so erhält man

(5)»11 (1-Ο2¹) IE + (1-OR2·) 2'·ΙΕ + θ2·ΙΕ

Bei symmetrischen Lasttransistoren T2 und T2' wird et2 und o2' gleich groß. Damit erhält man aus Gleichung (5)

(1-aR2·) <X2] IE

Für das Stromverhältnis 11/10 erhält man aus den Gleichungen (1) und (6)

(7) Ii/ίο ^ - 1 + oder 11/IO ^s 1+ß2(2-aR2')

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!Dieses Stromverhältnis kann nun durch einen niederohmigen Differenzverstärker an den Bitleitungen BO, B1 angezeigt !und damit der Zustand der Speicherzelle festgestellt werden.

Bei der zweiten Lesemethode werden die Bitleitungsströme IO und 11 gleich gehalten und die daraus resultierende Bitleitungsspannungsdifferenz VBE-VBE¹ zur Feststellung des Zustands der Speicherzelle benützt. Diese Spannungsdifferenz wird im folgenden berechnet. Aus Gleichung (1) erhält man

(8) IE2 - 10/1-a2
Aus Gleichung (2) folgt

(9) IO » II - (1-CI2¹) IE2¹ + (1-aR2') IER2 · + IE1 ·

Mit den Gleichungen (3) und (4) erhält man nach entsprechender Umwandlung

(10) IE2' « IO · 1-2-a2

(1-2.o2'+a2^l-oR2^l) · (1-ct2)

Mit gleichen Stromverstärkungen der Lasttransistoren T2 und T2·, also mit 2 = 2* erhält man

(10) IE2¹ = IO · -rr^ 1-2-O2

Für das Stromverhältnis IE2/IE2' erhält man aus den Gleichungen (8) und (10)

(11) IE2/IE2·

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Da VBE = VT-In

ist (VT ^- = 26 mV bei 25 °C ist die

jTemperaturspannung und IS ist der Sperrsattigungsstrora), er-'gibt sich für die Spannungsdifferenz Δν = VBE-VBE¹ der Wert AV = VT·In IE2/IE2' oder

(12) AV = VT

In

Γ 2-ttR2'1 Ll⁺ 1-2-O2J

Diese Spannungsdifferenz wird durch einen hochohmigen Differenzverstärker an den beiden Bitleitungen abgefühlt.

Hat der Anzeigeverstärker im Falle der Strommessung [Gleichung in (7)] einen nicht vernachläßigbaren Innenwiderstand oder ist der Eingangswiderstand des Differenzverstärkers im Falle der Spannungsmessung [Gleichung (12) ] nicht genügend hochohmig, so ergibt sich eine Betriebsweise, die zwischen den beiden Extremfällen "eingeprägter Strom" und "eingeprägte Spannung" liegt.

Für die erfindungsgemäße Speicherzelle erhält man in einem praktischen Beispiel nach Gleichung (12) mit cxR2' ct2 · aR2* < 1 eine Spannungsdifferenz Δν äs 26 mV

• cxR2 und a2«aR2

1-2·α2*

Das ergibt mit ot2 > <xR2 und a2 = 0,3 und a2' =0,2 eine Spannungsdifferenz von Δν = 3,9 mV.

Dieser Wert von Δν ist völlig ausreichend, um mit vertretbarem Aufwand verstärkt werden zu können.

[>er Schreibvorgang ist relativ einfach. Wie beim Lesen wird lie Wortleitung um etwa 0,5 V angehoben. Soll beispielsweise 3er Schalttransistor T1· ausgeschaltet werden, so wird die Bitleitung B1 soweit angehoben, daß kein Emitterstrom IE2' and damit auch kein Basisstrom IB1' in den Schalttransistor PI· fließen kann.

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{Das in den Fign. 3 und 4 gezeigte Auslegungsschema zeigt,

daß die Speicherzelle mit äußerst geringem Platzaufwand realisierbar ist. Insbesondere bei moderner Isolationstechnik (passive Isolation z. B. durch Oxid) erhält man eine beträchtliche Erhöhung der Speicherzellendichte gegenüber bekannten Speicherzellen, weil nur eine einzige Metalleitung, nämlich die Wortleitung WL erforderlich ist, um die Zelle in einer ISpeichermatrix zu verdrahten. Aufgrund der reduzierten Anzahl von Metalleitungen ergibt sich auch eine beträchtlich erhöhte Zuverlässigkeit und die verwendeten Sperrzonen verhindern eine Kopplung zwischen zwei benachbarten Speicherzellen einer Bitleitung.

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Leerseite

Claims

PATENTANSPRÜCHE

Monolithisch Integrierte Speicherzelle, die aus einem Flip-Flop mit zwei kreuzgekoppelten, bipolaren Schalttransistoren und jeweils einem mit dem einen Anschluß an deren Kollektoren angeschlossenen Lastelement besteht und deren Ansteuerung über eine mit dem anderen Anschluß beider Lastelemente verbundene Wortleitung und jeweils eine an den Emitter jedes Schalttransistors angeschlossene Bitleitung eines Bitleitungspaares erfolgt, dadurch gekennzeichnet, daß das Flip-Flop aus zwei in getrennten Isolationswannen des Halbleiterkörpers N1, NV) integrierten und jeweils in an sich bekannter Weise einen Injektor (P1, P1¹) und zugeordnete^ invertierenden Transistor (T1, T1' umfassenden I L-Strukturen besteht und daß jeweils der Injektor des einen der als Schalttransistoren verwendeten invertierenden Transistoren gleichzeitig das Lastelement des anderen Schalttransistors bildet.

Monolithisch integrierte Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß jede I L-Struktur als invertierenden Transistor (T1, T1') eine invers betriebene, vertikale Transistorstruktur und eine lateral zu deren Basis (P2, P2¹) angeordneten, als Injektionszone (P1, P1¹) bzw. Emitterzone eines komplementären lateralen Transistors (T2, T2¹) dienende Zone umfaßt, dessen Kollektor gleichzeitig die Basis (P2, P2') und dessen Basis gleichzeitig den Emitter (N1, N1') des invertierenden Transistors (T1, T1') bildet.

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ORIGINAL INSPECTED

3. Monolithisch integrierte Speicherzelle nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Wortleitung (WL) einer Speicherzelle an beide Injektionszonen (P1, PV) geführt ist und daß jede Bitleitung (BO, B1) aus einer hochleitenden, vergrabenen Zone (N ) innerhalb der den Emitter (N1, N1') des jeweils zugeordneten Schalttransistors (T1, T1¹) enthaltenden Isolationswanne besteht.

Monolithisch integrierte Speichermatrix aus Speicherzellen nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die sich entsprechenden I L-Strukturen aller Speicherzellen, denen ein Bitleitungspaar (B10, B11 bzw. B20, B21) gemeinsam ist, in zwei in Zeilenrichtung verlaufenden Isolationswannen aneinandergereiht sind und daß die Injektionszonen (P1, P1¹) der in Spaltenrichtung aneinandergereihten Speicherzellen durch eine geraeinsame Wortleitung (WL1 bzw. WL2) verbunden sind.

5. Monolithisch integrierte Speichermatrix nach Anspruch 4, dadurch gekennzeichnet, daß die in Zeilenrichtung auf-

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einanderfolgenden I L-Strukturen jeweils durch eine Sperrzone (BZ) getrennt sind.

Monolithisch integrierte Speichermatrix nach Anspruch 4, dadurch gekennzeichnet, daß jeweils zwei in Zeilenrichtung benachbarte I L-Strukturen spiegelbildlich zueinander angeordnet sind (Fig. 4) und daß nur zwischen den aneinandergrenzenden Basen (P2 bzw. P2¹) von Schalttransistoren (T1, T1') Sperrzonen (BZ) angeordnet sind. ν

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