DE2746805C2 - Hauptspeicher mit einem die Adressen defekter Speicherplätze des Hauptspeichers speichernden Assoziativspeicher - Google Patents
Hauptspeicher mit einem die Adressen defekter Speicherplätze des Hauptspeichers speichernden AssoziativspeicherInfo
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Description
Die Erfindung betrifft einen Hauptspeicher mit einem die Adressen defekter Speicherplätze des Hauptspeichers
speichernden Assoziativspeicher, einem beide Speicher gemeinsam bedienenden Adreßregister, wobei
der Assoziativspeicher, wenn die Adresse im Speicheradressenregister keiner der im Assoziativspeicher
enthaltenen Adressen defekter Speicherplätze im Hauptspeicher entspricht, dies durch ein erstes Signal
anzeigt, und wenn die Adresse im Speicheradressenregister einer der im Assoziativspeicher enthaltenen
Adresse eines defekten Speicherplatzes im Hauptspeicher entspricht, dies durch ein zweites Signal anzeigt
Es ist bekannt, daß z. B. LSI-Halbleiterspeicher, d. h.
Halbleiterspeicher mit einem hohen Integrationsgrad, fehlerhafte Daten beim Auslesen der eingespeicherten
Information abgeben können. Derartige Fehler beim Auslesen von Daten haben ihre Ursache in der Regel in
fehlerhaften Speicherzellen. Es sind daher schon viele Vorschläge gemacht worden, um zu verhindern, daß
Fehler in den ausgelesenen Daten auf den Betrieb des zugeordneten Datenverarbeitungssystems unerwünschte
Auswirkungen haben. So ist z.B. in der US-PS 38 00 286 ein System beschrieben, wo vor der
Adressierung des Hauptspeichers mit einer bestimmten Adresse ein sogenannter inhaltsadressierter oder
Assoziativspeicher konsultiert wird, um festzustellen, ob an der genannten Adresse im Hauptspeicher sin
fehlerhafter Speicherplatz vorhanden ist Ist dies nicht der Fall, wird also die Adresse im Assoziativspeicher
nicht gefunden, so wird der Hauptspeicher adressiert Ist jedoch die Adresse, mit der der Hauptspeicher
adressiert werden soll, im Assoziativspeicher als Adresse eines fehlerhaften Speicherplatzes des Hauptspeichers
registriert, so wird ein Pufferspeicher für eine Ersatzadresse konsultiert, die anzeigt, wo im Hauptspeieher
Daten eingeschrieben oder gelesen werden können, die wegen des defekten Speicherplatzes unter
der ursprünglichen Adresse nicht eingeschrieben oder gelesen werden können. Nachteilig ist aber dabei, daß
durch die vorherige Prüfung die Zugriffszeit zum Hauptspeicher erhöht wird. Demgegenüber sieht die
DE-PS 12 49 926 vor, daß der Hauptspeicher und der Assoziativspeicher gleichzeitig, also nicht nacheinander,
adressiert werden, wobei dann im Falle, wo im Assoziativspeicher die für den Hauptspeicher benützte
Adresse gefunden, diese also als Adresse eines fehlerhaften Speicherplatzes erkannt wird, ein Ersatzadressenwort
erzeugt wird, das dem Hauptspeicher zugeleitet wird und diesen so adressiert, daß die Daten
in eine einwandfreie Speicherstelle eingeschrieben bzw. aus dieser ausgelesen werden.
Bei diesem Verfahren ist die Zugriffszeit zum Hauptspeicher in der Regel nicht größer als bei einem
perfekten Speicher ohne fehlerhafte Speicherplätze.
Eine Erhöhung der Zugriffszeit findet nur in den sehr wenigen Fällen einer fehlerhaften Speicherstelle statt.
Nachteilig ist jedoch bei beiden vorbekannten Speichern, daß der Hauptspeicher zweimal adressiert
werden muß. Auch wenn dies nur rel&iiv selten
stattfindet, kann die Notwendigkeit hiefür zu e'ner erheblichen Beschränkung in der Architektur der
Anlage führen, weil dadurch gewisse überlappende Vorbereitungsfunktionen, wie z. B. das Füllen des
Adressenregisters mit einer nachfolgenden Adresse, unmöglich werden. Besonders nachteilig ist jedoch, daß
bei beiden vorbekannten Speichern Ersatzspeicherplätze vorgesehen werden müssen, die, wenn sie beim
Hauptspeicher selbst vorgesehen werden, dessen effektive Speicherkapazität vermindern.
Es ist daher Aufgabe der Erfindung, ein Verfahren der eingangs erwähnten Art aufzuzeigen, bei dem im Falle
eines defekten Speicherplatzes kein Ersatz hiefür vorgesehen werden muß, so daß auch die mit einem
solchen Ersatz verbundenen Nachteile wegfallen.
Gemäß der Erfindung wird dies dadurch erreicht, daß eine Fehlerkorrekturschaltung vorgesehen ist, und daß
das erste bzw. zweite Signal die aus dem Hauptspeicher gelesenen Daten entweder (erstes Signal) direkt zu
einem Kopplungsregister oder (zweites Signal) über die Fehlerkorrekturschaltung an das Kopplungsregister
steuert
Dies hat den Vorteil, daß keine Ersatzspeicherplätze geschaffen und adressiert werden müssen. Die Fehlerkorrektur
kann in der Regel in kürzerer Zeit durchgeführt werden, als eine erneute Speicheradressierung,
so daß die effektive Zugriffszeit kleiner ist als bei den vorbekannten Verfahren.
In der nachfolgenden Beschreibung eines Ausführungsbeispiels
wird als Hauptspeicher ein Speicher mit wahlfreiem Zugriff verwendet, der abgekürzt mit RAM
bezeichnet wird. Der Assoziativspeicher wird abgekürzt mit CAM bezeichnet und die dem Hauptspeicher
zugeordnete Fühl- und Korrekturschaltung als ECC. In den Zeichnungen zeigt
F i g. 1 ein Blockschaltbild eines Speichersystems mit einem Hauptspeicher gemäß der Erfindung,
F i g. 2a bis 2f Beispiele von Zeitsteuerdiagrammen, die dem Speichersystem der F i g. 1 zugeordnet sind,
Fig.3 eine Darstellung eines Flußdiagramms mit einer funktioneilen Beschreibung der Arbeitsweise des
Speichersystems der F i g. 1,
Fig.4 eine Darstellung, wie die auswechselbaren
1024-Bitebenen in dem Speicher mit direktem Zugriff der F i g. 1 angeordnet sind,
F i g. 5 eine Darstellung des Aufbaus eines Adressenwortes, das verwendet wird, um eine adressierbare
Stelle in dem Speicher mit direktem Zugriff der F i g. 1 zu adressieren und
F i g. 6 eine Darstellung des Aufbaus von Syndrom-Bits,
die durch die Fehlerfühl- und Korrekturschaltung der F i g. 1 erzeugt werden.
In den F i g. 1,2a bis 2f und 3 sind ein Blockschaltbild
des Hauptspeichers gemäß der Erfindung, Zeitsteuerdiagramme und ein Flußdiagramm einer funktionellen
Beschreibung des Betriebs dargestellt. In dem elektronischen Datenverarbeitungssystem, in welchem das
Speichersystem der F i g. 1 vorgesehen ist, werden eine Anzah! von, beispielsweise Λ/=8, Anforderungseinheiten
R 0 bis R 7 verwendet. Alle Anforderungseinheiten
R 0 bis R 7 können über ihr zugeordnetes Prioritäts-Anforderungssignal
gleichzeitig einen Zugriff an dem zugeordneten Schreib/Lese-Hauptspeicher 10 anfor
dem, für welchen es schwierig sein würde, die Anforderungen durchzuführen. Folglich koppeln in
einem derartigen elektronischen DatenverarbeitungsEystejii
die Anforderungseinheiten, welche verschiedenen numerischen Prioritäts-Betriebsdaten zugeordnet sind,
ihre Prioritäts-Anforderungssignale an eine Prioritätsbestimmungslogik
an. Die Prioritätsbestimmungslogik 12 legt fest, welcher von den beispielsweise bis zu 8
Anforderungseinheiten R 0 bis R 7, welche gleichzeitig
in einen Zugriff an dem zugeordneten RAM-Speicher
anfordern können, Priorität zu gewähren ist. Moderne Pripritätssysteme können eine Drehpriorität zwischen
Anforderungseinheiten schaffen, welche auf der zugeordneten Priorität*ntstehung beruhen (DE-OS
is 26 06 210).
In der Ausführungsform der Fig. 1 koppelt jede der
Anforderungseinheiten R 0 bis R 7, wenn ein Zugriff auf
den Speicher 10 gefordert wird, laufend an die Prioritätslogik 12 über eine Leitung 13 deren zugeordnetes
Prioritätsanforderungssignal an und koppelt an ein, Speicheradressenregister (MAR) 14 über eine
Leitung 15 deren zugeordnete Adresse an die adressierbare Stelle in dem RAM-Speicher 10 an, an
welchem sie einen Zugriff zu bekommen sucht.
Zu vorgegebenen Zeitpunkten, die üblicherweise
durch den Empfang eines Prioritätsanforderungssignais auf einer Leitung 13 von einer Anforderungseinheit
oder durch eine interne zeitliche Steuerung des RAM-Speichers 10 bestimmt sind, wird die Prioritätslo-
-gik 12 durch ein neues Taktgebarprioritätssignal (CNP-Signal) beispielsweise auf einer Leitung 16
beeinflußt. Das CNP-Signal schaltet alle Prioritätsan- -forderungssignale, die zu diesem (CNP-)Zeitpunkt
angekoppelt sind, zu der Prioritätslogik 12 durch. Die Prioritätslogik 12 legt dann fest, welchem von den bis zu
8 Prioritätsanforderungssignalen von den zugeordneten Anforderungseinheiten RQ bis R7 aus Priorität zu
gewähren ist. Die Prioritätslogik 12 erzeugt dann ein Einleitungssignal, welches eine zeitliche Speicherzugriffssteuerung
über eine Leitung 20 und eine !Steuereinrichtung 18 einleitet, und koppelt auch an das
Speicheradressenregister (M AR-Register) 14 den dekodierten Ausgang der Prioritätslogik 12 über eine
angeschaltete Leitung der Sammelleitung 22 an. Durch eine angeschaltete Leitung der Sammelleitung 22 wird
das MAR-Register 14 freigegeben, damit es die Adresse aufnimmt, die der einen Anforderungseinheit zugeordnet
ist, welcher durch die Prioritätslogik 12 Priorität gewährt worden ist. Diese Adresse wird dann von dem
so MAR-Register 14 aus über eine Leitung 24 laufend an
den RAM-Speicher 10 und an den inhaitsadressierten Speicher (den CAM-Speicher) 26 über eine Leitung 28
angekoppelt.
Die von dem RAM-Register 14 erhaltene Adresse der Anforderungseinheit, die sowohl an den RAM-Speicher
10 als auch an den CAM-Speicher 26 angekoppelt wird, kann dieselbe Mehrbit-Wortlänge haben; jedoch kann
es in diesem Fall bzw. unter diesen Umständen erforderlich sein, daß der CAM-Speicher 26 dieselbe
Anzahl adressierbarer (Speicher-)Stellen hat wie der RAM-Speicher 10. Dies würde dann natürlich auf einen
unhandlich großen CAM-Speicher 26 hinauslaufen. Andererseits könnte der CAM-Speicher 26 eine
vorbestimmte Größe mit einer wesentlich kleineren Zahl inhaltsadressierter Speicherstellen haben, um als
ein Fehlersammeispeicher mit einer minimalen Kapazität, wie der Speicher in der US-PS 39 17 933, zu
arbeiten. In der bevorzugten Ausführungsform der
Erfindung wird ein derartiges Verfahren angewendet, um korrigierbare Fehler in dem RAM-Speicher 10 bei
dem Wortgruppen-Adressenpegel abzutrennen.
Der Speicher mit direktem Zugriff (der RAM-Speicher) 10 weist einen bekannten Aufbau gemäß F i g. 4
auf. Der RAM-Speicher 10 ist ein Halbleiterspeicher mit hohem Integrationsgrad, der beispielsweise 131K-Worte
mit jeweils einer Länge von 45 Bits hat, die 38 Datenbits und 7 Prüfbits aufweisen. Der RAM-Speicher
10 ist in 128 Wortgruppen organisiert, wobei jede Wortgruppe 45 Bitebenen aufweist und jede Bitebene
eine Ebene mit hohem Integrationsgrad (LSI) von 1024 Bits oder Speicherstellen ist. Die gleich angeordneten
Bitebenen jeder der 128 Wortgruppen sind auch in 45 Bitebenen-Gruppen ausgebildet, von denen jede 128
Bitebenen aufweist. Der RAM-Speicher 10 wird laufend durch Auswählen einer der 128 Wortgruppen und eines
gleich angeordneten Bits aus den 1024 Bits jeder 45 Bitebenen in der einen ausgewählten Wortgruppe
adressiert. Dies hat das gleichzeitige Auslesen, d. h. ein paralleles Auslesen, der 45 gleich angeordneten Bits zur
Folge, v/elche das eine ausgewählte oder adressierte
Wort darstellen, das an der adressierten und adressierbaren Speicherstelle gespeichert ist.
Insbesondere in F i g. 5 ist der Aufbau eins Adressenwortes
dargestellt, welches dazu verwendet wird, um ein Wort aus den 131k-Worten auswählen oder zu
adressieren, die in dem RAM-Speicher 10 gespeichert sind. In dieser Konfiguration des Adressenwortes
wählen oder adressieren die 7 Bits mit höherem Stellenwert, nämlich 216 bis 210, entsprechend den 1-en
oder 0-en an der jeweiligen Bitstellen 216 bis 210 eine
Wortgruppe aus den 128 Wortgruppen, während die 10 Bits mit niedrigerem Stellenwert, nämlich 29 bis 2°, ein
Bit aus den 1024 Bits in jeder der 45 Bitebenen in der Wortgruppe auswählen oder adressieren, welche durch
die Bits 216 bis 210 mit höherem Stellenwert ausgewählt
ist.
In dem RAM-Speicher ist eine Doppelfehler-Fühl-
und Einzeifehler-Korrekturschaitung (ECC) 30 verwendet (siehe hierzu die Veröffentlichung »Fehlerfühl- und
Korrekturkode« von R. W. Hamming in The Bell System Journal, Band XXV! vom April 1950, Nr. 2,
Seiten 147 bis 160), zum Fühlen und Korrigieren von Einzelbitfehlern in jedem der 45 Bitworte, die darin
gespeichert sind. Das MAR-Register 14 ist das Speicheradressenregister, welches das Adressenwort
des in Fig.5 wiedergegebenen Aufbaus aufnimmt, wenn es durch die entsprechend zugeordnete Anforderungseinheit
angekoppelt wird, um eines von den 131k-45-Bitworten zu adressieren oder auszuwählen,
die in dem RAM-Speicher 10 gespeichert sind.
Der RAM-Speicher 10 koppelt bei der Auswahl der ausgelesenen Daten, die an der adressierbaren Stelle
gespeichert sind, welche durch die Adresse in dem MAR-Register 14 festgelegt ist, in Parallelbetrieb die
unkorrigierten ausgelesenen Daten über eine Leitung 34 an ein Kopplungsregister 32 und die unkorrigiert
ausgelesenen Daten plus die zugeordneten Prüfbits über eine Leitung 36 an die ECC-Schaltung 30 an. Die
ECC-Schaltung 30 arbeitet mit den unkorrigiert ausgelesenen Daten plus den zugeordneten Prüfbits, um
Fehler zu fühlen und festzustellen, und wenn ein korrigierbarer Fehler, d. h. ein einzelnes Bit gefühlt wird,
korrigiert sie einen derartigen Fehler und koppelt dann über eine Leitung 38 die korrigierten, ausgelesenen
Daten an da:- Kopplungsregister 32 an. Während die ECC-Schaltung 30 irgendeinen korrigierbaren Fehler in
dem einen Wort, das in dem RAM-Speicher 10 adressiert worden ist, korrigiert, erzeugt sie auch:
ein Signal auf einer Leitung 40, welches das Fühlen eines unkorrigierbaren Fehlers anzeigt;
ein Signal auf einer Leitung 40, welches das Fühlen eines unkorrigierbaren Fehlers anzeigt;
ein Signal auf einer Leitung 42, welches das Fühlen eines korrigierbaren Fehlers anzeigt, und
auf einer Leitung 44 sechs Syndrom-Bits, welche die Gruppe der 1-Bitebene kennzeichnet, welche das schadhafte Bit aus den 45 Bitebenen-Gruppen enthält, in
auf einer Leitung 44 sechs Syndrom-Bits, welche die Gruppe der 1-Bitebene kennzeichnet, welche das schadhafte Bit aus den 45 Bitebenen-Gruppen enthält, in
ίο welchen der RAM-Speicher 10 ausgebildet ist, wie
vorher anhand der F i g. 4 ausgeführt worden ist. Die 6 Syndrom-Bits, die von der ECC-Schaltung 30 erzeugt
worden sind, sind so angeordnet, wie in Fig.6 dargestellt ist.
Wie oben ausgeführt, werden bei jeder Bezugnahme auf den Speicher 10 auch der CAM-Speicher 26
gleichzeitig durch die Speicher-Adresse adressiert, die durch die Anforderungseinheit, der durch die Prioritätslogik 12 eine Priorität gewährt wird, an das MAR-Regi-
ster 14 angekoppelt ist. Bei einer Speicherbezugnahme werden die unkorrigiert ausgelesenen Daten von dem
Speicher 10 laufend unmittelbar an das Kopplungsregister 32 und auch unmittelbar an die ECC-Schaltung 30
und von dort (die korrigierten, ausgelesenen Daten, wenn sie korrigierbar sind) an das Kopplungsregister 32
angekoppelt Wenn bei der Speicherbezugnahme der CAM-Speicher 26 die Speicher-Adresse nicht enthält,
werden die nicht korrigierten, ausgelesenen Daten, welche an das Kopplungsregister 32 angekoppelt sind,
in das Kopplungsregister 32 eingegeben und aus dem Kopplungsregister 32 über eine Leitung 33 an die
Anforderungseinheit bei einem ersten, verhältnismäßig frühen Steuerimpuls ausgetastet, welcher die Speicherzugriffszeit
über die Steuereinrichtung 18 und ein ausgewähltes, nicht korrigiertes, ausgelesenes Datensigna!
auf einer Leitung 46 festgelegt. Wenn jedoch der CAM-Speicher 26 die RAM-Adresse enthält, werden
die korrigierten ausgelesenen Daten von der ECC-Schaltung 30 aus dann in das Kopplungsregister 32
eingegeben und aus dem Kcpplungsregister 32 an die
Anforderungseinheit bei einem zweiten, entsprechend späteren Steuerimpuls ausgetastet, v/elcher eine
Speicherzugriffszeit über die Steuereinrichtung 18 und ein ausgewähltes, korrigiertes, ausgelesenes Datensignal
auf der Leitung 48 festlegt
Es werden die ECC-Schaltung 30 bei Fühlen eines korrigierbaren Fehlers in den unkorrigiert ausgelesenen
Daten und in dem korrigierbaren, ausgelesenen Datenfehlersignal auf der Leitung 42 und der CAM-Speicher
26 bei der Festlegung, daß'die adressierte und adressierbare Stelle in dem RAM-Speicher 10 nicht in
dem CAM-Speicher 26 gespeichert ist und ein nicht passendes oder passendes Signal auf der Leitung 52
vorhanden ist, zusammengefaßt, um an dem Generator 50 ein Prüf- oder Kontrollsignal zu erzeugen, welches
über eine Leitung 51 an die Anforderungseinheit angekoppelt wird. Zu diesem Zeitpunkt wird dann auch
die Adresse der adressierbaren Stelle in dem RAM-Speicher 10, in welchem der korrigierbare Fehler durch
die ECC-Schaltung 30 gefühlt wurde, über das
korrigierte, ausgelesene Datenfehlersignal auf den
Leitungen 42 und 43 in dem CAM-Speicher 26 gespeichert
Die Anforderungseinheit überspringt dann entspre-
chend dem Prüf- oder Kontrollsignal auf der Leitung 51 das fehlerhafte, unkorrigierte Signal, das sie von dem
Kopplungsregister 32 über die Leitung 33 erhalten hat, und sie leitet mit derselben Adresse eine weitere
Bezugsnahme auf den Speicher ein, wenn als nächstes
eine Priorität gewährt wird. Bei dem zweiten Versuch, die adressierten Daten auszulesen, korrigiert die
ECC-Schaltung 30 die ausgelesenen Daten, und die korrigierten ausgelesenen Daten werden dann dem
Kopplungsregister 32 zugeführt bzw. an dieses angekoppelt, da nunmehr eine Anpassung in dem CAM-Speicher und infolgedessen auch an der Anforderungseinheit bei dem zweiten, entsprechend späteren Ansteuerimpuls vorhanden ist, welcher die Speicherzugriffszeit
festlegt
Wenn bei dem Auslesen der adressierten Daten die ECC-Schaltung 30 unkorrigierbare, ausgelesene Daten
fühlt, koppelt die ECC-Schaliung 30 über eine Leitung
40 ein unkorrigierbares, ausgelesenes Datenfehlersignal
an .einen Generator 54 für ein Datenparitäts-Fehlersignal und damit über die Leitung 55 an die Anforderungseinheit an. Bei Anliegen des Datenparitäts-Fehlersignals
auf der Leitung 55 kann die Anforderungseinheit eine von vielen möglichen Betriebsarten zur Regenerierung
bzw. Rückgewinnung einleiten, um die Wirkung des Enjpfangs der unkorrigiert ausgelesenen Daten über das
Kopplungsregister 32 und die Leitung 33 zu überwinden. Ίμ der nachfolgend wiedergegebenen Tabelle A ist in
tabellarischer Form die Arbeitsweise des Speichersystems der F i g. 1 wiedergegeben, das funktionell durch
das'Flußdiagramm der F ig. 3 beschrieben ist; jede der Betriebsbedingungen der Tabelle A ist deutlicher durch
die^teuerungsdiagramme der Fig.2a bis 2f beschrieben.
| Tabelle A | N | Fehler | C | U |
Verzögerung
d. Koppl.- Reg. Allst. |
X | X | X | X | X | Kontrolle | X | X |
Laden des
CAM-Speichen |
X | X |
Datenpuitäts-
fehler |
N |
Steuerungs-
<Kagramni |
| Anpassen | — | N | — | _ | Y N | γ y | X | Y N | X | Y | X | ||||||||
| Y | X | X | - | - | X | ■-* | X | — | X | Fig. 2a, | |||||||||
| X | - | X | X | - | - X | - | X | Fig. 2b | |||||||||||
| - | X | - | X | - | "X | X | - | X | Rg. 2c | ||||||||||
| X | - | - | - | X | - | - | Fig. 2d | ||||||||||||
| - | X | - | - | X | X | - | Fig. 2e | ||||||||||||
| X | - |
= ja.
= nein. = korrigierbar, nicht korrigierbar. |
X | Fig. 2f | |||||||||||||||
| - | |||||||||||||||||||
|
Y
N C U |
Bei keinem Fehler und der Anpassungsbedingung der F i g. 2a geben die Anforderungseinheiten laufend ihre
Prioritätsanforderungssignale über die Leitung 13 an die Prioritätslogik 12 und ihre RAM-Adressen über die
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■-■ellung ι.* an uea iYi/ti\~i\cgi3iGi i*r au, ttciiii cm
CNP-Signal anschließend über die Leitung 16 an die Prioritätslogik 12 angekoppelt wird, wird der Anforderungseinheit mit der höchsten Priorität gewährt, daß sie
auf der zugeordneten Leitung der Sammelleitung 22 das Signal schafft, welches ihre zugeordnete RAM-Adresse
an das MAR-Register 14 ankoppelt.
Nach der Prioritätsfestlegung durch die Prioritätslogik 12 gibt die Prioritätslogik 12 über die Leitung 20 ein
Einleitungssignal an die Steuereinrichtung 18 ab, wobei dieses Einleitungssignal dann die zeitliche Steuerungskette startet, welche den Betrieb des Speichersystems
der F i g. 1 steuert. Als nächstes gibt dann die Steuereinrichtung 18 über eine Leitung 61 eine
Ladeadresse an das MAR-Register 14 ab, wodurch die Adresse durchgeschaltet wird, welche der Anforderungseinheit zugeordnet ist, welcher an dem MAR-Register 14 Priorität gewährt wurde. Durch das Ladeadressen-Signal wird die nunmehr in das MAR-Register 14
geladene Adresse an die Leitung 23 angekoppelt, wodurch die RAM-Gruppenadresse über die Leitung 28
an den CAM-Speicher 26 und die RAM-Wortadresse über eine Leitung 24 an den RAM-Speicher 10
angekoppelt ist Als nächstes erzeugt und koppelt die Steuereinrichtung 18 ein RAM-Einleitungssignal über
eine Leitung 60 an den RAM-Speicher 10 und ein
CAM-Einleitungssignal über eine Leitung 62 an den
CAM-Speicher 26 an. Bei Erhalt des CAM-Einleitungssignals vergleicht der CAM-Speicher 26 die Gruppenadresse auf einer Leitung 28 mit den Adressen der
iv,
p
vorher in dem CAM-Speicher 26 gespeichert worden
sind und in welchem adressierbare Speicherstellen
vorher als korrigierbare Fehler festgelegt worden sind. Bei einer Anpassungsbedingung, d. h. wenn die Adresse
auf'der Leitung 28 einer vorher in dem CAM-Speicher 26 'gespeicherten Adresse entspricht, erzeugt der
CAM-Speicher 26 ein Anpassungssignal und gibt es an die Leitung 64 ab. Das Anpassungssignal auf der Leitung
64·.
bewirkt über eine Leitung 66, daß die Steuereinrichtung 18 ein verzögertes, das Kopplungsregister ansteuerndes
Signal erzeugt, welches auf einer Leitung 48 ein ausgewähltes, korrigiertes Datensignal an das Kopplungsregister 32 ankoppelt;
bewirkt über eine Leitung 68, daß die Steuereinrichtung
18 an einem hierfür vorgesehenen, Generator 58 ein
verzögertes Anforderungs-Bestätigungssignal auf einer
Leitung 59 erzeugt;
koppelt über eine Leitung 52 ein Sperrkontrollsignal an den Generator 50 für korrigierbare Fehlersignale an, um
die Erzeugung eines Prüf- oder Kontrolisignals auf der
koppelt über eine Leitung 70 ein die Ladeadresse sperrendes Signal zu sich selbst zurück, um das Laden
der Adresse auf der Leitung 28 in eine der
inhaltsadressierten Stellen in dem CAM-Speicher 26 zu verhindern.
Gleichzeitig wird bei Empfang des RAM-Einleitungssignals auf der Leitung 60 durch den RAM-Speicher das
unkorrigiert ausgelesene Signal plus den zugeordneten Prüfbits, welche an der adressierten, adressierbaren
Speicherstelle in dem RAM-Speicher 10 gespeichert sind, über die Leitung .'3 an die ECC-Schaltung 30
angekoppelt, und die unkorrigiert ausgelesenen Daten werden über die Leitung 34 an das Kopplungsregister 32
angekoppelt. Wenn nun kein Fehler in den ausgelesenen Daten vorhanden ist, verarbeitet die ECC-Schaltung 30
die unkorrigiert ausgelesenen Daten plus die Prüfbits Iiuf der Leitung 36, um die korrigierten, ausgelesenen
Daten zu erzeugen und sie über die Leitung 38 dem is Kopplungsregister 32 zuzuführen.
Durch die zeitliche Steuerungskette der Steuereinrichtung 18 wird, nachdem die Zeit die für die
korrigierten, ausgelesenen Daten erforderlich ist, auf der Leitung 38 zur Verfügung steht, ein ausgewähltes,
korrigiertes ausgelesenes Datensignal (ein verzögertes Kopplungsregister-Ansteuerungssignal) erzeugt und
über die Leitung 48 an das Kopplungsregister 32 abgegeben. Auch etwa zur gleichen Zeit wird durch die
zeitliche Steuerung der Steuereinrichtung 18 ein Fehlersignal-Ansteuerungssignal erzeugt und über eine
Leitung 72 an den Generator 54 für unkorrigierbare Yehlersignale sowit an den Generator 50 für korrigierbare
Fehlersignale sowie über eine Leitung 73 an den CAM-Speicher 26 angekoppelt. Wenn kein unkorrigierbares
ausgelesenes Datenfehlersignal auf der Leitung 40 noch ein korrigierbares, ausgelesenes Datenfehlersignal
auf der Leitung 42 anliegt, wenn aber ein die Ladeadresse sperrendes Signal auf der Leitung 70
vorhanden ist, werden kein entsprechendes Datenparitäts-Fehlersignal
oder ein Prüfsignal über Leitungen 55 bzw. 51 an die Anforderungseinheit angekoppelt und es
befindet sich auch nicht die Gruppenadresse auf der Leitung 28, weiche an einer der inhaltsadressierten
Stellen in dem CAM-Speicher 26 gespeichert ist. Zu diesem Zeitpunkt ist dann die Speicherzugriffsfolge
abgeschlossen, und es kann ein neues CNP-Signal an die Leitung 16 angekoppelt werden, um eine neue
Bezugnahme auf den Speicher einzuleiten. Wenn eine überlappende Aneinanderreihung oder Steuerfolge
verwendet wird, kann ein neues CNP-Signal wie zu dem Zeitpunkt eingeleitet werden, der durch das gestrichelte
CNP-Signal 75 dargestellt ist. Bei der Bedingung der Fig.2b, bei welcher kein Fehler und keine Anpassung
vorliegt, geben die Anforderungseinheiten laufend ihre Prioritätsanforderungssignaie über die Leitung 13 an die
Prioritätslogik 12 und über die Leitung 15 ihre RAM-Adressen an das MAR-Register 14 ab. Wenn ein
CNP-Signal anschließend über die Leitung 16 an die Prioritätslogik 12 abgegeben wird, wird der Anforderungseinheit
mit der höchsten Priorität Priorität gewährt, wodurch auf der zugeordneten Leitung der
Sammelleitung 22 das Signal geschaffen wird, das die zugeordnete RAM-Adresse an das MAR-Register 14
ankoppelt.
Nach der Prioritätsfestlegung durch die Prioritätslogik 12 gibt die Prioritätslogik 12 über die Leitung 20 ein
Einleitungssignal an die Steuereinrichtung 18 ab, wobei das Einleitungssignal die zeitliche Steuerung auslöst,
welche den Betrieb des Speichersystems der F i g. 1 steuert Die Steuereinrichtung 18 gibt dann als nächstes
über die Leitung 61 ein entsprechendes Ladeadressen-Signal an das MAR-Register 14 ab, wodurch die Adresse
angesteuert wird, die der Anforderungseinheit zugeordnet ist, welcher in dem MAR-Register 14 Priorität
gewährt wurde. Durch das Ladeadressensignal wird die nunmehr in dem MAR-Register 14 geladene Adresse an
die Leitung 23 abgegeben, wodurch die RAM-Gruppenadresse über die Leitung 28 an den RAM-Speicher 26
und die RAM-Wortadresse über die Leitung 24 an den RAM-Speicher 10 angekoppelt wird. Als nächstes
schafft dann die Steuereinrichtung 18 ein RAM-Einleitungssignal und koppelt es über die Leitung 60 an den
RAM-Speicher 10 an und erzeugt ferner ein CAM-Einleitungssignal und Koppelt es über die Leitung 62 an den
CAM-Speicher 26 an.
Bei Empfang des CAM-Einleitungssignals vergleicht der CAM-Speicher 26 die Gruppenadresse auf der
Leitung 28 mit den Adressen der adressierbaren Speicherstellen des RAM-Speichers 10, weiche vorher
dem CAM-Speicher 26 gespeichert worden sind, und in welchem adressierbare Speicherstellen vorher als
korrigierbare Fehler festgelegt worden sind. Wenn keine entsprechende (entsprechende) Bedingung vorliegt,
d. h. wenn die Adresse auf der Leitung 28 nicht einer Adresse entspricht, die vorher in dem CAM-Speicher
26 gespeichert worden ist, erzeugt der CAM-Speicher 26 ein entsprechendes Signal und koppelt es an die
Leitung 64 an. Das entsprechende Signal auf der Leitung 64:
bewirkt über die Leitung 66, daß die Steuereinrichtung 18 ein unverzögertes Kopplungsregister-Ansteuerungssignal
erzeugt, welches auf der Leitung 46 ein ausgewähltes, unkorrigiert ausgelesenes Datensignal
dem Kopplungsregister 32 zuführt:
bewirkt über eine Leitung 68, daß die Steuereinrichtung 18 ein unverzögertes, Anforderungs-Bestätigungssignal erzeugt, welches auf der Leitung 56 ein unverzögertes Anforderungs-Bestätigungssignal auf der Leitung 59 an den Generator 58 für das Anforderungs-Bestätigungssignal ankoppelt;
bewirkt über eine Leitung 68, daß die Steuereinrichtung 18 ein unverzögertes, Anforderungs-Bestätigungssignal erzeugt, welches auf der Leitung 56 ein unverzögertes Anforderungs-Bestätigungssignal auf der Leitung 59 an den Generator 58 für das Anforderungs-Bestätigungssignal ankoppelt;
koppelt über die Leitung 52 ein Sperr-Prüfsigna! an dem
Generator 50 für korrigierbare Fehlersignale anj
koppelt über die Leitung 70 ein Ladeadressen-Sperr-Signal
2u sich selbst zurück.
Zu diesem Zeitpunkt werden bei Empfang des
RAM-Einleitungssignals auf der Leitung 60 durch den RAM-Speicher 10 die unkorrigiert ausgelesenen Daten
plus die zugeordneten Prüfbits, die an den adressierten, adressierbaren Speicherstellen in dem RAM-Speicher
10 gespeichert sind, über die Leitung 36 an die ECC-Schaltung 30 und die unkorrigiert ausgelesenen
Daten über die Leitung 34 an das Kopplungsregister 32 angekoppelt. Wenn kein Fehler in den ausgelesenen
Daten vorhanden ist, arbeitet die ECC-Schaltung 30 mit den unkorrigierten, ausgelesenen Daten plus den
Prüfbits auf der Leitung 36, um die korrigierten, ausgelesenen Daten zu erzeugen und sie über die
Leitung 38 an das Kopplungsregister 32 anzukoppeln. ' Durch die zeitliche Steuerung der Steuereinrichtung
18 wird, nachdem die für die unkorrigierten, ausgelesenen Daten erforderliche Zeit auf der Leitung 38 zur
Verfügung steht, ein ausgewähltes, unkorrigiert ausgelesenes Datensignal (ein unverzögertes Kopplungsregister-Ansteuerungssigrial)
erzeugt und über die Leitung 46 an das Kopplungsregister 32 angekoppelt Etwa zur
selben Zeit wird durch die zeitliche Steuerung der Steuereinrichtung 18 ein Fehlersignal-Ansteuerungssignal
erzeugt, und über die Leitung 72 an den Generator 74 für unkorrigierbare Fehlersignale sowie an den
Generator 50 für korrigierbare Fehlersignale und über
:i
die Leitung 73 an den CAM-Speicher 26 angekoppelt Wenn kein unkorrigierbares ausgelesenes Datenfehlersignal
auf der Leitung 40 oder ein korrigierbares, ausgelesenes Datenfehlersignal auf der Leitung 42
vorhanden ist, jedoch ein Ladeadressen-Sperrsignal auf s der Leitung 70 vorhanden ist, werden kein entsprechendes
Datenparitäts-Fehlersignal oder ein Kontrollsignal über Leitungen 55 bzw. 51 an die Anforderungseinheit
angekoppelt, noch wird die Gruppenadresse auf der Leitung 29 an einer der inhaltsadressierten Stellen in ι ο
dem CAM-Speicher 26 gespeichert Zu diesem Zeitpunkt ist dann die Speicherzugriffsfolge beendet, und es
wird dann ein neues CNP-Signal an die Leitung 16 angekoppelt um eine neue Bezugnahme auf den
Speicher einzuleiten. Wenn eine sich überlappende Steuerfolge verwendet wird, kann ein neues CNP-Signal
wie zu dem Zeitpunkt eingeleitet werden, der durch das gestrichelte CNP-Signal 74 dargestellt ist.
Bei der Anpassungsbedingung der Fig.2c für
korrigierbare Fehler geben die Anforderungseinheiten ze ihre Paritätsanforderungssignale laufend über die
Leitung 13 an die Paritätslogik 12 und ihre RAM-Adressen über die Leitung 15 an das MAR-Register 14 ab.
Wenn anschließend ein CNP-Signal über die Leitung 16 an die Prioritätslogik 12 angekoppelt wird, wird der
Anforderungseinheit mit der höchsten Priorität Priorität gewährt, wodurch auf der zugeordneten Leitung der
Sammelleitung 22 das Signal geschaffen wird, das die zugeordnete RAM-Adresse an das MAR-Register 14
.ankoppelt
Nach der Prioritäisfestlegung durch die Prioritätsloigik
12 koppelt die Prioritätslogik 12 über die Leitung 20 ein Einleitungssignal an die Steuereinrichtung 18 an,
wobei durch das Steuersignal die zeitliche Steuerung gestartet wird, welche den Betrieb des Speichersystems
der F i g. 1 steuert. Als nächstes wird durch die Steuereinrichtung 18 über die Leitung 61 ein Ladeadressensignal
an das MAR-Register 14 abgegeben, wodurch die Adresse angesteuert wird, welche der Anforderungseinheit
zugeordnet ist, der an dem MAR-Register 14 Priorität gewährt wurde. Durch das Ladeadressensignal
wird die nunmehr in dem MAR-Register 14 geladene Adresse an die Leitung 23 abgegeben,
wodurch die RAM-Gruppenadresse über die Leitung 28 an den CAM-Speicher 26 und die RAM-Wortadresse
über die Leitung 24 an den RAM-Speicher 10 angekoppelt wird. Die Steuereinrichtung 18 erzeugt ein
RAM-Einleitungssignal und koppelt es über die Leitung 60 an den RAM-Speicher 10 an und erzeugt ferner ein
CAM-Emleitungssignal und koppelt es über die Leitung
62 an den CAM-Speicher 26 an. Bei Empfang des CAM-Einleitungssignals wird in dem CAM-Speicher 26
die Gruppenadresse auf der Leitung 28 mit den Adressen der adressierbaren Stellen des RAM-Speichers
10 verglichen, die vorher in dem CAM-Speicher 26 gespeichert worden sind, und welchem adressierbare
Speicherstellen vorher als korrigierbare Fehler festgelegt worden sind. Bei einer Anpassungsbedingung
erzeugt der CAM-Speicher 26 ein Afipassungssignal und gibt es an die Leitung 64 ab. Das Anpassungssignal eo
auf der Leitung 64
bewirkt, daß die Steuereinrichtung 18 über die Leitung
66 ein verzögertes Kopplungsregister-Ansteuerungssignal erzeugt, durch welches ein ausgewähltes, korrigiertes
ausgelesenes Datensignal über die Leitung 48 an das Kopplungsregister 32 angelegt wird;
•!bewirkt ferner, daß über die Leitung 68 die Steuereinrichtung 18 ein verzögertes Anforderungs-Bestätigungssignal erzeugt, durch welches auf der Leitung 56 ein-Verzögertes Anforderungs-Bestätigungssignal auf der" Leitung 59 an den entsprechenden Generator 58 angekoppelt wird;
•!bewirkt ferner, daß über die Leitung 68 die Steuereinrichtung 18 ein verzögertes Anforderungs-Bestätigungssignal erzeugt, durch welches auf der Leitung 56 ein-Verzögertes Anforderungs-Bestätigungssignal auf der" Leitung 59 an den entsprechenden Generator 58 angekoppelt wird;
bewirkt weiter, daß über die Leitung 52 ein SperrkontroHsignal
an den Generator 50 für korrigierbare Fehlersignale angelegt wird, um die Erzeugung eines
Prüf1 oder Kontrollsignals auf der Leitung 51 zu sperren; und
koppelt über die Leitung 70 ein Ladeadressen-Sperrsignal
zu sich selbst zurück, wodurch das Laden der Adresse auf der Leitung 28 in eine der inhaltsadress'iertertStellen
in dem CAM-Speicher 28 verhindert wird.
Zu diesem Zeitpunkt werden bei Empfang des RAM-Einleitungssignals auf der Leitung 60 durch den
RAM-Speicher 10 auch Λά ? ;--;gie<·* ausgelesenen
Datensignale plus die zugeordneten Prüfbit», *. ·. V- τ,-deri
adressierten, adressierbaren Stellen in dem RAM-Speicher 10 gespeichert sind, über die Leitung 36
an' die ECC-Schaltung 30 und die unkorrigiert ausgelesenen Daten über die Leitung 34 an das
Köpplungsregister 32 angekoppelt Bei einem \jrrigic: baren
Fehler in den ausgelesenen Daten arbeitet die ECC-Schaltung 30 mit den unkorrigiert ausgelesenei.
Daten plus den Prüfbits auf der Leitung 36, um jeweils -•zu erzeugen und anzukoppeln
.über die Leitung 42 ein korrigierbares ausgelesenes
-Datenfehlersignal an den entsprechenden Generator 50;
auf der Leitung 44 die sechs (6) Syndrombits, welche die
eine Bitebenengruppe von den 45 Bitebenengruppen kennzeichnen, in welcher der korrigierbare Fehler liegt;
und
über die Leitung 38 die korrigierten ausgelesenen Daten an das Kopplungsregister 32.
Durch die zeitliche Steuerung der Steuereinrichtung 18 wird, nachdem die für die korrigierten, ausgelesenen
Daten erforderliche Zeit auf der Leitung 38 verfügbar ist ein ausgewähltes, korrigiertes, ausgelesenes Datensignal
(ein verzögertes Kopplungsregister-Ansteuerungssignal) erzeugt und über die Leitung 48 an das
Kopplungsregister 32 angekoppelt Etwa zu der gleichen Zeit wird durch die zeitliche Steuerung der
Steuereinrichtung 18 ein Fehlersig.ial-Ansteuerungssignal
erzeugt und über die Leitung 72 an den Cenerator 30 für unkorrigierbare, ausgelesene Datenfehlersignale
sowie über die Leitung 73 an den CAM-Speicher 26 angekoppelt. Wenn kein unkorrigierbares ausgelesenes
Datenfehlersignal auf der Leitung 40 aber ein korrigierbares ausgelesenes Datenfehlersignal auf der
Leitung 42 sowie ein Ladeadressen-Sperrsignal auf der Leitung 70 vorhanden ist, wird kein entsprechendes
Datenparitäts-Feftiersignal oder ein Kontrollsignal über
die Leitungen 55 bzw. 51 an die Anforderungseinheit angekoppelt, solange die Gruppenadresse auf der
Ceitung 80 nicht an einer der inhaltsadressierten Stellen
irfdem CAM-Speicher 26 gespeichert ist. Zu diesem Zeitpunkt wird dann die Zugriffsfolge an dem Speicher
beendet, und es kann ein neues CNP-Signal an die Leitung 16 abgegeben werden, um eine neue Speicherbezugnahme
einzuleiten. Wenn eine überlappende Steuerfolge verwendet wird, kann ein neues CNP-Signal
zfl'dem Zeitpunkt begonnen werden, der durch das gestrichelte CNP-Signal 75 dargestellt ist
vBei der in Fig.2d wiedergegebenen, nichtpassenden Bedingung für korrigierbare Fehler geben die Ankopplungseinheiten ihre Prioritätsanforderungssignale laufend über die Leitung 13 an die Prioritätslogik 12 und
vBei der in Fig.2d wiedergegebenen, nichtpassenden Bedingung für korrigierbare Fehler geben die Ankopplungseinheiten ihre Prioritätsanforderungssignale laufend über die Leitung 13 an die Prioritätslogik 12 und
ihre RAM-Adressen über die Leitung 15 an das
MAR-Register 14 ab. Wenn anschließend ein CNP-Signal
über die Leitung 16 an die Prioritätslogik 12 abgegeben wird, wird der Anforderungseinhe-t mit der
höchsten Priorität Priorität gewährt, wodurch auf der entsprechenden Leitung der Sammelleitung 22 das
Signal erzeugt wird, das die zugeordnete RAM-Adresse an das MAR-Register 14 ankoppelt.
Nach der Prioritätsfestlegung durch die Prioritätslogik 12 koppelt diese (12) über eine Leitung 20 ein
Einleitungssignal an die Steuereinrichtung 18 an, wobei mit dem Einleitungssignal die zeitliche Steuerung
begonnen wird, welche den Betrieb des Speichersystems der F i g. 1 steuert. Als nächstes wird durch die
Steuereinrichtung 18 über die Leitung 61 ein Ladeadressen-Signal an das MAR-Register 14 abgegeben,
wodurch die Adresse angesteuert wird, welche der Anforderungseinheit zugeordnet ist, der in dem
MAR-Register 14 Priorität gewährt wurde. Durch das Ladeadressensignal wird die nunmehr in dem MAR-Register
14 geladene Adresse an die Leitung 23 abgegeben, wodurch die RAM-Gruppenadresse über die Leitung 28
an den CAM-Speicher 26 und die RAM-Wortadresse über die Leitung 24 an den RAM-Speicher 10
angekoppelt wird. Als nächstes erzeugt dann die Steuereinrichtung 18 ein RAM-Einleitungssignal und
koppelt es über die Leitung 60 an den RAM-Speicher 10 an und erzeugt ferner ein CAM-Einleitungssignal und
koppelt es über die Leitung 62 an 'Jen CAM-Speicher 26 an.
Nach Empfang des CAM-Einleitungssignals vergleicht der CAM-Speicher 26 die Gruppenadresse auf
der Leitung 28 mit den Adressen der adressierbaren Speicherstellen des RAM-Speichers 10, welche vorher
in dem CAM-Speicher 18 gespeichert worden sind und wobei an den adressierbaren Speicherstellen vorher
festgestellt worden ist, daß es korrigierbare Fehler sind. Bei einer nicht entsprechenden (entsprechenden)
Bedingung wird von dem CAM-Speicher 26 ein nicht passendes bzw. entsprechendes Signal erzeugt und an
die Leitung 64 abgegeben. Das nicht passende bzw. entsprechende Signal auf der Leitung 64
bewirkt, daß über die Leitung 66 die Steuereinrichtung 18 ein unverzögertes Kopplungsregister-Ansteuerungssignal erzeugt, durch welches auf der Leitung 46 an das Kopplungsregister 32 ein ausgewähltes, unkorrigiertes, ausgelesenes Datensignal angekoppelt wird;
bewirkt, daß über die Leitung 68 die Steuereinrichtung 18 ein unverzögertes Anforderungs-Bestätigungssignal erzeugt, durch welches auf der Leitung 56 an dem Generator 58 ein unverzögertes Anforderungs-Bestätigungssignal auf der Leitung 59 angekoppelt wird;
koppelt über die Leitung 52 ein Sperr-Kontrollsignal an dem Generator 50 für korrigierbare Fehlersignale an, wodurch ein Prüf- oder Kontrollsignal auf der Leitung 51 erzeugt wird, wenn das Fehlersignai-Ansteurrungssignal anschließend an die Leitung 72 abgegeben wird; und
bewirkt, daß über die Leitung 66 die Steuereinrichtung 18 ein unverzögertes Kopplungsregister-Ansteuerungssignal erzeugt, durch welches auf der Leitung 46 an das Kopplungsregister 32 ein ausgewähltes, unkorrigiertes, ausgelesenes Datensignal angekoppelt wird;
bewirkt, daß über die Leitung 68 die Steuereinrichtung 18 ein unverzögertes Anforderungs-Bestätigungssignal erzeugt, durch welches auf der Leitung 56 an dem Generator 58 ein unverzögertes Anforderungs-Bestätigungssignal auf der Leitung 59 angekoppelt wird;
koppelt über die Leitung 52 ein Sperr-Kontrollsignal an dem Generator 50 für korrigierbare Fehlersignale an, wodurch ein Prüf- oder Kontrollsignal auf der Leitung 51 erzeugt wird, wenn das Fehlersignai-Ansteurrungssignal anschließend an die Leitung 72 abgegeben wird; und
koppelt über die Leitung 70 ein Ladeadressen-Sperr-Signal
auf sich selbst zurück, wodurch die Adresse auf der Leitung 28 in eine der inhaltsadressierten Stellen in dem
CAM-Speicher 26 geladen wird, wenn das Fehlersignal-Ansteuerungssignal
anschließend an die Leitung 72 abgegeben wird. Zu diesem Zeitpunkt werden bei Empfang des RAM-Einleitungssignals auf der Leitung
60 durch den RAM-Speicher 10 die unkorrigiert ausgelesenen Daten plus die zugeordneten Prüfbits,
welche an adressierten, adressierbaren Speicherstellen in dem RAM-Speicher 10 gespeichert sind, über die
Leitung 26 an die ECC-Schaltung 30 und die unkorrigiert ausgelesenen Daten über die Leitung 34 an
das Kopplungsregister 32 angekoppelt Bei Vorliegen eines korrigierbaren Fehlers in den ausgelesenen Daten
arbeitet die ECC-Schaltuag 30 mit den unkorrigiert ausgelesenen Daten plus den Prüfbits auf der Leitung 36,
zu erzeugen und anzulegen über die Leitung 42 ein korrigierbares, ausgelesenes Datenfehlersignal an dem
ίο Generator 50 für korrigierbare Fehlersignale; auf der
Leitung 44 sechs (6) Syndrombits, weiche die eine Bitebenengruppe von 45 Bitebenengruppen kennzeichnen,
in welcher der korrigierbare Fehler liegt;
über die Leitung 38 die korrigierten ausgelesenen Daten an das Kopplungsregister 32.
über die Leitung 38 die korrigierten ausgelesenen Daten an das Kopplungsregister 32.
Durch die zeitliche Steuerung der Steuereinrichtung 18 wird, nachdem die für die unkorrigiert ausgelesenen
Daten erforderliche Zeit auf der Leitung 38 zur Verfügung steht, ein ausgewähltes, unkorrigiertes,
ausgelesenes Datensignal (ein unverzögertes Kopp-Iungsregister-Ansteuerungssignal)
erzeugt und über die Leitung 46 dem Kopplungsregister 32 zugeführt Etwa zur seiben Zeit ,vird durch die zeitliche Steuerung der
Steuereinrichtung 18 ein Fehlersignal-Ansteuerungssignal erzeugt und über die Leitung 72 an den Generator
54 für unkorrigierbare Fehlersignale sowie an den Generator 50 für korrigierbare Fehlersignale sowie
über die Leitung 73 an den CAM-Speicher 26 angekoppelt Wenn kein unkorrigierbares, ausgelesenes
Datenfehlersignal auf der Leitung 40, aber ein korrigierbares, ausgelesenes Datenfehlersignal auf der
Leitung 42 sowie ein Ladeadressen-Sperrsignal auf der Leitung 70 vorhanden ist, werden kein entsprechendes
Datenparitäts-Fehlersignal sondern ein Kontroll- oder
Prüfsignal über Leitungen 55 bzw. 51 an die Anforderungseinheit angekoppelt, solange die Gruppenadresse
auf der Leitung 28 an einer der inhaltsadressierten Stellen in dem CAM-Speicher 26 gespeichert ist. Zu
diesem Zeitpunkt ist dann die Zugriffsfolge an dem Speicher durchgeführt, und es kann ein neues CNP-Signal
an die Leitung 16 abgegeben werden, um eine neue Speicherbezugnahme einzuleiten. Wenn eine überlappende
Steuerfolge verwendet wird, kann ein neues CNP-Signal zu dem Zeitpunkt begonnen werden, der
durch das gestrichelte CNP-Signal 74 wiedergegeben ist.
Für die in F i g. 2e dargestellte Anpassungsbedingung bei unkorrigierbaren Fehlern geben die Anforderungseinheiten laufend ihre Prioritätsanforderungssignale
über die Leitung 13 an die Prioritätslogik 12 und über die Leitung 15 ihre RAM-Adressen an das MAR-Register
14 ab. Wenn ein CNP-Signal anschließend über die Leitung 16 an die Prioritätslogik 12 angekoppelt wird,
wird der Anforderungseinheit mit der höchsten Priorität Priorität gewährt, wodurch auf einer zugeordneten
Leitung der Sammelleitung 20 das Signal geschaffen
wird, das die zugeordneten RAM-Adresse an das MAR-Register 14 ankoppelt.
Nach der Prioritätsfestlegung durch die Prioritätslogik 12 gibt diese (12) über die Leitung 20 ein
Einleitungssignal an die Steuereinrichtung 18 ab, wobei dann dieses Einleitungssignal die zeitliche Steuerung
auslöst, welche den Betrieb des Speichersystems der F i g. 1 steuert Als nächstes gibt dann die Steuereinrichtung
18 über die Leitung 6i ein Ladeadressen-Signal an das MAR-Register 14 ab, das die Adresse durchsteuert,
die der Anforderungseinheit zugeordnet ist, der in dem MAR-Register 14 Priorität gewährt wurde. Durch das
Ladeadressen-Signal wird die nunmehr in das MAR-Register
14 geladene Adresse an die Leitung 23 abgegeben, wodurch die RAM-Gruppenadr'sse über die Leitung 28
an den CAM-Speicher 26 und die RAM-Wortadresse aber die Leitung 24 an den RAM-Speicher 10
angekoppelt wird. Als nächstes erzeugt dann die Steuereinrichtung 18 ein RAM-Einleitungssignal und
gibt es über die Leitung 60 an den RAM Speicher 10 ab und erzeugt ferner ein CAM-Einleitungssignal und gibt
es über die Leitung 62 an den CAM-Speicher 26 ab. to Nach Empfang des CAM-Einleitungssignals vergleicht
der CAM-Speicher 26 die Gruppenadresse auf der Leitung 28 mit den Adressen der adressierbaren Stellen
des RAM-Speichers 10, welche in dem CAM-Speicher 26 gespeichert worden sind, und wobei die adressierbaren
Adressen vorher als korrigierbare Fehler festgelegt worden sind. Bei einer Anpassungsbedingung erzeugt
dann der CAM-Speicher 26 ein Anpassungssignal und gibt es an die Leitung 64 ab. Das Anpassungssigna) auf
der Leitung 64 bewirkt dann, daß über die Leitung 66 die Steuereinrichtung 18 ein verzögertes Kopplungsregtster-Ansteuerungssignai
erzeugt, um auf der Leitung 48 an das Kopplungsregister 32 ein ausgewähltes, korrigiertes,
ausgelesenes Datensignal abzugeben; bewirkt, daß über die Leitung 68 die Steuereinrichtung
18 ein verzögertes Anforderungs-Betätigungssignal erzeugt, wodurch auf der Leitung 56 an den Generator
58 ein verzögertes Anforderungs-Bestätigungssignal auf
der Leitung 59 angekoppelt wird; koppelt über die Leitung 52 das Sperr-KontroJlsignal an
den Generator 50 an, wodurch die Schaffung eines Kontrollsignals auf der Leitung 51 verhindert wird; und
koppelt über die Leitung 70 eine Ladeadressen-Sperrsignal auf sich selbst zurück, wodurch das Laden der
Adresse auf der Leitung 28 in eine der inhaltsadressierbaren
Stellen in dem CAM-Speicher 26 verhindert ist
Zu diesem Zeitpunkt werden bei Empfang des RAM-Einleitungssignals auf der Leitung 60 durch den
RAM-Speicher 10 die unkorrigierten, ausgelesenen Daten plus die zugeordneten Prüfbits, weiche an den
adressierbaren Speicheradressen in dem RAM-Speicher 10 gespeichert sind, über die Leitung 26 an die
ECC-Schaltung 30 und die unkorrigiert ausgelesenen Daten über die Leitung 34 an das Kopplungsregister 32
abgegeben. Bei Vorliegen eines unkorrigierbaren Fehlers in den ausgelesenen Daten verarbeitet die
ECC-Schaltung 30 die unkorrigiert ausgelesenen Daten plus die Prüfbits auf der Leitung, um die unkorrigierbaren
ausgelesenen Daten zu schaffen und sie über die so Leitung 38 an das Kopplungsregister 32 abzugeben.
Durch die zeitliche Steuerung der Zeitsteuereinrichtung 18 wird, nachdem die für die korrigierten,
ausgelesenen Daten erforderliche Zeit auf der Leitung 38 zur Verfügung steht, ein ausgewähltes, korrigiertes,
ausgelesenes Datensigna! (ein verzögertes Kcppiungsregister-Ansteuerungssignal)
erzeugt und über die Leitung 48 an das Kopplungsregister 32 abgegeben. Etwa zur selben Zeit wird dann durch die zeitliche
Steuerung der Steuereinrichtung 18 ein Fehlersignal- eo Ansteuerungssignal erzeugt und über die Leitung 72 an
den Generator 54 sowie an den Generator 50 und über die Leitung 73 an den CAM-Speicher 26 abgegeben.
Wenn ein unkorrigierbares, ausgelesenes Datenfehlersignal auf der Leitung 10, kein korrigierbares,
ausgelesenes Datenfehlersignal auf der Leitung 42, aber ein Ladeadressen-Sperrsignal auf der Leitung 20
vorhanden ist, werden ein entsprechendes Datenparitäts-Fehlersignal,
aber kein Kontrollsignal, über die Leitungen 55 bzw. 51 an die Anforderungseinheit
abgegeben, solange die Gruppenadresse auf der Leitung 28 nicht an einer der inhaltsadres&ierbaren Stellen in
dem.'CAM-Speicher 26 gespeichert ist. Zu diesem
Zeitpunkt ist dann die Zugriffsfolge an dem Speicher durengeführt, und es kann ein neues CNP-Signal an die
Leitung 16 abgegeben werden, um mit einer neuen Speioherbezugnahme zu beginnen. Wenn eine sich
überlappende Steuerfolge verwendet wird, kann ein neues CNP-Signal zu dem Zeitpunkt begonnen werden,
der durch das gestrichelte CNP-Signal 75 dargestellt ist
Bei der in Fig.2f dargestellten nicht passenden
Bedingung für unkorrigierbare Fehler geben die Anforderungseinheiten ihre Prioritätsanforderungssignale
über die Leitung 13 an die Prioritätslogik 12 und ihre. RAM-Adressen über die Leitung 15 an das
MAjR-Register 14 ab. Wenn anschließend ein CNP-Signai
über die Leitung 16 an die Prioritätslogik 12 abgegeben wird, wird der Anforderungseinheit mit der
höchsten Priorität Priorität gewährt, wodurch auf der zugeordneten Leitung 22 das Signal geschaffen wird,
durch das die zugeordnete RAM-Adresse an das MAR-Register 14 angekoppelt wird.
Nach der Prioritätsfestlegung durch die Prioritätslogik(.12
koppelt diese (12) über die Leitung 20 ein Einleitungssignal an die Steuereinrichtung 18 an, wobei
das Einleitungssignal die zeitliche Steuerung beginnt, durch welche der Betrieb des Speichersystems der
F i g. 1 gesteuert wird. Durch die Steuereinrichtung 18 wird über die Leitung 61 als nächstes ein Ladeadressen-Signal
an das MAR-Register 14 abgegeben, das die Adr.dsse durchschaltet, weiche der Anforderungseinheit
zugeordnet ist, de>· in dem MAR-Register 14 Priorität
gewährt wurde. Durch das Ladeadressensignal wird die nunmehr in das MAR-Register 14 geladene Adresse an
die Leitung 23 abgegeben, wodurch die MAR-Gruppenadr'esse über die Leitung 28 an den CAM-Speicher 26
und die RAM-Wortadresse über die Leitung 24 an den RAM-Speicher 10 angekoppelt wird. Als nächstes
erzeugt dann die Steuereinrichtung 18 ein RAM-Einleitungssignal und gibt es über die Leitung 60 an den
RAM-Speicher 10 ab und erzeugt ferner ein CAM-Einleitungssignal und gibt es über die Leitung 62 an den
CAM-Speicher 26 ab. Bei Empfang des CAM-Einleitungssignals vergleicht der CAM-Speicher 26 die
Gruppenadresse auf der Leitung 28 mit den Adressen der. adressierbaren Stelle des RAM-Speichers 10,
welche vorher in dem CAM-Speicher 26 gespeichert worden sind, und wobei an den adressierbaren Stellen
vorher korrigierbare Fehler festgestellt worden sind. Bei einem nicht passenden bzw. entsprechendes Signal
erzeugt der CAM-Speicher 26 ein nicht passendes bzw. entsprechendes Signal und gibt es an die Leitung 64 ab.
Eif! nicht passendes bzw. entsprechendes Signal auf der
Leiiung 64
bewirkt, daß über die Leitung 66 die Steuereinrichtung
18 fcin unverzögertes Kopplungsregister-Ansteuerungssignal
erzeugt, durch welches auf der Leitung 46 an das Kopplungsregister 32 ein ausgewähltes, unkorrigiertes
ausgelesenes Datensignal abgegeben wird; bewirkt ferner, daß über die Leitung 68 die Steuereinrichtung
18 ein unverzögertes Anforderungs-Bestätigurigssignal
erzeugt, durch welches auf der Leitung 56 an dem Generator 58 ein unverzögertes Anforderungs-Bestätigungssignal
auf der Leitung 59 abgegeben wird; kogpelt über die Leitung 52 ein Sperr-Kontrollsignal an
den Generator 50 für korrigierbare Fehlersignale an;
ί7
und
koppelt l'ber die Leitung 70 ein Sperr-Ladeadressensignal
auf sich selbst zurück.
Zu diesem Zeitpunkt werden bei Empfang des RAM-Einleitungssignals auf der Leitung 60 durch den s
RAM-Speicher 10 die unkorrigiert ausgelesenen Daten plus die zugeordneten Prüfbits, welche an der
adressierbaren Speicheradresse in dem RAM-Speicher 10 gespeichert sind, über die Leitung 36 an die
ECC-Schaltung 30 und die unkorrigierten, abgelesenen ι ο
Daten über die Leitung 34 an das Kopplungsregister 32 an. Bei einem unkorrigierbaren Fehler in den ausgelesenen
Daten verarbeitet die ECC-Schaltung 30 die unkorrigierten, ausgelesenen Daten plus die Prüfbits auf
der Leitung 36, um ein unkorrigiertes, ausgelesenes Datenfehlersignal zu erzeugen und über die Leitung 40
an den Generator 54 für unkorrigierbare Fehlersignale anzukoppeln und um das unkorrigierbare, ausgelesene
Signal zu schaffen und die Leitung 38 an das
^Kopplungsregister 32 anzukoppeln.
Durch die zeitliche Steuerung der Steuereinrichtung
"118 wird, nachdem die für die unkorrigierten, ausgeleseiihen
Daten erforderliche Zeit auf der Leitung 38 verfügbar ist, ein ausgewähltes, unkorrigiertes, ausgelesenes
Datensignal (ein unverzögertes Kopplungsregi- -ster-Ansteuerungssignal) erzeugt und über die Leitung
46 an das Kopplungsregister 72 abgegeben. Etwa zur selben Zeit wird dann durch die zeitliche Steuerung der
Steuereinrichtung 18 auch ein Fehlersignal-Ansteuerungssignal erzeugt und über die Leitung 72 an den
Generator 54 für unkorrigierbare Fehlersignale sowie an den Generator 50 für korrigierbare Fehlersignale
und über die Leitung 73 an den CAM-Speicher 26 abgegeben. Wenn ein unkorrigierbares, ausgelesenes
Datenfehlersignal auf der Leitung 40, kein korrigierbares, ausgelesenes Datenfehlersignal auf der Leitung 42,
aber ein Ladeadressensignal auf der Leitung 43 vorhanden ist, werden ein entsprechendes Datenparitäts-Fehlersignal,
aber kein Kontrollsignal über die Leitungen 55 bzw. 51 an die Anforderungseinheit
abgegeben, solange die Gruppenadresse auf der Leitung 28 nicht an einer der inhaltsadressierbaren Stellen in
dem CAM-Speicher 26 gespeichert ist Zu diesem Zeitpunkt ist dann die Zugriffsfolge an dem Speicher
durchgeführt, und es kann ein neues CNP-Signal auf die
Leitung 16 gegeben werden, um eine neue Speicherbezugsnahme zu beginnen. Wenn eine überlappende
Steuei folge verwendet wird, kann ein neues CNP-Signal zu dem Zeitpunkt begonnen werden, der durch das
gestrichelte CWP-Signal 74 dargestellt ist.
Erläuterung von F i g. 3
ί Start
2 Adresse an Adressenregister ankoppeln; Anforderungssignal an Prioritätslogik abgeben
3 Bestimmen der Priorität
4 Adrei en laden in dem Adressenregister
5 Adresse an CAM, RAM abgeben
6 ausgelesene Daten von RAM an Kopplungsregister abgeben; ausgelesene Daten und Prüfbits von
RAM 10 an ECC 30 abgeben
7 Anpassung?
8 Fehler?
9 korrigierbarer Fehler?
10 Schaffen eines Datenparitäts-Fehlersignals
11 Anforderungseinheit
12 Stop
13 Erzeugen eines Kontrollsignals
14 Anforderungseinrichtung
15 Stop
16 Schaffen einer verzögerten Kopplungsregisteransteuerung
17 korrigierte, ausgelesene Daten von ECC 30 an Kopplungsregister durchgeben
18 Anforderungseinheit
19 Stop
20 Schaffen einer Kopplungsregisteransteuerung
21 Durchgeben der ausgelesenen Daten von dem Kopplungsregister
22 Anforderungseinheit
23 Stop
24 Adressenladen in CAM 26
25 Stop
Hierzu 9 Blatt Zeichnungen
Claims (4)
1. Hauptspeicher mit einem die Adressen defekter Speicherplätze des Hauptspeichers speichernden
Assoziativspeicher, einem beide Speicher gemeinsam bedienenden Adreßregister, wobei der Assoziativspeicher,
wenn die Adresse im Speicheradressenregister keiner der im Assoziativspeicher enthaltenen
Adressen defekter Speicherplätze im Hauptspeicher entspricht, dies durch ein erstes Signal
anzeigt, und wenn die Adresse im Speicheradressenregister einer der im Assoziativspeicher enthaltenen
Adresse eines defekten Speicherplatzes im Hauptspeicher entspricht, dies durch ein zweites Signal
anzeigt, dadurch gekennzeichnet, daß eine Fehlerkorrekturschaltung (30) vorgesehen ist, and
daß das erste bzw. zweite Signal die aus dem Hauptspeicher (10) gelesenen Daten entweder
^ (erstes Signal) direkt zu einem Kopplungsregister '((32) oder (zweites Signal) über die Fehlerkorrekturschaltung
(30) an das Kopplungsregister (32) steuert
2. Hauptspeicher nach Anspruch 1, gekennzeichnet durch eine Steuereinrichtung (18), die an den
Assoziativspeicher (CAM 26) angekoppelt ist, um einen ersten, entsprechend frühen Kopplungsregister-Ansteuerimpuls
an das Kopplungsregister (32) 'abzugeben, um die unkorrigierten, ausgelesenen Bits
in dem Kopplungsregister (32) anzukoppeln, wenn der Vergleich eine passende Bedingung ergibt,
welche eine Festlegung anzeigt, daß die in dem Speicheradreßregister (MAR 14) gespeicherten
Adressenbits in einer zugeordneten Speicheradresse der inhaltsadressierbaren Speicheradressen gespeichert
sind, oder um andererseits einen zweiten, entsprechend späteren Kopplungsregister-Ansteuerimpuls
an das Kopplungsregister (32) abzugeben, um die korrigierten, ausgelesenen Bits an das
Kopplungsregister (32) anzukoppeln, wenn der Vergleich eine passende Bedingung ergibt, die eine
Festlegung anzeigt, daß die in dem Speicheradressenregister (MAR 14) gespeicherten Adressenbits
nicht in einer zugeordneten Speicherstelle der inhaltsadressierbaren Speicherstellen gespeichert
'sind, wobei der erste Ansteuerungsimpuls den
Fehlerfühl- und Korrekturbetrieb der logischen Fehlerfühl- und Korrekturschaltung (ECC 30) umgeht,
welcher eine erste, verhältnismäßig schnelle Speicherzugriffszeit schafft, während der zweite
Ansteuerimpuls den Fehlerfühl- und Korrekturbetrieb der logischen Fehlerfühl- und Korrekturschaltung
(ECC 30) nicht umgeht, welche eine zweite, entsprechend langsame Speicherzugriffszeit
schafft, welche alle durch den Vergleich festgelegt sind.
3. Hauptspeicher nach Anspruch 1 oder 2, gekennzeichnet durch einen Generator für ein Prüfoder
Kontrollsignal, der mit der logischen Fehlerfühl- und Korrekturschaltung (ECC 30) und dem
inhaltsadressierbaren Speicher (CAM 26) verbunden ist, um ein Prüf- oder Steuersignal zu erzeugen, wenn
die logische Fehlerfühl- und Korrekturschaltung (ECC 30) festlegt, daß ein korrigierbarer Fehler in
den unkorrigierten, ausgelesenen Bits vorhanden ist, und der inhaltsadressierbare Speicher (CAM 26)
eine passende Bedingung festlegt, und durch eine Anforderungseinrichtung, an die das Prüf- oder
Kontrollsignal zur Durchführung des Vergleichs
angekoppelt wird.
4. Hauptspeicher nach Anspruch 2, gekennzeichnet durch eine ein Paritätsfehlersignai erzeugende
Einrichtung, die mit der logischen Fehlerfühl- und Korrekturschaltung (ECC 30) verbunden ist, um ein
Paritätsfehlersigna! an die Anforderungseinrichtung anzukoppeln, wenn die logische Fehlerfühl- und
Korrektureinrichtung (ECC 30) festlegt, daß ein unkorrigierbarer Fehler in den unkorrigierten,
ausgelesenen Bits vorhanden ist.
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