DE2757401A1 - Verfahren und vorrichtung zur verarbeitung von parallelen multi-bit- digitalsignalen - Google Patents

Description

Dipl.-Ing. H. MITSCHERLICH Ü-8000 MÜNCHEN 22 Dipl.-Ing. K. GUNSCHMANN Steinsdorfstraße 10

Dr. ,.r. not. W. KÖRBER ^ ⁽⁰⁸⁹⁾ *²⁹⁶⁶⁸⁴ Dipl. Ing. J. SCHMIDT-EVERS PATENTANWÄLTE £ / 0 / H 0

SONY COh¹POHAL¹IOIi

7-5^c), -itashinagav/a b-chomo

okio / Japan

Verfahren und Vorrichtung zur Verarbeitung von parallelen ;.ulti-Cit-j;i;j:iualci..:;nalen

Die Erfindung betrifft das Gebiet der Fehlercodekorrektur aufgezeichneter Digitalsignale zum Korrigieren von für Gignalaufzeichnungs- und -Wiedergabesysteme typischem impulsartigem Rauschen und Signalausfall, insbesondere betrifft die Erfindung die Durchführung einer Kodekorrekturmethode bei Einspur-AufZeichnungsanordnungen, wie sie in Videobandrecordern verwendet werden.

Obwohl die Erfindung für die Minimierung von Fehlern nützlich ist, die durch verschiedene Arten von Signalverarbeitungsvorrichtungen hervorgerufen werden, ist sie insbesondere nützlich zur Minimierung von Fehlern bei der Verarbeitung pulsoodemodulierter (PCM) Tonfrequenzsignale durch einen Videobandrecorder.

DLe Frequenzkurve von Videobandrecorder-Verstärkern und ■!-Wandlern, sogar der für den Hausgebrauch vorgesehenen, ist viel besser als zur direkten Aufzeichnung von Tonfrequenznlgnalen erforderlich, aber Vidoobandrecorder sind nicht direkt

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- Io -

zur Behandlung von nichtrepetitiven AnalogsignaLen wie zum Beispiel Tonfrequenzsignalen Geeignet.

Tonbandrecorder weisen drehbare Köpfe und Synchronschaltkreise zum Aufzeichnen und .'Wiedergeben von Eernsohsignalen auf, die in feste Zeitabschnitte durch horizontale und vertikale Synchronsignale unterteilt sind. Die iiotwendigkeit zum Vorsehen von Synchronschaltkreisen und der Einschluß von Synchronsignalen in die Signale, die verarbeitet werden, macht die direkte Anwendung von Videobandrecordern zur Aufzeichnung von i'onfrequenzsignalen schwierig. Die Einfügung von Synchronpulsen auf den Analog-TonfrequenzsignaLen oder das Einsetzen solcher Pulse anstelle von ionfrequenzsignalen würde die Signalqua- ; lität ernsthaft beeinträchtigen. Wenn jedoch das Tonfrequenz- : signal zur Erzeugung eines i('l!-Signals verwendet wird, hat j dieses wenigstens eine zur Verwendung in einem Videobandre- | corder geeignete Form. '

Solche FCM-Signale werden durch Abtasten des Tonfrequenzsignals mit einer festen t'requenz erzeugt, die wenigstens ungefähr doppelt so hoch wie die höchste aufzuzeichnende Tonfrequenz ist. Es wird ein vielsteiliges binäres Pulssignal erzeugt, dessen numerischer .'iert oder Code eine Funktion der Amplitude des abgetasteten Signals ist. Dieses Pulssignal ist das vorerwähnte t'CM-Signal, und obwohl es als eine Gruppe von einem oder mehreren Pulsen zu Zeitpunkten erzeugt wird, die durch das Abtastsignal bestimmt sind, wird es gewöhnlich einer Art von Signalspeichereinrichtung zugeführt. Sobald es gespeichert ist, hört es auf, ein Signal zu sein, und wird ein Zustand einer SpeichersteLle. Ks kann schneller oder langsamer oder mit derselben ileschwindigkeit geLesen werden, mit es eingeschrieben wurde, und beim lesen wird der Zustand oder die Information wieder ein Signal.

ORIGINAL INSPECTED 082 3/0649

Die don japanischen Patentanmeldungen 13397/76 vom 1o.2.1976 und 19198/76 vom 24.2.1976 entsprechenden Patentanmeldungen P 27 05 koG.k vom 9.2.1977 bzw. P 27 07 435.7 vom 21.2 1977, die auf dieselbe Anmelderin übertragen sind, beschreiben im einzelnen Videobandrecorder, die zur Aufzeichnung von auf Tonfrequenzsignalen basierenden PCM-Signalen verwendet werden. im wesentlichen wurden die auf Band aufzuzeichnenden Pulssignale in Serien aus dem Speicher gelesen, die einen ausreichenden zeitlichen Abstand hatten,um die Einfügung der erforderlichen Synchronpulse in den Zwischenräumen zwischen aufeinanderfolgenden Serien zu ermöglichen. Das erforderte, daß die Pulse in jeder Serie schneller ausgelesen wurden, als sie eingelesen wurden. Bei der Wiedergabe wurde der Vorgang umgekehrt, und die Pulse wurden aus der auf dem Band gespeicherten Information reproduziert und in den Speicher mit der Geschwindigkeit gelesen, mit der sie reproduziert wurden. Sie wurden dann in der Weise gelesen, daß sie zur ursprünglichen gleichförmigen Geschwindigkeit zurückkehrten, aus der sie in ein hochwertiges Analog-Tonfrequenzsignal zurückverwandelt werden konnten.

Bei der Verarbeitung von Signalen entstehen, auch bei Verwendung eines hochwertigen Videobandrecorders und eines hochwertigen Bandes, unvermeidliche Verluste von Signalinformation, zum Beispiel aufgrund von Unvollkommenheiten des Bandes und von außen kommendem impulsartigen Hauschen. In der Computerindustrie sind verschiedene Verfahren ersonnen worden, um Kehler aus im wesentlichen denselben Gründen bei Computer-Hagnetbandgeräten zu korrigieren. Kin Verfahren verwendet einen optimalen Kechteckcode (OPC): Λ.11. Patel und S.J. liong: "i/Ptimal Rectangular Code for High Density Magnetic .'aper;¹¹, IUM J. : esearch bevel., \o (1974), Seiten 579 - 588. Der Art live J von JaLeI und liong ist in einfacherer Fassung beschrieben ίη: υ..;.ή. Sloane: "A Simple Description of an Krror-Correcling Code for High-Density Magnetic Tape", in The Bell

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System Technical Journal j55 (1976), Seiten 157 - 165· Noch ein weiterer wichtiger Artikel über Fehlerkorrektur, die eine Verschachtelungstechnik verwendet, ist: George C. Clark, Jr. und Robert C. Davis "!'wo recent Applications of Error-Correction Coding Lo Communications System Design", IiEE Transactions on Communication Technology, Vol. Com-19, Nr. 5 (1971), Seiten ■556 - 8fo.

Information wird auf Magnetband in Coraputorvorrichtungen aufgezeichnfit, indem die Information in Binärbitform kodiert oder erzeugt und die Jits über Iiehrfachköpfe parallelen Spurbereichen dot; hagnetbandcs zugeführt werden. Typisch sind neun parallele Spuren über die Breite des Hagnetbandes, acht für Daten und eine zur Aufzeichnung von fehlerprüfenden Paritätsbit g. Ki nor Folge solcher in aufeinanderfolgenden Bereichen der S urnn aufgezeichneten Gruppen von Bits folgt eine Gruppe von ^!-i-üfbits, um ein Gruppencodewort zu bilden. Die physische Anordnung der Spuren und Aufzeichnungsbereiche ist im Grunde rechteckig. Gemäß der OHC-Technik werden die Prüfbits in der .eise erzeugt, dal' sie zusammen mit den Paritätsbits die Lokalisierung und Korrektur von Fehlern in einer Spur oder, unter bestimmten Bedingungen, in mehr als einer Spur ermög-1i chen.

Jn einem Videobandrecorder wird jedoch jeweils nur eine Spur aufgezeichnet (abgesehen von möglichen Uberlappungsenden). Daher ist die Anordnung verwandter Hits nicht rechteckig, •sondern länglich und ein Bit breit. Die Bits werden nacheinander aufgezeichnet, nicht parallel zu anderen Bits auf anderen S puron.

1 :i η legenstnnd der Erfindung ist die Schaffung eines Fehlerprüf ijystemG und eines Verfahrens, das sich zur Prüfung und ;.orrel'.tur von Fehlern in in Serie aufgezeichneten Gruppen von Bi n-^:irsignal en eignet.

ORIQ/NAL 809829/0649

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Ein anderer Gegenstand der Erfindung ist es, von dor ORC-Technik und der Zyklischen-Redundanz-Prüfcode- (Cr₁CJ-) L'echnik bei serieller Aufzeichnung von Binärsignalen vlebrauch zu machen und für ihre fehlerfreie Wiedergabe zu sorgen.

Win weiterer Gegenstand der Erfindung ist die Schaffung eines verbesserten Verfahrens und einer verbesserten Vorrichtung zur Korrektur von Rauschen und Ausfallfehlern von auf einer einzelnen Spur aufgezeichneten Signalen mitteis eines t^ehlerkorrekturcodes eines Typs, der bisher in Vielsourvorrichtun/ten Verwendung fand.

Kin weiterer Gegenstand ist die Schaffung eines verbesserten Verfahrens und Systems zur Umwandlung eines Tonfrequenzsignals in ein PCM-Signal, die Modifizierung des PCM-Signals zu einem Videoformat, die Aufzeichnung des modifizierten PCM-Signals mit Fehlerkorrekturcodesignalen in einem Videobandrecorder und das Wiedergeben und "Wiederherstellen des ronfrequenzsignaLs,

Krfindungsgemäß wird ein zu verarbeitendes Signal in Digitalform verwandelt, wobei jeder Zeitschritt in binärcodierte Pulse oder Bits in parallelen Schaltkreisen umgewandelt wird. CRC-Signale werden durch selektiven simultanen Vergleich der Informationsbits erzeugt, die Sammlung der simultan erhältlichen CKC-Signale und Informationsbitsignale wird gemäß einer ORC-Technik kodiert, und das resultierende Signal wird aus parallelem in Serienformat verwandelt. Informationssignal- und OKC-Codesignalvektoren werden sequentiell von ihrer Simultanbeziehung in einem Codewort getrennt und als eine Serie von Signalen gemäß einer tiitrangordnung verschachtelt. Ein kompletter Satz von Informationsbit-, CRC- und ORC-Signalen bildet ein sequentielles fehlerkorrigierbaros lUockcodesignal. Gruppen von BlocKCOdesignaien werden dann in verwandter Ordnung verschachtelt und zeitLich komprimiert, um das einfügen von Synchronsignalen mit VideozeiLen- und -feLdfrequenzen zu geeigneten Zeitpunkten in den zeLtLich

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komprimierten Signalen ?,u ermögiichen, so daß die Synchronsignale den Videobandrecorder genau steuern können.

Bei der .Viedergabe wird die Verschachtelung der Signale rückgängig gemacht, die ,Signale werden in parallele Beziehung umgewandelt, und die CRC- und ORC-Signale werden in Verbindung mit den wiedergesehenen Informationssignalen analysiert, um Ausfall- und Rauschsignale zu korrigieren, rfenn die Signale nicht vollständig korrigierbar sind, wird ein auf den Signalen vor und nach dem unkorrigierbaren Signal basierendes iiittelwertsignal erzeugt, und die korrigierten und die Ilittelwertsignale werden in Analogform zurückverwandelt.

£in Ausführungsbeispiel der i-.rfindung wird nachfolgend anhand der Zeichnungen beschrieben. Kn zeigt:

Figur 1 ein Blockschaltbild eines Systems, das die Aufzeichnungs- und die ..iedergabeabschnitte umfaßt, die die Merkmale der Erfindung beinhalten;

figur 2A

bis 2B symbolisch die Informations-, Ch¹C- und ORC-Signalcode-

bits an verschiedenen Stellen in dem System der Figur 1 ; Figur 3 ein schematisches Schaltbild eines CHC-Kodierers zur

Verwendung in dem System der Figur 1; Figur /f ein schematisches Schaltbild eines ÜRC-Kodierers zur

Verwendung in dem System der figur 1; Figur ¹M
und 51} die Beziehung verarbeiteter Signale, die mit der .Virkungsweise der Verschachtelungsschaltung in Uigur I

zu tun hat;
Figur 6 ein üLock.schaltbi Id einer Verschachtelungsschal tung und eLiHir Fntfiechtungsschaitung zur Verwendung in

dem Synl.t;m der Figur 1 ;
Figur 7 eine SLtiii<;ri:chal tuiig, die mit ilen Schaltungen Ln Figur

C) verknü :■ ΓI Lr. t~. ;

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Figur 8 die Wellenform eines horizontalen Zeilenintervalls

eines zeitlich komprimierten PCM-Tonfrequenzsignals; Figur 9 schematisch die Zeitkompression von Signalen in der

Schaltung der Figur 6;
Figur 1o ein echematisches Schaltbild eines ersten Syndromsignalgenerators zur Verwendung in dem O.^C-Decoder

iη Figur 1;
Figur 11 ein schematasches Schaltbild eines zweiten Syndromsignalgenerators zur Verwendung in dem ORC-Decoder

i η Fj gur 1 ;
Figur 12 ein schematisches Schaltbild einer Syndromsignal-

vergleichs- und Fehlerkorrekturschaltung zur Verwendung in dem ORC-Decoder in Figur 1; Figur 13 ein schematisches Schaltbild eines C. (J-Decoders zur

Verwendung in dem System der Figur 1; Figur ]i\ ein Blockschaltbild einer Interpolationsschal tung

zur Verwendung in eiern System der Figur 1 ; rifTur 1'3 eine zu der Schaltung in Figur 1/| gehörige Vahrheits-

Labelle; und
Figur 16 ein Zeitabl auf diagramm für die Schaltung in Figur 1*4.

::ines der in der folgenden Offenbarung zu verwendenden Kodierkonzepte ist als zyklische" Redundanz-J ruf code ( eye] ic redundancy check code)(CRC) bekannt. Die mathematischen Aspekte des CWC werden zunächst in Begriffen beschrieben, die auf die folgende Außführungsform anwendbar sind.

>,ykl i scher Hedundanz-Prüf code

i;er ,'RC-Oode wird im allgemeinen durch ein JoJynom Fly.) mit dor 'JnI)CSl immten χ und Koeffizienten von einem η-Hi I.-Oode ⁽'"■ Ii ³ _p» ···» ^ai » ^a _o) folgendermaßen

CO = α^,χ¹¹-¹ ₊ a_n2xⁿ"² ₊ ... « a_o

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.Venn zum Beispiel der 5-Bit-Code (I00II) durch das Polynom F(x) ausgedrückt wird, dann gilt: ί·'(χ) = χ + χ + 1.

Dieses Polynom wird das Polynom über dem Galois-Feld von ?. genannt.

Das Kodieren und das Dekodieren des CRC-Code ist im wesentlichen \ rekennzeichnet durch einen Jeilungsalgorithmus derart, daß das ' Codepolynom F(x) durch das Generatorpolynom G(x) geteilt wird.

Unter der Annahme, daß das Codepolynom vom Grad (k-1) für einen k-Bit-Code als M(x) und das Generatorpolynom vom Grad (n-k) als G(x) ausgedrückt wird, lautet der 'J'eilungsalgorithmus

Ii(x)xⁿ"^U = CU) '.IU) + IiU) ,

worin ,Kx) das Quotientenpolynom ist und H(x) das Restpolynom vom höchsten Grad (n-k-1) . Es ist zu beachten, daß das kodierte Codepolynom V(x) aus dem Codepolynom M(x)xⁿ~ und dem zu diesem addierten Restpolynom R(x) besteht. Daher hat das kodierte Polynom V(x) den Grad (n-1) und ist gegeben durch

V(x) = Mixjx""¹ + R(x) = G(x) ;>.(x) .

Das heiß! , dat.¹» dan kodierte Polynom V(x) durch das Generatornolynom G(x) teilbar ist.

.(/ei η η als nächstes ein Rauschsignal, das durch ein Polynom ! l'!(x) ausgedrückt wird, in das Codepolynom V(x) während des Transfers ein/geführt wird, wird das Codepolynom V'(x) auf der i;ekodierseite ausgedrückt als

V (x) = V(x) + i,(x) .

,Venn leein Fehler eingeführt wird, gilt K(x) = o. Dann ist V'(x) = V(x), und folglich ist das Polynom V'(x) durch das Polynom G(x) teilbar.

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■,Venn jedoch das Polynom V (χ) in dem Dekoder nicht durch das Generatorpolynom G(x) teilbar ist und die Erzeugung eines Kestpolynoms Ii¹ (x) bewirkt, ist das lolynom V¹Cx) als mit einem Fehlerbit behaftet anzusehen. Dann wird das Polynom V'(x) wie folgt gegeben:

V'(x) = (i(x) Q'(x) + t;'(x)

Das Polynom V(x) sollte durch das ueneratorpolynom u(x) teilbar sein, so daß das itestpolynom K'(x) der Rest in dem L'eilungsalgorithmus der Teilung des Polynoms ;^(x) durch das ueneratorpolynom G(x) sein muß. Dementsprechend ist ersichtlich, daß das liestpolynom :'(x) ein F'aktor ist, der zeigt, ob das Codepolynom V'(x) die Fehlerbits enthält oder nicht. Solch ein . est R'(x) wird ein Syndrom genannt.

Es wird ein Heispiel mit dem Zustand n=7, k=l± und dem Gene-

-z

ratorpolynom G(x) = xr + χ + 1 gegeben.

! (1) M(x) = X³ + 1 = (lool)

j M(x )x³ = x⁶ + x-⁵

M(x)x³ = G(x)Q(x) + H(x)

R(x) = χ + χ
(2) V(x) = M(x)x³ + H(x) = x⁶ + X^ + x² + χ = (lool11o)

(3) E(x) = yp = (oiooooo)

(4) V'(x) = V(x)+E(x) = x⁶ + x⁵ + x³ + x² + χ = (Iloiiio) V'(x) = G(x)Q'(x) + R'(x)

(5) R'(x) = x² + χ + 1 = (111)

Die grundlegende Schaltung des CRC-Code-Kodierers und -Dekodierers weist einen Teilungsschaltkreis mit dem Teiler G(x) auf, der den Rest erzeugt, nicht den «Quotienten. Der Teilungs schaltkreis wird im wesentlichen durch ein /JchLeberegister

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gebildet, jeder Stufe dosseLben ein modulo-2-Addierer vorausgeht, der auf einer modulo-2-:^asis {dar, heißt Zählung auf der Basis 2 ohne übertrag) ;ias Ausgangssignal der vorhergehenden Stufe und das Ausgan· soignal des Schieberegisters je nachdem addiert, ob das zuständige Element des Poiynoms g.=1 oder g.=o ist in dem Teiler

_/Λ / \ li ri ~ ι n™"c_ cl. .

' ι γ ι — CT* V r Ί ■' Y "t~ f "V τ Γ 0" χ *τ" ί* χ τ (^

VJ y Λ / — fv, Λ ■■ 1 ¹^* O β··· fj Λ **■ t ) 1 ■"■ f^) ^. ·

Hun ist das (ieneratorpoLynom ί!(χ) in dem obigen Beispiel gegeben als ;(x) = x- + χ + 1 .

Dementsfirechend weist der l'eilungsschaltkreis des Polynoms G(x) ein dreistufiges Schieberegister mit Rückkopplungsschleifen vom Ausgang zu modulo-2-Addierern am Eingang und zwischen der ersten und zweiten Stufe auf. i)ie Taktzustände in jeder Schieberegisterstufe und das iiechenbeispiel werden gezeigt:

(i) fc:(x) = ο

V(x) - χ

⁶ + x³ + x² + χ

•x.^J + χ + 1

+ χ

3 2 t- x^ + χ +x

6 k I

x² ₊ χ χ² + χ

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	Kingabe	1	Tabelle Ϊ	Schieberegistern	D2
	(Anfanpszustand)	O	Zustände in	D1	O
Takt	l1	O	Do	O	O
	1P	1	O	O	O
	tP,	1	1	1	1
*Ί	1	O	O	O
ti	O	O	1	1
	O	O	O
t7	1	O	ο ^ der liest
O	O
O

(ü) !·:(χ) = χ⁵

χ + 1

der West

Ύ	H X2H	ι- χ	/ι	+ 1	+	χ2 +	+	4	X
γ	X7 H		' χ'4		+		χ2,
χ6			+ X3		χ2 +	χ2	X
	X' 1	χ'»		+	χ2
	X5	χ'4	4 V	-I	X
			+ χ3		X
		χ3	χ + 1
		χ3

χ + χ + 1

Tabelle 2

	Zustände in	Schieberegistern	D2
Takt i'ün/^abe	Do	Dl	O
ί Anfangszustand)	O	O	O
t. 1	1	O	O
t' 1	1	O	1
t" O	O	1	1
tr 1	O	1	1
t'· ι	O	1	1
ti 1	O	1	1 *·-
t° 0	1	1
— der Pest

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Dementsprechend zeigt der Inhalt der Schieberegister, ob der übertragene Code Fehlerbits enthält oder nicht.

Ohne an dieser Stelle der Beschreibung ins einzelne zu gehen, weist die Schaltung in Figur 1 eine iJingangsklemme 1 auf, der ein ronfrequenzsignal zugeführt wird, und einen mit dieser verbundenen Abtast- und Halteschaltkreis 2, um das Tonfrequenzsignal von der Kingangsklemme 1 zu erhalten. Das abgetastete oi/rnal von dem Abtast- und Halteschaltkreis 2 wird durch einen Analog/Digital (A-D)-Wandler 3 in ein Informationsbitsignal von beispielsweise 16 parallelen Bits r, bis r,,- umgewandelt, wie symbolisch in Figur 2 dargestellt, in der die Kennbuchstaben weggelassen und nur die Indexziffern gezeigt sind. Das Informationsbitsignal von dem A-D-Wandler 3 wird einem CRC-Kodierer k, einem OHC-Kodierer 5 und einem Parallel/Serien-Wandler 6 zugeführt.

Dar» Ausgangssignal des Parallel/Serienwandlers 6 wird einer Verschachtelungsschaltung 7 zugeführt. Die Verschachtelungsschaltung 7, die dazu dient, die Anordnung des Seriencodes von dem Parallel/Serienwandler 6 umzuordnen und die Zeitbasis dieses Soriencodes zu komprimieren, um datenfreie Perioden zu bilden, kann durch Schreib-Lesespeicher (KAMs) gebildet werden. Diese datenfreie Periode wird zweckmäßig etwa gleich der Länge der Dunkelsteuerung bei Bildrücklauf eines normalen Videosignals gemacht. Das Ausgangssignal der Verschachtelungeschaltung 7 wird einem Synchronsignaladdierschaltkreis 8 zugeführt, wo den horizontalen und vertikalen Synchronsignalen und den Gleichlaufpulsen in einem Videosignal ähnliche Synchronsignale den zeitlich komprimierten Informationsbitsignalen in verschachteltem Sinn hinzugefügt werden.

Das derart modifizierte PCM-Signal, das dieselbe Art Zeitformat wie ein Videosignal hat, wird einer Aufzeichnungssignal-Eingangsklemme lo. eines Videobandrecorders 9 mit zwei rotierenden Kopien zugeführt. Der Zweck der Modifizierung des

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PCM-Signals in dieser Weise ist der, daß damit zur Aufzeichnung und /iedergabe von PCM-Signalen ein normaler Videobandrecorder verwendet werden kann, der normalerweise zur Aufzeichnung und Wiedergabe von Videosignalen dient und folglich die grundsätzliche Fähigkeit zur Aufzeichnung und Λiedergabe eines hochwertigen Tonfrequenzsignals besitzt.

In dem Videobandrecorder 9 wird das PCM-SignaL durch ein Aufzeichnungssystem geleitet und auf einem (nicht gezeigben) Magnetband über ein iaar (nicht gezeigter) rotierender Ilagnetköpfe ausgezeichnet, um schräge Spuren zu bilden, deren Länge einem PeId eines Videosignals entspricht.

Die Verschachtelungsschaltung 7, die zum Umordnen des Seriencodes vorgesehen ist, arbeitet so, daß sie die Umordnung maximal innerhalb einer einzelnen Feldperiode vollendet. In dieser Ausfiihrungsform wird die Anordnung der Signale einmal in einer Periode von 35H(H stellt eine horizontale Periode dar) vollendet. Gemäß den Fernsehnormen besteht ein Feld aus 262,5H; die Periode während jedes Feldes, in der Daten eingefügt werden können, ist etwa 2't5H. Die verbleioende Zeit von 17,5H ist die Periode der Dunkelsteuerung bei Bildrücklauf. Die Umordnung des Seriencode kann daher in der zur Verfügung stehenden 245H-Periode jedes Feldes siebenmal wiederholt werden. Die Länge jedes Blockcodes wird so gewählt, daß sie ein ganzzahliger Teiler von H ist, zum Beispiel 1/6 H, und beispielsweise wird nach je zwei Blockintervallen ein Synchronsignal, das als Zeitbasis für die Datenverarbeitung dient und einem horizontalen Synchronsignal entspricht, zwischen Bits des Informationssignals in Zwischenräumen eingefügt, die durch die Zeitkompression vorgesehen werden.

Bei Wiedergabe des aufgezeichneten SignaLs mittels dos Videobandrecorders 9 ist an einer SignalausgangskLemme Io ein dem aufgezeichneten Signal, gleiches PCM-SignaL erhältLich, (iac

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-ZZ-

über einen Synchronslgnal-Abtrennschaltkreis 11 einer isntflechtungsschaltung 12 zugeführt wird. Das mittels des Abtrennschaltkreises 11 abgetrennte Synchronsignal wird als bezugssignal verwendet, um einen Taktpuls für die Kntflechtungsschaltung 12 und andere Schaltkreise des .iiedergabesystems zu bilden. In der r.ntflechtungsschaltung 12 werden die PCK-Signalpulse so umgeordnet, daß sie in der ursprünglichen Ordnung sind, und die Zeitbasis wird wieder auf ihren ursprünglichen iVert ausgedehnt, no daß ein kontinuierliches PJH-Signal erhalten und die datenfreie reriode durch die Zeitausdehnung beseitigt werden kann. Diese ,ntflechtungsschaltung 12 itann Schreib-Lese-Speicher (RAMs) wie die in der Verschachtelungsschaltung 7 aufweisen.

,ienn der aus dem Synchronsignal wiedergewonnene Takt puls, der nach Trennung von dem reproduzierten Signal eine vom Viedeobandrecorder herrührende Zeitbasisschwankungs-Komponente oder ein Zittern enthalt, zusammen mit einem Taktpuls mit konstanter, von dem Oszillator erzeugter Viederholfrequenz angewandt wird, um den tatsächlich in dem obigen i'rozeß verwendeten laktpuls zu biLden, kann verhindert werden, daß sich die Zeitbasisschwankung wie beispielsweise Zittern oder dgl. in dem Videobandrecorder auf das iCIi-oignal auswirkt. Das so reproduzierte PCM-SLgnal wird durch einen Serien/Parallel-Vandler 13 in einen tarallelcode umgewandelt und anschließend einem ÜliC-Decoder Hf zugeführt, der die mit einer gestrichelten Linie in Figur 1 umrandeten Komponenten aufweist.

Der OkC-Dekoder Hf, der spiiter im einzeLnen beschrieben wird, umfaßt Fehlerermittlungsschaltungen 15 und 16, eine Koinzidenzermittlungsschal tun/· IV und eine Fehlerkorrekturschaltung Die Fehlerkorrekturschaltung erhält Informationsbitsignale von dem Ser Len/Para I LoL-WandLer 1.5, und Ausgangssignale von der SchaLtung 1 <■'>, t>uL denen die Fehler korrigiert sind, werden | einem CRC-Decoder l'i /,ugof ührt. her CRC-Decoder 1⁽> liefert

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ein /iuGgangssignal ;riit vier ßits V. bis I³. an ein ODHR-Gatter P-O, dem auch ein Vi dercpruchs-Anzeigesi gnal ü von der Koinzidenzermittlungsschaltung 17 zugeführt wird, wenn eine Fehlerkorrektur durch den ORC-Decoder unmöglich ist. Da» Ausgan^ssignal des ODER-Gatters 2o steuert eine Interpolationsschaltung 21. Zusätzlich wird die Interpolationsschaltung 21 mit den parallelen Informationsbits von der Fehleriorrekturschaltung 18 beliefert, und das Ausgangssignal der Internolati onsschaltung 21 wird einem Digital/Analog (D-A)-."/and] er ZZ zugeführt, dessen Ausgangssignal über ein Tiefpaßfilter 23 einer Ausgangsklemme ZU zugeführt wird.

Der im einzelnen in Figur 3 gezeigte CRC-Kodierer if dient dazu, einen auf den Informationsbits r. bis r.^· basierenden und aus vier Bits r^„, r,n, r._Q und r_? bestehenden CHC-Code zu bilden. Der Kodierer v/eist 16 Kingangsklemmen l\h bis ^P auf, denen die Signale r. bis r^ der Figur 2Λ parallel, wie gekennzeichnet, von dem A-D-//andler 3 in Figur 1 zugeführt werden, und vier Ausgangsklemmen hQ. bis l\T, von denen jeweilige Signale r.„ bis r_p in Figur 2B erhalten werden. Zwischen den Hingangsklemmen und den Ausgangsklemmen befinden sich drei Ränge von Kxklusiv-ODER-Gattern ^-1 bis h-^h_f die die Bitsignale r. bis r.g auf einer modulo-2-Basis kombinieren, um die Ausgangssignalbits r.~ bis r^ gemäß dem CRC-Code zu erzeugen.

lJun wird die Bedeutung des CRC in Anwendung auf die Erfindung beschrieben. Das Kodieren wird so durchgeführt, daß ein Polynomcode mit den Informationsbits als Koeffizienten durch ein (ieneratorpolynom geteilt wird, und der resultierende Rest wird dem InformaLionsbitsignal als CRC-Code hinzugefügt. Nach dem Dekodieren des verarbeiteten Signals wird ein erhaltener Code einschließlich dem CRC-Code durch dasselbe Generatorpolynom dividiert. ,Venn der Rest null ist, zeigt das an, daß kein Fehler vorliegt, aber wenn ein Rest vorhanden ist, liegt

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ein i'ehier vor, der ermittelt werden kann. In dieser Spezifikation erfolgt der 13etrieb auf der Basis von modulo 2, d.h.

(Additionstabelle) (Multiplikationstabelle)

0+0=0 OXO = O

1+o=1 1xo = o

o+1 = 1 ox1=o

1 + 1 = ο 1x1 = 1

Ilodulo-2-Hultiplikation entspricht der Wirkungsweise eines binaren UND-Gatters. hodulo-2-Addition entspricht der Wirkungsweise eines Kxklusiv-OÜER-Gatters, da es keinen Übertrag gibt und nur der Kest verbleibt. Bei einer modulo-2-Addition ist r ι r = o, da entweder r = o, in welchem Fall es offensichtlich ist, daß o+o=o, oder es ist r = 1, in welchem Yall 1 + 1=o rilt, wie in der Additionstabelle definiert. Der OHC-Kodierer 2+ kann aus einem Schieberegister und einem modulü-2-/vddierer gebildet werden. Da dieses Beispiel eine i'aral i elverarbeitung anwendet, kann die folgende Operation durch einen Addierer ausgeführt werden, wenn ein Generator-Polynom (J(x) beispielsweise als χ + χ +1 genommen wird. Das heißt:

^r17 = ^r3 ^{+ r}5 ^{+ r}9 ^{+ r}11 ^{+ r}15 ^ri8 = ^Tk ^{+ r}6 ^{+ r}1o ^{+ r}12 ^{+ r}i6 r₁₉ ^r₁₊T_{3 +} T_{7 +} T_{9 +} r_{13 +} ^r2o = ^r2 ^{+ r}4 ^{+ r}8 ^{+ r}1o ^{+ r})k

(1)

So kann der CHC-Code r.^ bis r_ erhalten werden. Um ein willkürliches Beispiel zu nehmen: Wenn die durch Abtasten erhaltene Amplitude in die Informationsbits r. bis r.,- umgewandelt wird, die die Werte 1,o,1,1,o,1,0,0,1,0,0,0,1,1,0,1 aufweisen, betragen die jeweiligen Werte von r.~ bis r₂ ο,Ι,ο,Ι .

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Der im einzelnen in Figur if gezeigte ORC-Kodierer 5 dient dazu, aus der Gesamtheit der 2o Bits, bestehend aus den Informationsbits r. bis r,r und dem CRC-Code r._r, bis r~,_Q, ein ßiock-OHC-Signal oder Codewort in Form einer 6x5 -Matrix zu bilden, wie in Figur 2C dargestellt. Der ORC-Kodierer 5 weist ^inranrsklemmen 5-1 bis 5-^8 auf, denen die Informaticmsbits r, bis r.^ und die CRC-Bits r.„ bis r~ zugeführt werden, wie gek-annzeichnet. Es ist zu bemerken, daß dieselben Jits mehr als einer Ein^angsklernme zugeführt werden; zum Jeispiel wird das CRC-Bit-Signal r₁₇ den Klemmen 5-1, 5-17, 5-28 und 5-'f8 zugeführt, und das Informationsbitsignal r,- wird den Klemmen 5-2o, 5-26 und 5-ifO zugeführt. Die Klemmen, die dasselbe Signal erhalten, könnten intern direkt miteinander verbunden sein, und es brauchte nur eine Zuführung vorhanden zu sein, um das Signal zu erhalten. Dies würde die Gesamtzahl der Eingangsklemmen von achtundvierzig auf zwanzig reduzieren.

Die Eingangsklernmen 5-1 bis 5-^8^sm£r in vier Rängen innerhalb des Kodierers 5 angeordneten Exklusiv-ODER-Gattern verbunden. Der erste Kang umfaßt die Exklusiv-ODER-Gatter 5-^9 bis 5-68, der zweite Rang umfaßt Gatter 5-69 bis 5-8o, der dritte Rang umfaßt Gatter 5-81 bis 5-89, und der vierte Wang umfaßt Gatter 5-91 und 5-93* Der Kodierer weist zehn Ausgangsklemmen 5-93 bis 5-1o2 auf.

Die Eingangsklemmen 5-29 bis 5-^8 sind in vier Gruppen angeordnet, die mit vier ähnlichen Sätzen von Exklusiv-ODEK-Gattern verbunden sind, wobei jeder Satz vier in der gLeichen Art verbundene Exklusiv-ODER-Gatter aufweist. Zum Beispiel werden die Bitsignale r, , r_ö, r,_, r._c und r_o des Spaltenvektors B₁

IfOIfLiO iiO I

in Figur 2C den entsprechenden Eingangsklemmen 5-29 bin 5-35 zugeführt. Die Klemmen 5-29 und 5-3o sind die Eingani'iHkLemrnen für das Exklusiv-ODER-Gatter 5-61, und die Klemmen 5-3' und 5-32 sind die Eingangsklemmen für das Exklusiv-ODER-Gatter 5-62. Die Ausgänge der Gatter 5-61 und 5-62 sind mit den zwei

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- 2b -

fciingangsklemmen des ."/xklusiv-UDKK-Gatters 5-77 verbunden, dessen Auslauf; mit einer i'iingangsklemme des Kxklusiv-ÜDER-Gatters 5-8Tj verbunden Lst, dessen andere Singangsklemme direkt mit der ^ingangsklemme 5-33 verbunden ist.

Der soeben definierte ochaLtkreis addiert auf einer modulo-2-■iasis die "o" oder "1" -Sirnalo r, , r_o, r, ->, ν, _r und r_, und

Ί' ο 1 ei Ib cLQ

erzeugt an der Ausgangsklemme 5-⁽)9 das Bitsignal· b, das das Paritutsprüfbit des Vektors B, in Figur 20 ist. /i/enn die Anzahl von an die Gruppe der isingangsklemmen 5-29 bis 5-33 angelegten "1"-Signalen gerade ist, ist b = o, aber wenn die Anzahl ungerade ist, ist b = 1.

Der ORC-Kodierer 5 erzeugt die l'aritätsbits c bis e an den entsprechenden Ausgangsklemmen 5-1oo bis 5-1o2 in derselben Art, wie das liitsignal b an der Ausgangsklemme 5-99 erzeugt wird. Außerdem erzeugt der üiiC-i-.odierer 5 OHC-oignale Λ bis E durch moduLo-2-Addition der Bitsignale r. bis v_? und erzeugt das Paritatsprüfbit a so, daß es der Anzahl von "!"-Signalen in den »Signalen A bis FJ entspricht.

In der Vergangenheit sind die OKC-.;ignale so aufgezeichnet worden, daß sechs Zeilen Z bis Z₁- in parallelen Spuren auf Magnetband durch sechs stationäre ,Vandler gebildet wurden. Hier sind die folgenden Ausdrücke für die Spaltenvektoren B bis B, gegeben:

= (A, B, C, D, K)¹

^r8' ^Γ12' ^ri6» ^r2o^)!

r_?f r_n , r₁₅, r_lf;)· (2)

^rlo'

S = ^(ri» ^r5' '"·.' ^ri3' ^r\y^)l '

Ln denen die '-narken die transponierte Matrix bedeuten.

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Die opaltenvektoren B, bis B, sind aus J ni'ormationsbits zusammengesetzt niert ist:

mengesetzt, während der Spaltenvektor B folgendermaßen defi

(3)

worin T durch die folgende Matrix definiert ist:

ο ο ο ο 1

1 ο ο ο ο

T= ο 1 ο ο 1 (Z₁)

ο ο 1 ο ο

ο ο ο 1 ο

^ 4

OV I

Mach vorheriger Bestimmung von T", T^J und T können die entsprechenden Bits des Spaltenvektors B durch die iarallelverarbeitung der folgenden Ausdrücke in der Schaltung der Figur k erhalten werden:

1o

^7

2o

Die fünf Bits a bis e der sechsten Zeile Zr sind Gerade-i'ari tälsbits für die Spaltenvektoren B bis JJ, . Das heißt:

a = A + B»'+C+D+E

b = r. +To⁺ r_1o 4 r_1£ + /ι ο 12 16

2o

= ^r

2 ^{+ r}6 ^{+ r}1o ^{+ Γ}1/χ ^{+ r}l3

^e = ^r

(6)

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Der Parallel/Serien-.Varidler 6 wird gleichzeitig mit sämtlichen Informationsbits (r, bis r₁g) von dem A-D-Wandler 3, dem CRC-Code (r.„ bis r~₀) von dem CRC-Kodierer /* und den zehn Bits (A bis E) und (a bis e) von dem ORC-Kodierer beliefert; dadurch wird . gleichzeitig ein 3o-Bit-Seriencode (nachfolgend als ein Block bezeichnet) in der Ordnung Z₁ Z,, Zp .... Zr, wie in Figur 2C dargestellt, erzeugt.

Der 3o-Bit-Block wird durch den Parallel/Serien-Wandler 6 aus paralleler Form in die in Figur 2D gezeigte Serienform umgewandelt, und zwar eine Zeile nach der anderen. Jede Zeile besteht aus Informationsbits benachbarter Ordnung und dem OliC-Codebit, das dieser Ordnung zugeordnet ist. Die vier wichtigen Bits sind also in einer Zeile der Matrixanordnung in Figur 2C, die nächsten vier in der nächsten Zeile und so fort bis zur letzten Zeile, die die vier wichtigsten Bits enthält.

Die Verschachtelungsschaltung 7, von der eine AusfUhrungeform in den Figuren 6 und 7 gezeigt ist, und die einen wesentlichen Aspekt der Erfindung erfüllt, wird nun in Verbindung mit den Figuren 5, 8 und 9 beschrieben.

Figur 5A zeigt den Seriencode mit einer Länge von 35H, bei dem die Zeilen Z_Q bis Z₅ als eine Einheit von dem Parallel/Serien-Wandler 6 geliefert werden. Dieser Code ist aus 21 ο Blöcken

K-, K₂ ^K21o ^{in der Periode von} 35H zusammengesetzt, und

daher ergibt sich ein Code mit 126o Zeilen, der insgesamt 63oo Bits enthält. In der Verschachtelungsschaltung 7 werden die ersten Zeilen Z_Q von fünf Bits aus jedem der entsprechenden Blöcke K. bis K-, _Q extrahiert und in der Blockordnung angeordnet, die durch ausgezogene Linien in Figur 5B angedeutet ist. Als nächstes werden die zweiten Zeilen Zj aus jedem der entsprechenden Blöcke K- bis Kp. _o ausgewählt und in der Blockordnung angeordnet, die durch gestrichelte Linien in Figur 5B

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angedeutet ist. In ähnlicher Weise werden die folgenden dritten bis sechsten Zeilen Z- bis Z₁- entsprechend aus jedem der Blöcke K- bis Kp₁- ausgewählt und in der Blockordnung angeordnet. Daher umfaßt das Ausgangssignal der Verschachtelungsschaltung 7» wie in Figur 5B dargestellt, sechs Gruppen von Spuren Z bis Z₁-, wobei in der Reihenfolge jede Gruppe aus 21 ο Spuren besteht, die aus jedem der Blöcke K₁ bis K-,₀ extrahiert sind. Diese Gruppierung plaziert Bits gleicher Ordnung aus 21 ο aufeinanderfolgenden Abtastungen in dem Abtast- und Halteschaltkreis 2 in Figur 1 derart, daß sie zeitlich benachbart sind und in benachbarten Spurpunkten auf dem Band in dem Videobandrecorder 9 aufgezeichnet werden.

Da die Verschachtelung innerhalb einer Periode von 35H vollendet wird, wie vorher beschrieben, ist die für die Verschachtelung benötigte Speicherkapazität CL. gegeben durch Cj₁ = 3 x 6o χ 35 = 63oo Bits = 6,3 k-Bits .

Zur Reduzierung der Zeitbasis eines PCM-Signals, zusätzlich zur Bewirkung seiner Verschachtelung, 1st es erforderlich, eine Speicherkapazität von 3 CL. vorzusehen. Ferner ist es zur Eliminierung von Zeitbasisschwankungen aufgrund von Zittern, Drift oder dgl. bei der Reproduktion wünschenswert, eine Speicherkapazität von if CL. zu wählen. Das heißt, es werden vier RAMs I, II, III und IV mit einer Kapazität von je C_M verwendet, wie in Figur 6 dargestellt. Die vier RAMs werden so gesteuert, daß, wenn einer von ihnen einen Schreibvorgang aueführt, ein anderer einen Lesevorgang ausführen kann. Ferner wird dadurch, daß die Frequenz eines Lesetaktpulses höher als die eines Schreibetaktpulses gemacht wird, eine vorgegebene datenfreie Periode gebildet, und durch Steuerung der Adressen, bei denen Information geschrieben oder gespeichert wird, und von denen Information gelesen oder wiedergewonnen wird, wird die Verschachtelung durchgeführt.

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Figur 6 zeigt ein Beispiel der Speichereinrichtung 7. Jeder der RAMs I bis IV ist ein statischer RAM von 8 k-ßits und weist eine Dateneingangsklemme, eine Datenausgangsklemme, eine Klemme R/V/, der Schreib- und Lesesteuersignale zugeführt werden, eine Klemme ADRS, der ein Adressensignal zugeführt wird, sowie eine Klemme CS auf, der ein RAM-Wählsignal zum Wählen von einem der RAMs I bis IV zugeführt wird. Für die RAMs I bis IV sind entsprechende Adressenwähler 31 bis 3*t vorgesehen. Eines der Schreibadressen- oder der Leseadressensignale mit 13 parallelen Bits wird in den Adressenwählern durch ein Schreibsteuer- und Lesesteuereignal von einem Schreib/Lese-Steuerschaltkreis 35 gewählt und der Klemme ADRS des entsprechenden RAMs zugeführt. Das Schreibadressensignal ist die Kombination eines Bitadressensignals mit 5 parallelen Bits (da ein Wort aus 3° Bits besteht und ein 5-Bitsignal das erforderliche Minimum zur Lieferung von wenigstens 3o Adressen ist) und eines Wortadressensignals mit 8 parallelen Bits (da die Verschachtelung durch 21 ο Worte K₁ bis K₂₁₀ vollendet wird, die wenigstens 8 Bits erfordern).

Ein Schreibbitadressenzähler 36W ist zur Erzeugung des Bitadressensignals vorgesehen, und ein Schreibwortadressenzähler 37W ist zur Erzeugung des Wortadressensignals vorgesehen. Ein Schreibtaktpulsgenerator 38 bildet einen Worttaktpuls und einen Bittaktpuls mit einer Periode, die 1/3o der Wiederholperiode des ersteren beträgt, durch Zuführung des Taktpulses von einem Taktgenerator 39. Der Bittaktpuls wird dem Schreibbitadressenzähler 36W und der Worttaktpuls dem Schreibwortadressenzähler 37W zugeführt. Das heißt, der mit dem Bittaktpuls belieferte Schreibbitadressenzähler 36W rüekt alle 3o Zählungen um einen Schritt weiter, und der Schreibwortadressenzähler 37W, der mit dem Worttaktpuls mit einer Frequenz von 1/3° der Frequenz des Bittaktpulsee beliefert wird, rückt alle 21 ο Zählungen um einen Schritt weiter. Ein übertrag von dem Schreibwortadressenzähler 37W wird einem

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RAM-Wähler Zf ο zugeführt, der dann ein RAM-Wähl signal an die Klemme CS des entsprechenden RAM liefert. Daher erzeugt, wenn das PCM-Signal mit 21 ο Worten ( wobei jedes .Vort aus 30 Bits zusammengesetzt ist) zum Beispiel in den RAM I geschrieben ist, der Schreibwortadressenzähler 37W einen Übertrag, durch den das nächste PCM-Signal in den RAM II geschrieben wird. Gleichzeitig wird der übertrag von dem Schreibwortadressenzähler 37W dem Lesesteuerschaltkreis 35 zugeführt, der das Schreib/Lesesteuersignal an die Klemme R/W des entsprechenden RAM abgibt, um so den Schreibzyklus des RAM zu spezifizieren.

Ebenso wie das Schreibadressensignal besteht das Leseadressensignal aus 13 parallelen Bits, d.h. aus der Kombination des Bitadressensignals mit 5 parallelen, von dem Lesebitadressenzähler 36R gelieferten Bits und des Wortadressensignals mit 8 parallelen, von dem Lesewortadreseenzähler 37R gelieferten Bits. Dieses Adressensignal mit 13 Bits wird den Adressenwählern 31 bis 34 zugeführt. Um die Zeitbasis beim Lesen zu reduzieren, wird die Periode des Lesebittaktpulses etwas kürzer als die des Schreibbittaktpulses gewählt, und zur Erzeugung der Verschachtelung werden der Lesebitadressenzähler 36R und der Lesewortadreesenzähler 37R durch einen Verschachtelungs-Steuerschaltkreis /f1 gesteuert.

Figur 7 zeigt den Lesebitadressenzähler 36R, der alle 3o Takte weiterrückt und mit den Bittaktpulsen beliefert wird. Der Bittaktpuls wird auch einem Quinärzähler 42 zugeführt, und dessen Übertrag wird einer Takteingangsklemme CP des Lesewortadressenzählers 37R und einer Ladeklemme LD dee Leeebitadressenzählers 36R zugeführt. Der Lesewortadreesenzähler 37R rückt im 21oer-Takt weiter und sein übertrag wird einer Takteingangeklemme CP eines Puffers 43 und einer Eingangeklemme eines UND-Gattere 44 zugeführt. Der Puffer 43 erhält das Ausgangsaignal mit 5 parallelen Bite von einem Volladdierer 45, wenn ein übertrag von dem Lesewortadreseenzähler 37R

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vorkommt. Das parallele 5-Bit-Ausgangssignal vom Puffer 43 wird einer Vorgabeklemme PS des Lesebitadressenzählers 36R zugeführt, der auf seinen Anfangswert gestellt wird, wenn der vorerwähnte übertrag auftritt. Ein Eingang des Volladdierers 45 wird mit einem BCD-Code entsprechend 5 beliefert, und der andere singang wird mit dem Ausgangssignal vom Puffer beliefert, der am Ende jeder 35H-Periode gelöscht wird, wenn die Verschachtelung vollendet ist. Die andere Eingangsklemme des UilD-Gatters 44 wird mit dem Übertrag des Schreibbitadressenzählers 36R beliefert und erzeugt dadurch ein Ausgangssignal, das dann dem RAM-Wähler 4o zugeführt wird.

Der Verschachtelungsvorgang in solch einem Schaltungsaufbau wird nun unter Bezug auf Figur 5 beschrieben. Es wird zuerst angenommen, daß ein RAM, zum Beispiel RAM I, ein PCM-Signal mit 21 ο Worten enthält, wie in Figur 5A dargestellt, und der Inhalt des RAM I zu lesen ist. Figur 8 zeigt symbolisch die Anordnung von sechs Worten, die in drei Gruppen zu je zwei Worten in einem horizontalen Zeilenintervall gesammelt sind. Jedes Wort in dieser Anordnung ist entweder das linke oder das rechte Kanalsignal eines stereophonischen Signale, Die entsprechenden linken und rechten Signale sind zur Aufzeichnung nebeneinander als die zwei Worte einer Gruppe angeordnet.

Der Inhalt des Puffers 43 ist zuerst null, und das Schreibwortadressensignal spezifiziert K.. Wenn dann der Schreibbitadressenzähler nacheinander durch das Anlegen des Bittaktpulsee fünf Adressen spezifiziert und die erste Zeile Z_o (5 Bits) des Wortes K. vollständig gelesen ist, wird der Wortadresaenzähler weitergeschaltet, um das nächste Wort K- zu spezifizieren, und die erste Zeile Z des Wortes Kp wird gelesen. In ähnlicher Weise erfolgt, wenn die ersten Zeilen Z der übrigen Worte bis K₂*₀ vollständig gelesen sind, ein übertrag von dem Leeewortadressenzähler 37R. Dieser Übertrag ermöglicht es dem Puffer 43» das Ausgangesignal des Volladdierers 45 zu erhalten, mit dem Ergebnis, daß der Inhalt des

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Puffers 43 5 entspricht und dadurch der Lesebitadressenzähler 36R auf seinen Anfangswert gestellt wird.

Daher ist der beim Spezifizieren des Wortes K₁ zu lesende Inhalt bei der Summenadresse von 5 und der vorhergehenden Adresse, und folglich wird die nächste Zeile Z, des Wortes K. gelesen. Ähnlich werden die nächsten Zeilen Z, von K₂, K, ... K₂₁_ gelesen, und dann erzeugt der Lesewortadressenzähler 37R einen übertrag, durch den der Inhalt des Puffers 43 auf Io (5 + 5 = 1o) gebracht wird, wobei der Lesebitadressenzähler 36R auf den Vorgabewert gestellt wird. Dementsprechend werden die dritten Zeilen Zp der entsprechenden Worte der Reihe nach gelesen. Wenn die Zeile Z₂ des Wortes Kp₁ gelesen ist, wird der Inhalt des Puffers 43 gleich 15 (5 + Io = 15). Es werden also die vierten Zeilen Z, der entsprechenden Worte aufeinanderfolgend gelesen. In gleicher Weise wird der Inhalt des Puffere 43 gleich 2o (5 + 15 = 2o), wodurch das Lesen der fünften Zeilen Z, der entsprechenden Worte der Reihe nach ermöglicht wird, und der Inhalt des Puffers 43 wird gleich 25 (5 + 2o = 25), wodurch das Lesen der sechsten Zeilen Z_x- der Worte der Reihe nach ermöglicht wird. Jedesmal, wenn die sechste Zeile Z₁- jedes Wortes gelesen ist, erzeugt der Lesebitadressenzähler 36R einen Übertrag, so daß das Ausgangssignal des UND-Gatters 44 zu dem Zeitpunkt auf hohem Potential ist, wenn die Zeile Z₅ des Wortes K_21o gelesen ist. Dieses Hochpotentialsignal wird dem RAM-Wähler 40 zugeführt, und folglich wird der nächste Lesevorgang bei dem RAM II durchgeführt, und gleichzeitig wird der Puffer 43 gelöscht. Also ist es durch Steuerung des Adresseneignals beim Lesen, wie oben beschrieben, möglich, die Verschachtelung durchzuführen, wie in Figur 5 dargestellt.

Figur 9 veranschaulicht die Betriebsweise der RAMs. Der Schreibvorgang der RAMs wird in der Reihenfolge I, II, ..., IV ausgeführt, während der Lesevorgang derselben während der daten-

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- 3k -

freien Periode von 17,5H unterbrochen wird, die aus der Dunkelsteuerungsperiode besteht, die das Vertikalsynchronsignal VD umfaßt. Wenn der RAM I sich einem Schreibvorgang unterzieht, ist der RAM IV einem Lesevorgang ausgesetzt. Um die Entflechtung durchzuführen und die Zeitbasis zu erweitern , genügt es, die in Figur 9 dargestellten Schreib- und Lesevorgänge umzukehren. Aufgrund der Tatsache, daß die Schaltung auf umgekehrte Weise arbeiten kann, kann die Entflechtungsschaltung 12 des Wiedergabesystems grundsätzlich genauso ausgebildet sein wie die Verschachtelungsschaltung 7.

Nun wird die ORC-Dekodierung beschrieben, die in dem ORC-Decoder 1/f in Figur 1 durchgeführt wird. Nach obiger Beschreibung der Kodierung werden folgende Gleichungen befriedigt:

Z +

+ Zp + Z-r + Z, + Zr = O

Z'_o + TZ'j + T²Z'₂ + T³Z' + tS

= ο

Das Fehlermuster wird nun folgendermaßen angenommen:

B,

Ό3 ti

•ι

Ό2

It M

1 ⁵o1

Il Il

B,

OO

Ίο

^S2o

(9)

c-i e«- At-

5k 5o ^U5

Dementsprechend wird ein Fehler e. (i=o, 1 , 2 , 3 > *t » 5)> der in der i-ten Zeile auftritt, ausgedrückt durch

^ei ⁼

worin i = o,1,2,3»4 und 5 ist, und eine gegebene Zeile mit diesem Fehler wird dargestellt durch den Ausdruck:

(11)

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Symptome, die sich zeigen, wenn eine Folge von Signalen einschließlich des obigen Fehlers erhalten wird, werden ein Syndrom genannt, und Syndrome S. und S₂ sind definiert wie folgt

= z₀« +

, s_1/f)·

S₂ = Z₀, + TZ^ , + T²Z₂, + T³Z^, +

₂ = Z₀, + TZ^ = B + TB

ο = (S

'21 ^χ "3

B + T²B-, + Ύ^Β, +

2o»

(12)

(13)

Wenn kein Fehler auftritt, sind beide Syndrome S₁ und S₂ null. Also können, wenn ein Fehler auftritt; die Syndrome folgendermaßen umgeschrieben werden:

5 5

^ei ι ⁼ 2l ^e± ι

S₁ =

i=o if

i=o

i=o

i=o

(15)

Das Syndrom S₁ kann durch Summieren aller Bits jeder Spalte des erhaltenen (reproduzierten) Code erhalten werden. D.h.

S₁ =A+B+C+D+E+a

^S11 = ^rh ^{+ Γ}8 ^{+ r}12 ^{+ Γ}16 ^{+ r}2o ^{+ b}

5 + r₁₉ + c " (16)

if ^{+ Γ}18 ^{+ d} + r,r, + e

* r_n +

^S13 = ^Γ2 ^{+ r}6 ^{+ r}1o ⁺ °1if ι 5 9 ^x

Die Schaltung in Figur 1 ο entspricht dem Block 15 in Figur 1 und iet in der Lage, die durch die Gleichungen (16) benötigten

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-36- 2757A01

Additionen auszuführen. Die Schaltung in Figur Io weist dreißig Eingangsklemmen 15-1 bis 15-3o auf, denen sechzehn reproduzierte Informationsbits T₁ bis r.,-, fünf ORC-Codebits A bis E, vier CRC-Codebits r.^ bis r₂ und fünf vertikale Paritätsprüfbits a bis e in der Ordnung zugeführt werden, in der sie in der Figur vermerkt sind. Die Eingangsklemmen sind paarweise mit fünfzehn entsprechenden Exklusiv-ODER-Gattern 15-31 bis 15-Zf5 verbunden.

Die vollständige Schaltung 15 wird aus fünf identischen Schaltkreisen gebildet, und die Ausgänge von zwei der drei Eingangsgatter jedes Schaltkreises sind mit den Eingangsklemmen von je einem von fünf Exklusiv-ODER-Gattern 15-^6 bis 15-5o verbunden. Die Ausgänge jedes dieser letzteren Gatter und der Ausgang des verbleibenden Eingangsgatters in demselben Schaltkreis sind mit den Eingangsklemmen eines Ausgangs-Exklusiv-Oder-Gatters dieses Schaltkreises verbunden. Diese Auegangsgatter 15-51 bis 15-55 weisen entsprechende Ausgangsklemmen 15-56 bis 15-60 auf, von denen die Komponenten S- bis S-, des Syndroms S. erhältlich sind.

Der oberste Schaltkreis, der für alle beispielhaft ist, weist die Eingangsklemmen 15-1 bis 15-6 auf, denen die Koeffizienten r, , rn, r.p, ^rio ^r2o ^un(* ^{b von} Vektor B] zugeführt werden. Wenn kein Fehler aufgrund von einem Ausfall oder Rauschen vorhanden ist, hat eine gerade Anzahl dieser Koeffizienten (oder keiner von ihnen) den Wert "1", und das Ausgangesignal S.. hat den Wert "o". Bei einem vollständig fehlerfreien reproduzierten Block haben sämtliche Signale S_{1 Q} bis Sj. den Wert "o",

Das Syndrom S- kann durch den folgenden Ausdruck in ähnlicher Weise erhalten werden, in der der Spaltenvektor B beim Kodieren erhalten wurde:

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⁵20 = ^{A + r}5 ^{+ r}lo ^{+ r}15 ^{+ r}^7 ^{+ r}2o

5₂₁ = B ₊ r_k + r₉ + r₁₄ + P₁₉

5₂₂ = C + r₃ + r₅ + r₈ + p_1o + P₁₃ +

5₂₃ = D + r₂ + V₇ + r₉ + P₁₂ + p^ +

Obwohl das Syndrom S₂ auch durch ein Rückkopplungs-Schieberegister gebildet werden kann, ermöglicht die gleichzeitige parallele Verfügbarkeit aller Komponanten des Syndroms die Bestimmung des Syndroms, wie oben angegeben. Im Fall der Korrektur eines Fehlers durch Rauschen, der in einer Zeile vorhanden ist, werden bei Auftreten eines Fehlers in der i-ten Zeile die folgenden Beziehungen erfüllt:

(18) , (O 5 i ί if)

(19) (i = 5)

wobei S₂ = ο bedeutet, daß die sechste Zeile Z,- ein falsches Paritätsbit enthält, so daß die erhaltene Signalfolge selbst als das Ausgangsdatum behandelt wird. Daher wird nach Feststellung des Ausdrucks

S₃ = T^-1S₂ (2o)

und Bestimmung von i (die Zeile, in der ein Fehler ist) zur Befriedigung der Beziehung S₁ = S-, die Operation

Z₁, = "Z₁, + S₁ (21)

ausgeführt und so der Fehler e. korrigiert.

Figur 11 zeigt die Schaltung 16 in Figur 1 im einzelnen, die zur Erzeugung sowohl des Syndroms S₂ als auch des Ausdrucks S-z direkt aus dem 3o-Bit-Parallelsignal am Ausgang des Serien/ Parallel-Wandlers 13 in Figur 1 dient. Da alle Bits gleichzeitig zugeführt werden, sind die zur Bestimmung des Syndroms S₂ und des Ausdrucke S, benötigten Beziehungen auf einmal verfügbar und benötigen kein Schieberegister.

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Die Schaltung 16 in Figur 11 weist sechsundzwanzig Eingangsklemmen 16-1 bis 16-26 auf. Alle reproduzierten Informationsbits r.. bis r^r, die CRC-Bits r.^ bis r₂ und die ORC-Bits A bis V. werden den längangsklemmen zugeführt, wie vermerkt. Die Paritätsprüfbits a bis e werden nicht zugeführt, da sie nicht in die Berechnung von Sp oder S-, eingehen, so daß tatsächlich nur 25 der möglichen 3o Bits des Ausgangssignals vom Serien/Parallel-V/andler 13 der Schaltung 16 zugeführt werden . Jedoch wird das Bit 17 den zwei Klemmen 16-5 und 16-20 zugeführt, so daß eine gerade Anzahl von Bits zugeführt wird.

Sämtliche in der Schaltung 16 gezeigte Komponenten sind Exklusiv-ODER-Gatter 16-27 bis 16-55, die in fünf Rängen angeordnet sind. Diese Gatter sind gruppiert, um modulo-2-Addition gemäß den Gleichungen (17) vorzusehen. Das Gatter 16-27 addiert die Bits r,- und v_]q1 das Gatter 16-28 addiert die Bits r,c und r₂ . Das Gatter 16-36 addiert die modulo-2-Summe der Ausgangswerte der Gatter 16-27 und 16-28, und das Gatter 16-41 addiert den Ausgangswert des Gatters 16-36 zu dem Bit r..„. Schließlich addiert das Gatter 16-46 den modulo-2-Summen-Ausgangswert des Gatters 16-41 zu dem Bit A, um die modulo-2-Summe aller Koeffizienten zu vervollständigen, die zur Bestimmung der Komponente S- des Syndroras S₂ erforderlich sind. Diese Komponente ist erhältlich an der Ausgangsklemme 16-56, einer der zehn Ausgangsklemmen 16-56 bis 16-65·

Auf ähnliche Art bilden die Gatter 16-29, 16-37, 16-42 und 16-47 die modulo-2Summe, die zur Erzeugung der Syndrom-Komponente S₂₁ an der Ausgangsklemme I6-60 erforderlich ist; und die Komponente Sp~ ^an der Ausgangsklemme 16-61 wird durch modulo-2-Addition in den Gattern 16-27, 16-28, 16-36, 16-41, 16-3Ο, 16-31, 16-38, 16-43 und 16-48, die Komponente S₂₃ durch modulo-2-Addition in den Gattern 16-29, 16-37, 16-32, 16-33, 16-39, 16-44 und 16-49 gebildet; und die Komponente S₃, wird durch mod-2-Addition in den Gattern 16-31, 16-34, 16-35, I6-40, 16-45 und i6-5o gebildet.

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Die Schaltung 16 bildet auch die Matrixkomponenten F₁ bis F,-

—i
zur Berechnung der Matrix T in Gleichung (2o). die Komponente

F₁ wird durch mod-2-Addition der Komponenten S₂₀ und S₂₂ in dem Gatter 16-51 gebildet; die Komponente F₂ wird durch mod-2-Addition der Komponenten S-, und S₂, in dem Gatter 16-56 gebildet; die Komponente F-, wird durch mod-2-Addition der Komponenten ^S2o* ^SZ2 ^{und 5}ZU ^{in den Gattern} !6-51 und 16-52 gebildet; die Komponente F, wird durch mod-2-Addition der Komponenten S₂₀, S₂₁ uns S₂, in den Gattern 16-55 und 16-56 gebildet; und die Komponente F₁- wird durch mod-2-Addition der Komponenten S_ , S₂₁, S₂₂ und S₂, in den Gattern 16-51, 16-52 und 16-53 gebildet.

Die Feststellung von S, kann parallel Τ"""¹ T~² T"·^ T^-2f und T~-\md Durchfü

durch Vorausbestimmen von

, T^-2f und T~-\md Durchführung der Addition von

jedem der folgenden Ausdrücke erfolgen:

T^-1S-

^S21 ^S20 ^S23

⁵Zk

2o

"Zo

^S21

L^S20

⁵2o

⁵2o

³21

ZZ

⁵23 hz

'ZZ ³21

21

³ZZ ¹ZZ

T"²s₂ =

'23

hz

'Zo ³21

2o

2o 21

2o

'ZZ ³23

*zz

^S21 ^{+ S}23

'ZZ >Z3

>(ZZ)

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-40- 2757A01

Die Schaltung 17 in Figur 1, in der das Syndrom S. mit dem Ausdruck S, verglichen wird, und die Fehlerkorrekturschaltung 18 sind im einzelnen in Figur 12 gezeigt. Die Koinzidenzermittlungsschaltung (Vergleichsschaltung) 17 weist fünf Eingangsklemmen 17-1 bis 17-5 auf. Jede der Eingangskieramen ist mit einem Satz van sechs Exklusiv-ODER-Gattern in einer Matrixanordnung von dreißig derartigen Gattern verbunden. Zum Beispiel ist die Eingangsklemme 17-1 mit einer Eingangsklemme von jedem der Gatter 17-6 bis 17-11 verbunden. Die Ausgänge der Gatter 17-6 bis 17-35 sind in kreuzenden Sätzen mit einem Satz NOR-Gattern17-36 bis 17-41 verbunden. Zum Beispiel umfassen die Exklusiv-ODER-Gatter 17-6, 17-12, 17-18, 17-24 und 17-3o einen Satz, der jeden der mit den Eingangsklemmen 17-1 bis 17-5 verbundenen Sätze kreuzt, und alle Gatter dieses kreuzenden Satzes sind mit den Eingangsklemmen des NOR-Gatter 17-36 verbunden.

Die Komponenten Sp bis Sp, des Syndrome S- und die Komponenten F₁ bis F, der Matrix T in Gleichung (2o) sind mit den Gattern 17-6 bis 17-35 verbunden, wie in Figur 12 gezeigt, und wenn sämtliche Komponenten Sp bis S-,, und F₁ bis F, null sind, was die Bedingung für Fehlerfreiheit ist, sind die Ausgangssignale aller NOR-Gatter 17-36 bis 17-^1 "1". Ein anderes NOR-Gatter 17-^2, mit dem nur die Komponenten des Syndrome S-verbunden sind, hat dann auch das Ausgangssignal "1", Zwei ODER-Gatter 17-43 und 17-44 kombinieren die Ausgänge von vier NOR-Gattern 17-36 bis 17-3_8xzu zwei Eingängen des NOR-Gatters 17-if5. unTT?-42

Die in Figur 12 gezeigte Schaltung 18 weist vier nichtinvertierende Eingangsschaltkreise 18-1 bis 18-4 auf, die mit den jeweiligen Eingangsklemmen 17-2 bis 17-5 verbunden sind. Die Ausgänge der Schaltkreise 18-1 bis 18-4 sind mit entsprechenden Sätzen von je fünf UND-Gattern 18-5 bis 18-9, 18-15 bis 18-19, 18-25 bis 18-29 und 18-35 bis 18-39 verbunden. Der Ausgang

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des NOR-Gatters 17-36 ist mit einem kreuzenden Satz der UND-Gatter 18-5, 18-15, 18-25 und 18-35 verbunden, und die Ausgänge der NOR-Gatter 17-37 bis 17-4o sind mit gleichen kreuzenden Sätzen von UND-Gattern verbunden.

Die Ausgänge der UND-Gatter 18-5 bis 18-9 sind jeweils mit einer Eingangsklemme von einem von einen Satz bildenden Exklusiv-ODER-Gattern 18-1 ο bis 18-14 verbunden, und auf gleiche Weise sind die UND-Gatter 18-15 bis 18-19 mit Exklusiv-ODER-Gattern 18-2Ο bis i8-2if, die UND-Gatter 18-25 bis 18-29 mit Exklusiv-ODER-Gattern i8-3o bis 18-34 und die UND-Gatter 18-35 bis 18-39 mit Exklusiv-ODER-Gattern i8-4o bis 18-44 verbunden. Die Ausgangsklemmen der Exklusiv-ODER-Gatter sind in aufsteigender numerischer Ordnung 18-45 bis 18-64.

Die Vergleichsschaltung 17 erzeugt simultan jede Variation von T Sp, was bedeutet, daß sie jeden möglichen Wert von S^ erzeugt, und vergleicht jeden dieser Werte mit dem Syndrom S.. Wenn in dem reproduzierten Signal keine Fehler sind, ist das Syndrom S. "o", was bedeutet, daß seine Komponenten S. bis S-. "o" sind. Die Komponenten S₂₀ bis S₂* des Syndroms S₂ sind ebenfalls "o", was bedeutet, daß die Komponenten F. bis Fc auch "o" sind. Folglich sind alle Eingangssignale zu den NOR-Gattern 17-36 bis 17-42 "o", und die Ausgangssignale dieser NOR-Gatter sind "1"· Daher ist das Ausgangssignal H des NOR-Gatters 17-45 "o".

Die Eingangsklemmen 17-2 bis 17-5 der Vergleichsschaltung 17 werden von der Fehlerkorrekturschaltung mitbenutzt, und wenn das Signal fehlerfrei ist, sind die Eingangswerte an den Schaltkreisen 18-1 bis 18-4 "o". Das bewirkt die Sperrung aller UND-Gatter in der Schaltung 18. Das Ausgangssignal jedes UND-Gatters wird mit einem bestimmten der Bits r₁ bis Tp des reproduzierten Signals kombiniert, die der anderen Eingangsklemme der Exklusiv-ODER-Gatter 18-Io bis 18-14 für die UND-Gatter 18-5 bis 18-9 zugeführt werden.

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Da unter fehlerfreien Bedingungen der Ausgangswert jedes UND-Gatters "o" ist, entspricht das Ausgangssignal jedes Exklusiv-ODER-üatters an der entsprechenden Ausgangsklemme 18-^5 bis 18-64 dem Wert des dem betreffenden Exklusiv-ODER-Gatter zugeführten Bits r.. Mathematisch entspricht das der Addition von "o" zu jedem Bit r., was natürlich dessen Wert nicht ändert.

Wenn jedoch ein Fehler auch nur in einem einzigen reproduzierten Bit vorhanden ist, ändert sich der Zustand der Schaltungen 17 und 18 beträchtlich. Zum Beispiel sind im Fall der willkürlich gewählten Zahl 1 öl 10I00I000II0I0I0I, auf die vorher bei der Analyse des CRC-Kodierers 4 Bezug genommen wurde, die ersten sechzehn Stellen Informationsbits r, bis r.,- und die letzten vier Stellen CRC-Bits r^„ bis r^_Q. Wenn zwischen der Kodierschaltung 5 und dem Syndrom-S.-Generator (der Fehlerermittlungsschaltung) 15 der Wert des Bits r.g von "1" in "o" geändert wird, ändert sich die Komponente S,. des Syndroms S. von "o" in "1" an der Ausgangsklemme 15-56 in Figur 1o. Der Fehler in dem Bit r.g bewirkt auch die Änderung der Komponente S^, des Syndroms Sp, die an der Ausgangsklemme 16-65 in der Schaltung 16 in Figur 11 erzeugt wird, von "o" auf "1", was den Wert der Komponente F-, an der Ausgangsklemme 16-58 von "o" in "1",ändert. Dies bewirkt seinerseits die Änderung der Komponente F,- an der Ausgangsklemme 16-59 von "o" in "1".

Wenn diese modifizierten Werte der Vergleichsschaltung 17 in Figur 12 zugeführt werden, bewirkt die über die Eingangsklemme 17-2 zugeführte Komponente S.-, daß an der oberen Eingangsklemme von jedem der Exklusiv-ODER-Gatter 17-12 bis 17-17 ein "1"-Signal anliegt. Die Änderung des Wertes der Komponente; S-. , die entweder direkt oder als Teil der Komponenten F-, und Fr der unteren Eingangsklemme der in der Diagonale liegenden Exklusiv-ODER-Gatter 17-1o, 17-15, 17-2o, 17-25

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und 17-30 sowie den Exklusiv-ODER-Gattern 17-17 und 17-35 in der untersten Reihe zugeführt wird, bewirkt, daß an allen diesen unteren Eingangsklemmen der Wert "1" anliegt. Folglich hat wenigstens ein Eingang jedes der NOR-Gatter 17-36 bis 17-42, ausgenommen das NOR-Gatter 17-39, den Wert "1" anstelle von "o". Der Ausgangswert des NOR-Gatters 17-45 bleibt bei "o" aufgrund der Tatsache, daß an wenigstens einer seiner Eingangsklemmen ein "1"-Signal anliegt. Diese eine Eingangsklemme ist die mit der Ausgangsklemme des NOR-Gatters 17-39 verbundene. Das Ausgangssignal dieses NOR-Gatters bleibt bei "1", da der den zwei Eingangsklemmen des Exklusiv-ODER-Gatters 17-15 zugeführte "1"-Wert der Komponenten S.. und F₁- die Änderung beider Eingangsklemmen von "o" auf ¹M" bewirkt, und die modulo-2-Addition in diesem Exklusiv-ODER-Gatter bewirkt das Verbleiben seiner Ausgangsklemme auf "o".

Wegen des Ausgangssignals "o" von jedem der NOR-Gatter 17-36 bis 17-38 und 17-4o werden alle UND-Gatter in der Fehlerkorrekturschaltung gesperrt, die mit diesen verbunden sind. Nur die UND-Gatter 18-8, 18-18, 18-28 und 18-38 einer Reihe werden durch das Ausgangssignal "1" von dem NOR-Gatter 17-39 geöffnet. Aber drei dieser vier geöffneten UND-Gatter werden durch das "o"-Signal von den Schaltkreisen I8-I bis 18—3 gesperrt. Dieses sind die UND-Gatter I8-8, 18-18 und 18-28. Nur bei dem UND-Gatter 18-38 liegt an beiden Eingangsklemmen ein "1"-Signal an, und deshalb ist dieses das einzige UND-Gatter, das ein Ausgangssignal "1" an das Exklusiv-ODER-Gatter 18-43 liefert, mit dem es verbunden ist.

Dies ist dasselbe Exklusiv-ODER-Gatter 18-43, dem das Bit r.g zugeführt wird. Von diesem Bit ist angenommen worden, daß es den fehlerhaften Wert "o" anstelle von "1" aufweist. Jedoch addiert das Exklusiv-ODER-Gatter den Wert "1" von dem UND-Gatter 18-38 und erzeugt an seiner Ausgangsklemme 18-63 einen korrigierten Wert "1". Wenn das Bit r^ fälschlicherweise

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- <t<t -

eine "1" gewesen wäre, wäre es durch die modulo-2-Addition mit dem Ausgangswert "1" von dem UND-Gatter 18-38 auf "o" korrigiert worden. Auf diese Weise weisen sämtliche Ausgangsklemmen 18-/+5 bis 18-6/+ richtige Werte der Ausgangs-Bit signale T₁ bis Γρ auf.

Die korrigierten Bits I- bis I~ werden von den Ausgangsklemmen 18-/+5 bis 18-6/+ geliefert und Eingangsklemmen 19-1 bis 19-2o des CRC-Decoders 19 in Figur 13 in der in der Figur angegebenen Ordnung zugeführt. Die Bitsignale I- bis I- sind dieselben wie die entsprechenden Bits r. bis r_ , aber sind durch den Buchstaben "I" gekennzeichnet worden, um anzuzeigen, daß sie die Fehlerkorrekturschaltung 18 durchlaufen haben.

Ebenso wie einige der anderen Schaltungen besteht der CRC-Decoder 19 aus einem Satz von Exklusiv-ODER-Gattern 19-21 bis 19-38, um die Eingangssignale I- bis I- selektiv zu addieren, immer auf einer modulo-2-Basis. Die Gatter 19-21 und 19-22 erhalten und addieren die Bits Ip₀* Ip' *8-^unc* ^\W und das Gatter 19-29 addiert die Ausgangseignale der Gatter 19-21 und 19-22 zueinander. Das Gatter 19-26 addiert I_lo und (nun korrigiert) I.g, und das Gatter 19-32 addiert zu ihrer Summe das Bit I., . Die Ausgangssignale der Gatter 19-29 und 19-32 werden in dem Gatter 19-35 addiert, um das Ausgangesignal P, zu bilden.

Das Gatter 19-25 bildet eine modulo-2-Summe aus den Bits Ig und lip» ^unc* das Gatter 19—31 addiert zu dieser Summe das Bit I₁O. Die Ausgangssignale der Gatter 19-31 und 19-32 werden in dem Gatter 19-37 kombiniert, um das Ausgangssignal Pp zu bilden.

Die Gatter 19-23, 19-2Jf und 19-3o bilden die Summe der Bits I.Q, Ip Ir₇ und I.,, und diese Summe wird einer Eingangeklemme des Gatters 19-36 zugeführt. Die Gatter 19-28 und 19-3*t bilden

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die Summe der Bits I-,, I_Q und I.,- und führen diese Summe der anderen Eingangsklemme des Gatters 19-36 zu. Am Ausgang dieses Gatters wird das Ausgangssignal P, gebildet.

Die Gatter 19-27 und 19-33 addieren die Bits I₅, I_n und I₁₇, und die resultierende Summe wird in dem Gatter 19-38 zu dem Ausgangssignal des Gatters 19-34 addiert, um das Ausgangssignal P. zu bilden.

Die Ausgangssignale P. bis P, werden in einem ODER-Gatter kombiniert, das aus einem NOR-Gatter 19-39 und einem Inverter 19-40 besteht. Die Ausgangsklemme dieses ODER-Gatters ist die Klemme 19-41.

Das Anzeigesignal H von der Koinzidenzermittlungsschaltung \? wird über eine Eingangsklemme 19-42 auch dem NOR-Gatter 19-39 zugeführt. Das Anzeigesignal hat den Wert "o", wenn in der Koinzidenzermittlungsschaltung keine unkorrigierbaren Fehler auftreten, aber den Wert "1", wenn das Syndrom S- nicht gleich dem Ausdruck S-, ist, was anzeigt, daß Fehler vorhanden sind, die die ORC-Schaltung nicht korrigieren kann.

Wenn nur eine Zeile der ursprünglichen Anordnung der Bits in der Ordnung, in der sie in Figur 2C erscheinen, Fehler hat, können sie in dem ORC-Decoder 18 korrigiert werden, aber wenn zwei oder mehr Zeilen Bits mit falschen Werten haben, können die kombinierten Schaltungen 17 und 18 sie nicht korrigieren. In diesem Fall ermittelt der CRC-Decoder 19 den Fehler. Solch eine große Zahl von Fehlern ist sehr selten, aber dieses System hat eine professionelle Qualität, und es ist wichtig, alle Fehler zu korrigieren.

Mathematisch betrachtet teilt der CRC-Decoder das Polynom, das die Informationsbits I₁ bis Ij,- und den CRC-Code (I₁₇ bis Ip_Q) als Koeffizienten hat, durch ein Generatorpolynom. Wenn

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der Rest von vier Bits durch P₁ bis P, dargestellt wird, kann jedes der Bits aus den folgenden Ausdrucken wie im Fall des Kodierens abgeleitet werden :

P₁ = I_{3 +} I_{5 +} I_{9 +} I_{n +} I₁₅ + I₁₇

^P2 ^{= 1}Z, ^{+ 1}G ^{+ 1}Io

(23)

P, = I- + I. + Iq + I₁- + I₁. + I₁/- + Ι_θΛ 4 2 4 ü ίο Mf 16 2o

Wenn die Ausgangswerte der vier Bits P₁ bis P, von dem CIiC-Decoder 19 alle "o" sind, zeigt das an, daß kein Fehler vorkommt, aber wenn nur eines der vier Bits ¹M" wird, wird das Vorkommen eines Fehlers erkannt und kann ermittelt werden.

Figur 14 zeigt ein Beispiel der Interpolationsschaltung 21, mit einer '-lingangsklemme 131 ι der ein i'aktpuls CK zugeführt wird, und einer Klemme 132, der das Ausgangssignal vom ODER-Gatter 2o zugeführt wird. Die Schaltung enthält auch die Halteschaltkreise 133 und 134, die so verbunden sind, daß ein paralleles 16-Bit-Ausgangssignal U, von dem Halteschaltkreis 133 dem Halteschaltkreis 13*+ zugeführt werden kann. Die D-Eingangsklemme eines mit dem Halteschaltkreis 133 verknüpften D-Flip-Flops 133a ist mit der Klemme 132 verbunden, und seine Ausgangsklemme ist mit der D-Eingangsklemme eines weiteren D-Flip-Flops 134a verbunden, das mit dem Halteschaltkreis verknüpft ist. Die Ausgangssignale Q₁ und Q₂ von den Flip-Flops 133a bzw. 134a sind zeitlich ein wenig gegenüber dem Zeitpunkt des Taktpulses CK verzögert.

Zu der Interpolationsschaltung 21 gehört ferner ein Datenwähler 135, der aus einem Eingabewählgatter und einem Halteschaltkreis zusammengesetzt ist. Der Datenwähler 135 wählt entweder ein paralleles 16-Bit-Ausgangssignal Up von dem Halteschaltkreis

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134 oder ein paralleles 16-Bit-Ausgangssignal U, , das von einem Kittelwertschaltkreis 136 geliefert wird, der aus Volladdierern besteht und digital arbeitet. Die iVahl erfolgt gemäß einem Ausgangssignal N. von einem NAND-Gatter 137 in der V/eise, daß der Datenwähler 135 das Signal U-, wählt, wenn N, = "1", oder das Signal U, , wenn N₁ = "o".

Das eine der zwei Eingangssignal des Mittelwertschaltkreises 136 ist das parallele 16-Bit-Ausgangssignal U, von dem Halteschaltkreis 133, und das andere ist ein Ausgangssignal U-, von dem Datenwähler 135· Der Mittelwertschaltkreis erzeugt das Ausgangssignal U, als Mittelwert seiner zwei Eingangssignale. Dem NAND-Gatter 137 wird das Ausgangssignal Q₁ von dem Flip-Flop 134a zugeführt. Das Ausgangssignal N₂ von einem NAND-Gatter 139, dem die Signale Q₁ und Q₂ zugeführt werden, wird an die J-Eingangsklemme eines J-K-Flip-Flops I40 geliefert, und über ein Nicht-Gatter oder einen Inverter 14I an die K-Eingangsklemme des J-K-Flip-Flop I40. Ein Ausgangssignal Q-, des Flip-Flop I40 wird einem NAND-Gatter 142 zugeführt, dessen Ausgangssignal N, dem Datenwähler 135 zugeführt wird, damit dieser bei jedem Taktpuls arbeitet.

Die Betriebsweise der Interpolationsschaltung 21, die laut Beschreibung aufgebaut ist, wird nun in Verbindung mit den Figuren 15 und 16 beschrieben. Die 16-Bit-Information wird als PCM-Signal m von der Fehlerkorrekturschaltung 18 geliefert

und besteht aus einer Signalfolge m., m₁, nu, Es wird

zunächst angenommen, daß keines der Signale Bi₁ bis m, einen Fehler enthält, daß das Signal nu in den Halteschaltkreis aufgenommen ist, daß das Signal nu in den Halteschaltkreis

134 aufgenommen ist, und daß das Signal Di₁ in den Datenwähler

135 aufgenommen ist, wobei das Signal Di₁ als Ausgangssignal

U, von dem Datenwähler 135 erscheint, bevor der erste in Figur 16a dargestellte Pule CK₁ erfolgt. Wenn dann der erste Puls CK₁ auftritt, wird das Signal m. in den Halteschaltkreis

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aufgenommen und das Signal nu auf den Halteschaltkreis 134 übertragen. Da das Ausgangssignal des ODER-Gatters 2o, das gleichzeitig mit dem Signal m, der Eingangsklemme 132 zugeführt wird, "o" ist, ist das (in Figur 16B gezeigte) Ausgangssignal Q₁ des Flip-Flop 133a "o". Da ferner angenommen worden ist, daß das Signal m, keinen Fehler enthält, ist das (in Figur 16C gezeigte) Ausgangssignal Qp des Flip-Flop 134a ebenfalls "o". Daher haben das in Figur 16D gezeigte Ausgangssignal des NAND-Gatters 137 und das Ausgangssignal des NAND-Gatters 139 den Wert "1". Folglich ist das Ausgangssignal Q, des J-K-Flip-Flop 1 Zfο "1", wie in Figur 16E gezeigt. Folglich wird dem Datenwähler 135 ein dem Taktpuls CK, entsprechender Taktpuls N, (in Figur 16F gezeigt) zugeführt, so daß das Signal m^ in den Datenwähler 135 aufgenommen wird, um als Ausgangssignal U, zu erscheinen.

Wenn das nächste Informationsbitsignal m^ einen Fehler enthält, wird es durch Anlegen des Taktpulses CKp an den Halteschaltkreis 133 in diesen aufgenommen, und das Signal m, wird in den Halteschaltkreis 134 aufgenommen. Dann wird mit einer gewissen Verzögerung gegenüber dem Taktpuls CKp das Ausgangssignal Q. "1". Da das Ausgangssignal Q₂ "o" ist, sind die Ausgangssignale N. und Np der NAND-Gatter 137 bzw. 139 beide "1", und folglich ist das Ausgangssignal Q, "1". Der dem Taktpuls CK₂ entsprechende Taktpuls N, wird dem Datenwähler 135 zugeführt, so daß das Signal m-, in diesen aufgenommen wird j und als Ausgangssignal U-, erscheint. \

Wenn das nächste Informationsbitsignal mg korrekt ist, wird der Takt puls CK-, dem Halteschaltkreis 133 zugeführt, in den das Signal mg also aufgenommen wird, während das Signal m,-in den Halteschaltkreis 134 aufgenommen wird. Da die Ausgangssignale Q₁ und Q₂ gleich "1" bzw. "o" sind, wenn der Taktpule CK, auftritt, sind die Signale N₁ und N_£ beide "1", und daher wird das Signal Q, "1". Dann wird der dem Taktpule CK,

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entsprechende Taktpuls N, dem Datenwähler 135 zugeführt, in den das Signal m, aufgenommen wird, um als Ausgangssignal U, zu erscheinen.

Wenn das nächste Informationsbitsignal m^ fehlerhaft ist, wird der Taktpuls CK, dem Halteschaltkreis 133 zugeführt, in den das Signal m₇ also aufgenommen wird, und das Signal m,-wird in den Halteschaltkreis 13*f aufgenommen. Zu diesem Zeitpunkt erzeugt der Mittelwertschaltkreis 136 einen Mittelwert aus den Signalen m,- und m, , nämlich den Wert (m^ + m,-)/2. Da die Signale Q. und Q₂ "o" bzw. ¹¹I" sind, wird zum Zeitpunkt des Auftretens des Taktpulses CK, das Signal N₁ "o". Der Mittelwert (m, + Π/-)/2 wird also anstelle des Signals Bi₁- in den Datenwähler 135 aufgenommen und erscheint als Ausgangssignal U^.

Wenn das nächste Informationsbitsignal mg auch fehlerhaft ist, werden die Signale mg und m« in die Halteschaltkreise 133 bzw. 134 aufgenommen durch Anlegen des Taktpulses CKc, und da die Signale Qj und Q₂ "1" bzw. "o" sind, wird das Signal mg in den Datenwähler 135 aufgenommen und erscheint als Ausgangssignal U^.

Bei Zuführung des nächsten Informationsbitsignals nu (das als korrekt angenommen wird) wird der Taktpuls CKg dem Halteschaltkreis 133 zugeführt und das Signal nu in diesen aufgenommen. Gleichzeitig wird das Signal mg in den Halteschaltkreis 134 aufgenommen. Da zu diesem Zeitpunkt die Signale Q^ und Q₂ beide "1" sind, wird das Signal N₂ "o" und bewirkt, daß das Ausgangssignal Q, des J-K-Flip-Flop 1/fO "o" wird, mit dem Ergebnis, daß dem Datenwähler 135 kein dem Taktpuls CKg entsprechender Taktpuls zugeführt wird, wie aus Figur 16F zu ersehen. Daher wird das Signal mg als Ausgangssignal U, gehalten, das heißt, der Datenwähler 135 wirkt so, daß er den vorherigen Wert festhält.

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2757Α0Ί

- 5ο -

Wenn das nächste Informationsbitsignal m,_Q auftritt, (das als korrekt angenommen wird), wird der Taktpuls CK₇ dem Halteschaltkreis 133 zugeführt, um das Signal m. darin aufzunehmen, und das Signal m^ wird in den Halteschaltkreis 13*4- aufgenommen. Zu diesem Zeitpunkt wird, da die Signale Q. und Q₂ "o" bzw. "1" sind, das Signal N. "o", und folglich liefert der Datenwähler 135 das Ausgangssignal U^ (nv + mo)/2 von dem Mittelwert

schaltkreis 136. Wenn die weiteren Informationsbitsignale m,^, mip> korrekt sind, bewirkt die Zuführung der Taktpulse Cr.o, CKg, ...., daß der Datenwahler 135 als Ausgangssignal υ, die Signale m_Q, ^m-\_o> ^mi 1 > ^mip> ···· ^er Steine nach liefert.

'.Vie oben beschrieben, bewirkt die Interpolationsschaltung 21 , daß korrekte Informationsbitsignale als ihre Ausgangssignale durchgelassen werden und ein fehlerhaftes Informationsbitsignal durch den Mittelwert benachbarter korrekter Signale als Ausgangssignal ersetzt wird. Ferner wirkt die Interpolationsschaltung 21 so, daß bei Auftreten einer Folge von fehlerhaften Signalen die vorhergehenden korrekten Signale festgehalten werden. Natürlich besteht eine sehr geringe sVahrscheinlichkeit dafür, daß eine Korrektur durch den ORC unmöglich ist.

Erfindungsgemäß kann, wie oben festgestellt, der Fehlerkorrekturcode, der bei Anordnung in Matrixform die Korrektur eines Fehlers in Zeilenrichtung durch Rauschen ermöglicht, in eine Serienanordnung umgewandelt werden, um als Seriensignal verarbeitet zu werden, zum Beispiel durch Aufzeichnung auf einer einzelnen Magnetspur. Da in diesem Fall der Fehlerkorrekturcode nicht nur so angeordnet ist, daß Z , Z,, Z₂, ·..» Zein jedem Takt in Serie sind, wie in Figur 5A gezeigt, sondern durch die Verschachtelungsschaltung 7 so umgeordnet wird, daß

er die Form Z ... Z , Z. ... Z., annimmt, das heißt,

daß die sechs Gruppen der entsprechenden Zeilen in der Vielzahl

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der Takte kontinuierlich in Serie sind, wie in Figur 5B dargestellt, ist es möglich, den Einfluß eines Ausfalls, der bei Verwendung eines magnetischen Mediums unvermeidlich ist, beträchtlich zu vermindern. Das heißt, jeder Fehler durch Rauschen aufgrund eines Ausfalls oder dgl., der die Länge von 21 ο Worten nicht überschreitet, die bei sechs Worten je Zeilenintervall 35 Zeilenintervalle überdecken, l;ann durch die ORC-Anordnung dazu gebracht werden, innerhalb einer Zeile in jedem Block zu liegen, und kann also korrigiert werden.

Wenn der Fehlerkorrekturcode nicht dem Verschachtelungsprozeß unterworfen und nur die in Figur 5A dargestellte Serienumwandlung vorgenommen wird, resultieren beispielsweise die zwei falschen Bits, die sich über die Zeilen Z und Z« erstrecken, in dem Fehler von zwei Zeilen. Jedoch ist es mittels des ORC möglich, den Fehler von zwei Zeilen zu korrigieren, sofern die Anzahl inkorrekter Zeilen mit anderen Mitteln ermittelt werden kann.

Um die Kompliziertheit des Systemaufbaus zu vermeiden, ist es wünschenswert, die Anordnung so vorzunehmen, daß jeder Fehler durch Rauschen innerhalb einer Zeile auftritt. Auch wenn das System so ausgelegt ist, daß es zur Korrektur eines Fehlers in zwei Zeilen in der Lage ist, kann ein Rauschfehler von höchstens zwei Zeilen korrigiert werden. Wie in der obigen Ausführungsform wäre die Fähigkeit zum Abschluß der Umordnung innerhalb eines Feldes für das Redigieren aufgezeichneter Signale vorteilhaft.

Ferner macht die Erfindung Gebrauch von der Kombination des Fehlerkorrekturcode (CRC-Code) und des ORC und ist folglich durch eine sehr hohe Wahrscheinlichkeit für die Fehlerentdeckung gekennzeichnet. Außerdem ist die Erfindung, wie in

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der obigen Ausführungsform beschrieben, bestens zur Umwandlung eines Tonfrequenzsignals in ein PCM-Signal wie zum Beispiel ein 16-Bit-PCM-Signal für jeden der zwei Kanäle eines Stereosignals und zur Verwendung einer einzelnen Spur eines Magnetbandes einer breitbandigen magnetischen Aufzeichnungs- und Wiedergabevorrichtung als Ubertragungsmedium geeignet.

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^ 53-

Leerse i t e

Claims (1)

1. Ansprüche:

   Verfahren zur Verarbeitung von parallelen Multibit-

   Digitalsignalen, dadurch gekennzeichnet, daß die Digitalsignale (r. bis r./·) in einander kreuzenden ersten Bitsätzen (T₁ -r, , Tc-rg, r₉-r₁₂, ^r]^~^T]^ ^und zweiten Bitsätzen (r^r^,

   ^r9'^r13;^r2'^r6'^r1o»^r1z_f;^r3'^r7'^r1T^r15;^r4'^r8'^r12'^rl6⁾ angeordnet' werden, daß jedem der ersten Bitsätze ein Fehlerkorrekturcode Bitsignal (A,B,C,D) hinzugefügt wird, das sich auf die Bits des parallelen Digitalsignals bezieht, um jeden der ersten Bitsätze in ein Digitalwort (Z bis Z, ) zu modifizieren, und daß eine Vielzahl der parallelen Digitalsignale (die horizontalen Zeilen in Figur 2C) in ein Seriensignal mit wordsequentieller Beziehung (Figur 2D) verwandelt wird, bei dem die Digitalworte (Z_n bis Z, ) der Vielzahl von Digitalsignalen verschachtelt werden, um entsprechende Digitalworte aus jedem der Vielzahl der Digitalsignale in unmittelbarer Aufeinander

   folge (Z₀, Z

   ο »^Zo

   ...Z₁₁Z₁ ...Z

   wie in

   11 "p ι · · iJi j «7 •••^'cj'-'c;

   Figur 5B) anzuordnen, und die verschachtelten Signale ein Blocksignal (Figur 5B) bilden.

   2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die parallelen Digit al signale (r. bis IN*-) in Serienform (wie in Figur 5A) verwandelt und dann die Digitalworte von mehreren der resultierenden fleriensignale ineinander verschachtelt werden.

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   ORIGINAL INSPECTED

   _ , . 2757Α01

   3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die -its von jeden der parallelen Digitalsignale (r. bis 1*4/-) VOF der liinzufügung der Fehlerkorrekturcode-.^itsignale (Λ bis L>) der Oitbedeutung nach angeordnet sind und die Digitalworte nach uer Bitbedeutung der Bits in jeden der Digitalworte (Figur 53) verschachcolc sind, wodurch Digitalworte vergleichbarer Bitbedeutung in unmittelbarer Aufeinanderfolge angeordnet werden.

   k. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß vor der Hinzufügung der Fehlerkcirrekturcode-Bitsignale (A bis D) zn den ersten Bitsätzen jeden der zv/eiten Bitsätze (jede vertikale Spalte in Figur 2C) ein Fehlerermittlungscode-Bit signal (^ri7~^rpo^ hinzugefügt wird, um diese zu erv/eitern, wobei das Fehlerkorrekturcode-Bitsignal ein Codebitsignal (E) für die Fehlerernittlungsbits (^ri7~^rp₀) umfaßt.

   5. Verfahren zur Verarbeitung digitaler Signale, die aus digitalisierten Informationsbitsignalen (r. bis r₁ /) bestehen, dadurch gekennzeichneL, daß den Informationsbitsignalen (p. -r,,-) Fehlerermittlungscodebitsignale (^ri7-^r?_o) hinzugefügt werden, um ein zusammengesetztes Digitalsignal (r«-rp ) zu bilden, daß das zusammengesetzte Digitalsignal in erste Sätze ( horizontale Zeilen in Figur 2C) und diese kreuzende zweite Sätze (vertikale Spalten in Figur 2C) unterteilt wird, daß aus den zusammengesetzten Digitalsignalen Fehlerkorrekturcode-Bitsignale (A-E) erzeugt werden, die in der Lage sind, einen Fehler durch impulsartiges Kauschen in einem der ersten Sätze zu korrigieren, daß den unterteilten zusammengesetzten Digitalsignalen der ersten Sätze die Fehlerkorrekturcade-Bitslgnale (A bis E) hinzugefügt v/erden, um den ersten Sätzen entsprechende Digitalwortsignale (Z-Z₁-) zu bilden, und daß die Digitalwortsignale derart in Serie angeordnet werden, daß ein Digitalwortsignal von jedem der zusammengesetzten Bildsignale eigem entsprechenden Dlgitalwort in einem anderen zusammengesetzten Digitalsignal (Figur 53) zeitlich benachbart ist.

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   6. Verfahren nach Anspruch 5» dadurch gekennzeichnet, daß

   die Digitalworte aufeinanderfolgender zusammengesetzter Digitalsignale aufeinanderfolgend angeordnet sind.

   7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dafi den angeordneten Digitalsignalen, die Videoforaat haben, Synchronsignale mit Video- Zeilen- und -Feldfrequenzen (in 3) hinzugefügt werden.

   8. Verfahren nach Anspruch 7> dadurch gekennzeichnet, daß das Videoformat-Signal auf liagnetband (in 9) aufgezeichnet wird und das Magnetband durch die Synchronsignale gesteuert wird.

   9. Verfahren zur Verarbeitung digitaler Signale, die aus simultanen Informationsbitsignalen bestehen, dadurch gekennzeichnet, daß den siraul anen Informationsbi Signalen (r,-r./-) Fehlerermittlungscode-Bitsignale (^ri7~^r2o^ hinzugefügt werden, um ein zusammengesetztes Digitalwort BUbilden, daß das zusammengesetzte Digitalsignal in erste Sätze (Zeilen in Figur 2C) und diese kreuzende zweite Sätze (Spalten in Figur 2C) unterteilt wird, daß aus den zusammengesetzten Digitalsignalen (^ri-^rpo^ Fehlerkorrekturcode-Bitsignale (A-E) erzeugt werden, die in der Lage sind, einen tfauschfehler in einem der ersten Sätze zu korrigieren, daß den unterteilten zusammengesetzten Digitalsignalen der ersten Sätze die Fehlerkorrekturcode-iiitsignale (Λ-Ε) hinzugefügt werden, um ein ,jeden Satz der ersten Sätze entsprechendes simultanes Digitalwortsignal (Z -Z_r) zu bilden, dar die simultanen Digitalwortsignale in Seriensignale (Figur 2:·> oder Fi ur ^l)k) umgewandelt werden, daß die Seriensignale ('/. -Zr) derart (in 7) angeordnet werden, daß ein Digitalwort-

   .]edos der zusannengesetz ".en 3itsignale einem entsprechenden Oigi :alworlsigi;al eines anderen zusaunengesetzten .;igi;alsi/-nals (wie in Figur 5:-j) zeitlich benachbart ist, daß die .,eriensignale c^erar^ (in 12) neu geordnet werden, daß alle ./i,;i .ai.v.'ortsi₍':nale von jeden der zusammengesetzten 3it-

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   signale in ihrer ursprünglichen Zeitbeziehung gruppiert und die neu geordneten Signale in Simultansignale (in 13) zurückverwandelt werden.

   10. Verfahren nach Anspruch 91 dadurch gekennzeichnet, daß die Fehlerkorrekturcode-Bitsignale (in 16 und 17) selektiv kombiniert werden, um Bitkorrektursi^nale (in NOR-üattern 17-36 bis 17-^.1) zu erzeugen, und daß die Bitkorrektursignale mit fehlerhaften zurückverwandelten Bitsignalen (in 18) kombiniert werden.

   11. Verfahren nach Anspruch 1o, dadurch gekennzeichnet, daß ein Anzeigesignal (H in NOR-Gatter 17-Z+5) erzeugt wird, um das Vorhandensein fehlerhafter Bitsignale anzuzeigen, die nicht korrigiert v/erden können.

   12. Verfahren nach Anspruch 1o, dadurch gekennzeichnet, daß die Fehleren littlungscode-Bitsignale (^ri7~^r2n) selektiv (in 19) uit den zurückverwandelten Bitsignalen (r^r.,-) kombiniert werden, um fehlerhafte, unkorrigierbare zurückverwandelte Bitsignale zu ermitteln, die nicht durch die Bitkorrektursignale korrigiert worden sind.

   13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die zurückverwandelten Bit signale (r- -r,/-) jeweils entsprechend einem vollständigen Digitalsignal (in 35) gespeichert werden, und daß die gespeicherten Signale weitergegeben werden, falls die dem nächsten Digitalsignal entsprechenden zurückverwandelten Bitsignale keine unkorrigierten Bitsignale enthalten.

   1't. Verfahren nach Anspruch \Z_% dadurch gekennzeichnet, daß die zurückverwandelten Bitsignale (in 35) entsprechend einem vollständigen Digicalsignal gespeichert werden, daß ein Mittelwertsignal (in 36) aus dem gespeicherten und dem zweitfolgenden vollständigen Digitalsignal gebildet wird, wenn das

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   erst folgende vollständige Digit al signal (gespeichert in fehlerhaft und das zweitfolgende vollständige Lägitalsignal (gespeichert in 33) fehlerfrei sind, und daß dar; erst folgende vollständige Digitalsignal durch das 1 littelv/ertsignal (in 35) ersetzt wird.

   15. Verfahren nach Anspruch 12, dadurch gekonnzeichnet, daß die zurückverwandelten Bitsignale aufeinanderfolgend entsprechend einem vollständigen idgitalsignal (in 33-35) gespeichert und das gespeicherte Signal zurückgehalten werden, falle die nächsten zwei je einem vollständigen Digitalsignal entsprechenden zurückverwandelten Bitsignale fehlerhaft sind.

   16. Verfahren zur Verarbeitung von Signalen, dadurch gekennzeichnet, daß ein Analogsignal (in 2) abgetastet und ein paralleles Hultibit-Digitalsignal erzeugt wird, das einen Binärcodewert aufweist, daß das Digitalsignal in eine Vielzahl von Sätzen von binären 3itsignalen (r·--r. •-) unterteilt wird, daß eine Vielzahl aufeinanderfolgender Hultibit-^igaale (in Ly und 5) erzeugt wird, daß die parallelen Hultibit-Digitalsiguale (in 6) in serielle Hultibit-Digitalsignale verwandelt werden, jedes von denen die Sätze umfaßt, und daß die Sätze derart (ir 7) in Serie angeordnet werden, daß die Sätze von einem der Multibit-Digitalsignale nicht aufeinanderfolgen.

   17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die Zeitbasis der seriellen Multibit-Signale (in 7) komprimiert wird, um datenfreie Perioden zu bilden, und daß den horizontalen und vertikalen Video-Synchronsignalen ähnliche Synchronsignale in die entsprechenden Multibitsignale (in 8) eingefügt werden, so daß sie dieselbe Form wie ein Videosignal haben.

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   — Ό —

   1''. V or fähigen nach Anspruch 17, dadurch gekennzeichnet, daß eine ganze Zahl der hultibit-Digitalsignale (r.-a) zwischen jedem haar der vertikalen Video-Jynchronsignale erzeugt oder eingefügt wird.

   ]'}. erfahren nach .Anspruch 17, dadurch gekennzeichnet, daß die Lultibit-Digita!signale vollständig zwischen zwei aufeinanderfolgenden Synchronsignalen auftreten.

   20. Verfahren nach ,nspruch 16, dadurch gekennzeichnet, daß jeder der Sätze von binären Uitsignalen gesondert gespeichert wird, und daß die Sätze selektiv gelesen v/erden, um sie derart in Serie anzuordnen, daß die Sätze eines lÄiltibitsignals nicht aufeinanderfolgen.

   21. Verfahren nach Anspruch 2o, dadurch gekennzeichnet, daß die Sätze mit einer jeschv/indigiieit gespeichert werden und mit einer anderen Geschwindigkeit gelesen werden, wobei eine der Geschwindigkeiten intermittierend ist.

   -α'

   22. Vorrichtung zur Verarbeitung paralleler Multibit-Digitalsignale, gekennzeicli.net durch eine erste lCrzeugungseinrichtung (5) zur Erzeugung paralleler Fehlerkorrekturcode-Bitsignale, durch Mittel zur Zuführung der llultibitsignale zu der Erzeu gungseinrichtung (5), um die MuiLtibitsignale mit den Fehlerkorrektursignalen zu kombinieren, und durch eine V/andlereinrichtung (6), die mit der ersten Erzeugungseinrichtung (5) verbunden ist, um die parallelen Multibit-Digitalsignale und -Fehlerkorrektursignale in verschachtelte Seriensignale umzuwandeln.

   23· Vorrichtung nach Anspruch 23, dadurch gekennzeichnet, daß die Wandlereinrichtung (6) einen Parallel/Serien-Wandler (6) und eine Verschachtelungsschaltung (7) aufweist, die mit dem Wandler (6) verbunden ist und von ihm umgewandelte Signale erhält.

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   24. Vorrichtung nach Anspruch 23, gekennzeichnet durch eine zweite Erzeugungseinrichtunü· (^) zur i'jrzeugung von FehlerermittlungsbitSignalen, durch Kittel zur Zuführung der Multibitsignale zu der zweiten jCrzeugungseinrichtung (4) zur Steuerung der '-Irzeugung der Fehlererraittlungsbitsignale, und durch Mittel zur Verbindung der zweiten Erzeugungseinrichtung (Jf) mit der ersten FJrzeugungseinrichtung (5) zur Steuerung der Erzeugung der Fehlerkorrektursignale in Abhängigkeit von den Fehlerermittlungsbitsignalen und den Kultibitsignalen.

   25. Vorrichtung nach Anspruch Zk, dadurch gekennzeichnet, daß die erste Erzeugungseinrichtung (5) einen ersten Satz von Fehlerkorrektursignalen (A-S) erzeugt, die gleich einem ganzzahligen Teiler der Summe der Sits in dem Multibitsignal und der 3its in den Fehlerermittlungsbitsignalen sind, sowie einen zweiten Satz von Fehlerkorrektursignalen (a-c), die gleich einem ganzzahligcn Teiler der erstgenannten Summe und der Zahl der Bits in dem ersten Satz von Fehlerkorrektursignalen sind, wobei die MuItibitsignale und die Fehlerkorrektur- und Fehlerermittlungssignale ein zusammengesetztes Multibitsignal ergeben.

   26. Vorrichtung nach Anspruch 25, dadurch gekennzeichnet, daß der Parallel/Serien-Wandler (6) das zusammengesetzte Multibitsignal in ganzzahlige Teilsätze umwandelt, wobei einer der Teilsätze sämtliche Fehlerkorrektursignale (a-e) des zweiten Satzes und jeder der übrigen Teilsätze ein Bit (A-E) des ersten Satzes von Fehlerkorrekturbitsignalen umfaßt.

   27. Vorrichtung nach Anspruch 26, dadurch gekennzeichnet, daß die Verschachtelungsschaltung (7) eine Speichereinrichtung (I-IV) zur Aufnahme der Teilsätze der Reihe nach, eine mit der Speichereinrichtung verbundene erste Takteinrichtung (36., 37V) zum Einschreiben der ieilsätze in die Speichereinrichtung mit fester Geschwindigkeit sowie eine zweite lakteinrichtung (36k,37R) umfaßt, die mit der Speichereinrichtung verbunden ist,

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   iii;i ;:.!:G ii^:oGcr (¹Jo oj1g"Lzc r.il größerer Geschwindigkeit zu !c:;c! ιιηΊ damit ua onfi'cie ierioden in vorgegebenen Abständen zu erzeugen.

   ':'. Vorrichtung nach Anspruch 27, dadurch ,'gekennzeichnet, da!.' d.i ο gpcicnorei^richtung Schreib-Lesespeicher (KiUi I-IV) unJaEt.

   Z^ri. \ oi'riclitunr; nach AnGj:ruch 2.7, n^ekonnze.i chnet (!urcli eine nil. 'er ojjej.cliereinrj chtung verbundene Steuereinrichtung (35)» die das hosen einer '/olgo entsprechender eilsätze aus ver-Gciiedejicn iuiGaiiLien^uGGtZten IIultibitGirnalen aus der SpeichereiuricliLun/; durch die zweite -akteinrichtun,^ bewirkt.

   j'j. Vorri.chtun.: .lach AnGprucli 27, ;ekennzeichnet durch einen .'it. Cw "/c)i-.;chach^: filun^GschalLmif" (7) verbundenen oynchron-Gi;;na] - id(ii oi'Gcnal t!:ro:i G (8) zum iiinzufli/ren von horizontalen

   iifl V(-rL1_!;a1 on Video-üynchronGi/^nalen zu dem Hultibitci^nal von dor Ji)CM choreinrichtung walirend der datenfreien Perioden.

   l>\ . Vorrichlun,"; nach ncpruch 27, ,jekennzcichnet durch einen an/;orjch 1 onsenen Vi deo-iandrecorder (9) zur Aufnahme dos l.iit den .,ynchroiioir;na] on versehenen l.ultibitsignals.

   \2. V'jrriclitun;" nach /msjjruch 22, ^okennzeichnei durch eine :;inriclTtu:i.; (2) ;-,un /\bi,asten eines Analo;;signals mit vorgegebenor '>jGCiiv/i;i-'i,'-i;eit und eine Xinrichtun,'; (3) i'ur .'^rzeugun/¹; vcv ] '.ill I J Oj l-!)i :it.a.l :;ir;nale alc eine Jorie vun inilcen, die ent;:; rechend Ίον j..i>lü.ude due ab;^j;eta8teten oi:;nals !codiert

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