DE2942825C2 - - Google Patents

Description

Die Erfindung betrifft ein Fehlererkennungs- und -Korrekturverfahren für sequentielle digitale Eingangsinformationsworte nach dem Oberbegriff des Anspruchs 1.

Derartige Verfahren werden allgemein bei PCM-Datenaufzeichnung und -Wiedergabe, insbesondere für sequentiell übertragene digitale Informationsworte eingesetzt. Die digitalen Informationsworte können dabei eine beliebige Nutzinformation darstellen, beispielsweise NF-Signale. Die digitalen Datensignale werden aus analogen Signalen gewonnen und sequentiell auf einen Magnetträger, beispielsweise ein Videoband, aufgezeichnet. Auch eine Übertragung in anderer Form ist möglich. Generell besteht bei der Aufzeichnung oder Übertragung die Schwierigkeit, daß als Folge impulsförmiger Störungen gelegentlicher Signalverlust auftritt. Die hierdurch entstehenden Fehler in den Digitalsignalen werden dabei in burst-errors (Bündelfehler) oder in random-errors (Zufallsfehler) unterschieden. Insbesondere bei der Aufzeichnung auf Magnetband treten häufig in dem wiedergegebenen digitalen Signal, z. B. bei Magnetband-Ungleichförmigkeit, Bündelfehler auf.

Zur Sicherung der digitalen Übertragung oder Aufzeichnung ist es beispielsweise aus der Habilitationsschrift von Karlheinz Tröndle "Codier- und Decodiermethoden zur Fehlerkorrektur digitaler Signale", Fakultät für Maschinenwesen und Elektrotechnik der TU München, 7. Juli 1974, S. 145-147 bekannt, eine sogenannte Codespreizung einzusetzen. Die codierten Blöcke werden vor der Übertragung zeilenweise in einem Matrix-Speicher abgespeichert. Die Übertragung wird spaltenweise durchgeführt, auf diese Weise entsteht ein neuer Code. Auf der Empfängerseite wird der ursprüngliche Zeitbezug wieder hergestellt. Bündelfehler, die zeitbegrenzt zu vollständigem Signalausfall führen können, werden auf diese Weise in random-Fehler (Zufallsfehler) umgewandelt. Die Wirkung des Bündelfehlers wird damit verteilt und kann korrigiert oder verdeckt werden.

Aus der DE-OS 27 58 276 ist ein Verfahren und eine Vorrichtung zur Fehlerreduzierung bei der Verarbeitung von Multibit-Digitalsignalen bekannt. Hierbei werden die digitalen Datenworte zur Sicherstellung der Korrekturfähigkeit bei Bündelfehlern bzw. Zufallsfehlern teilweise doppelt übertragen. Zusätzlich wird eine Codespreizung (Verschachtelung) eingesetzt, so daß die in einem Block übertragenen Informationsworte im Ursprungs-Informationssignal nicht benachbart sind. Ein Übertragungsblock besteht aus einem Original-Digitalwort und einem Teil eines weiteren Original-Datenwortes. Die beiden Bestandteile des Blockes werden separat mit einem CRC-Code gesichert. Tritt kein Übertragungsfehler auf, so ist die doppelt übertragene Information nutzlos; wird das Signal bei der Aufzeichnung bzw. Übertragung gestört, so kann zumindest ein Teil des ursprünglichen Signales anhand der redundant übertragenen Teile der ursprünglichen Datenworte restauriert werden. Diese Fehlersicherung ist aufwendig und die Informationsdichte ist durch die Mehrfachübertragung ungenügend.

Schließlich ist aus der älteren Anmeldung DE-OS 29 03 998 eine Anordnung zur digitalen NF-Signalaufzeichnung entnehmbar. Auch hier werden die linken und rechten Stereoinformationen in digitale Datensignale umgesetzt und im Video-Format aufgezeichnet bzw. übertragen. Eine Verschachtelung (Codespreizung) wird, wie oben beschrieben, auch hier durchgeführt. Jeweils ein Übertragungsblock enthält jeweils drei PCM-Datenworte des linken und rechten Kanales sowie drei aus jeweils einem Paar von zeitgleich (im Analogsignal) vorliegenden PCM-Datenworten gebildete Paritätsworte. Zusätzlich wird dem Übertragungsblock ein CRC-Code angefügt. Dieses System der jeweils paarweise Bildung eines Paritätswortes und die eingesetzte Codespreizung mit CRC-Fehlererfassung weist jedoch noch keine genügende Fehlersicherheit auf.

Der Erfindung liegt nunmehr die Aufgabe zugrunde, bei einem Verfahren der eingangs genannten Art die Aufbereitung von Blöcken, welche Fehlerkorrekturmaßnahmen beinhalten, zu verbessern.

Die Aufgabe ist erfindungsgemäß durch die im Kennzeichen des Anspruchs 1 angegebenen Merkmale gelöst.

Die Erfindung bedient sich bei der Fehlerkorrektur und der Fehlererfassung einer Mehrfachsicherung der sequentiellen digitalen Eingangs-Informationsworte. Die eingehenden Kanäle, die beispielsweise die beiden Kanäle von einem Stereosignal sein können, werden in einer Verteil-Einrichtung auf eine höhere Anzahl von Kanälen umgesetzt. Diese höhere Anzahl von Kanälen erlaubt durch eine unterschiedliche Zeitverzögerung für jeden Kanal die Codespreizung und gleichzeitig die Bildung eines ersten und eines zweiten Fehlerkorrekturwortes aus den mehreren (dem Verteiler entnommenen) Kanälen sowie die Hinzufügung eines Fehlererkennungswortes aus den unterschiedlich verzögerten Wortfolgen. Die doppelten Fehlerkorrekturworte, die vorteilhafterweise aus unterschiedlichen Fehlerkorrekturworten bestehen, erlaubt dabei eine effiziente und sichere Übertragung von Daten. Die hinzugefügte Fehlererfassung erlaubt das Erkennen von Fehlern, die Korrektur wird mittels der ersten und zweiten Fehlerkorrekturworte durchgeführt.

Das erste Fehlerkorrekturwort wird gemäß vorteilhafter Weiterbildung als Paritätswort und das zweite Fehlerkorrekturwort als b-Abstands-Korrekturwort gebildet. Zur Fehlererfassung findet vorteilhaft eine CRC-Codierung Anwendung.

Gemäß der Erfindung kann, selbst wenn keine Fehlererfassung durch den Fehlererfassungscode erfolgt, diese Nichterfassung des Fehlers durch die im Decoder erzeugten Syndrome S₁ und S₂ erfaßt werden. Hierdurch kann eine hohe Fehlerkorrekturfähigkeit erreicht werden.

Das Hinzufügen des Fehlererfassungscodes erlaubt es, eine Änderung beim Aufbau der Fehlerkorrektur durchzuführen, während der Codeaufbau beibehalten bleibt, d. h. Änderungen des Codeaufbaus sind zulässig, wenn ein Fehler lediglich durch den Fehlererfassungscode erfaßt wird und anschließend eine Fehlerkompensation durchgeführt wird. Die Korrektur und Kompensation für einen Fehler in nur einem Kanal, kann durch den Fehlererfassungscode und nur das erste Fehlerkorrekturwort erfolgen. Die Korrektur und Kompensation von Fehlern in bis zu zwei Kanälen kann durch Verwendung des Fehlererfassungscodes sowie des ersten und zweiten Fehlerkorrekturwortes durchgeführt werden.

Als Fehlererfassungscode können bei der Erfindung andere Codes, wie beispielsweise ein weiteres Paritätssignal oder ein CRC-Code eingesetzt werden.

Die Verteileinrichtung, zur Aufteilung der Eingangs-Informationsworte auf mehrere interne Kanäle, ist nicht auf eine bestimmte Anzahl von internen Kanälen beschränkt. Die Anzahl ergibt sich vielmehr aus dem erwünschten Aufwand zur Korrektur und Erkennung von Fehlern.

Vorteilhaft wird als eines von erstem oder zweitem Fehlerkorrekturworte ein Abstands-Code eingesetzt.

Ein Abstands-Code oder b-Abstands-Code besitzt 2 ^b -Elemente bezüglich GF/(2 ^b ), und ist der allgemeine Name von Codes, die Fehler in Bit-Gruppen korrigieren können. Beispiele der b-Abstands-Codes sind der Hamming-Code, der Reed-Solomon-Code usw. Beim folgenden Beispiel wird als Codesymbol des b-Abstands-Signals ein Matrix-Code, der mit einer Erzeugungsmatrix T entsprechend der d-ten Ordnung eines Erzeugungspolynoms G(x) wird wie folgt ausgedrückt:

bezüglich der Matrix (d×d). In diesem Fall ist I _d-1 eine Einheitsmatrix mit (d-1)×(d-1).

Gemäß der Erfindung wird auch hier jedes der PCM-Signale mehrerer Kanäle und das obige erste und das zweite Paritätssignal um unterschiedliche Zeiten verzögert und in verschachteltem Zustand übertragen, während an der empfangenen bzw. wiedergebenden Seite ein Entschachtelungsverfahren durchgeführt wird, um die Verzögerungsbeträge von der Sende- bzw. Aufzeichnungsseite her zu beseitigen. Der burst-Fehler, der durch einen kurzzeitigen Ausfall (Störung, dropant) bei beispielsweise der Wiedergabe eines Signals von einem VTR erzeugt wird, kann durch das Verschachteln und Entschachteln in Fehler von Zufalls-Bit-Gruppen zerstreut werden.

Weiter ist es möglich, wenn die Fehlerposition erfaßt werden kann, die Fehler zweier Spuren oder zweier Worte durch das b-Abstands-Signal zu korrigieren. Zur Erfassung der Position des Fehlers bzw. der fehlerhaften Bits/Bytes wird ein Zeiger genannter Einheit hinzugefügt, die die PCM-Signale mehrerer Kanäle und erstes und zweites Paritätssignal enthält.

Selbst, wenn der Fehler nicht durch beispielsweise den Zeiger (Fehlererfassungscode) erfaßt werden kann, können Fehler bis zu einem Wort vollständig korrigiert werden. Das das PCM-Signal wortweise von jedem der mehreren Kanäle zur Bildung eines Blocks abgeleitet werden kann, kann, wenn die Korrektur der Fehler unmöglich ist, ein fehlerhaftes Wort durch einen Durchschnittswert aus richtigen Worten vor und nach dem fehlerhaften Wort kompensiert werden (Fehlerverdeckung). Da ein weiterer Kanal (das Wort), in dem der Fehler auftritt, durch den Zeiger erkannt (bestimmt) wird, kann der Schaltungsaufbau eines Codierers und eines Decodierers einfach realisiert werden.

Die Erfindung wird anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zeigt

Fig. 1 schematisch ein systematisches Blockschaltbild einer PCM-Signal-Aufzeichnungs- und Wiedergabevorrichtung, bei der ein Ausführungsbeispiel der Erfindung anwendbar ist,

Fig. 2 ein Blockschaltbild eines dabei verwendeten Codierers,

Fig. 3A, 3B Signalverläufe zur Darstellung eines Beispiels des Übertragungsblocks,

Fig. 4, 5 Blockschaltbild zur Darstellung praktischer Ausführungsformen von Abstands-Codierern,

Fig. 6, 7, 8 Blockschaltbilder zur Erläuterung der Betriebsschaltung eines Decodierers,

Fig. 9 ein allgemeines Blockschaltbild eines Decodierers.

Fig. 1 zeigt ein Blockschaltbild einer Aufzeichnungs- und Wiedergabevorrichtung für PCM-Signale, bei der ein Ausführungsbeispiel der Erfindung angewendet ist. Fig. 1 zeigt ein Videobandgerät VTR 1 mit Wendelabtastung. Bei dem dargestellten Ausführungsbeispiel ist eine PCM-Signalverarbeitungsschaltung als Anpaßglied mit sowohl dem Videoeingangs- als auch dem Videoausgangsanschluß 2 i bzw. 2 o des VTR 1 so verbunden, daß der VTR 1, der üblicherweise zum Aufzeichnen und Wiedergeben eines Videosignals verwendet wird, zur PCM-Aufzeichnung bzw. -wiedergabe eines Audio- bzw. Tonsignals verwendbar ist.

In Fig. 1 werden Eingangsanschlüsse 3 L und 3 R mit den Signalen des linken bzw. des rechten Kanals eines stereophonen Tonsignals versorgt. Die Signale des linken Kanals und des rechten Kanals werden dann über Tiefpaßfilter 4 L bzw. 4 R, Abtast-/Halteschaltungen 5 L bzw. 5 R zur Abtastung zugeführt, wobei die abgetasteten Ausgangssignale davon zur Digitalisierung A/D-Umsetzern 6 L bzw. 6 R zugeführt werden und wobei deren codierte (digitalisierte) Ausgangssignale einem Codierer 7 zugeführt werden. In diesem Codierer 7 wird die Zeitverschachtelung eines PCM-Signals von den Signalen des linken und des rechten Kanals, die Hinzufügung eines Paritätssignals, die Kompression der Zeitbasis usw. durchgeführt. Dann wird das Ausgangssignal des Codierers 7 als serieller Code einem Synchronmischer 8 zugeführt. Ein Bezugstaktoszillator 9 führt einen Bezugstakt einem Impulsgenerator 10 zu, der dann einen Abtastimpuls, einen Taktimpuls zur A/D-Umsetzung, ein Synchronsignal, ein Steuersignal für den Codierer 7 und dergleichen erzeugt. Das Ausgangssignal des Synchronmischers 8 wird dem Videoeingangsanschluß 2 i des VTR 1 zugeführt.

Das PCM-Signal, das von dem VTR 1 wiedergegeben wird, und an dessen Videoausgangsanschluß 2 o abgegeben wird, wird über eine Begrenzerschaltung 11 einer Daten- und Synchronsignaltrennschaltung 12 zugeführt. Das dadurch abgetrennte Synchronsignal wird einem Impulsgenerator 13 zugeführt und das durch die gleiche Trennschaltung 12 abgetrennte PCM-Signal wird einem Decodierer 14 zugeführt. Im Decodierer 14 werden Verfahrensschritte wie eine Zeitbasisdehnung, eine Fehlererfassungserkennung, die Korrektur des Fehlers (der Fehler) usw. durchgeführt. Die so verarbeiteten Ausgangssignale vom Decodierer 14 werden D/A-Umsetzern 15 L und 15 R zugeführt, deren analoge Ausgangssignale über Tießpaßfilter 16 L und 16 R Ausgangsanschlüssen 17 L bzw. 17 R zugeführt werden. Die Begrenzerimpulse für die Trennschaltung 11, das Steuersignal für die Daten- und Synchronsignaltrennschaltung 12, das Steuersignal für den Decodierer 14, die Taktimpulse für die D/A-Umsetzer 15 L, 15 R usw. werden von dem Impulsgenerator 13 erzeugt. In diesem Fall werden diese Signale aufgrund des wiedergegebenen Synchronsignals erzeugt.

Ein Ausführungsbeispiel des Codierers 7, der die Erfindung verkörpert, ist in Fig. 2 dargestellt. Eine PCM-Signalfolge SL und SR (seriell) entsprechend dem linken bzw. dem rechten Kanal von den A/D-Umsetzern 6 L und 6 R wird einer Verteilerschaltung 18 zugeführt, wodurch der linke und der rechte Kanal jeweils in drei Kanäle, d. h., in insgesamt sechs Kanäle aufgeteilt wird. Beispielsweise wird die PCM-Signalfolge oder -reihe SL, die sich gemäß L _-2, L _-1, L ₀, L ₁, L ₃ . . ., und die PCM-Signalfolge SR, die sich gemäß R _-2, R _-1, R ₀, R ₁, R ₂, R ₃ . . . fortsetzt, in eine PCM-Signalfolge SL 1 eines ersten Kanals, die sich gemäß (L _-2, L ₁, L ₄ . . .) fortgesetzt, in eine PCM-Signalfolge SR₁ eines zweiten Kanals, die sich gemäß (R _-2, R ₁, R ₄ . . .) fortsetzt, eine PCM-Signalfolge SL₂ eines dritten Kanals, die sich gemäß (L _-1, L ₂, L ₅ . . .) fortsetzt, eine PCM-Signalfolge SR₂ eines vierten Kanals, die sich gemäß (R _-1, R ₂, R ₅ . . .) fortsetzt, eine PCM-Signalfolge SL₃ eines fünften Kanals, die sich gemäß (L ₀, L ₃, L ₆ . . .) fortsetzt und eine PCM-Signalfolge SR₃ eines sechsten Kanals, die sich gemäß (R ₀, R ₃, R ₆ . . .) fortsetzt, abgeteilt.

Ein Wort der PCM-Signalfolge in jedem Kanal wird einem Modulo- 2-Addierer 19 sowie auch einem Abstands-Codierer 20 wortweise zugeführt, so daß eine erste Paritätssignalfolge SP durch den Addierer 19 und eine zweite Paritätssignalfolge SQ durch den Abstands-Codierer 20 erzeugt werden.

Die PCM-Signalfolgen SR₁, SL₂, SR₂, SL₃ und SR₃, außer SL₁ (diese kann unverzögert bleiben), werden jeweils Verzögerungsschaltungen 22 a, 22 b, 22 c, 22 d bzw. 22 e zugeführt, die erste Paritätssignalfolge SP wird einer Verzögerungschaltung 22 f zugeführt und die zweite Paritätssignalfolge SQ wird einer Verzögerungschaltung 22 g zugeführt. Die Verzögerungsschaltungen 22 a-22 g werden zum Verschachteln der PCM-Signalfolgen und der ersten und der zweiten Paritätssignalfolgen bezüglich der Zeit (zeitverschachteln) verwendet und besitzen einen Verzögerungsbetrag von d, 2 d, 3 d, 4 d, 5 d, 6 d bzw. 7 d, wenn ein Einheitsverzögerungsbetrg d (Wortzeit) beträgt. Die Verzögerungsschaltungen 22 a-22 g können durch Schieberegister, durch Speicher mit wahlfreiem Zugriff (RAM) usw. gebildet sein. Die verzögerten PCM-Signalfolgen SR₁₁, SL₁₂, SL₁₃ und SR₁₃ werden durch die Verzögerungschaltungen 22 a-22 e erzeugt und die verzögerten Paritätssignalfolgen SP₁ und SQ₁ werden durch die Verzögerungsschaltung 22 f bzw. 22 g erzeugt. Von den PCM-Signalfolgen SL₁₁-SR₁₃ der sechs Kanäle und den Paritätssignalfolgen SP₁ und SQ₁, die auf diese Weise erhalten werden, werden acht Worte abgeleitet und dann einem CRC-Generator 23 (CRC: cyclic redundancy check; zyklische Blockprüfung) zugeführt. Der CRC-Generator 23 erzeugt einen CRC-Code entsprechend dieser 8 Worte, um so eine Zeigersignalfolge SC zu erzeugen, die aus dem CRC-Code besteht. Der CRC-Code ist eine Art eines Fehlererfassungscode, der den zyklischen Code verwendet und der CRC-Generator 23 ist als Modulo-2-Subtrahierer ausgebildet, der auf einem Erzeugerpolynom beruht.

Die obigen PCM-Signalfolgen SL₁-SR₁₃ und die Paritätssignalfolgen SP₁ und SQ₁ sowie auch die Zeigersignalfolge SC werden einem Mischer 24 zugeführt, um aus ihnen eine einkanalige Signalfolge zu bilden. Das Ausgangssignal des Mischers 24 wird einer Zeitbasis-Kompressionsschaltung 25 zugeführt. An deren Ausgangsanschluß 26 tritt eine Signalfolge auf, die ein datenfreies Zeitintervall aufweist, in welches das in der Periode entsprechende Synchronsignal hinzugefügt wird. In diesem Fall werden innerhalb einer Horizontalperiode das PCM-Signal (sechs Worte), das Paritätssignal (zwei Worte) und das Zeigersignal (ein Wort) übertragen. Beispielsweise werden zu einem Zeitpunkt, zu dem PCM-Signale gemäß (R₁, B₂, R₂, L₃, R₃) und die Paritätssignale P₁ und P₂ den jeweiligen Verzögerungsschaltungen 22 a-22 g zugeführt werden, PCM-Signale R _1-3d , L _2-6d , R _2-9d , L _3-12d und R _3-15d , sowie Paritätssignale P _1-18d und Q _1-21d vor diesem Zeitpunkt an den Ausgangsanschlüssen der jeweiligen Verzögerungsschaltungen 22 a-22 g erzeugt. Daher wird ein CRC-Code C₁ entsprechend den gesamten acht Worten, das aus den Ausgangssignalen der Verzögerungsschaltungen 22 a bis 22 g und dem Signal L₁ erzeugt ist, erzeugt. Das PCM-Signal aus sechs Worten, das Paritätssignal aus zwei Worten und der CRC-Code werden den über den Mischer 24, die Zeitbasiskompressionsschaltung 25 und den Ausgangsanschluß 26 dem Synchronsignalmischer 8 zugeführt.

Das Aufzeichnungssignal, das von dem Synchronsignal-Mischer 8 dem VTR 1 zugeführt wird, ist eines, bei dem innerhalb der Dateperiode einer Horizontalperiode sequentiell das PCM-Signal aus sechs Worten, das Paritätssignal aus zwei Worten und der CRC-Code vorhanden sind, wie das in Fig. 3A dargestellt ist. Bei diesem Beispiel ist ein Wort zu 14 Bits gewählt, wobei jedoch auch in einem Fall, in dem ein Wort 16 Bits besitzt, statt der Erzeugung des Paritätssignals Q _1-21d die einem Paritätssignal Q _1-21d entsprechenden 14 Bits durch sieben geteilt werden und dann in einen Raum von 2 Bits eingefügt werden, der zwischen jeweils zwei Worte erzeugt wird, wie das in Fig. 3B schraffiert dargestellt ist. In diesem Fall enthält das Aufzeichnungssignal PCM-Signale aus sechs Worten, Paritätssignale aus einem Wort (gerade das erste Paritätssignal) und den CRC-Code aus einem Wort.

Es erfolgt nun eine ausführliche Erläuterung der Fehlerkorrektur durch den Codierer 7 und den Decodierer 14. Es sei folgendes Beispiel angenommen. Wenn sechs Worte L₁, R₁, L₂, R₂, L₃ und R₃ von der Verteilerschaltung 18 abgegeben werden, ergeben sich das erste und das zweite Paritätssignal P₁ und Q₁, die von dem Addierer 19 erzeugt werden zu:

P₁ = L₁ ⊕ R₁ ⊕ L₂ ⊕ R₂ ⊕ L₃ ⊕ R₃
Q₁ = T ⁶ L₁ ⊕ T ⁵ R₁ ⊕ T ⁴ L₂ ⊕ T ³ R₂ ⊕ T ² L₃ ⊕ TR₃

In diesem Fall ist die erzeugende Matrix T aus einem bestimmten d-ten erzeugenden Polynom G ( x) so gebildet, daß in dem obigen Ausdruck der gleiche Wert nicht für T, T ², T ³, T ⁴, T ⁵ und T ⁶ auftreten kann. Für diesen Fall, in dem das zweite Paritätssignal Q₁ für sechs Worte vorgesehen ist, muß d =3 erfüllt sein. Für den Fall d =3, wenn das erzeugende Polynom G(x) ein reduziertes Polynom von GF (2) ist, sind (T, T ², T ³, T ⁴, T ⁵, T ⁶, T ⁷) voneinander verschieden. Dieses gekürzte oder reduzierte Polynom lautet G(x) =1+x +x ³ derart, daß T ausgedrückt werden kann gemäß:

Da (T, T ², T ³, T ⁴, T ⁵) in diesem Fall notwendig sind, ist es nicht immer notwendig, daß das erzeugende Polynom G(x) ein reduziertes Polynom ist. Weiter sollte, falls das zweite Paritätssignal durch die Multiplikation eines Wortes des entsprechenden PCM-Signals, das als Vektor ausgedrückt wird, und der erzeugenden Matrix erzeugt wird, die Bitlänge eines Wortes berücksichtigt werden. Als Beispiel wird bei einer Wortlänge von 14 Bits die folgende erzeugende (14×14) Matrix T verwendet:

wobei G(x) =g₀+g₁x +g₂x ²+ . . . g₁₃x ¹³ die 14. erzeugende Matrix ist und in obigem Fall g₀=g₁₃=1 gemacht wird. Auch für den Fall, daß ein Wort 14 Bit enthält, kann das zweite Paritätssignal aus 3 Bits von jenen erhalten werden, die durch Teilen von 14 Bits durch 3 Bits und die (3×3) Matrix geworden werden. In diesem Fall muß, da 14 Bits nicht vollständig durch drei geteilt werden können, entweder eine "0" oder eine "1", die als Pseudobit dient, zu letzteren hinzugefügt werden, um ein Wort aus 15 Bits zu bilden. Dieses Pseudobit muß keinesfalls übertragen werden.

Wie erläutert, hängt für den Fall, in dem ein Wort eine bestimmte Anzahl von Bits besitzt und mehrere Kanäle einen Block bilden, die Ausführbarkeit des Codierers und des Decodierers, der Aufbau deren Steuerschaltung, die Speicherkapazität, die Kosten und dergleichen, davon ab, welche Form für die erzeugende Matrix gewählt ist. Die erste Paritätssignalfolge SP kann durch den Addierer 19 parallel gebildet werden wie bei dem Codierer gemäß Fig. 2 oder seriell mittels eines Schieberegisters mit einer Wortlänge und einem Exklusiv-ODER-Glied, wobei durch die erste Paritätssignalfolge in ähnlicher Weise das Syndrom bildbar ist. In diesem Fall ist Schaltungsaufbau einfach. Die Bildung der zweiten Paritätssignalfolge SQ und die Fehlerkorrektur dadurch wird problematisch. Es ist auch notwendig, zu berücksichtigen, daß der Speicher für die Zeitbasiskompression (-expansion) und die Verschachtelung (Entschachtelung) einfach steuerbar ist. Bei dem obigen Beispiel, bei dem das PCM-Signal aus sechs Worten und das erste und das zweite Paritätssignal einen Block bilden, wird ein optimales Beispiel für den Fall erläutert, bei dem ein Wort zu 14 Bits gewählt ist.

In einem solchen Fall, bei dem der Fehler von zwei Kanälen (Stereo) korrigiert werden kann und ein Wort in einige Blöcke aufgeteilt ist, kann folgender Fall betrachtet werden:

Zur Erzeugung des zweiten Paritätssignals Q genügt ein Schieberegister mit einer Bitzahl, die der geteilten Bitzahl entspricht. Daher ist vergleichsweise, wenn ein Schieberegister mit drei Bits verwendet werden kann, der Fall von (n =5) vorzuziehen.

Um jedoch die Erzeugungsmatrix T mit den Daten zu multiplizieren, werden die Daten sequentiell von einem RAM zum Schieberegister ausgelesen, das zur Zeitbasiskompression oder zur Verschachtelung erforderlich ist, so daß es bei Berücksichtigung der Eingabe/Ausgabe-Einheit des RAM notwendig ist, daß die geteilte Bitzahl größer als 4 ist und daß die geteilte Zahl n ein mehrfaches von 2 ist, um den RAM leicht zu steuern. Wenn n 1,2 und 4 beträgt, ist die obige Bedingung erfüllt. Weiter ist n=2 vorzuziehen, da in diesem Fall die Bitanzahl des Schieberegisters klein ist und kein Pseudobit erforderlich ist, weshalb keine nutzlosen Faktoren vorhanden sind.

Im folgenden wird der Decodierer erläutert. Das Syndrom S₁ durch das erste Paritätssignal wird durch folgende Gleichung ausgedrückt, wenn das Fehlermuster bzw. der Fehlerverlauf des Wortes in einem i-ten Kanal zu x _i und das Fehlermuster bzw. der Fehlerverlauf eines Wortes in einem j-ten Kanal zu x _j angenommen sind:

S₁ = x _i ⊕ x _j .

Das Syndrom S₂ durch das zweite Paritätssignal ergibt sich zu:

S₂ = T ^7-i x _i ⊕ T ^7-j x _j.

Da i und j durch den CRC-Code erfaßt werden können, können die Fehlerverläufe x _i und x _j durch die folgenden simultanen Gleichungen erhalten werden:

Der Fehler kann nun durch Addieren der Fehlerverläufe x _i oder x _j zu den entsprechenden Fehlerworten korrigiert werden. Wenn ein dem obigen vergleichbares Verfahren unter der Annahme durchgeführt wird, daß alle fehlerenthaltende Worte verschwinden (alle auf "0") sind, können richtige oder korrekte Worte, die bereits korrigiert sind, anstelle der Fehlerverläufe erhalten werden.

Die Schaltung, die das Syndrom S₂ erzeugt, ist eine Schaltung, die derjenigen ähnlich ist, die das Paritätssignal Q erzeugt, so daß (n =2) und (m =7) für diese Schaltung geeignet sind.

In der Operationsgleichung zum Erhalten von x _j ist T ^i-7 ebenfalls ähnlich dem Vorstehenden. Es sei nun untersucht, wie der Faktor (I ⊕T ^i-j )^-1 der Operationsgleichung verwirklicht werden kann. Wenn der Faktor durch ein Schieberegister berechnet wird, wird dies sehr kompliziert. Es ist daher besser, daß das mit jedem (i-j) zusammenhängende Ergebnis in einem ROM (Lesespeicher) gespeichert wird. Da (i-j) in fünf verschiedenen Fällen auftritt, ist ein ROM mit (m ×m ×5) Bits erforderlich aufgrund der geteilten Bitzahl m. Zwecks Berechnung der Matrix genügt es, ein Ausgangssignal an jeder Zeile der (m ×m)-Matrix auszulesen. Folglich ergibt sich auch unter Berücksichtigung der leichten Steuerung des ROM ein ROM, der auch aus praktischen Gründen erforderlich ist, zu:

n = 1 m = 14 16 × 16 × 8 = 2048 (Bits)
n = 2 m =  7  8 ×  8 × 8 =  512 (Bits)
n = 3 m =  5  8 ×  8 × 8 =  512 (Bits)
n = 4 m =  4  4 ×  4 × 8 =  128 (Bits)
n = 5 m =  3  4 ×  4 × 8 =  128 (Bits)

Für den Fall, daß die Berechnung von (I ⊕T ^i-j )^-1 durch das Ausgangssignal des ROM durchgeführt wird, wenn die Berechnung bitweise erfolgt, wird die Anzahl der Ausgangssignale vom ROM zu m. Wenn m Bits gleichzeitig berechnet werden, werden (m ×m) Ausgangssignale notwendig. Die Anzahl der Ausgangssignale von nahezu allen auf dem Markt befindlichen ROMs beträgt vier oder acht, so daß mit Ausnahme (n =1 und m =14) die Berechnung durch ein Bit möglich ist. Wenn ein Pufferregister zum Speichern der Ausgangssignale des ROM vorgesehen ist, ist es selbstverständlich unmöglich, das Obige in diese Weise zu verwenden. Jedoch kommen in diesem Fall die Kosten des Pufferregisters hinzu. Aufgrund des Vorstehenden ist es vorzuziehen, wenn m kleiner ist als 7 Bits.

Es ist auch möglich, daß das Operationsergebnis von (I ⊕T ^i-j )^-1 und die Daten (S₁ ⊕T ^i-7 S₂) in einem ROM gespeichert und dann gleichzeitig verarbeitet werden. Wenn für (i-j) drei Bits gegeben werden, werden Eingabe- bzw. Adreßbits zu (m +3) Bits und werden Ausgangsbits zu m Bits. Selbst bei einem Fall von (m =14) wird ein ROM hoher Kapazität notwendig, der nahezu nicht realisierbar ist. Daher ist m zweickmäßigerweise kleiner als 7 Bits.

Wie sich aus dem Vorstehenden ergibt, ist es, wenn ein Wort aus 14 Bits besteht, erwünscht, daß die 14 Bits durch zwei geteilt werden. Daher wird die Bildung des zweiten Paritätssignals, die Fehlerkorrektur durch das zweite Paritätssignal und dessen Speichersteuerung einfach, weshalb der Codierer und der Decodierer in einfacher Weise realisierbar sind.

Wenn die Anzahl der geteilten Bits zu 7 gewählt wird, kann ein Beispiel der erzeugenden Matrix T wie folgt ausgedrückt werden:

wobei G(x) =1+x +x ⁷ als erzeugender Polynom genommen ist.

Wenn beispielsweise das zweite Paritätssignal Q₁ für sechs Worte von (L₁, R₁, L₂, R₂, L₃, R₃) erzeugt ist, werden folgende Ausdrücke erhalten:

Q _1a = T ⁶ L _1a ⊕ T ⁵ R _1a ⊕ T ⁴ L _2a ⊕ T ³ R _2a ⊕ T ² L _3a ⊕ TR _3a ,
Q _1b = T ⁶ L _1b ⊕ T ⁵ R _1b ⊕ T ⁴ L _2b ⊕ T ³ R _2b ⊕ T ² L _3b ⊕ TR _3b ,

wobei L _1a die sieben oberen Bits einschließlich des höchstwertigen Bits und L _1b die sieben niederen Bits einschließlich des niedrigstwertigsten Bits enthält und wobei R _1a , R _1b , L _2a , L _2b . . . in gleicher Weise gebildet sind. Das erste Paritätssignal P₁ ist mit der Worteinheit erzeugt in ähnlicher Weise wie oben.

Fig. 4 zeigt einen Codierer zum Erzeugen des Paritätssignals Q _1a , der dem Abstands-Codierer 20 gemäß Fig. 2 entspricht. Dieser Codierer besteht aus einem 1-Bit-Schieberegister 27, einem 6-Bit-Schieberegister 28, Exklusiv-ODER-Gliedern 29, 30 und einem UND-Glied 31. Das PCM-Signal wird einem Eingangsanschluß 32 von dem höchstwertigen Bit zugeführt in der Reihenfolge L _1a , R _1a , L _2a . . . Zunächst werden die Schieberegister 27 und 28 gelöscht, wird das Ausgangssignal des UND-Glieds 31 durch ein Ansteuersignal auf "0" gebracht und wird L _1a in den Schieberegistern 27 und 28 gespeichert. Dann wird das Ansteuersignal zu "1" gemacht zur Verschiebung um ein Bit. Auf diese Weise werden die Inhalte der Schieberegister 27 und 28 zu (TL _1a ). Anschließned wird bei einem Ansteuersignal von "0" und bei Zufuhr des Signals R _1a (TL _1a ⊕R _1a ) erzeugt. Als Nächstes wird bei einem Ansteuersignal von "1" zur Verschiebung um ein Bit (T ² L _1a ⊕TR _1a ) erzeugt. Der obige Betrieb wird wiederholt, um das Paritätssignal Q _1a zu erzeugen. Bei dem Aufbau gemäß Fig. 4 kann, da von dem RAM 7 Bits jedes Kanals abgeleitet werden, dieser RAM nicht gemeinsam mit dem RAM gesteuert werden, von dem 14 Bits abgeleitet werden, um das Paritätssignal P₁ zu erhalten.

Folglich ist ein Schaltungsaufbau gemäß Fig. 5 geeignet, bei dem Codierer 20 a und 20 b ähnlich dem gemäß Fig. 4 vorgesehen sind, wobei die oberen sieben Bits von dem höchstwertigen Bit aus in den von dem RAM ausgelesenen 14 Bits über einen Schalter 33 a dem Codierer 20 a und die sieben unteren Bits zum niedrigstwertigsten Bit über einen Schalter 33 b dem Codierer 20 b zugeführt werden.

Ein T ^-1-Multiplizierer, der für den Dekoder 14 (Fig. 1) erforderlich ist, ist in Fig. 6 dargestellt, wobei Schieberegister 27 und 28 in Gegenrichtung zu den Schieberegistern 27 und 28 in Fig. 4 verschoben werden. Bei diesem Multiplizierer gemäß Fig. 6 wird, wenn das PCM-Signal einem Eingangsanschluß 32 zugeführt wird, im Gegensatz zum Fall von Fig. 4 das niedrigstwertigste Bit zuerst zugeführt.

Die Multiplikation von T oder T ^-1 und des PCM-Signals aus sieben Bits wird mittels eines ROM 34 mit (256×8)-Bit durchgeführt, wie in Fig. 7 dargestellt. Bei diesem Beispiel sind acht Eingangsdatenleitungen 35 des ROM 34 mit dem PCM-Signal aus sieben Bits und einem Signal aus einem Bit versorgt, das T oder T ^-1 wählt, wobei das Operationsergebnis von sieben Bits an Ausgangsdatenleitungen 36 des ROM 34 abgeleitet wird.

Die Multiplizierschaltung für die Multiplikation von (I ⊕T ^i-j )^-1 und das Operationsergebnis (Daten) von (S₁ ⊕T ^i-7 S₂), das bereits erzeugt ist, ist in Fig. 8 dargestellt. Bei dieser Multiplizierschaltung werden, wenn die Daten in einem 7-Bit-Datenregister 37 gespeichert sind, diese Daten und das Ausgangssignal von einem ROM 40 entsprechend einer Zeile von (I ⊕T ^i-j )^-1 jeweils UND-Gliedern 38 a-38 g zugeführt, wobei die Ausgangssignale von den UND-Gliedern 38 a-38 g Modulo-2-Addierern 39 a-39 f zugeführt werden, wodurch ein Bit des Operationsergebnisses erhalten werden kann. Der ROM 40 ist für (64×8)-Bits vorgesehen und ist über Eingangsdatenleitungen 41 mit 3-Bit-Zeilenwählsignalen versorgt, die sequentiell die erste bis siebte Zeile anzeigen und ist über Eingangsdatenleitungen 42 mit 3-Bit-Wählsignalen versorgt, die (i-j) angeben.

Anstelle der Verwendung einer Multiplizierschaltung gemäß Fig. 8, bei der das Operationsergebnis bitweise erhalten wird, ist es möglich, daß ein ROM ein 7-Bit-Operationsergebnis simultan abgibt. In diesem Fall wird, durch Zufuhr von 3-Bit-Wählsignalen, die 7-Bit-Daten und (i-j) anzeigen, ein vorgegebenes Operationsergebnis ausgelesen und ist ein ROM mit (1024×8)-Bits notwendig.

Ein Beispiel des Decodierers 14 (Fig. 1) ist schematisch in Fig. 9 dargestellt. Der Decodierer 14 dieses Ausführungsbeispiels besitzt einen seriell verarbeitenden Aufbau, der sich von dem obigen Codierer 7 unterscheidet, der einen parallel verarbeitenden Aufbau besitzt. Einem Eingangsanschluß 43 in Fig. 9 wird das PCM-Signal von der Synchronsignaltrennschaltung 12 (Fig. 1) zugeführt. Wenn das PCM-Signal über den Eingangsanschluß 43 einem CRC-Prüfglied 44 zugeführt ist, wird die Fehlererfassung für die Daten bei jeder Horizontalperiode erreicht. Das Ergebnis der Fehlererfassung wird als ein Bit zu jedem Wort addiert und dann einer Zeitbasisdehn- und Entschachtelungsschaltung 45 zugeführt, die durch einen RAM gebildet ist. Die zuvor gelesenen Daten werden von dort als gewöhnliche Daten Syndromerzeugerschaltungen 46, 47 zugeführt. Die Syndromerzeugerschaltung 46 erzeugt das Syndrom S₁ und die andere Syndromerzeugerschaltung 47 erzeugt das Syndrom S₂. Das Syndrom S₂ wird einem Multiplizierer 48 zugeführt, durch den T ^i-7 S₂ erzeugt wird. Dieses T ^i-7 S₂ wird einem Addierer 49 zugeführt, der auch mit dem Syndrom S₁ von der Syndromerzeugerschaltung 46 versorgt ist, so daß der Addierer 49 (S₁ ⊕T ^i-7 S₂) erzeugt, das dann einem ROM 50 zugeführt wird, der als Operationsschaltung dient. Der ROM 50 erzeugt ein Fehlermuster bzw. einen Fehlerverlauf x _j , der simultan einem Addierer 51 zugeführt wird, der auch mit dem Syndrom S₁ versorgt ist. Daher erzeugt der Addierer 51 auch ein Fehlermuster bzw. einen Fehlerverlauf x _i .

Die üblichen Daten von der Zeitbasisexpansions- und Entschachtelungsschaltung 45 und die Fehlerverläufe x _i , x_j werden einer Korrekturschaltung 52 zugeführt, die dann ein PCM-Signal abgibt, dessen Fehler korrigiert sind, und die dieses dem Ausgangsanschluß 53 zuführt. Wenn auch nicht dargestellt, ist eine Kompensationsschaltung mit dem Ausgangsanschluß 53 verbunden. Diese Kompensationsschaltung bewirkt, daß dann, wenn Fehler über drei Kanäle existieren und die Fehler nicht korrigiert werden können, ein digitaler Mittelwert der richtigen PCM-Signale, die zu dem Zeitpunkt vor und hinter dem fehlerhaften PCM-Signal, das nicht korrigiert werden kann, positioniert sind, anstelle des fehlerhaften PCM-Signals vorgesehen wird. Schließlich werden die PCM-Signale der sechs Kanäle wieder in die PCM-Signale der zwei Kanäle zurückgeführt, d. h., in den linken und in den rechten Kanal, wobei die PCM-Signale den D/A-Umsetzern 15 L bzw. 15 R zugeführt werden.

Claims (7)

1. Fehlererkennungs- und korrekturverfahren für sequentielle, digitale Eingangs-Informationsworte, bei dem ein zu übertragender Block aus mehreren Informationsworten und Fehlerkorrekturworten gebildet ist, die miteinander zeitverschachtelt sind, dadurch gekennzeichnet,
daß die sequentiellen, digitalen Eingangs-Informationsworte (SL, SR) auf eine vorgegebene Anzahl paralleler Wortfolgen (SL₁, SR₁, SL₂, SR₂, SL₃, SR₃) verteilt werden,
daß jeweils zeitgleich vorliegende Informationsworte jeder Wortfolge (SL₁, SR₁, SL₂, SR₂, SL₃, SR₃) zum Bilden eines ersten Fehlerkorrekturwortes (P) und eines zweiten Fehlerkorrekturwortes (Q) herangezogen werden,
daß die Informationsworte der Wortfolgen (SL₁, SR₁, SL₂, SR₂, SL₃, SR₃), das erste Fehlerkorrekturwort (P) und das zweite Fehlerkorrekturwort (Q) zeitverschachtelt auf aufeinanderfolgende, zeitlich versetzte Wortfolgen (SL₁, SR₁₁, SL₁₂, SR₁₂, SL₁₃, SR₁₃, SP₁, SQ₁) verteilt werden und
daß den zeitlich versetzzten Wortfolgen (SL₁, SR₁₁, SL₁₂, SR₁₂, SL₁₃, SR₁₃, SP₁, SQ₁) zur Bildung des zu übertragenden Blocks jeweils ein Fehlererfassungswort (SC) hinzugefügt wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das erste Fehlerkorrekturwort (P) als Paritäts-Fehlerkorrekturwort (SP) und das zweite Fehlerkorrekturwort (Q) als b-Abstands-Fehlerkorrekturwort (SQ) gebildet sind und das Fehlererfassungswort (SC) auf der Basis einer CRC-Berechnung gewonnen wird.

3. Verfahren nach Anspruch 1 dadurch gekennzeichnet, daß das zweite Fehlerkorrekturwort (Q) bitweise aufgeteilt zwischen die Informationsworte, das erste Fehlerkorrekturwort (P) und das Fehlererkennungswort (SC) einer modifizierten neuen Wortfolge (SL₁, SR₁₁, SL₁₂, SR₁₂, SL₁₃, SR₁₃, SP₁) eingefügt wird.

4. Vefahren nach Anspruch 1, dadurch gekennzeichnet, daß die Eingangs-Informationswerte (SL, SR) digitalisierte Audiosignale sind und im Videoformat aufgezeichnet werden.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß die Audiosignale in Form eines zweikanaligen Stereosignals vorliegen.

6. Vorrichtung zur Durchführung des Verfahrens nach einem der vorhergehenden Ansprüche, gekennzeichnet durch
eine Verteilerschaltung (18) zum Aufteilen der digitalen Eingangs-Informationsworte (SL, SR) auf eine vorgegebene Anzahl interner Kanäle entsprechend der Anzahl der parallelen Wortfolgen (SL₁, SR₁, SL₂, SR₂, SL₃, SR₃), einen ersten Fehlerkorrekturwort-Generator (19) zur fortlaufenden Erzeugung eines ersten Fehlerkorrekturwortes (P), insbesondere eines Paritäts-Fehlerkorrekturwortes (SP) durch Modulo-2-Addition, aus den parallelen Wortfolgen (SL₁, SR₁, SL₂, SR₂, SL₃, SR₃),
einen zweiten Fehlerkorrekturwort-Generator (20) zur fortlaufenden Erzeugung eines zweiten Fehlerkorrekturwortes (Q), insbesondere eines b-Abstands-Fehlerkorrekturwortes (SQ) durch Matrixoperationen, aus denselben parallelen Wortfolgen (SL₁, SR₁, SL₂, SR₂, SL₃, SR₃),
eine Verschachtelungseinrichtung (22 a, 22 b, 22 c, 22 d, 22 e, 22 f, 22 g) für jeden internen Kanal sowie die beiden Fehlerkorrekturwortkanäle, welche die parallelen Wortfolgen (SL₁, SR₁, SL₂, SR₂, SL₃, SR₃) und die Fehlerkorrekturworte (Q, P) gegeneinander um ganzzahlige Beträge (0, 1, 2, . . .) der Wortlänge (d) zeitversetzt,
einen Fehlererfassungswort-Generator (23) zur fortlaufenden Erzeugung des Fehlererfassungswortes (SC) aus den zeitlich versetzten Wortfolgen (SL₁, SR₁₁, SL₁₂, SR₁₂, SL₁₃, SR₁₃, SP₁, SQ₁)
einer Übertragungseinheit (24, 25, 8) zum Bilden einer sequentiellen Signalfolge in dem zu übertragenden Block bestehend aus den zeitlich versetzten Wortfolgen (SL₁, SR₁₁, SL₁₂, SR₁₂, SL₁₃, SR₁₃, SP₁, SQ₁) und dem Fehlererfassungwort (SC).

7. Vorrichtung zum Durchführen des Verfahrens nach einem der Ansprüche 1 bis 5, gekennzeichnet durch
eine Empfangsschaltung (11, 12) zur Rückgewinnung der sequentiell übertragenen Signalfolgen, einen Fehlerzeiger-Generator (44), insbesondere einen CRC-Prüfgenerator, zur Erfassung der Position fehlerhafter Worte in dem übertragenen Block durch Fehlerzeiger,
eine Entschachtelungseinrichtung (45) zum Zeitentschachteln der zeitlich versetzten Wortfolgen (SL₁, SR₁₁, SL₁₂, SR₁₂, SL₁₃, SR₁₃, SP₁, SQ₁) in deren ursprüngliche Reihenfolge,
einen Syndrom-Generator (46, 47, 48, 49, 50, 51) zur Erzeugung zweier Fehlermuster (X _i, X_j) mittels welcher aufgetretene Fehler in den parallen Wortfolgen (SL₁, SR₁, SL₂, SR₂, SL₃, SR₃) korrigierbar sind,
eine Korrektureinrichtung (52) zum Empfang des ggfs. mit Fehlerzeiger versehenen parallen Wortfolgen (SL₁, SR₁, SL₂, SR₂, SL₃, SR₃) und der Fehlermuster (x _i, x_j) zur Korrektur von aufgetretenen Fehlern in den digitalen Wortfolgen (SL₁, SR₁, SL₂, SR₂, SL₃, SR₃) und
eine Rück-Umsetzeinrichtung (15 L, 16 L) zum Umsetzen der Digitalinformation in Analogsignale.