DE2944141A1

DE2944141A1 - Monolithisch integrierte speicheranordnung

Info

Publication number: DE2944141A1
Application number: DE19792944141
Authority: DE
Inventors: Dipl.-Ing. Dr. Horst 7032 Sindelfingen Berger; Dipl.-Ing. Dr. Siegfried 7000 Stuttgart Wiedmann
Original assignee: IBM Deutschland GmbH
Current assignee: IBM Deutschland GmbH
Priority date: 1979-11-02
Filing date: 1979-11-02
Publication date: 1981-05-14
Also published as: DE3063344D1; US4346458A; EP0028306B1; EP0028306A1

Description

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Anmelderin: IBM Deutschland GmbH

Pascalstraße 100 7000 Stuttgart 80

gg/se

Monolithisch integrierte Speicheranordnung

Die Erfindung betrifft eine monolithisch integrierte Speicheranordnung mit in einer Matrix angeordneten Speicherzellen aus jeweils zwei jeweils einen Injektor und zugeordneten

2 invertierenden Schalttransistor umfassenden I L-Strukturen, die durch eine Kreuzkopplung zwischen jeweils dem Kollektor des einen und der Basis des anderen Schalttransistors zu einem Flipflop verbunden sind, wobei die Zufuhr des Betriebsstromes und der Schreib-/Leseströme der Speicherzellen einer Matrixspalte über ein an die Injektoren dieser Speicherzel-IQ len angeschlossenes Bitleitungspaar und die Selektion der Speicherzelle einer Matrixzeile über eine mit den Emittern der Schalttransistoren dieser Speicherzellen gekoppelte, gemeinsame Adreßleitung erfolgt.

Auf dem Gebiet der logischen Verknüpfungsschaltungen mit Bipolartransistoren hat in den letzten Jahren eine bemerkenswerte Weiterentwicklung stattgefunden, die in der Fachwelt große Aufmerksamkeit auf sich gezogen hat und unter der Bezeichnung MTL (Merged Transistor Logic) oder auch IL (Integrated Injection Logic) breiten Eingang in die Fachliteratur gefunden hat. Es wird beispielsweise auf die Aufsätze im IEEE Journal of Solid-state Circuits, Vol. ST-7, Nr. 5, Oktober 1972, Seiten 340 ff. und 346 ff. verwiesen. Als zugehörige Patentliteratur seien beispielsweise die US-Patent-Schriften 3 736 477 und 3 816 758 genannt. Dieses Injektions-Logikkonzept beruht im wesentlichen auf invertierenden Ein- oder Mehrfachkollektortransistoren, die durch Injektion von Minoritätsladungsträgern in die Nähe (Größenordnung einer

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Diffusionlänge) ihrer Emitter-Basis-Übergänge gespeist werden.

Eine Grundstruktur dieses Logikkonzeptes, wie es in den genannten US-Patentschriften dargelegt wird, besteht darin, daß in einer Halbleiterschicht eines ersten Leitungstyps in einem Abstand als Emitter- und Kollektorzonen einer lateralen Transistorstruktur dienende Zonen des zweiten Leitungstyps angeordnet sind und daß in der Kollektorzone der late- ralen Transistorstruktur mindestens eine weitere Zone des dazu entgegengesetzten Leitungstyps als Kollektorzone einer invers betriebenen vertikalen, komplementären Transistorstruktur angeordnet ist. Die Kollektorzone der lateralen Transistorstruktur bildet gleichzeitig die Basiszone der vertikalen Transistorstruktur. Die Basiszone der lateralen und die Emitterzone der invers betriebenen vertikalen Transistorstruktur werden durch die Halbleiterschicht des ersten Leitungstyps gebildet. Zum Betrieb dieser Halbleiterstruktur als logische Grundschaltung wird ein Strom in die Emitterzone der lateralen Transistorstruktur eingeprägt, der in Abhängigkeit von dem an der Kollektorzone des lateralen bzw. der Basiszone des vertikalen Transistors angelegten Eingangssignal den das invertierte Ausgangssignal liefernden Strom durch die vertikale Transistorstruktur steuert. Durch die Zusammenlegung der gleichdotierten und auf gleichem Potential liegenden Zonen der beiden Transistoren erhält man eine optimal integrierte Struktur, deren Herstellung im betrachteten Ausführungsbeispiel nur zwei Diffusionsprozeße erforderlich macht.

Andere bekannte Ausführungsformen dieser Grundschaltung bestehen aus einer Schichtstruktur mit vier Zonen unterschiedlichen Leitungstyps, die zwei vertikale, miteinander monolithisch vereinte Transistorstrukturen umfassen und in entsprechender Weise betrieben werden. Dabei erfolgt wiederum über die Emitterzone des einen Transistors die Injektion

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von Minoritätsladungsträgern, was die Stromversorgung der Grundschaltung bewirkt, während über die andere Transistorstruktur das Ausgangssignal geliefert wird.

Die beschriebenen invertierenden, logischen Grundschaltungen sind nicht nur in hervorragender Weise zum Aufbau von logischen Verknüpfungsschaltungen geeignet, sie sind insbesondere in vorteilhafter Weise als Baustein für monolithisch integrierte Speicherzellen einsetzbar. Derartige Speicherzellen finden vor allem Anwendung in digitalen Datenverarbeitungsanlagen. Die Speicherzellen sind in einer Matrix angeordnet, so daß über entsprechende Selektionseinrichtungen jede einzelne Zelle adressiert und dabei Daten in sie eingeschrieben oder aus ihr ausgelesen werden können.

Es ist bekannt, daß bei invertierenden logischen Schaltungen jeweils zwei Stufen erforderlich sind, um den Kern einer Speicherzelle nach Art von bistabilen Kippstufen bzw. Flipflops zu erhalten. Eine Speicherzelle kann also aus zwei derartigen Grundschaltungen aufgebaut werden, die symmetrisch ausgebildet sind und bei denen jeweils der Ausgang der einen mit dem Eingang der anderen Schaltung zur Erfüllung der Kopplungsbedingung verbunden ist. Auf diese Weise entsteht die erforderlich Kreuzkopplung, wie sie bei-den üblichen Flipflops vorhanden ist.

Aus der DE-OS 2 307 739 ist teils eine Speicherzelle bekannt, die aus zwei der beschriebenen logischen Grundschaltungen zusammengesetzt ist und bei der der Kollektor des invertierenden Transistors der einen Grundschaltung jeweils mit der Basis des invertierenden Transistors der anderen Grundfichaltung gekoppelt ist. Die beiden invertierenden Transistoren werden invers betrieben und bilden die eigentlichen Flipllop-Transistoren. Als Lastelemente für beide Flipflop-Transistoren dienen die jeweils über eine gesonderte Leitung angeschlossenen koinpL montären Transistoren der beiden

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Grundschaltungen, über die die Injektion der Minoritätsladungsträger, also die Stromversorgung erfolgt. Zum Zwecke der Adressierung, also zum Einschreiben und Auslesen der Speicherzelle, ist zusätzlich die Basis jedes Flipflop-Transistors mit dem Emitter eines zugeordneten zusätzlichen, ebenfalls komplementären Adressier-Transistor verbunden, dessen Kollektor an der zugeordneten Bitleitung und dessen Basis an der Adressleitung liegt. Außer dem das Lastelement bildenden, injizierenden Transistor ist also zusätzlich ein Adressier-Transistor erforderlich, der wiederum durch eine laterale Transistorstruktur gebildet wird.

Ausgehend von der bekannten invertierenden logischen Grundschaltung ist in der DE-OS 2 612 666 bereits eine verbesserte Grundschaltung angegeben, die insbesondere aufgrund ihrer gewählten Betriebsweise bei der Bildung logischer Verknüpfungsschaltungen beträchtliche Vorteile bietet, wobei eine Belastung des eigentlichen Signalweges durch notwendige Abfühlschaltungen weitgehend vermieden wird. Dies wird dadurch erreicht, daß bei der als "Integrated Injection Logic" (I L) bekannten Grundschaltung der Leitzustand des invertierenden Transistors mit Hilfe einer in den Injektionsstromkreis, also den Betriebsstromkreis, eingefügten Abfühlschaltung abgefühlt wird. Diese Abfühlung erfolgt aufgrund des bei leitendem invertierenden Transistors in das Injektionsgebiet rückinjizierten Stromes. Der in der genannten Offenlegungsschrift ebenfalls beschriebenen Anwendung dieses Prinzips in einer aus zwei derartigen, nach Art eines Flipflops zu einer Speicherzelle zusammengesetzten Schaltungen wird sowohl die Betriebsstromzuführung als auch die Kopplung der Schreib-/Lesesignale über an die Injektionszone angeschlossene Bitleitungen vorgenommen. Auf diese Weise werden keine gesonderten Adressier-Transistoren benötigt und die hierfür bei der bekannten Speicherzelle erforderliche zusätzliche Injektionszone kann entfallen.

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Bei der Verwirklichung der in der genannten Offenlegungsschrift beschriebenen I L-Grundschaltung und der damit aufgebauten Speicherzelle ergeben sich gewisse Probleme dann, wenn auf minimale Abmessungen der Struktur, also auf maximale Integrationsdichte Wert gelegt wird. Diese Minimalabmessungen, d. h. der minimal erreichbare Flächenbedarf je

I L-Grundschaltung sind im wesentlichen durch die technologisch bedingten Grenzen der kleinsten erreichbaren Abmessungen der Kontaktöffnungen und Diffusionsfenster in den bei der Herstellung angewandten lithographischen Prozessen zwangsläufig festgelegt.

Eine unter Einhaltung dieser durch die angewandte Technologie festgelegten, auf minimalen Flächenbedarf ausgerichteten

Bemessungsregeln aufgebaute I L-Struktur ist nun dadurch ge-5

kennzeichnet, daß die sich gegenüberliegenden injizierenden und rückinjizierenden Kanten des lateralen Transistors die geringstmögliche Länge aufweisen. Diese Kantenlänge ist aber ausschlaggebend für den Wirkungsgrad der Injektion und der Rückinjektion von Minoritätsladungsträgern. Mit anderen Worten, diese Kantenlänge bestimmt die Stromverstärkung des lateralen Transistors in Vorwärts- und Rückwärtsrichtung.

Bei Verwendung der I L-Grundschaltung in nach Art eines Flipflops aufgebauten Speicherzellen sind diese Stromverstärkungen unter Umständen zu gering, um betriebssichere Speicheranordnungen zu erhalten.

Dies äußert sich darin, dai3 das beim Abfühlen des Leitzu-Standes des invertierenden Transistors bei leitendem Transistor durch Rückinjektion von Ladungsträgern an der Injektionszone gelieferte Signal u. U. zu schwach ist, um ein eindeutiges Lesesignal feststellen zu können.

5 Hier will die Erfindung Abhilfe schaffen. GE 979 012

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Die Erfindung, wie sie in den Ansprüchen gekennzeichnet ist, löst die Aufgabe, eine monolithisch integrierte Speicheranordnung mit in einer Matrix angeordneten, nach Art eines

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Flipflops jeweils aus zwei kreugekoppelten I L-Strukturen gebildeten Speicherzellen anzugeben, bei denen das Lesesignal von dem] in die dem jeweils leitenden invertierenden Transistor zugeordneten Injektionszone rückinjiziorton Ladungsträger strom abgeleitet wird, wobei trotz Auslegung der Strukturen auf minimalen Flächenbedarf ein ausreichender, Lesesignal gewährleistet wird.

Die Erfindung wird im folgenden anhand von lediglich einen Ausführungsweg darstellenden Zeichnungen näher erläutert.

Es zeigen: \

Fig. 1A " die Schnittansicht der Struktur der bekannten

2
I L-Grundschaltung,

Fig. 1B ■ das Schaltbild der Struktur gemäß Fig. 1A,

Fig. 2 das Blockschaltbild eines Ausschnitts einer Zeile der Matrix einer Speicheranordnung nach der Erfindung,
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Fig. 3 das Schaltbild zweier, in einer Zeile der

Matrix benachbarter Speicherzellen der Speicheranordnung nach der Erfindung,

Fig. 4A die Draufsicht eines zwei Speicherzellen

einer Zeile umfassenden Ausschnitts der integrierten Struktur der Speicheranordnung nach der Erfindung,

Fig. 4B Die Schnittansicht in der Schnittlinie 4B-4B

der Struktur nach Fig. 4A und

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Fig. 4C die Schnjttnnsicht in der Schnittlinie 4C-4C der Struktur nach Fig. 4A.

Die in Fig. 1A in Schnittansicht dargestellte Halbleiterstruktur int die Grundstruktur der unter dem Begriff "Integrated Injection Logic" bekannten logischen Grundschaltung. Der grundsätzliche Aufbau sowie die Wirkungsweise dieser Struktur sind in der eingangs genannten Literatur ausführlich beschrieben, so daß hier lediglich eine zusammenfassende Darstellung gegeben wird. Die Bezugszeichen sind so gewählt, daß aus ihnen gleichzeitig der Leitungstyp zu ersehen ist.

Als Ausgangsmaterial dient ein schwach dotiertes Halbleitersubstrat P eines ersten Leitungstyps, also beispielsweise des P-Leitungstyps. Auf dem Halbleitersubstrat befindet sich eine hochdotierte vergrabene Zone N1+ des entgegengesetzten Leitungstyps. Über der vergrabenen Zone N1+ ist eine N-dotierte, epitaktisch aufgebrachte Halbleiterschicht N1 angeordnet. In die Halbleiterschicht N1 sind in einem gewissen Abstand voneinander zwei zur Halbleiterschicht entgegengesetzt dotierte Zonen P1 und P2 eingebracht. In der Zone P2 befindet sich eine weitere, dazu entgegengesetzt dotierte Zone N2. Diese Struktur ist von einer abgesenkten dielektrischen Isolationszone IZ umgeben. Anstelle dieser dielektrischen Isolation ist auch eine Sperrschicht-Isolation möglich.

Das elektrische Schaltbild der bis hierher beschriebenen Struktur ist in Fig. 1B dargestellt, wobei durch die gleichartige Bezeichnung der einzelnen identischen Zonen ein direkter Vergleich zwischen Struktur und Schaltbild ermöglicht wird.

Demnach besteht die erfindungsgemäß verwendete Grundschaltung im wesentlichen aus einem invertierenden Transistor T1

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mit der Zonenfolge N2, P2, N1, der durch direkte Injektion von Minoritätsladungsträgern gespeist wird. Der invertierende Transistor T1 ist als invers betriebener vertikaler Transistor aufgebaut. Zum Zwecke der Injektion von Minoritätsladungsträgern ist ein dazu komplementären Transistor T2 der Zonenfolge P1, N1, P2 vorgesehen, der in der betrachteten Struktur lateral ausgebildet ist. Beide Transistoren sind in einer höchsten Integration erlaubenden Weise durch Zusammenlegen gemeinsamer, auf gleichem Potential liegender Halbleiterzonen miteinander verschmolzen. Die Halbleiterschicht N1 dient gleichzeitig als Basiszone des lateralen Transistors T2 und als Emitterzone des vertikalen Transistors T1. Die Injektionszone P1 bildet die Emitterzone des Transistors T2. Die Zone P2 bildet gleichzeitig die Basiszone des vertikalen, invertierenden Transistors T1 und die Kollektorzone des injizierenden lateralen Transistors T2. Die Zone N2 bildet die Kollektorzone des invertierenden Transistors T1. An der die Emitterzone des injizierenden Transistors bildenden Zone P1 befindet sich ein Injektoranschluß I, über den extern ein Strom eingespeist wird. Dieser Strom liefert den Basisstrom für den invertierenden Transistor T1. An der die Basiszone dieses Transistors bildenden Zone P2 liegt ein Steueranschluß S/ über den der Leitzustand des invertierenden Transistors T1 schaltbar ist. An der Zone N2 befindet sich der Kollektoranschluß 0, der gleichzeitig den Ausgang der invertierenden Grundschaltung bildet. Der vom Steuersignal am Steueranschluß S bestimmte Leitzustand des invertierenden Transistors T1 läßt sich über einen Injektionsstrompfad, also durch eine in die Speisestromzuführung eingeschaltete, nicht dargestellte Abfühlschaltung abfühlen. Dabei wird davon Gebrauch gemacht, daß bei leitendem Transistor T1 die Basiszone P2 gleichzeitig eine Emitterwirkung aufweist und einen zum normalen Injektionsstrom bzw. Speisestrom entgegengesetzten Strom in die eigent- liehe Injektionszone P1 des lateralen Transistors T2 rückinjiziert. Der über den InjektionsaHschluß I fließende Strom

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weist somit bei leitendem invertierenden Transistor T1 einen geringeren Wert auf als bei gesperrtem Transistor (gleiches VBE vorausgesetzt). Dieser unterschiedliche Strom kann mit einer gebräuchlichen Abfühlschaltung abgefühlt werden. Die Tatsache der Rückinjektion bei leitendem Transistor T1 ist im Ersatzschaltbild durch die durch gestrichelte Linien zusätzlich zum normalen Transistor T2 eingezeichnete, parallele Transistorstruktur angedeutet, bei der also Kollektor und Emitter vertauscht sind. Die Abfühlschaltung kann dabei als Einrichtung ausgebildet werden, die entweder die Stromdifferenz oder eine entsprechende Spannungsdifferenz feststellt. Auf diese Weise erhält man also eine Abfühlmöglichkeit für den Leitzustand des invertierenden Transistors T1, ohne daß zusätzliche Leitungen oder Halbleiterzonen in der bereits vorhandenen Grundstruktur erforderlich wären.

Es sei die Fig. 2 näher betrachtet. Der hier schematisch dargestellten Zeile der Matrix einer Speicheranordnung nach der Erfindung ist das die Erfindung kennzeichnende wesentliehe Merkmal zu entnehmen.

Die ausschnittsweise dargestellte Matrixzeile umfaßt beispielsweise zwei Gruppen von Speicherzellen 1 bis m und 1' bis m¹. Die Gruppeneinteilung ist so getroffen, daß bei einer Adressierung aus jeder Gruppe jeweils nur eine Speicherzelle selektiert wird.

Wie anschließend noch ausführlich erläutert, handelt es sich bei diesen Speicherzellen um aus jeweils zwei zu einem

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Flipflop verbundenen I L-Strukturen, wie sie anhand der Fign. 1A und 1B beschrieben wurden. Jeder Speicherzelle ist ein Bitleitungspaar BLO1, BL11 bis BLOm, BLim bzw. BL01', BL11' bis BLOm', BLim' zugeordnet. Jedes Bitleitungspaar definiert eine Spalte der Speichermatrix. Außerdem ist für die Speicherzellen einer Zeile eine gemeinsame Adreßleitung X vorgesehen, über die Bitleitungen erfolgt die Zufuhr der Schreib/Lesesignale aus zugeordneten Schreib/Leseschal-

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tungen W/R. über die Adreßleitung X, die an einen Leitungstreiber W angeschlossen ist, erfolgt die eigentliche Adressierung.

Das Problem, daß bei der betrachteten Speicherzellenart die von den in den Schreib/Leseschaltungen enthaltenen Differenzverstärkern an den Bitleitungspaaren abgefühlten Lesesignale relativ schwach sind, wird nun dadurch gelöst, daß die vorhandene gemeinsame Adreßleitung X in zwei Teiladreßleitungen X1 und X2 aufgespalten wird, die nach jeder der bereits definierten Gruppe von Speicherzellen über einen Widerstand RX an die gemeinsame Adreßleitung X angeschlossen werden. Das Ergebnis dieser Maßnahme der Adreßleitungsaufteilung sei anhand der Fig. 3 erläutert. Dargestellt sind im Schaltbild zwei benachbarte Speicherzellen 1 und 2 einer durch die Adreßleitung X definierten Matrixzeile.

2 Jede Speicherzelle umfaßt, wie bereits ausgeführt, zwei I L-Grundschaltungen, wie sie in den Fign. 1A und 1B dargestellt sind. Die einzelnen Halbleiterzonen sind wiederum mit den gleichen Bezugszeichen versehen, wie in den Fign. 1A und 1B, wobei die Bezeichnungen der einen der beiden Grundschaltungen zur Unterscheidung mit einem Strichindex versehen wird. Die Speicherzelle ist also nach Art eines Flipflops aufgebaut. Die beiden invertierenden Transistoren T1 und T1' bilden die eigentlichen Flipflop-Transistoren. Dabei ist jeweils der Kollektor des invertierenden Transistors der einen Grundschaltung mit der Basis des invertierenden Transistors der anderen Grundschaltung verbunden. Auf diese Weise wird die erforderliche gegenseitige Rückkopplung der beiden invertierenden Grundschaltungen erzielt. Die Transistoren T2 und T2¹ der beiden Grundschaltungen bilden jeweils den injizierenden bzw. rückinjizierenden Transistor für den zugeordneten komplementären invertierenden Transistor T1 und T1', Der Injektoranschluß I (s. Fign. 1A und 1B) jeder Grundschaltung ist mit einer zugeordneten Bitleitung BLO bzw.

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BL1 eines entsprechenden Bitleitungspaares verbunden. Die Emitter der jeweils die eine Flipflophälfte bildenden invertierenden Transistoren T1 sind mit der ersten Teiladreßleitung X1 und die Emitter der die jeweils zweite Flipflophalfte bildenden invertierenden Transistoren T1' sind mit der zweiten Teiladreßleitung X2 verbunden. Die beiden Teiladreßleitungen sind jeweils nach der bereits definierten Gruppe von Speicherzellen über jeweils einen Widerstand RX mit der gemeinsamen Adreßleitung X verbunden.

Die Betriebsweise einer erfindungsgemäßen Speicherzelle sei nun anhand der Fig. 3 näher betrachtet, wobei zunächst angenommen ist, es sei nur eine gemeinsame Adreßleitung X vorgesehen, an die die Emitter sämtlicher invertierenden Transistoren T1 bzw. T1' einer Matrixzeile angeschlossen sind. Im Ruhezustand liegt die Adreßleitung X beispielsweise auf einem Potential von 0,5 V. Die beiden zur betrachteten Speicherzelle führenden Bitleitungen BLO und BL1 weisen gleiches Potential auf, das etwa 0,7 V höher ist als das der betrachteten Wortleitung X. Falls die Stromverstärkung der invertierenden Transistoren T1 und T1' in Emitterschaltung größer als 1 ist, nimmt das Flipflop eine stabile Lage ein. Der Ruhestrom der Zelle kann dabei sehr klein gewählt werden.

Zum Adressieren der Speicherzelle wird das Potential der Adreßleitung X um einige 100 mV abgesenkt, beispielsweise auf 0 V.

3Q Eine Schreiboperation ist nunmehr außerordentlich einfach durchzuführen. Nach dem Absenken des Potentials der Wortleitung X wird einer der beiden Bitleitungen ein Strom zugeführt. Soll beispielsweise der Flipflop-Transistor T1 der Zelle 1 in den leitenden Zustand gebracht werden, dann wird nur der Bitleitung BLO der entsprechenden Matrixspalte ein Strom zugeführt. Ein großer Teil dieses Stromes fließt in

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die Basiszone des Flipflop-Transistors T1 und schaltet diesen Transistor ein. Damit ist der Speicherzustand der Speicherzelle festgelegt.

Eine Leseoperation besteht nun darin, daß neben dem Absenken des Potentials der Adreßleitung X beiden betroffenen Bitleitungen dasselbe Potential eingeprägt wird. Dabei wird das Potential vorzugsweise so gewählt, daß die in die Speicherzelle fließenden Ströme höher als im Ruhestand sind, um eine größere Geschwindigkeit zu erzielen. Die am selben Bitleitungspaar liegenden nicht selektierten Speicherzellen werden dabei praktisch von der Stromversorgung abgeschaltet, da die Emitter-Basis-Spannung der entsprechenden lateralen Transistoren um einige 1OO mV niedriger ist als die Emitter-Basis-Spannung der invertierenden Flipflop-Transistoren T1, T1' der selektierten Adreßleitung X. Die Information der nicht selektierten Speicherzellen bleibt aber durch die gespeicherte Ladung in den Flipflop-Transistorkapazitäten für eine verglichen mit der Lesezeit lange Zeit erhalten. Nimmt man einen Speicherzustand der selektierten Zelle an, bei dem der Transistor T1 leitend und der Transitor T1' gesperrt ist, so wird in die Bitleitung BLO aufgrund des Effektes der Rückinjektion ein Strom rückgespeist, nicht dagegen in die Bitleitung BL1. In die beiden Bitleitungen fließt demnach ein unterschiedlicher Strom. Diese Stromdifferenz kann mit Hilfe einer Abfühlschaltung in Form eines niederohmigen Anzeigeverstärkers gemessen werden und liefert eine Aussage über den Speicherzustand der betrachteten Speicherzelle.

Die zweite Möglichkeit, eine Leseoperation durchzuführen, besteht darin, daß man anstelle eingeprägter Spannungen eingeprägte Ströme auf den Bitleitungen verwendet. An den Bitleitungen ist dann eine Spannungsdifferenz festzustellen, die

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sich mit Hilfe eines angeschlossenen Differenzverstärkers verstärken läßt und ein den Speicherzustand der Speicherzelle kennzeichnendes Signal liefert.

Eine derart betriebene Speicherzelle zeichnet sich durch hohe Dichte, extrem kleine Verlustleistung und gute Stabilität aus. Ein Nachteil ist das relativ kleine Lesesignal (etwa 15 bis 30 mV), das vor allem bei großen Leseströmen wegen der abnehmenden Stromverstärkung auftritt. Dies führt zu hohen Anforderungen an die Schaltkreise, die nach der Leseoperation wieder für möglichst gleiche Bitleitungspotentiale sorgen müssen, und beeinträchtigt die Lesegeschwindigkeit und den Störabstand beim Lesen. Es ist also festzustellen, daß das Lesesignal der betrachteten Speicherzelle in Abhängigkeit vom Lesestrom abfällt. Das ohnehin schon knappe Lesesignal wird mit zunehmendem Lesestrom wesentlich kleiner, so daß für eine einwandfreie Leseoperation der Lesestrom auf relativ kleine Werte beschränkt werden muß. Um diesen nachteiligen Effekt zu eliminieren, wird erfindungsgemäß eine Aufspaltung der Adreßleitung X in zwei partielle Teiladreßleitungen X1 und X2 vorgeschlagen, die jeweils über einen Widerstand RX nach mehreren Zellen wieder an die gemeinsame Adreßleitung X angeschlossen werden.

Betrachtet man nunmehr eine Leseoperation, so ergibt sich folgende Funktionsweise.

Angenommen wird, daß aus einer Gruppe m Zellen zwischen zwei Wortleitungsanschlüssen nur eine Speicherzelle zu einer bestimmten Zeit selektiert wird, d. h., mit Bitleitungsströmen IL gespeist wird. Dies ist im Beispiel von Fig. 3 die Speicherzelle 1. Der linke Fljpflop-Transistor T1 sei dabei leitend, während der rechte Flipflop-Transistor T1' gesperrt 5 ist. Unter dieser Voraussetzung besteht der Strom 1X2 auf

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der Teiladreßleitung X2 ledicjlich aus dem Basisstrom IB2¹ dos nicht gesättigten lateralen Transistors T2' und erqibt sich zu

1X2 = IL* (1 -_nN) ,

wobei ctN die Vorwärts Stromverstärkung des lateralen Transistors T2' in Basisschaltung angibt.

in der Teilwortleitung X1 fließt die Differenz aus dem der Speicherzelle zugeführten Gesamtstrom (2IL) und dem Strom 1X2 und ergibt sich zu

1X1 = 2-IL - 1X2 = IL- (1 + ctN) . 15

Die beiden Ströme 1X1 und 1X2 auf den Teilwortleitungen X1 und X2 erzeugen damit zwischen den beiden Teilwortleitungen X1 und X2 eine Spannungsdifferenz von

AVX = RX»IL*[ (1 + ctN) - (1 - aN)]= RX»IL«2'äN

Zwischen den beiden Bitleitungen BLO und BL1 an der betrachteten selektierten Speicherzelle 1 ergibt sich eine Lesespannung von AVS = AVSO + 2-RX»IL«ctN, wobei AVSO das Lesesignal bei ungespaltener, gemeinsamer Wortleitung X angibt.

Man kann also durch geeignete Dimensionierung der Widerstände RX und der Bitleitungsströme IL das Lesesignal beträchtlich erhöhen. Es ist lediglich dafür zu sorgen, daß die Spannungsdifferenz AVX zwischen den beiden Teilwortleitungen X1 und X2 stets kleiner ist als die Spannungsdifferenz zwischen den beiden Kreuzkopplungspunkten. Diese Spannung liegt in der Größenordnung von 700 mV.

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Man kann also das Lesesignal auf einige 100 mV erhöhen. Dadurch werden die geschilderten Probleme der Speicheranordnung eliminiert. Für einen gewünschten Lesestrom (Bitleitungsstrom) IL = 200 WA z. B. und einem Δνχ = 200 mV ergibt sich ein Widerstandswert RX von etwa 1 bis 2 kß (abhängig vom Wert ctN) . Für die gleichmäßige Verteilung des Ruhestromes der Speicherzellen ist dieser Wert klein genug, so daß auch beim ungünstigsten Bitmuster die Ruhestromversorgung nicht beeinträchtigt wird. Für beispielsweise 16 Zellen mit je 100 nA Injektorruhestrom ergibt sich lediglich eine Spannungsdifferenz von AVX <16"0,1 uA'ikfi = 1,6 mV zwischen den beiden Injektoren P1 und P1'.

Ein Ausführungsbeispiel der monolithischen Auslegung einer erfindungsgemäßen Speicheranordnung ist wiederum in einem zwei benachbarte Speicherzellen eine Matrixzeile umfassenden Ausschnitt der Speichermatrix in Fig. 4A in Draufsicht und in den Fign. 4B und 4C in Schnittansichten dargestellt. Dieser Ausschnitt umfaßt also die beiden in Fig. 3 im Ersatzschaltbild dargestellten Speicherzellen. Auch hier sind wiederum für die einzelnen Halbleiterzonen übereinstimmende Bezugszeichen verwendet, die in einfacher Weise die Verbin-

2 dung zwischen der in den Fign. 1A und 1B dargestellten I L-Grundstruktur, dem in Fig. 3 im Ersatzschaltbild dargestellten, zwei Speicherzellen umfassenden Ausschnitt und der in den Fign. 4 dargestellten integrierten Struktur ermöglichen.

Demzufolge setzt sich jede Speicherzelle aus zwei der in den

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Fign. 1A und 1B dargestellten I L-Grundstrukturen zusammen.

Die beiden eine Speicherzelle bildenden Grundstrukturen sind jeweils durch eine Isolationszone IZ1 voneinander getrennt. Der monolithische Aufbau besteht nun darin, daß auf ein Halbleitersubstrat P eine Epitaxieschicht N1 aufgebracht ist. Diese Epitaxieschicht N1 ist durch die in Zeilenrichtung verlaufenden Isolationszonen IZ1 streifenförmig unterteilt. Eine Zeile der Matrix umfaßt demnach zwei derartige streifenförmige Gebiete N1 und N1', die durch eine Isolationszone IZ1 voneinander isoliert sind. Bei diesen Isola-

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tionszonen handelt es sich vorzugsweise um dielektrische Zonen, die bis in das Substrat P reichen, es können jedoch auch tiefe P-Zonen vorgesehen werden. In jedem der beiden Gebiete N1 und N1' ist eine durchgehende, in Zeilenrichtung verlaufende vergrabene Zone N1+ bzw. N1+¹ angeordnet, die der einen Zellhälfte sämtlicher Speicherzellen einer Matrixzeile gemeinsam ist. Diese vergrabenen, hochleitenden Zonen N1+ bzw. N1'+ bilden die beiden Teiladreßleitungen X1 und X2, die für die Speicherzellen jeder Matrixzeile vorgesehen sind. Die

jeweils eine Speicherzelle bildenden beiden I L-Grundstrukturen sind in Spaltenrichtung untereinander angeordnet und umfassen wie in den Fign.iA und 1B bzw. in Fig. 3 angegeben, wiederum jeweils zwei lateral zueinander in der Epitaxieschicht N1 (N1') angeordnete Zonen P1 (P1') und P2 (P2¹) und eine weitere Zone N2 (N2') innerhalb der Zone P2 (P2'). Man erhält auf diese Weise die Speicherzelle mit vertikalen Transistoren T1 und T1' mit den Zonenfolgen N2P2N1 bzw. N2'P2'N1^I und zugeordneten lateralen, die Injektion bewirkenden Transistoren T2 und T2' mit den Zonenfolgen P1N1P2 bzw. P1^IN1'P2^I. Im gezeigten Ausführungsbeispiel sind die Zellhälften vorzugsweise so gegeneinander verschoben angeordnet, daß sie zwischen den Zonen P2 und N2¹ bzw. P2¹ und N2 vorzusehenden, die Kreuzkopplung bildenden Leiterzüge M1 und M2 jeweils parallel und in Spaltenrichtung verlaufen und somit eine minimale Länge aufweisen. Außerdem ist für jede Spalte der Matrix ein Bitleitungspaar BLO, BL1 vorgesehen, daß jeweils mit den zugeordneten Zonen P1 bzw. P1' der injizierenden Transistoren T2 bzw. T2' aller in einer Spalte der Matrix angeordneten Speicherzellen verbunden ist.

Benachbarte Speicherzellen einer Matrixzeile sind ebenfalls durch eine dielektrische Isolationszone IZ2, die jeweils senkrecht zu den Isolationszonen IZ1 verlaufen und in diese übergehen, voneinander getrennt. Diese Isolationszonen IZ2 reichen im Gegensatz zu den Isolationszonen IZ1 nicht bis in das Substrat P sondern erstrecken sich nur geringfügig in die hochdotierten, die Teilwortleitungen X1 und X2 bildenden

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Zonen N1+ und N1¹ + , die für sämtliche Speicherzellen einer Matrixzeile durchgehend sein müssen. Die Isolationszone ΪΖ2 verhindert parasitäre Kopplungen zwischen den Zellkomponenten zweier benachbarter Speicherzellen einer Matrixzeile. Die Bitleitungen BLO und BL1 sowie die die Kreuzkopplung bewirkenden Leiterzüge M1 und M2 sind auf einer die gesamte Oberfläche der Anordnung bedeckenden Isolationsschicht IS angeordnet. Die Leiterzüge sind über in dieser Isolationsschicht IS angeordnete Kontaktlöcher mit den zugehörigen Halbleiterzonen verbunden.

Die erfindungsgemäß vorzusehenden Widerstände RX, die jeweils nach einer Gruppe von Speicherzellen die gemeinsame Wortleitung X mit den Teilwortleitungen X1 und X2 verbinden, lassen sich, v/ie die Fign. 4Λ und 413 jeweils am rechten Rande zeigen, sehr einfach durch geeignete Unterbrechung der vergrabenen Zone N1+ bzw. N1¹+ realisieren. Der dabei zwischen zwei Isolationszonen IZ2 eingegrenzte Bereich der Epitaxieschicht N1 bzw. N1' bildet als Schichtwiderstand die genannten Widerstände RX. Den einen Anschluß dieser Widerstände bildet das jeweilige Ende der hochdotierten Zonen N1+ bzw. N1+¹ während das andere Ende durch eine in die Zone N1 bzw. N1' eingebrachte hochdotierte Anschlußzone N+ bzw. N1¹+ gebildet wird. Die gemeinsame Adreßleitung X ist in. den Fign. 4A und 4B nur angedeutet, sie wird vorzugsweise in einer zweiten Metallisierungsebene angeordnet und besteht aus einem Leiterzug pro Matrixzeile. Der Anschluß der Teiladreßleitungen X1 und X2 an die Adreßleitung X erfolgt über einen an den Anschlußzonen N+ bzw. N1¹+ geführten Kontakt.

Zusammenfassend weist die Erfindung folgende Vorteile auf: Durch die Aufspaltung der Adreßleitung erhält man ein sehr großes Lesesignal, was zur Folge hat, daß die Anforderungen an den Leseverstärker verringert werden und daß eine erhöhte Lesegeschwindigkeit und cn größerer Störabstand gegenüber parasitären Leseströmen der nichtselektierten Speicherzellen gewährleistet wird.

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Claims

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PATENTANSPRÜCHE

Monolithisch integrierte Speicheranordnung mit in einer Matrix angeordneten Speicherzellen aus jeweils zwei, jeweils einen Injektor (P1, P1¹) und zugeordneten in-

2 vertierenden Transistor (T1, T1¹) umfassenden I L-Strukturen, die durch eine Kreuzkopplung zwischen jeweils dem Kollektor (N2 bzw. N2') des einen und der Basis (P2¹ bzw. P2) des anderen invertierenden Transistors zu einem Flipflop verbunden sind, wobei die Zufuhr des Betriebsstromes und der Schreib-/Leseströme der Speicherzelle einer Matrixspalte über ein an die Injektoren (P1, Ρ1¹) dieser Speicherzellen angeschlossenes Bitleitungspaar (BLO, BL1) und die Selektion 5 der Speicherzellen einer Matrixzeile über eine mit den Emittern (N1, N1') der invertierenden Transistoren (T1, T1') dieser Speicherzellen gekoppelte, gemeinsame Adreßleitung (X) erfolgt, dadurch gekennzeichnet, daß die Emitter (N1) der invertierenden Transistoren ο
(T1) der jeweils einen I L-Struktur der Speicherzellen

jeder Matrixzeile an eine erste Teiladreßleitung (X1) und die Emitter (N1') der invertierenden Transistoren

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(T1') der jeweils anderen I L-Struktur an eine zweite Teilwortleitung (X2) angeschlossen sind und daß jede der beiden Teiladreßleitungen (X1, X2) jeweils nach einer Gruppe von Speicherzellen (1 bis m) über einen Widerstand (RX) mit der gemeinsamen Adreßleitung (X) verbunden ist.
2. Monolithisch integrierte Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet,

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daß jede I L-Struktur als invertierenden Transistor (T1,

T1') eine invers betriebene, vertikale Transistorstruktur und eine Injektionszone (P1, P1¹) bzw. Emitter-35

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ORIGINAL INSPECTED

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zone eines zum invertierenden Transistor komplementären Transistors (T2, T2') dienende Zone umfaßt, dessen Kollektor gleichzeitig die Basis (P2, P2¹) und dessen Basis gleichzeitig den Emitter (N1, N1') des invertierenden Transistors (T1, T1') bildet.
3. Monolithisch integrierte Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet,

daß eine auf ein Substrat (P-) eines ersten Leitungs-'0 typs aufgebrachte Halbleiterschicht des entgegengesetzten zweiten Leitungstyps durch in Zeilenrichtung verlaufende erste Isolationszonen (IZ1) je Matrixzeile in parallele Streifen (N1, N1') unterteilt ist, die jeweils die Emitter der invertierenden Transistoren (T1, '■* T1 ' ) bzw. die Basen der komplementären Transistoren (T2, T2¹) der sich entsprechenden Zellhälften der Speicherzellen der jeweiligen Matrixzeile bilden, daß die Teiladreßleitungen (X1, X2) aus längs der parallelen Streifen (N1, N1') verlaufenden, vergrabenen hochdotierte ten Zonen (N1+ bzw. N1'+) bestehen und daß die gemeinsame Adreßleitung (X) aus jeweils einem zusätzlichen Leiterzug je Matrixzeile gebildet wird.
4. Monolithisch integrierte Speicheranordnung nach An-

spruch 3, dadurch gekennzeichnet,

2 daß die in einer Matrixzeile benachbarten I L-Strukturen durch in Spaltenrichtung verlaufende zweite Isolationszonen (IZ2) , die die zugehörigen vergrabenen hochdotierten Zonen (N1+, N1'+) nicht völlig unterbrechen, voneinander getrennt sind.
5. Monolithisch integrierte Speicheranordnung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß die die Teilwortleitungen (X1, X2) bildenden, vergrabenen hochdotierten Zonen (N1+, N1'+) jeweils nach einer Gruppe von Speicherzellen unterbrochen sind, so

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daß der Schichtwiderstand des jeweils zwischen zwei benachbarten Isolationszonen (IZ2) der zweiten Art liegenden Bereiches der Halbleiterschicht (N1, N1·) einen die Teiladreßleitung (X1, X2) mit der gemeinsamen Adreßleitung (X) verbindenden Widerstand (RX) bildet.
6. Monolithisch integrierte Speicheranordnung nach Anspruch 5, dadurch gekennzeichnet,
daß der eine Anschluß des Widerstandes (RX) durch das durch die Unterbrechung gebildete Ende der vergrabenen, hochdotierten Zone (N1+, N1'+) und daß der andere Anschluß durch eine in den Bereich der den Schichtwiderstand bildenden Halbleiterschicht (N1, N1·) eingebrachte, mit der gemeinsamen Adreßleitung (X) verbundene, hochdotierte Zone (N+) gebildet wird.

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