DE3002742A1

DE3002742A1 - Analog-digital-umsetzer

Info

Publication number: DE3002742A1
Application number: DE19803002742
Authority: DE
Inventors: Kazuo Kato; Shigeo Kuboki; Nobuaki Miyakawa
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-01-26
Filing date: 1980-01-25
Publication date: 1980-07-31
Also published as: DE3002742C2; JPS6059772B2; JPS55100740A; US4527148A

Description

Die Erfindung bezieht sich auf einen Analog-Digital-Umsetzer und betrifft insbesondere einen Analog-Digital-Umsetzer zur Verwendung bei einem Analog-Digital-Umsetzsystem, dem verschiedene analoge Eingangssignale mit unterschiedlichen Pegeln zugeführt werden und das diese analogen Eingangssignale einer Analog-Digital-Umsetzung unterzieht, nachdem sie in einem sich nach dem jeweiligen Pegel der Eingangssignale entsprechenden Ausmaß verstärkt worden sind.

Bei einem Analog-Digital-Umsetzsystem, das über eine Schnittstelle an eine Datenverarbeitungseinrichtung angeschlossen ist und dazu dient, analoge Eingangssignale, die sich bezüglich ihres Pegels unterscheiden, in digitale Signale umzusetzen, welche zur Verarbeitung durch die Datenverarbeitungseinrichtung geeignet sind, werden die Eingangssignale in digitale Signale umgesetzt, nachdem sie mittels eines Verstärkers bei einem Verstärkungsgrad verstärkt worden sind, der entsprechend den zugehörigen Bereichen der Eingangssignalpegel variabel ist, um den dynamischen Bereich des Systems für verschiedene Eingangssignale zu erweitern.

Zu einem bekannten Analog-Digital-Umsetzer, der diese Aufgabe erfüllt, gehören ein mit variabler Verstärkung arbeitender Verstärker, dessen Verstärkungsgrad nach Bedarf auf einen der Wert 2 , 2 , 2 usw. bis 2 eingestellt wird, wobei N eine positive ganze Zahl ist, sowie ein Mikroprozessor zum Ermitteln des optimalen Verstärkungsfaktors _r welcher dem Pegelbereich jedes der Eingangssignale entspricht; hierbei wird der Verstärkungsfaktor des Verstärkers durch eine Regelschaltung entsprechend dem durch den Mikroprozessor ermittelten optimalen Wert geregelt, so daß ein Betrieb mit automatischer Verstärkungsregelung möglich ist. Ein solcher

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Analog-Digital-Umsetzer ist z.B. in der Arbeit mit dem Titel "What to look for in an analog input/output boards" von Norman Bernstein in "Electronics", 19. Januar 1978, S. 113 bis 119, beschrieben. Ein mit automatischer Verstärkungsregelung arbeitender Analog-Digital-Umsetzer bietet insofern Vorteile, als die sich bezüglich ihrer Pegelbereiche unterscheidenden Eingangssignale im wesentlichen mit der gleichen Genauigkeit einer Analog-Digital-Umsetzung unterzogen werden. Da zu dem Analog-Digital-Umsetzungsprozeß für jedes Eingangssignal Arbeitsschritte gehören, die dazu dienen, den Verstärkungsfaktor des Verstärkers auf 1 einzustellen, damit der Pegelbereich des Eingangssignals ermittelt werden kann, um den optimalen Verstärkungsfaktor mit Hilfe des Mikroprozessors entsprechend dem aus dem so erhaltenen digitalen Signal gewonnenen Pegelbereich zu ermitteln, um den Verstärkungsfaktor mit Hilfe der Regelschaltung auf den durch den Mikroprozessor bestimmten optimalen Wert einzustellen und um das Eingangssignal erneut einer Analog-Digital-Umsetzung zu unterziehen, ergibt sich neben dem genannten Vorteil jedoch der Nachteil, daß für die Analog-Digital-Umsetzung jedes Eingangssignals eine erheblich längere Zeit benötigt wird, wodurch sich der Wirkungsgrad des Systems verringert.

Die neuere Entwicklung des bei integrierten Schaltkreisen angewendeten Großintegrationsverfahrens hat es ermöglicht, den Analog-Digital-Umsetzerteil und die Regelschaltung in einem hybriden integrierten Schaltkreis oder einem einzigen großintegrierten Chip zu vereinigen. Außerdem steht das analoge Eingabe/Ausgabe-System als handelsübliche standardisierte steckbare Baueinheit zur Verfügung. Bei dem genannten Analog-Digital-Umsetzer mit automatischer Verstärkungsregelung ist jedoch die Regelschaltung sehr kompliziert aufgebaut, und sie muß als gesonderte Einheit ausgebildet werden, obwohl der Analog-Digital-Umsetzerteil in Form eines einzigen großintegrierten Chips hergestellt ist. Schließlich

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muß man eine Vielfachleitung-Schnittstelle zwischen dem Mikroprozessor und der Regelschaltung vorsehen, wenn eine Schalttafel vorhanden ist, und daher ist gewöhnlich die Durchführung komplizierter Arbeiten erforderlich, um die benötigten Verbindungen herzustellen, und die Schalttafel nimmt beim Zusammenbau des Analog-Digital-Umsetzers einen großen Raum ein.

Aus den genannten Gründen wäre es sehr erwünscht, einen Analog-Digital-Umsetzer zu schaffen, bei dem sich die Analog-Digital-Umsetzung innerhalb einer kürzeren Zeit durchführen läßt und bei dem die Regelschaltung zum Wählen des Verstärkungsfaktors dadurch vereinfacht ist, daß mit einem einfacheren Verfahren zum Ermitteln des Pegelbereichs für das analoge Signal gearbeitet wird, um es zu ermöglichen, den Analog-Digital-Umsetzerteil mit der Regelschaltung zu einem einzigen großintegrierten Chip zu vereinigen, so daß eine Verwendung in Verbindung mit verschiedenen Verfahren zum Wählen des Verstärkungsgrades möglich ist, was sich jeweils nach den Charakteristiken der Verfahren richtet, denen der Analog-Digital-Umsetzer durch eine Standardisierung seiner wesentlichen Teile angepaßt wird; gleichzeitig soll es ohne Schwierigkeiten möglich sein, nach Bedarf die übrigen Teile auszutauschen, die sich nur schwer standardisieren lassen, damit jeweils nach dem gewünschten Verfahren zum Wählen des Verstärkungsfaktors gearbeitet werden kann.

Die Hauptaufgabe der Erfindung besteht in der Schaffung eines Analog-Digital-Umsetzers, der sich mit einem Analog-Digital-Umsetzsystem derjenigen Art vereinigen läßt, bei welcher verschiedene analoge Eingangssignale empfangen und in digitale Signale umgesetzt werden, nachdem sie durch einen Verstärker verstärkt worden sind, dessen Verstärkungsfaktor entsprechend den Pegelbereichen der Eingangssignale gewählt wird, und bei der man für die Analog-Digital Umsetzung mit einer kürzeren Zeit auskommt, wobei die Regelschal-

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tung zum Wählen des Verstärkungsfaktors möglichst weitgehend vereinfacht und standardisiert ist, und zwar durch eine Vereinfachung des Verfahrens zum Ermittln des Pegelbereichs für die Eingangssignale, so daß der Analog-Digital-Umsetzerteil und die Regelschaltung eine Schaltungskonfiguration bilden, die sich in Form eines einzigen großintegrierten Chips herstellen läßt, wobei das Verfahren zum Wählen des Verstärkungsfaktors nach Bedarf entsprechend den Charakteristiken des Verfahrens oder der Eingangssignale leicht geändert werden kann, mit denen der Analog-Digital-Umsetzer arbeitet.

Ferner soll ein Analog-Digital-Umsetzer geschaffen werden, bei dem das Verfahren zum Wählen des Verstärkungsfaktors ermittelt wird, nachdem der Kanal für das Eingangssignal durch einen Mikroprozessor adressiert worden ist, um den dynamischen Bereich der Analog-Digital-Umsetzung der Eingangssignale durch den Umsetzer zu erweitern, und bei dem ferner der Pegelbereich jedes Eingangssignals in einem frühen Stadium des schrittweise durchgeführten Annäherungszyklus für die Analog-Digital-Umsetzung jedes Eingangssignals ermittelt wird, um hierdurch die Belastung des zur Ermittlung des Eingangspegelbereichs dienenden Mikroprozessors zu verringern.

Erfindungsgemäß ist diese Aufgabe durch die Schaffung eines Analog-Digital-Umsetzers gelöst, der es ermöglicht, bei einem Verstärker zum Verstärken der analogen Eingangssignale jeweils ein vorbestimmtes Verfahren zum Wählen des Verstärkungsfaktors zu wählen, den Pegel jedes analogen Eingangssignals mit einem vorbestimmten analogen Bezugssignalpegel zu vergleichen, der dem gewählten Verfahren zum Wählen des Verstärkungsfaktors entspricht, und festzustellen, ob der Verstärkungsfaktor entsprechend dem Ergebnis des Vergleichs geändert werden muß oder nicht.

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Ausführungsbeispiele der Erfindung werden im folgenden anhand schematischer Zeichnungen näher erläutert. Es zeigt:

Fig. 1 die Schaltung einer Grundausführung eines erfindungsgemäßen Analog-Digital-Umsetzers;

Fig. 2 die Schaltung eines bei dem Umsetzer nach Fig. 1 verwendeten Digital-Analog-Umsetzers;

Fig. 3 eine graphische Darstellung der Beziehung zwischen analogen Eingangssignalen und digitalen Werten, wie sie sich bei der Analog-Digital-Umsetzung ergibt;

Fig. 4 die Schaltung einer Ausführungsform eines Analog-Digital-Umsetzers nach der Erfindung;

Fig. 5a, 5b und 6 jeweils die Schaltung eines zweiphasigen Taktgebers bzw. eines Schieberegisters bzw. einer Synchronisationsstufe, die bei dem Umsetzer nach Fig. 4 verwendet werden;

Fig. 7 ein Ablaufdiagramm für den Betrieb der Schaltung nach Fig. 6;

Fig. 8 ein Ablaufdiagramm zur Erläuterung der Arbeitsweise des Analog-Digital-Umsetzers nach Fig. 4;

Fig. 9 eine Darstellung der Bitzuweisungen für die digitalen Daten, die durch die Analog-Digital-Umsetzung ge\\ronnen werden, und das zugehörige Bewertungskennzexchen bei einem Register zur schrittweisen Annäherung;

Fig. 10 die Schaltung einer weiteren Ausführungsform eines Analog-Digital-Umsetzers nach der Erfindung;

Fig. 11a und 11b jeweils die Schaltung von Elementen des Schieberegisters des Umsetzers nach Fig. 10;

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Fig. 12 den Aufbau der Verzögerungsschaltung des Umsetzers nach Fig. 10;

Fig. 13 ein Ablaufdiagramm zur Erläuterung der Arbeitsweise des Unisetzers nach Fig. 10;

Fig. 14 die Schaltung eines an einen erfindungsgemäßen Analog-Digital-Umsetzer anschließbaren Verstärkers mit programmierbarem Verstärkungsfaktor; und

Fig. 15 die Schaltung eines in Verbindung mit einem erfindungsgemäßen Umsetzer verwendbaren Verstärkers, der mit einer Abtast- und Haltefunktion arbeitet.

In Fig. 1 ist der grundsätzliche Aufbau eines Analog-Digital-Umsetzsystems dargestellt, bei dem ein erfindungsgemäßer Analog-Digital-Umsetzer verwendet wird. Gemäß Fig. 1 ist ein Analogmultiplexer 1 vorhanden, dem über seine Eingangsklemmen AIO, All, AI2 usw. bis AI7 mehrere analoge Eingangssignale zugeführt werden und der diese Signale über seinen Ausgang 12 in Abhängigkeit von ihm durch einen äußeren Mikroprozessor 100 zugeführten Adressensignalen 13 einzeln abgibt. Ferner ist ein mit variablem Verstärkungsfaktor arbeitender Verstärker 2 vorhanden, dessen Verstärkungsfaktor entsprechend einem Regelsignal variiert wird, das ihm durch eine noch zu beschreibende Schaltung 6 zum Wählen der Betriebsart zugeführt wird. Das Ausgangssignal des Multiplexers I wird durch den Verstärker 2 verstärkt und einer der Eingangsklemmen eines !Comparators 3 zugeführt. Weiterhin ist eine Analog-Digital-Regelschal tung vorhanden, zu der ein eine schrittweise Annäherung durchführendes Register gehört, mittels dessen digitale Daten gespeichert werden, welche dadurch gewonnen werden, daß die analogen Ausgangssignale des Verstärkers 2 mit Hilfe des nachstehend beschriebenen Verfahrens einer Analog-Digital-Umsetzung unterzogen werden. Schließlich ist ein Digital-Analog-Umsetzer vorhanden, der dazu dient, ein

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analoges Bezugspegelsignal 9 zu erzeugen, das dem anderen Eingang des !Comparators 3 zugeführt wird, und zu dem z.B. ein Kettenwiderstand und ein Tannenbaumschalter gehören. In Fig. 1 ist der erfindungsgemäße Analog-Digital-Umsetzer als durch die strichpunktierten Linien 45 abgegrenzter Schaltungsblock dargestellt.

Im folgenden wird zunächst die Arbeitsweise des Komparators 3, der Analog-Digital-Regelschaltung 4 und des Digital-Analog-Umsetzers 5 anhand von Fig. 2 beschrieben. Fig. 2 zeigt nur die wesentlichen Teile eines Analog-Digital-Umsetzsystems zum Verwandeln eines analogen Signals in ein binäres digitales Signal mit drei Bits. Zu der Schaltung nach Fig. 2 gehört ein zur schrittweisen Annäherung dienendes Register 20, bei dem die Bezeichnungen 20-0, 20-1 und 20-2

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den Zifferstellungen 2 , 2 und 2 entsprechen. Wenn das

2 höchstwertige Bit des digitalen 3-Bit-Signals, d.h. das 2 Bit, eine 1 ist, erscheint bei Q₂ das Signal 1 und bei Q„ das Signal 0. Ist das höchstwertige Bit dagegen eine 0, erscheint bei Qp eine 0 und bei Q„ eine 1. Zu dem in Fig. 2 dargestellten Kettenwiderstand 21 gehören sechs in Reihe geschaltete Widerstände R und an den Enden angeordnete zusatz-

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liehe Widerstände -^R und -^R. An die Klemmen REF und AG wird eine Bezugsspannung angelegt. Zu dem dargestellten Tannenbaumschalter 22 gehören Schaltereinheiten SW-, SW₂ usw. bis SW₁-, die an den ICettenwiderstand 21 in der aus Fig. 2 ersichtlichen Weise angeschlossen sind und entsprechend den Ausgangssignalen Q₂, Q₉ usw. bis Q_Q, Q_Q des Annäherungsregisters 20 betätigt werden. Ist z.B. Q₂ = 1 und Q„ = 0, ist der Schalter SW₁ geschlossen, während der Schalter SW„ geöffnet ist.

Zu der Analog-Digital-Regelschaltung 4 gehört eine Einrichtung zum Erzeugen eines Zeitsteuersignals, mittels dessen der zeitliche Ablauf der im folgenden beschriebenen Operationen gesteuert wird. Wird das analoge Ausgangssignal 7

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des Verstärkers 2 dem Komparator 3 zugeführt, wird das höchstwertige Bit der Zifferstelle 20-2 des Annäherungsregisters 20 auf 1 eingestellt, während die Zifferstellen 20-1 und 20-0 auf 0 eingestellt werden. Dies hat zur Folge, daß ein Stromkreis über die Schalter SW₁, SV- und SW₁₀ geschlossen wird, damit das am Knotenpunkt d des Kettenwiderstandes vorhandene Potential als Bezugssignal 9 dem Komparator 3 zugeführt und mit dem analogen Signal 7 verglichen wird. Ist das Signal 7 größer als das Signal 9, verbleibt die Zifferstelle von 20-1 bei 1; ist das Signal 7 dagegen gleich dem Signal 9 oder kleiner als letzteres, wird von dem Signal 1 auf das Signal 0 übergegangen. Hierauf wird die Zifferstelle 20-1 auf 1 umgestellt, während die Zifferstelle 20-0 bei 0 verbleibt, wobei die entsprechenden Schalter geschlossen werden. Wenn die Zifferstelle von 20-2 auf 1 umgestellt worden ist, während das Signal 7 z.B. größer ist als das Signal 9, enthält das Annäherungsregister den Wert 110. Daher wird ein Stromkreis über die Schalter SW.. , SWo und SW₁₁ geschlossen, so daß das am Knotenpunkt b des Kettenwiderstandes vorhandene Potential als neues Bezugssignal 9 dem Komparator 3 zugeführt und mit dem Signal 7 verglichen wird. Ist das Signal 7 größer als das neue Bezugssignal 9, verbleibt die Zifferstelle von 20-1 bei 1, doch wenn das Signal 7 nicht größer ist als das neue Bezugssignal 9, wird auf 0 übergegangen» Eine ähnliche Operation wird für die Zifferstelle 20-0 durchgeführt. Nach dem Abschluß der vorstehend beschriebenen Operation für alle Zifferstellen repräsentieren die in dem Annäherungsregister gespeicherten Daten eine digitales Signal, das durch eine Analog-Digital-Umsetzung des analogen Signals gewonnen wurde.

Gemäß der vorstehenden Beschreibung arbeitet dieses Analog-Digital-Umsetzsystem so, daß ein digitaler Wert dadurch ermittelt wird, daß ein analoges Signal mit durch den Kettenwiderstand unterteilten verschiedenen Bezugsspannungen ver-

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glichen wird. Die an die Klemmen REF und AG des Kettenwiderstandes angelegte Basisbezugsspannung wird so gewählt, daß sie im wesentlichen gleich dem möglichen Maximum eines von mehreren verschiedenen Pegeln der analogen Signale ist, die dem Multiplexer 1 zugeführt werden. Bei dem Analog-Digital-Umsetzsystem zum Verwandeln eines analogen Signals in ein digitales 3-Bit-Signal entspricht die kleinste Einheit 001 nahezu einem Achtel bzw. 12,5% der Grundbezugsspannung. Beträgt der Pegel des analogen Signals die Hälfte des maximalen Pegels, ergibt sich daher eine Genauigkeit von Έ · ~ö ~ 1/4 bzw. 25%, d.h. der Hälfte der Genauigkeit für ein Signal mit dem maximalen Pegel. Bei der Analog-Digital-Umsetzung eines analogen Signals, dessen Pegel dem halben maximalen Pegel entspricht oder noch niedriger ist, erhält man die gleiche Genauigkeit wie bei einem analogen Signal mit einem die Hälfte des maximalen Pegels überschreitenden Pegels, wenn nach der Verstärkung eine zweimalige Analog-Digital-Umsetzung erfolgt. Diese Beziehung ist in Fig. 3 dargestellt, wo auf der Abssissenachse der Pegel des analogen Signals und auf der Ordinatenachse der umgewandelte digitale Wert bei einer Analog-Digital-3-Bit-Umsetzung aufgetragen ist. Wenn ein analoges Signal mit einem Pegel, der nicht höher ist als die Hälfte des maximalen Pegels bzw. des vollen Wertes, jedoch höher als ein Viertel des maximalen Pegels, einer Analog-Digital-Umsetzung unterzogen und zweimal verstärkt worden ist und wenn ein analoges Signal mit einem Pegel nicht über einem Viertel des maximalen Pegels nach einer vierfachen Verstärkung einer Analog-Digital-Umsetzung unterzogen wird, läßt sich die Beziehung zwischen dem analogen Eingangssignalpegel und dem Wert des umgesetzten digitalen Signals der stark ausgezogenen Linie in Fig. 3" entnehmen. Beispielsweise werden analoge Signale mit einem Pegel entsprechend (3/4 + 1/16) und (3/8 + 1/32) des vollen Wertes beide in den Wert 110 verwandelt. Wird das letztere Signal einer Analog-Digital-Umsetzung unterzogen, ohne verstärkt zu werden, erhält man den Wert 011. Dies entspricht (3/8 ± 1/16X des vollen Wertes, was bedeutet, daß sich der mögliche maximale Mengenfehler verdoppelt.

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Es ist möglich, den dynamischen Bereich des Systems dadurch auf vorteilhafte Weise zu erweitern, daß man das analoge Eingangssignal mit einem Verstärkungsfaktor verstärkt, der entsprechend dem Eingangspegel des analogen Signals gewählt wird, bevor die Analog-Digital-Umsetzung erfolgt. Zu diesem Zweck ist es jedoch erforderlich, zunächst einen Analog-Digital-Umsetzungszyklus durchzuführen, um den Pegel des analogen Eingangssignals zu ermitteln, dann festzustellen, welche Betriebsart von zwei Betriebsarten angewendet werden soll, d.h. ob eine zweifache oder eine vierfache Verstärkung erfolgen soll, den Verstärker auf einen Verstärkungsfaktor einzustellen, der der entsprechend dem Eingangssignalpegel gewählten Betriebsart entspricht, und schließlich nach der Verstärkung mit dem ermittelten Verstärkungsfaktor erneut den Analog-Digital-Umsetzzyklus durchzuführen. Um den dynamischen Bereich der Analog-Digital-Umsetzung des Systems zu erweitern, ist es ferner erwünscht, die Verwendung zahlreicher verschiedener Betriebsarten zum Wählen des Verstärkungsfaktors vorzubereiten und das optimale Verfahren entsprechend dem Eingangssignalpegel zu wählen. Hierdurch ergibt sich jedoch ein komplizierterer Aufbau der Regelschaltung zum Wählen des Verstärkungsfaktors, und die Analog-Digital-Umsetzung nimmt erhebliche Zeit nur deshalb in Anspruch, weil der Pegel des Eingangssignals ermittelt werden muß. Gemäß der Erfindung werden diese Probleme in der nachstehend beschriebenen Weise gelöst.

1. Um das System vielseitiger verwendbar zu machen, ist es erwünscht, einen Analog-Digital-Umsetzer zu schaffen, der es ermöglicht, verschiedene analoge Eingangssignale mit unterschiedlichen Pegelbereichen zu verarbeiten. Da jedoch die Anzahl der Pegelbereiche der dem System zugeführten analogen Eingangssignale gewöhnlich begrenzt ist, wenn das System bei einem speziellen Prozeß angewendet wird, kommt es nur sehr selten vor, daß bei der Anwendung bei einem speziellen Prozeß der bei einem Analog-Digital-Umsetzer verfügbare gesamte

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Pegelbereich ausgenutzt wird. Gemäß der Erfindung wird daher von einer Betriebsart-Regelschaltung Gebrauch gemacht, um entsprechend den zu erwartenden Pegelbereichen der analogen Eingangssignale vorbereitend einen bestimmten Verstärkungsfaktor einzustellen. Dieses Einstellen der Betriebsart zum Wählen des Verstärkungsfaktors wird vorzugsweise durch einen Befehl programmiert, der durch einen äußeren Mikropro- , zessor erzeugt wird.

2. Der Analog-Digital-Umsetzer ist mit Klemmen versehen, die es nach Bedarf ermöglichen, einen mit variablem Verstärkungsfaktor arbeitenden Verstärker anzuschließen, der entsprechend der gewünschten Betriebsart zum Wählen des Verstärkungsfaktors ausgewählt worden ist, so daß es möglich ist, den Verstärker auszutauschen, wenn das System in Verbindung mit einer anderen Betriebsart zum Wählen des Verstärkungsfaktors benutzt werden soll. Der Verstärkungsfaktor des Verstärkers ist entsprechend der Ermittlung des Eingangssignalpegelbereichs programmierbar.

3. Es ist möglich, den Pegelbereich eines analogen Eingangssignals durch einen Vergleich mit einem Bezugspegelbsreich zu ermitteln, welcher dem programmierten Verfahren zum Wählen des Verstärkungsfaktors entspricht. Daher läßt sich die Ermittlung des Pegelbereichs vereinfachen. Wird z.B. eine zweifache Verstärkung gewählt, genügt es, festzustellen, ob der Pegel des analogen Eingangssignals höher oder nicht höher als die Hälfte des vollen Wertes ist und ob daher die Ermittlung allein aus dem höchsten Bitwert des der Analog-Digital-Umsetzung unterzogenen digitalen Wertes möglich ist. Wird dagegen eine vierfache Verstärkung eingestellt, ist es nur erforderlich, festzustellen, ob der Eingangssignalpegel nicht höher oder aber höher ist als ein Viertel des vollen Wertes und ob daher eine Unterscheidung gegenüber dem Wert der beiden höchstwertigen Bits des der Analog-Digital-Umsetzung unterzogenen digitalen Wertes möglich ist.

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Im folgenden wird anhand von Fig. 4 eine Ausführungsform der Erfindung zur Verwendung bei einem 9-3it-Analog-Digital-Umsetzer beschrieben. In Fig. 4 sind in Fig« I dargestellten Teilen ähnelnde Teile jeweils mit den gleichen Bezugszahlen bezeichnet ο Zu der dem Diagrammblock 4 in Fig. 1 entsprechenden Analog-Digital-Regelschaltung gehören eine Zweiphasen-Taktgeberschaltung 30, Sj'nchronisationsschaltungen 31-1, 31-2, eine Verzögerungsschaltung 32, Oder-Gatter 33-1, 33-2, ein 10-Bit-Schieberegister 34, Und-Gatter 36-1, 36-2 usw. bis ' 36-9, ein 9-Bit-Annäherungsregister 35 und ein 2-Bit-Register 37 zum Speichern von Bewertungsbits< > Zu der dem Diagrammblock 6 in Fig« I entsprechenden Betriebsart-Regelschaltung gehören ein 2-Bit-Register 44 zum Einstellen der Betriebsart zum Wählen des Verstärkungsfaktors, ein Adressendecodierer 43, NOR-Gatter 39-I₉ 39-2, 41-1, 41-2 usw. bis 41-5, ein 2-Und-NOR-Gatter 40,RS-Kippglieder 38-1, 38-2, 33-3, Und-Gatter 36-10, 36-11, ein Oder-Gatter 33-3 sowie Inverter 42-1, 42-2 und 42-3.

Die Zweiphasen-Taktgeberschaltung 30 empfängt ein Bezugstaktimpulssignal CK und erzeugt zweiphasige TaktimpuIssignale und 0₂, die sich bezüglich ihrer Phasen unterscheiden, wie es in Fig. 7 dargestellt ist. Die Taktgeberschaltung 30 kann in der aus Fig. 5a ersichtlichen Weise ausgebildet sein; das Phasenintervall zwischen den beiden Taktimpulsen 0., und 0~ wird durch eine Übertragungszeitverzögerung bestimmt, die durch die Inverter 42-4, 42-5, 42-6 und 42-7 herbeigeführt wird. Das Schieberegister 34 kann zehn Master-Slave-Kippglieder SRCO, SRCl, SRC2 usw. bis SRC9 enthalten, zu denen gemäß Fig. 5b jeweils' ein Master-Kippglied und ein Slave-Kippglied bzw. · ein Hauptspeicher und ein Zwischenspeicher gehören. Jedes der Kippglieder SRC wird durch die Taktsignale 0., und 0₂ in Abhängigkeit von dem Signal SI als Übertrag-Ei ngangssignal angetrieben» Außerdem dient das Signal R dazu, den zugehörigen Hauptspeicher und den betreffenden Zwischenspeicher zurückzusetzen. Gemäß Fig. 6 können die Sanchronisatxonsschaltungen 31-1 und 31-2 ein SR-Kippglied

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FF, Verriegelungsschaltungen LRl bis LR5 vom D-Typ, NOR-Gatter 50-1 und 50-2 sowie einen Inverter 42-8 enthalten. Gemäß Fig. 7 wird der Synchronisationsschaltung 31-1 ein Umsetzungs-Startsignal CS zugeführt, das gegenüber dem Taktimpuls CK allgemein asynchron ist, so daß ein Xücksetzsignal CRl und ein Startsignal CSl erzeugt werden, die mit den zweiphasigen Taktimpulsen 0- und 0„ synchron sind. Mit anderen V/orten, die Verriegelungsschaltungen LRl bis LR5 vom D-Typ sind jeweils so ausgebildet, daß sie das der Eingangsklemme D zugeführte Eingangssignal in Abhängigkeit von der Vorderflanke des Impulses 0^ oder 0₂ verriegeln, der über die Klemme T zugeführt wird, so daß ein entsprechendes Signal an der Klemme Q erscheint. Daher nehmen die Eingangsoder Q-Ausgangssignale QDO, QDl usv bis QD5 der Verriegelungsschaltungen die in Fig. 7 gezeigten Wellenformen an. Infolgedessen wird ein Rücksetzsignal CRl von dem NOR-Gatter 50-1 unter der NOR-Bedingung des Q-Äusgangssignals der Verriegelungsschaltung LR2 und des Q-Ausgangssignals der Verriegelungsschaltung LR3 erzeugt, während ein Startsignal CSl von dem NOR-Gatter 50-2 unter der NOR-Bedingung des Q-Ausgangssignals von LR4 und des Q-Ausgangssignals von LR5 erzeugt wird, und zwar jeweils synchron mit den Signalen 0„ und 0-.

Im folgenden wird die Wirkungsweise der Schaltung nach Fig. 4 anhand des in Fig. 8 dargestellten Ablaufplans erläutert. Beim Eintreffen des Unisetzungs-Startsignals CS erzeugt die Synchronisationsschaltung 33-1 das Rücksetzsignal CRl und das Startsignal CSl in der erwähnten Weise synchron mit den beiden Taktsignalen 0- und 0₂, und diese Signale werden über die NOR-Gatter 33-2 und 33-1 zugeführt, so daß das Rücksetzsignal CR3 und das Startsignal CS3 erzeugt werden. Das Rücksetzsignal CR3 setzt jedes Kippglied des Schieberegisters 34 und des Annäherungsregisters 35 zurück. Das Startsignal CS3 wird als Übertragsignal dem Schieberegister 34 zugeführt» Während der ersten Periode A des Taktimpulses 0- und nach dem Zuführen des Startsignals CS3 wird das höchstwertige Bit

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des Schieberegisters 34 auf 1 eingestellt, d.h. das Kipp= glied SR9 wird gesetzt, damit am Ausgang Q das Signal 1 erscheint. Da die übrigen Bits des Schieberegisters den Wert O haben, werden die Ziffern AR9, ARS usw. bis ARl des Annäherungsregisters 35 auf 1, O, O usw. bis O eingestellt. Daher wird in der schon anhand von Fig. 2 beschriebenen Weise das analoge Bezugssignal 9, das "1000 ... 0" entspricht, durch den Digital-Analog-Umsetzer mit dem Kettenwiderstand 21 und dem Tannenbauraschalter 22 erzeugt und dem Komparator 3 zugeführt. Dagegen wird das analoge Ausgangssignal des Multiplexers 1 als Signal 7 dem Komparator 3 über den mit variabler Verstärkung arbeitenden Verstärker 2 zugeführt, dessen Verstärkungsgrad auf 1 eingestellt ist. Der Komparator 3 vergleicht das Signal 7 mit dem Signal 9, so daß das Ausgangssignal 8 den Wert 1 erhält, wenn das Signal 7 gleich dem Signal 9 oder kleiner als dieses ist, und daß sich der Wert 0 ergibt, wenn das Signal 7 größer ist als das Signal 9.

Während der zweiten Periode B des Taktimpulses 0₁ wird der Zustand jedes Kippgliedes des Schieberegisters 34 um einen Schritt nach rechts verschoben, und daher wird das Kippglied SR3 gesetzt, so daß das SR8-Bit, d.h. das Signal am Ausgang Q, den Wert 1 annimmt, während an den Q-Ausgängen der übrigen Kippglieder jeweils das Signal 0 erscheint. Da das Q-Ausgangssignal 1 von SR8 dem Und-Gatter 36-9 zugeführt wird, wird das Signal 8 der Rücksetzklemme des Kippgliedes AR9 des Annäherungsregisters 35 zugeführt. Hat das Signal 8 den Wert 1, d.h. ist das Signal 7 gleich dem Signal 9 oder kleiner, wird das Q-Ausgangssignal von AR9 auf 0 eingestellt, doch wenn das Signal 8 den Wert 0 hat, d.h. wenn das Signal 7 größer ist als das Signal 9, behält das Q-Ausgangssignal von AR9 den Wert 1 unverändert bei. Durch das Q-Ausgangssignal 1 von SR8 wird das Kippglied AR8 des Annäherungsregisters 35 gesetzt, so daß gleichzeitig das ARS-Bit auf 1 gesetzt wird. Je nachdem, ob das AR9-Bit den Wert 1 oder den Wert 0 hat,

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repräsentiert die in dem Annäherungsregxster 35 gespeicherte Information den Wert "1100 ... 0" oder "0100 ... 0". Das dem Inhalt des Registers 35 entsprechende analoge Bezugssignal 9 wird durch den Digital-Analog-Umsetzer erzeugt, und der Wert des AR8-Bits wird in der vorstehend beschriebenen Weise festgelegt. Bei dem normalen Analog-Digital-Umsetzungsverfahren wird dieser Prozeß wiederholt, so daß die Werte der Bits AR7, AR6 usw. bis ARl nacheinander festgelegt werden und daß der Inhalt des Annäherungsregisters 35 den Wert des durch die Analog-Digital-Umsetzung des analogen Eingangssignals gewonnenen digitalen Signals repräsentiert. Der resultierende digitale Wert wird über die Vielfachleitung 10 abgegeben, um durch den äußeren Mikroprozessor verarbeitet zu werden.

Nachstehend \/ird der Fall behandelt, bei dem der Analog-Digital-Umsetzer nach einem Verfahren zum Wählen des Verstärkungsfaktors betrieben wird. Zu diesem Zweck ist gemäß Fig. 4 ein Register 44 vorhanden, mittels dessen das gewünschte Verfahren zum Wählen des Verstärkungsfaktors eingestellt wird. Dem Register 44 wird der betreffende Inhalt nach Bedarf in Abhängigkeit von dem gewünschten Verstärkungsfaktor-Wählverfahren über die Vielfachleitung 10 durch den äußeren Mikroprozessor eingegeben. Im vorliegenden Fall kann man ein Register für zwei Bits Gl und GO verwenden. Gemäß der nachstehenden Tabelle I werden die beiden Bits Gl und GO entsprechend den vorbestimmten vier Betriebsarten definiert, so daß eine entsprechende Betriebsart entsprechend den über den Mikroprozessor eingegebenen Werten Gl und GO gewählt wird. Hierbei gelten die nachstehenden Ausführungen.

GlGO = 00: Normale Betriebsart, bei welcher der Verstärkungsfaktor des Verstärkers stets konstant eingestellt bleibt, so daß alle analogen Eingangssignale bei der gleichen Verstärkung in digitale Signale umgesetzt werden.

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GlGO = 01: Betriebsart für Verdoppelung, bei der dann,

wenn der Pegel des analogen Eingangssignals nicht höher ist als ein vorbestimmter Bezugspegel (1/2 des vollen Wertes), der Verstärkungsfaktor des Verstärkers auf das Doppelte des normalen Wertes gebracht wird, so daß die analogen Signale nach einer zweifachen Verstärkung der Analog-Digital-Umsetzung unterzogen werden.

GlGO = 10: Betriebsart mit vierfacher Verstärkung, bei welcher der Pegel des analogen Eingangssignals nicht höher ist als ein vorbestimmter Bezugspegel (1/4 des vollen Wertes), wobei der Verstärkungsfaktor des Verstärkers auf das Vierfache des normalen Wertes gebracht wird, so daß die analogen Signale erst nach einer vierfachen Verstärkung der Analog-Digital-Umsetzung unterzogen werden.

GIGO -- 11: Programmierbarer S/H-3etrieb, bei dem eine Verstärkerschaltung mit Abtast- und Haltefunktionen mit dem Analog-Digital-Umsetzer verbunden wird und bei dem die Zeitsteuerung des Abtastens und Festhaltens des analogen Eingangssignals durch den Inhalt des Registers 44 zum Wählen der Verstärkung bestimmt wird.

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	Betriebsart	Betriebsart- Eins teil register	GO	1	Tabelle I	Verstärkungs- vählsignal (GSEL)	1	Bewertungs register	WO	30027
	Normale Betriebsart	Gl	0		Maßgebende Bedingung	0		Wl	0
	Betrieb mit doppelter Verstärkung	0	1	-	1 0		0	1 0
	Betrieb mit vierfacher Verstärkung	0		SR9 = 0 SR9 β 1	1 0		0 0	0 0
0300	Programmier·* bares Abtasten und Halten S/H		SR9 = 0 SR8 *= Ο SR9 - 0 oder 1 SR9 - 1	1. 0	0
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Wird das System mit der doppelten bzw. der vierfachen Verstärkung betrieben, wird der Wert 01 oder 10 dem Bewertungsregister 37 mit dem Verstärkungsfaktor-Wählsignal GSEL = 1 eingegeben, um das Gewicht der in dem Annäherungsregister 35 enthaltenen Informationen, d.h. den digitalen Wert anzuzeigen, den man durch die Analog-Digital-Umsetzung nach einer zweifachen bzw. vierfachen Verstärkung erhält, wenn der Pegel des analogen Eingangssignals niedriger ist als dar Bezugspegel. Die in dem Bewertungsregister 37 enthaltenen Informationen werden zusammen mit den Informationen aus dem Register 35 in den Mikroprozessor eingelesen und zur Festlegung des Gewichts des digitalen Wertes verwendet.

Im folgenden wird anhand von Fig. 8 die Wirkungsweise der Schaltungen für den Fall beschrieben, daß GlGO = 01 ist. Wie erwähnt, wird das AR9-Bit in dem Annäherungsregister 35 in dem Zeitpunkt festgelegt, in welchem das Q-Ausgangssignal 1 von SR8 dem Und-Gatter 36-9 während der Periode B des Taktimpulses 0^ zugeführt wird» Dem NOR-Gatter 39-1 wird das Q-Ausgangssignal bzw. das umgekehrte Q-Ausgangssignal von SR8, der Kehrwert des Taktimpulses 0„ und das Q-Ausgangssignal von AR9 zugeführt. Hat das Q-Ausgangssignal von AR9 den Wert 0, wird daher ein Setzimpuls SETI erzeugt, um das Kippglied 38-1 in dem Zeitpunkt zu erzeugen, in dem der Taktimpuls 0₂ während der Periode B erzeugt wird. Es sei bemerkt, daß der Impuls SETI nicht erzeugt wird, wenn das Q-Ausgangssignal von AR9 den Wert 1 hat. Mit anderen Worten, wenn das analoge Eingangssignal kleiner ist als das Bezugssignal 9 entsprechend der Information "100000000" in dem Annäherungsregister, wird der Setzimpuls SETI erzeugt, so daß das Kippglied 38-1 gesetzt wird, damit am Q-Ausgang das Signal 0 erscheint. Die Ausgangssignale A3, A2, Al und AO des Adressendecodierers 43 nehmen die in der nachstehenden Tabelle II angegebenen logischen Werte entsprechend den Werten der Bits Gl und GO des Registers 44 an.

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	GO	Tabelle	II	A2 -	Al	AO
Gl	O	A3	O	O	1
O	1	O	O	1	0
O	O	O	1	O	O
1	1	O	O	O	O
1	1

Ist GlGO = 01, gilt A3 = O, A2 = O, Al = 1 und AO = O. Daher nimmt das Ausgangssignal des NOR-Gatters 41-1 den Wert 1 entsprechend dem Signal SETI =.1 an. Ferner erscheint das Signal 1 an den Ausgängen der NOR-Gatter 41-3 und 41-4, so daß das Verstärkungsgrad-Wählsignal GSEL = 1 erzeugt wird. Gleichzeitig wird das Signal SETI = 1 über das 2-Und-Oder-Gatter 40 der Verzögerungsschaltung 32 zugeführt. Bei diesem Betriebszustand wird das SR-Kippglied 33-3 durch den Impuls CRl zurückgesetzt, und an seinem Q-Ausgang erscheint das Signal 1, so daß das Gatter 40 die Zuführung des Signals SETI zu der Verzögerungsschaltung 32 ermöglicht, die dann ein Ausgangssignal DL mit einer Verzögerung T erzeugt. Das Ausgangssignal DL wird der Synchronisationsschaltung 31-2 zugeführt, die dann ein Startsignal CS2 und ein Rücksetzsignal CR-2 synchron mit dem Taktimpuls 0„ erzeugt. Den NOR-Gattern 33-1 und 33-2 werden die Signale CSl, CS2, CRl und CR2 zugeführt, so daß ein Startsignal CS3 und ein Rücksetzsignal CR3 erzeugt werden, um den Analog-Digital-Umsetzzyklus in der gleichen Weise wieder aufzunehmen wie bei der Zuführung des Umsetz-Startsignals CS. Da jedoch das Kippglied 38-3 durch das Signal CR2 gesetzt wird, erscheint am Q-Ausgang das Signal 0, und daher wird das 2-Und-NOR-Gatter 40 daran gehindert, das Signal CR-4 zu erzeugen, so daß die Analog-Digital-Umsetzung fortgesetzt wird, bis das Bit ARl des Annäherungsregisters 35 festgelegt ist. Die durch die Verzögerungsschaltung 32 herbeigeführte Verzögerung ?'

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dient zum Ausgleichen der Ausgangsspannungs-Anstieggeschwindigkeit bzw. der Beruhigungszeit des Verstärkers 2 und der Zeit, die nach der Erzeugung des Signals GSEL für die Änderung des Verstärkungsfaktors des Verstärkers 2 benötigt wird.

Die vorstehende Beschreibung gilt für den Fall, daß der Analog-Digital-Umsetzer auf den Betrieb mit Verdoppelungsverstärkung eingestellt wird. Soll eine Vierfachverstärkung erfolgen, wird das Betriebsart-Einstellregister 44 auf GlGO = 10 eingestellt. Hierauf liefert das Adressencoderegister die Ausgangssignale A3 = 0, A2 = 1, Al = 0 und AO = 0, so daß die Gatter 41-1 und 40-1 gesperrt werden. Daher übt das Ausgangssignal SETI des NOR-Gatters 39-1, das in Abhängigkeit von dem Q-Ausgangssignal AR9 = 1 erzeugt wird, keinen Einfluß auf die Arbeitsweise der Schaltung aus. Dagegen treten das NOR-Gatter 41-2 und das Und-Gatter 40-2 in Tätigkeit, so daß der Verstärkungsfaktor des Verstärkers durch das Ausgangssignal SET2 des NOR-Gatters 39-2 umgeschaltet wird. Der Zeitablauf für die Vierfachverstärkung ist in Fig. 8 durch gestrichelte Linien dargestellt. Zu den Eingangssignalen des NOR-Gatters 39-2 gehören das Q-Ausgangssignal von SR7 des Schieberegisters (entsprechend dem Kehrwert des Q-Ausgangssignals von SR7), der Kehrwert des Taktimpulses 0₂ sowie die Q-Ausgangssignale von AR9 und AR8, und wenn die beiden letzteren Signale beide den Wert 0 haben, wird der Impuls SET2 entsprechend der zeitlichen Lage des Q-Ausgangssignals von SR7 mit dem Wert 1 während der Periode C des Taktimpulses 0₂ erzeugt, so daß das Kippglied 38-2 gesetzt wird, damit das NOR-Gatter 41-4 das Signal GSEL = 1 abgibt. Somit wird der Analog-Digital-Umsetzzyklus in der gleichen Weise erneut in Gang gesetzt (wobei jedoch nunmehr mit vierfacher Verstärkung durch den Verstärker gearbeitet wird) wie bei dem Signal SETI = 1 für die Verdoppelungsverstärkung, und dieser Umsetzzyklus wird fortgesetzt, bis die Bits AR9, AR8 usw. bis ARl des Annäherungsregisters 35 festgelegt worden sind.

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Die SR-Kippglieder 38-1 und 38-2 werden übrigens durch das Signal CRl oder das ümsetzungs-Beendigungssignal CS, d.h. das Q-Ausgangssignal 1 von SRO des Schieberegisters 34 zurückgesetzt. Außerdem wird das GSEL-Signal 1 auf dem Wert 1 gehalten, bis der betreffende Umsetzzyklus nach seiner Durchführung während der Periode B oder C des Taktimpulses 0₁ abgeschlossen wird. Man kann den Verstärker 2 durch einen anderen Verstärker einer anderen Bauart ersetzen, was sich jeweils nach dem angewendeten Verstärkungs-Wählverfahren richtet. Wird z.B. der Analog-Digital-Umsetzer in Verbindung mit der Doppelverstärkung benutzt, verwendet man einen Verstärker, bei dem sich der Verstärkungsfaktor von 1 auf 2 bzw. von 2 auf 1 umstellen läßt; soll der Umsetzer nach dem Vierfachverstärkungsverfahren betrieben werden, benutzt man einen Verstärker, dessen Verstärkungsgrad vom Wert 1 auf den Wert 4 bzw. umgekehrt umgestellt werden kann. Alternativ ist es möglich, einen Verstärker zu verwenden, dessen Verstärkungsfaktor sich nach Bedarf auf jeden der Werte 1, 2 und einstellen läßt, und den Verstärkungsfaktor in Abhängigkeit von dem Verstärkungseinstellsignal und dem Signal GSEL auf einen dieser Werte einzustellen.

Fig. 14 zeigt den Aufbau einer solchen Verstärkerschaltung in Verbindung mit einem Analog-Digital-Umsetzer nach Fig. oder Fig. 10; zu dieser Anordnung gehören ein Operationsverstärker 70, Widerstände 71, 72, Analogschalter SWl, SW2, die sich aus MOS-Transistoren zusammensetzen können, sowie ein Inverter 49. Beispielsweise läßt sich die Verstärkerschaltung nach Fig. 14 als Verstärker mit programmierbarer Verstärkung verwenden, dessen Verstärkungsfaktor sich von 1 auf 4 und umgekehrt einstellen läßt, wenn man einen Widerstand 71 von 3 Kiloohm (0,1% Toleranz) und einen Widerstand 72 von 1 Kiloohm (0,1% Toleranz) verwendet. Überschreitet der Pegel des analogen Eingangssignals ein Viertel d©s vollen Wertes, hat das Signal GSEL den Wert 0, so daß der Schalter SWl geschlossen und der Schalter SW2 geöffnet wird, damit der Ver-

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stärker mit der Verstärkung 1 arbeitet» Ist dagegen der Pegel des analogen Eingangssignals nicht höher als ein Viertel des vollen Wertes, hat das Signal GSSL den Wert 1, so daß der Schalter SWl geöffnet und der Schalter SW2 geschlossen wird, woraufhin der Verstärker mit dem Verstärkungsfaktor 4 arbeitet.

Der Zustand des Bewertungsbit-Speicherregisters 37 wird gemäß der Tabelle I durch die Bits Gl und GO des Betriebsart-Einstellregisters 44 bestimmt. Dieser Zustand wird im Zeitpunkt des Erscheinens des Signals CS4 eingestellt und festgehalten, bis eine Rücksetzung durch den Startimpuls CRl für den nächsten Analog-Digital-Umsetzzyklus erfolgt. Das Annäherungsregister 35 und das Schieberegister 34 werden durch das Rücksetzsignal CR3 zurückgesetzt und vor der Einleitung des Analog-Digital-Umsetzzyklus durch das nächste Startsignal in den ursprünglichen Zustand zurückgeführt»

Wie erwähnt, wird bei dieser Ausführungsform der Verstärkungsfaktor des Verstärkers bei einem analogen Eingangssignal nicht geändert, dessen Pegel höher ist als der durch die Betriebsartwähleinrichtung bestimmte Pegel des analogen Bezugssignals, und der Analog-Digital-Umsetzzyklus wird fortgesetzt, bis das niedrigstwertige Bit des Annäherungsregisters festgelegt worden ist. Die Änderung des Verstärkungsfaktors des Verstärkers wird nur bei einem analogen Eingangssignal durchgeführt, dessen Pegel nicht höher ist als derjenige des analogen Bezugssignals, und dann wird der Analog-Digital-Umsetzzyklus wiederholt. Daher wird der Wirkungsgrad der Analog-Digital-Umsetzung verbessert, wodurch der Belegungsgrad des Mikroprozessors für die Umsetzung herabgesetzt wird. Werden die der Analog-Digital-Umsetzung unterzogenen 9-Bit-Daten des Annäherungsregisters und die Bewertungsbits des Bewertungsregisters gemäß Fig. 9 getrennt in dem Hochbyte-Datenregister 46 bzw. dem Niedrigbyte-Datenregister 47 gespeichert, die durch eine 8-Bit-Datenmehrfach-

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leitung 10 in zwei Schritten ausgelesen werden, werden die Be\\rertungsbits Wl und WO zusammen mit dem höchstwertigen Bit D8 durch Auslesen des Datenregisters 46 ausgelesen, so daß sich der Vorteil ergibt, daß sich ihr Gewicht mit Hilfe eines einzigen Bytezugriffs ermitteln läßt.

Eine weitere Ausführungsform der Erfindung für einen 10-Bit~ Analog-Digital-Umsetzer wird im folgenden anhand von Fig. 10 beschrieben, wo nur diejenigen Teile dargestellt sind, die dem Komparator 3, der Analog-Digital-Regelschaltung 4, dem Digital-Analog-Umsetzer 5 und der Verstärkungsregelschaltung 6 nach Fig. 1 entsprechen, während die übrigen Schaltungselemente der Deutlichkeit halber fortgelassen sind. In Fig. 10 sind Teile, die in Fig. 4 dargestellten Teilen entsprechen, jeweils mit den gleichen Bezugszahlen bezeichnet. 2Ju der Analog-Digital-Regelschaltung, die dem Diagrammblock 4 nach Fig. 1 entspricht, gehören ein Zweiphasen-Taktgeber 30, eine Synchronisationsschaltung 31, eine Verzögerungsschaltung 51, ein Schieberegister 34, ein 10-Bit-Annäherungsregister 35, Und-Gatter 36-0, 36-1 us\^. bis 36-9 sowie 57-1, NOR-Gatter 55-1, 55-2 und ein Inverter 56-1. Zu der Verstärkungsregelschaltung entsprechend dem Diagrammblock 6 in Fig. 1 gehören ein Register 44 zum Einstellen des Verstärkungsfaktors, ein Adressendecodierer 43, Register 52 und 53 zum Einstellen von Bezugspegeldaten, KÖR-Gatter 55-3, 55-4, 55-5, 55-6 sowie Und-Gatter 57-2 und 57-3.

Die Synchronisationsschaltung 31 ähnelt der Synchronisationsschaltung 31-1 oder 31-2 nach Fig. 4 und dient dazu, das Umsetzungs-Startsignal CS aufzunehmen und ein Signal CR4 zu erzeugen, bei dem es sich um den Kehrwert des Rücksetzsignals CR4 handelt. Das Signal NSM ist ein Decodiersignal für die Betriebsart in Form eines NOR-Ausgangssignals von Al und A2, das den logischen Wert 1 annimmt, wenn Al = 0 und A2 = 0, d.h. bei der normalen Betriebsart GlGO = 00 oder beim Abtast- und Haltebetrieb, d.h. bei GlGO = 11, während das

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Signal bei den übrigen Betriebsarten den logischen Wert 0 annimmt. Die NOR-Gatter 55-1, 55-2 und der Inverter 56-1 bilden einen Multiplexer, der bei der Betriebsart zum Wählen der Verstärkung über das NOR-Gatter 55-2 ein Signal CR6 und während des normalen Betriebs über das NOR-Gatter 55-1 ein Signal CR5 erzeugt, und zwar in Abhängigkeit von dem Rücksetzsignal CR4. Das Schieberegister 34 hat ein Fassungsvermögen von 12 Bits einschließlich DRl, SR9 bis SRO sowie DR2, wobei jedes der Elemente SRS bis SRO sowie das Element DR2 als Schaltung nach Fig» lib ausgebildet ist, während die Elemente DRl und SR9 als Schaltung nach Figo 11a ausgebildet sind. Bei den Elementen DRl und SR9 haben der Hauptspeicher und der Zwischenspeicher unabhängige Rücksetzklemmen R2 bzw. Rl, und der Hauptspeicher ist mit einer Voreinstelllclemme PR versehen« Zum Antreiben des Hauptspeichers und des Zwischenspeichers dienen die Taktimpulse 0„ und 0-, « Bei der normalen Betriebsart wird der Impuls CR5 erzeugt, um den Hauptspeicher von DRl zurückzusetzen und den Hauptspeicher von SR9 voreinzustellen, so daß der Ausgangszustand für die Analog-Digital-Umsetzung nach dem normalen Verfahren eingestellt wird. Bei der Anwendung des Verstärkungsfaktor-Wählverfahrens wird dagegen, der Impuls CR6 erzeugt, um den Hauptspeicher von DRl voreinzustellen und den Hauptspeicher von SR9 zurückzusetzen, so daß der Ausgangszustand für den Betrieb mit Verstärkungsfaktorwahl hergestellt wird« Mit anderen Worten, das Element SR9 des Schieberegisters 34 wird beim Normalbetrieb zunächst auf 1 eingestellt, während das Element DRl beim Verstärkungswählbetrieb anfänglich auf 1 gesetzt wird, bevor der Analog-Bigital-Umsetzprozeß beginnt»

Nachstehend wird die Betriebsweise mit dem Verstärkungsfaktor 2 anhand des in Fig. 13 dargestellten Ablaufdiagramms beschrieben. Zunächst bewirkt das synchron mit dem Taktimpuls 0_O auftretende Rücksetzsignal CR4, daß die Haupt- und Zwischenspeicher der Elemente SR8 bis SRO sowie DR2 und die Zwischenspeicher der Elemente SRI und DRl des Schieberegi-

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sters 34 sowie die Elemente ARO bis AR9 des Annäherungsregisters 35 zurückgesetzt werden. Gleichzeitig wird angesichts der Tatsache, daß NSM den Wert 0 hat, das Signal CRS erzeugt, um den Hauptspeicher von DRl voreinzustellen und den Hauptspeicher von SR9 zurückzusetzen. Daher nimmt während der Periode F das Q-Ausgangssignal von DRl synchron mit dem Taktimpuls 0.. den Wert 1 an. Da der Adressendecodierer 43 die Ausgangssignale AO =0, Al = 1, A2 — 0 und A3 = 0 liefert, wird das Ausgangssignal DRl - 1 als Schaltersteuersignal AGl dem Kanalmultiplexer 54 über das Und-Gatter 57-2 zugeführt. In Abhängigkeit davon, daß das Signal AGl den Wert 1 hat, gibt der Multiplexer 54 die vorher in dem Datenregister 52 gespeicherten Bezugsdaten DDl aus, welche die Form eines digitalen Wertes annehmen, der z.B. 40% des vollen Wertes des analogen Eingangssignals entspricht. Die Bezugsdaten DDl werden durch den Digital-Analog-Umsetzer 22 in das analoge Bezugssignal 9 verwandelt, das durch den Komparator 3 mit dem analogen Eingangssignal 7 verglichen wird. Als Ergebnis dieses Vergleichs wird das Bit ARlO während der Periode G des Taktimpulses 0^ auf ähnliche Weise festgelegt wie bei der Ausführungsform nach Fig. 4, so daß AR9 auf 1 gesetzt wird. Das Bit ARlO wird auf 0 gesetzt, wenn das Eingangssignal 7 größer ist als das Bezugssigaal

Wird das System auf den Betrieb mit dem Verstärkungsfaktor 4 eingestellt, d.h. wenn GlGO = 10 und wenn daher A3 = 0, A2 = 1, Al = 0 und AO = 0 ist, wird das Ausgangssignal DRl = über das Und-Gatter 57-3 als Schaltersteuersignal AG2 dem Kanalmultiplexer 54 zugeführt, so daß die vorher in dem. Datenregister 53 gespeicherten Bezugsdaten DD2 ausgegeben werden. Die Bezugsdaten DD2 repräsentieren eine digitale Information, die z.B. 20% des vollen Wertes des analogen Eingangssignals entspricht. Die Daten DD2 werden auf ähnliche Weise wie vorstehend beschrieben einer Digital-Analog-Umsetzung unterzogen, so daß man ein analoges Signal 9 erhält, das dann mit dem analogen Eingangssignal verglichen wird.

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Bei dem hier beschriebenen Ausführungsbeispiel wird somit das .Eingangsadressensignal 7 mit dem analogen Bezugssignal 9 verglichen, das je nach dem gewählten Verstärkungswählverfahren stets während der Periode F des Taktimpulses 0^ sowohl bei dem Verstärkungsfaktor 2 als auch bei dem Verstärkungsfaktor 4 gewählt wird. ARlO wird auf 0 gesetzt, wenn das Eingangssignal höher ist als das analoge Bezugssignal 9, und es wird auf 1 gesetzt, wenn das Eingangssignal 7 nicht höher ist als das analoge Bezugssignal 9. Auf diese Weise wird die Periode F als Zyklus zum Bestimmen des Pegels des Singangssignals verwendet, und der Wert von ARlO wird in Abhängigkeit vom Ergebnis der Ermittlung festgelegt und bis zum Beginn der Analog-Digital-Umsetzung des nächsten Eingangssignals festgehalten. In Fig. 13 geben die gestrichelten Linien einen Ablaufplan für den Fall wieder, daß das Signal 7 gröSer ist als das Bezugssignal 9. Das Ausgangssignal von ARlO kann als Bewertungssignal WT verwendet werden, um das Gewicht der einer Analog-Digital-Umsetzung unterzogenen Daten anzugeben. Ist ARlO = 1, so daß WT = 1, wird das Signal GSSL über die NOR-Gatter 55-4, 55-5 und 55-6 auf 1 gesetzt, um hierdurch den Verstärkungsfaktor des Verstärkers auf einen Wert zu bringen, der der gewählten Betriebsart entspricht.

Das Bewertungssignal WT = 1 wird der Verzögerungsschaltung 51 zugeführt, zu der gemäß Fig. 12 das SR-Kippglied 60, die NOR-Gatter 61, 62, der Zähler 63, die Koinzidenzdetektorschaltung 64, das Datenregister 65 und der Inverter 66-2 gehören. Gemäß Fig. 13 erzeugt das NOR-Gatter 62 das Signal 1, wenn NSM =0, WT = 1 und SR9 = 0 (so daß SR9 = 1), um das SR-Kippglied 60 zu setzen. Daher erzeugt dieses Kippglied ein Zählerfreigabesignal CENB = 1, das synchron mit dem Taktimpuls 0₂ während der Periode G ansteigt. Der Kehrwert des Signals CENB = 1 wird der Rücksetzklemme RES des Zählers zugeführt, um den Zähler in Betrieb zu setzen« Die Koinzidenzdetektorschaltung 64 stellt die Übereinstimmung des

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Standes des Zählers 63 mit den in dem Datenregister 65 gespeicherten binären Daten fest und erzeugt ein Koinzidenzsignal EQ, durch welches das Kippglied 60 zurückgesetzt wird, woraufhin das Signal CSNB den Wert 0 annimmt, woraufhin der Zähler 63 angehalten wird. Sowohl der xinstieg als auch der Rückgang des Signals CENB tritt synchron mit dem Taktimpuls 0o auf, wenn dieses Signal den Wert 1 hat, wobei das NOR-Gatter 61 die Weitergabe des Taktimpulses 0-, sperrt. Fig. 13 zeigt den Fall, in dem die binäre Zahl des Datenregisters den Wert 11 = 3 hat, so daß die Weitergabe der Impulse Pl, P2 und P3 des Taktsignals 0^ gesperrt wird. Daher wird die Erzeugung des Q-Ausgangssignals von SR9 des Schieberegisters 34 bis zu dem Zeitpunkt P() in Fig. 13 verzögert. Diese Verzögerung dient zum Ausgleichen der Beruhigungszeit und der Ausgangsspannungs-Anstieggeschwindigkeit des programmierbaren Verstärkers.2. Nach dem Zeitpunkt PO werden die Bits des Annäherungsregisters 35 nacheinander in der gleichen Weise festgelegt wie beim normalen Betrieb in Abhängigkeit von dem Taktimpuls 0-| , so daß die Analog-Digital-Umsetzung eines analogen Signals durch die Festlegung des ARO-Bits abgeschlossen wird.

Das Datenregister 65 speichert binäre Daten, die der Verzögerungszeit T entsprechen, und das Ausgangssignal von SR9 verlängert sich um eine Zeit, die dem Produkt aus der Verzögerungszeit T und der Periode des Taktimpulses 0.. entspricht. In der vorstehenden Beschreibung ist angenommen, daß in den Datenregistern 52 und 53 die Daten gespeichert sind, die 40% bzw. 20% des vollen Wertes entsprechen. Diese Prozentsätze, die unter der Hälfte (50%) bzw. einem Viertel (25%) des vollen Wertes liegen, werden unter Berücksichtigung der Genauigkeit der Schaltung verwendet. Je nach den Charakteristiken der Schaltung könnte man jedoch auch mit beliebigen anderen geeigneten Prozentsätzen arbeiten.

Gemäß der vorstehenden Beschreibung wird bei der Ausführungsform nach Fig. 10 der Zyklus zum Festlegen des ARIO-Bits des Annäherungsregisters 35 verwendet, um den Pegelbereich des

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analogen Eingangssignals zu bestimmen, so daß ARlO entsprechend dem ermittelten Pegelbereich auf 1 oder 0 gesetzt wird. Mit anderen Worten, ARlO wird auf 1 gesetzt, und der Verstärkungsfaktor des Verstärkers wird entsprechend geändert, wenn der Pegel des analogen Eingangssignals nicht höher ist als das analoge Bezugssignal, das dem gewählten Verstärkungsfaktor entspricht. Nach der Verzögerungszeit, die der für die Änderung des Verstärkungsfaktors benötigten Zeit entspricht, wird mit der Analog-Digital-Umsetzung des Eingangssignals begonnen, so daß die Bits AR9, AR8 usw. bis ARO festgelegt werden. Ist ARlO = 0, ist keine Änderung des Verstärkungsfaktors erforderlich, so daß die Bits AR9, AR8 usw. bis ARO festgelegt werden, doh. daß die Analog-Digital-Umsetzung ohne jede Verzögerung synchron mit dem Taktimpuls 0₁ durchgeführt wird.

Fig. 15' zeigt eine Verstärkerschaltung, die mit einer Abtast- und Haltefunktion arbeitet und an den Analog-Digital-Umsetzer nach Fig» 4 oder nach Fig» IO angeschlossen werden kann, um nach einem programmierbaren Abtast- und Halteverfahren zu arbeiten. Zu der Schaltung nach Fig. 15 gehören Operationsverstärker 70', 70", ein Analogschalter SW3, ein Kondensator 73 und ein Inverter 49. Wird das Register 44 zum Wählen des Verstärkungsfaktors auf 00 eingestellt, nimmt das Signal GSEL den Wert 0 an, wodurch der Schalter SV/3 geschlossen wird, um den Kondensator 73 auf eine dem analogen Eingangssignal entsprechende Spannung aufzuladen. Dann wird der Schalter SW3 in Abhängigkeit davon geöffnet, daß das Signal GSEL den Wert 1 annimmt, wenn von dem Verstärkungsfaktor-Wählverfahren auf das programmierbare Abtast- und Halteverfahren übergegangen wird, so daß das durch die Spannung an dem Kondensator 73 repräsentierte analoge Eingangssignal der Analog-Digital-Umsetzung unterzogen wird»

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■ γ

Claims

P_a_t_e_n_t_a_n_s_p_r_ä_c_h_e

Analog-Digital-Umsetzer zur Verwendung in Verbindung mit einem Analog-Digital-Umsetzsystem zum Umsetzen jedes von mehreren ihm zugeführten analogen Eingangssignalen in ein digitales Signal nach der Verstärkung durch einen Verstärker, dessen Verstärkungsfaktor in Abhängigkeit vom Pegel jedes Eingangssignals variierbar ist, gekennzeichnet durch eine Einrichtung (6) zum Wählen einer von mehreren vorbestimmten Betriebsarten bezüglich der Wahl des Verstärkungsfaktors des Verstärkers (2), eine Einrichtung (3) zum Feststellen, ob der Verstärkungsfaktor des Verstärkers geändert werden soll, und zwar auf der Basis eines Vergleichs zwischen dem analogen Eingangssignal und einem analogen Bezugssignal, das entsprechend der Betriebsart festgelegt wird, welche durch die Einrichtung zum Wählen der Betriebsart für die Wahl des Verstärkungsfaktors bestimmt worden ist, sowie eine Einrichtung zum Umsetzen des analogen Signals in ein digitales Signal.

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2. Analog-Digital-Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß zu der Einrichtung zum Wählen der Betriebsart zum Bestimmen des Verstärkungsfaktors ein Coderegister gehört, dem durch eine äußere Einrichtung ein die zu wählende Betriebsart repräsentierender Code eingegeben werden kann.
3. Analog-Digital-Umsetzer nach Anspruch 2, dadurch gekennzeichnet, daß zu der Analog-Digital-Umsetzeinrichtung ein eine schrittweise Annäherung bewirkendes Register (20) gehört, das mindestens Zifferstellen enthält, welche den Bits des durch die Analog-Digital-Umsetzung zu gewinnenden digitalen Wertes entsprechen, eine Einrichtung (5) zum Erzeugen eines dem in dem Register gespeicherten digitalen Wert entsprechenden analogen Signals sowie eine Einrichtung, die dazu dient, die in dem Register enthaltenen Daten sequentiell zu ändern und das entsprechend diesen Daten erzeugte analoge Signal mit dem über den Verstärker (2) zugeführten Eingangssignal zu vergleichen, um hierdurch die Bits des Registers von den höheren zu den niedrigeren Zifferstellen sequentiell festzulegen, wobei die Einrichtung, mittels welcher festgestellt wird, ob der Verstärkungsfaktor des Verstärkers geändert werden soll, so betrieben wird, daß der digitale Wert, der entsprechend der Betriebsart festgelegt worden ist, welche durch die Einrichtung zum Wählen der Betriebsart zum Bestimmen des Verstärkungsfaktors gewählt worden ist _r in dem eine schrittweise Annäherung bewirkenden Register gespeichert wird und daß das mit Hilfe der Einrichtung zum Erzeugen des analogen Signals gewonnene analoge Signal mit dem analogen Eingangssignal verglichen wird, woraufhin das Ergebnis des Vergleichs verwendet wird, um zu entscheiden, ob der Verstärkungsgrad des Verstärkers geändert werden soll.

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4. Analog-Digital-Umsetzer nach Anspruch 2, dadurch gekennzeichnet, daß zu der Einrichtung, die dazu dient, festzustellen, ob der Verstärkungsfaktor des Verstärkers (2) geändert werden soll, Einrichtungen (52, 53) gehören, die dazu dienen, im voraus digitale Daten zu speichern, die in Abhängigkeit von den vorbestimmten Betriebsarten zum Wählen des Verstärkungsfaktors gewählt werden, ferner eine Einrichtung (54) zum Ausgeben der der gewählten Betriebsart zum Wählen des Verstärkungsfaktors entsprechenden digitalen Daten sowie eine Einrichtung zum Erzeugen eines analogen Bezugssignals durch eine Analog-Digital-Umsetzung der ausgegebenen digitalen Daten.
5. Analog-Digital-Umsetzer nach Anspruch 4, dadurch gekennzeichnet, daß der Einrichtung zum Speichern digitaler Daten nach Bedarf Daten eingegeben werden, die durch eine äußere Einrichtung zugeführt werden„
6. Analog-Digital-Umsetzer nach Anspruch 2, dadurch gekennzeichnet, daß zu der Analog-Digital-Umsetzeinrichtung ein eine schrittweise Annäherung bewirkendes Register (2) gehört, das Zifferstellen enthält, welche den Bits des durch die Analog-Digital-Umsetzung zu gewinnenden digitalen Wertes entsprechen, ferner eine Einrichtung zum Erzeugen eines dem in dem Register gespeicherten digitalen Wert entsprechenden analogen Signals sowie eine Einrichtung zum sequentiellen ändern der Daten in dem Register und zum Vergleichen des entsprechend diesen Daten erzeugten analogen Signals mit dem über den Verstärker zugeführten analogen Eingangssignal, wodurch die Bits des Registers von den höheren zu den niedrigeren Zifferstellen sequentiell festgelegt werden, wobei die Einrichtung zum Feststellen, ob der Verstärkungsfaktor des Verstärkers geändert werden soll, so betrieben wird, daß der Analog-Digital-Umsetzer ohne eine Änderung des Verstärkungsfaktors des Verstärkers betätigt wird, wodurch Bitwerte in einer

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begrenzten Anzahl von höheren Zifferstellen des eine schrittweise Annäherung bewirkenden Registers festgelegt werden, wobei die genannte Anzahl entsprechend der eingestellten Betriebsart zum Wählen des Verstärkungsfaktors festgelegt wird und wobei die genannten Bitwerte verwendet werden, um zu entscheiden, ob der Verstärkungsfaktor des Verstärkers geändert werden soll, wobei zu dem Analog-Digital-Umsetzer ferner eine Einrichtung gehört, durch die der Analog-Digital-Umsetzer nach einer Änderung des Verstärkungsfaktors des Verstärkers erneut betätigt wird, wenn die Entschexdungseinrichtung feststellt, daß der Verstärkungsgrad des Verstärkers geändert werden soll, wodurch der Analog-Digital-Umsetzprozeß bei dem analogen Eingangssignal wiederholt wird, das über den Verstärker zugeführt wird, dessen Verstärkungsfaktor geändert worden ist, und um den Analog-Digital-Umsetzprozeß fortzusetzen, wodurch eine sequentielle Festlegung der Bits der niedrigeren Zifferstellen nach der genannten begrenzten Anzahl von höheren Zifferstellen erfolgt, wenn die Entscheidungseinrichtung feststellt, daß der Verstärkungsfaktor des Verstärkers nicht geändert werden soll.
7. Analog-Digital-Umsetzer nach Anspruch 4, gekennzeichnet durch eine Einrichtung zum Betätigen der Analog-Digital-Umsetzeinrichtung nach der Änderung des Verstärkungsfaktors des Verstärkers und zum Umsetzen des analogen Eingangssignals, das über den Verstärker zugeführt wird, dessen Verstärkungsfaktor geändert worden ist, in ein digitales Signal, wenn die Entscheidungseinrichtung feststellt, daß der Verstärkungsfaktor des Verstärkers geändert werden soll.
8. Analog-Digital-Umsetzer nach Anspruch 6 oder 7, gekennzeichnet durch eine Einrichtung (51), mittels welcher die Betätigung der Analog-Digital-Umsetzeinrichtung verzögert

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wird, um ein ausreichendes Zeitintervall für die änderung des Verstärkungsfaktors des Verstärkers zwischen dem Zeitpunkt, in dem entschieden wird, daß der Verstärkungsfaktor des Verstärkers geändert werden soll, und dem darauffolgenden Zeitpunkt verfügbar zu machen, in dem die Analog-Digital-Umsetzeinrichtung betätigt wird.

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