DE3047447C2 - Digitaler Verstärker zum bedarfsweisen Erweitern bzw. Einengen des Dynamikbereiches eines an den Verstärker gelegten digitalen Eingangssignals - Google Patents

Description

Die Erfindung bezieht sich auf einen digitalen Verstärker zum bedarfsweisen Erweitern bzw. Einengen des Dynamikbereiches eines an den Verstärker gelegten digitalen Eingangssignals gemäß dem Oberbegriff des Anspruchs 1.

Bei einer herkömmlichen Kompressions- und Expansionsanordnung für digitalmodulierte Signale wird das zugeführte Analogsignal zunächst an ein "Tiefpaßfilter gelegt, das die unwesentlichen Komponenten hoher Frequenz aus dem Signal entfernt. Das auf diese Weise gefilterte Signal wird dann einer Abtast- und Halteschallung zugeführt, in der das Signal abgetastet und gehalten bzw. zwischengespeichert wird. Das am Ausgang der Abtast- und Halteschaltung auftretende einzelne Abtastsignal wird über eine veränderbare Verstärkerschaltung zu einem Analog-Digital-Umsetzer geleitet. Andererseits wird das einzelne abgetastete Signal einer ^bsoUitwertschaltung zugeführt, die den Absolutwert erfaßt. Das Ausgangssignal der Absolutwertschaltung wird an einen Spanivjngsgleicher gelegt, der dieses Ausgangssignal mit einer Referenzspannung vergleicht, die von einer Referenzspannungseinstellschaltung stammt. Wenn das genanr-'e Ausgangssignal die Referenzspannung überschreitet, wird der Verstärkungsgrad der genannten veränderbaren Verstärkerschaltung verändert.

Wenn der Absolutwert der Eingangsspannung der veränderbaren Verstärkerschaltung groß wird und r.u einer Spannung wird, die die vom Analog-Digital-Umsetzer verarbeitbare Minimum- oder Maximumspannung erreicht, wird von einem Verstärkungssteuersignal, das von dem Spannungsvergleicher stammt, der Verstärkunggrad der veränderbaren Verstärkerschaltung geändert. Die Folge davon ist, daß der Absolutwert der erwähnten Ausgangsspannung vermindert oder gedämpft wird. Die Ausgangsspannung der veränderbaren Verstärkerschaltung befindet sich daher stets innerhalb einßs vorbestimmten Spannungsbereiches, der durch die Anzahl der Bits im Analog-Digital-Umsetzer bestimmt ist.

Die dem Analog-Digital-Umsetzer zugeführte Ausgangsspannung der veränderbaren Verstärkerschaltung erfährt in dem Analog-Digital-Umsetzer eine Analog-Digital-Umsetzung (die Ar.sgangsspannung wird quantisiert und codiert) und wird in ein digitalmoduliertes Signal umgesetzt, beispielsweise in ein Pulscodemodulationssignal (PCM-Signal). Dieses Signal wird nach Durchlaufen einer vorbestimmten Übertragungsstrecke einem Digital-Analog-Umsetzer zugeführt. Das dem Digital-Analog-Umsetzer zugeführte digitalmodulierte Signal wird darin einer Digital-Analog-Umsetzung unterzogen, und der pegeljnäßig gedämpfte oder verstärkte Schwingungsanteil wird unter Verwendung einer weiteren veränderbaren Verstärkerschaltung zurück in seinen ursprünglichen Zustand gebracht, und zwar durch Pegelexpansion in der Expansionsanordnung.

Bei dieser herkömmlichen Kompressions- und Expansionsanordnung für digitalmoduiierte Signale muß als Übertragungssignal auch ein Verstärkerschaltungssteuersignal übertragen werden, das den Verstärkungsgrad der veränderbaren Verstärkerschaltung auf der Empfangsseite um das s?lbe Ausmaß wie den Verstärkungsgrad der veränderbaren Verstärkerschaltung auf der Sendeseite ändert, allerdings in entgegengesetzter Richtung. Die Herabsetzung der Anzahl der Übertragungsbits stieß daher auf eine Grenze.

Aul der Sende- und Aufzeichnungsseite für digitalmodulierte Signale werden die Kosten und die Komplexität im Aufbau des Geräts in einem hohen Maße durch die Kapazität der Signale beeinflußt, die zu verarbeiten sind. Es ist daher sehr erwünscht, die Signalkapazität in dem Bereich, der eine bes<immte Übertragungsquaiität sicherstellt, so stark wie möglich herabzusetzen.

Aus den Druckschrif'.in NTG-Fachtagung »Signalverarbeitung«, Erlangen 1973 Tagungsband, herausgegeben von Wilhelm Schüßler, Seiten 354 bis 361, insbesondere Bild 2 und zugehöriger Text, sowie 1974 Zürich

Seminar, Proceedings, Seiten B 3(1) bis B 3 (6). ist es bereits in Verbindung mit einem analogen Verstärker bekanm, auf die Übertragung des Verstärkungsgrades bzw. des Verstärkerschaltungssteuersignals zu verzichten.

Bezüglich des prinzipiellen Aufbaus eines digitalen Verstärkers wird auf die DE-OS 30 44 582 mit älterem Zeitrang verwiesen. Darin ist bereits ein digitaler Verstärker beschrieben, der bei einem digitalen PCM-Sign;il eine Bitkompression vornimmt. Zu diesem Zweck ist der eigentlichen Verstärkerschaltung ein Wortlängenreduzierer nachgeschaltet, der die niedrigstwertigen Bits des verstärkten Signals auslöscht. Um eine mit der Auslöschung der niedrigstwertigen Bits verbundene, nicht erwünschte Verstärkungsänderung gering zu halten, wird das am Ausgang des Wortlängenreduzierers auftretende verstärkte und gekürzte Signal unter Bildung eines Fehlersignals zurückgeführt, das mit dem noch nicht gekürzten verstärkten Signal addiert wird. Trotz der vorgenommenen Fehlerkorrektur ist die vorgenommene Kompression im Hinblick auf die Anwendung in einem Kompander unzulänglich, da das komprimierte Signal unter Umständen zahlreiche redundante Bits enthält, die auf Kosten von Informationsverlusten ebenfalls übertragen werden. Bezüglich des Oberbegriffs des Anspruchs I wird unter Heranziehung des allgemeinen Fachwissens auch auf die Druckschrift Markel, J. D., Gray jr., A. H. »Linear Prediction of Speech«, Springer, Berlin, Heidelberg, New York 1976, Seiten 5 bis 12, verwiesen, aus der die gängige Formel für den Prädiktions- oder Erwartungswert bekannt ist.

Ausgehend von einem digitalen Verstärker gemäß dem Oberbegriff des Anspruchs 1 liegt der Erfindung die

Aufgabe zugrunde, das bedarfsweise Erweitern bzw. Einengen des Dynamikbereiches des an den Verstärker gelegten digitalen Eingangssignals unter Verwendung einfacher schaltungstechnischer Mittel so vorzunehmen,

daß das komprimierte Signal bei einem Minimum an Bitstellen ein Maximum an Information enthält und dementsprechend auch das expandierte Signal einen maximalen Informationsgehalt aufweist.

Diese Aufgabe wird grundsätzlich durch die Merkmale gemäß dem Kennzeichen des Anspruchs 1 gelöst. Die beanspruchten Maßnahmen bewirken, daß lediglich die effektiven Bits übertragen werden, was bedeutet, daß bei der Kompression nicht nur niedrigwertige Bits, sondern auch hochwertige redundante Bits weggelassen werden. Das Ergebnis ist eine dem Stand der Technik nicht entnehmbare, effiziente Signalkompression bzw. Signalexpansion. Bei Einsatz des erfindungsgemäßen digitalen Verstärkers in einem Kompander kann das digitalmoduiierte Signal mit einer Qualität übertragen werde:'., die höher als die Umsetzgenauigkeit eines Analog/Digital-Umsetzers oder eines Digital/Analog-Umsetzers is*.

Bevorzugte Weiterbildungen und zweckmäßige Ausgestaltungen der Erfindung sind in Unteranspriichcn gekennzeichnet. Hierbei wird auch erreicht, daß das bei einem durch Differenz- oder Differentialcodicrung modulierten Signal charakteristische Rauschen durch Überschreiten der Anstiegsgeschwindigkeit und das für ein solches Signal charakteristische grobkörnige Rauschen effektiv vermindert werden kann.
Die Erfindung wird im folgenden beispielshalber an Hand von Zeichnungen erläutert. Es zeigt
F i g. 1 ein systematisches Blockschaltbild eines ersten Ausführungsbeispiels einer nach der Erfindung ausgebildeten Kompressions- und Expansionsanordnung für digitalmodulierte Signale,

F i g. 2 ein konkretes Blockschaltbild einer Ausführungsform einer im Blockschaltbild nach der F i g. 1 benutzten Erwartungssignal-Generatorschaltung,

Fig. 3,4 und 5 systematische Blockschaltbilder einer ersten, zweiten und dritten Abwandlung des in der Fig. i dargestellten ersten Ausführungsbeispiels,

F i g. 6 ein systematisches Blockschaltbild eines zweiten Ausführungsbeispiels einer nach der Erfindung ausgebildeten Kompressions- und Expansionsanordnung für digitalmodulierte Signale,

F i g. 7 eine grafische Darstellung, die die Signalpegeländerung zeigt und zur Erläuterung der Arbeitsweise wesentlicher Teile des systematischen Blockschaltbilds nach der F i g. 6 dient,

F i g. 8 eine grafische Darstellung, die ein Beispiel der Eingangs-Ausgangs-Charakteristik der Kompressionv •»5 anordnung nach der F i g. 6 zeigt,

F i g. 9 ein systematisches Blockschaltbild eines dritten Ausführungsbeispiels einer nach der Erfindung ausgebildeten Kompressions- und Expansionsanordnung für digitalmodulierte Signale,

F i g. 10 eine grafische Darstellung des Analogumsetzpegels zur Erläuterung der Arbeitsweise eines wesentlichen Teils des systematischen Blockschaltbilds nach der F i g. 9,

F ί g. 11 eine grafische Darstellung zur Erläuterung der Arbeitsweise anderer wesentlicher Teile des systematischen Blockschaltbilds nach der F i g. 9,

F i g. 12 eine grafische Darstellung, die die Eingangs-Ausgangs-Charakteristik einer Verstärkungssteuerschaltung in der Kompressionsanordnung des systematischen Blockschaltbilds nach der F i g. 9 zeigt,

Fig. 13 ein systematisches Blockschaltbild eines vierten Ausführungsbeispiels einer nach der Erfindung ausgebildeten Kompressions- und Expansionsanordnung für digitalmodulierte Signale,

Fig. 14 eine grafische Darstellung zur Erläuterung der Arbeitsweise eines Teils des systematischen Blockschaltbilds nach der F i g. 13.

Fig. 15 ein systematisches Blockschaltbild eines fünften Ausführungsbeispiels einer nach der Erfindung ausgebildeten Anordnung.

Fig. 16 ein systematisches Blockschaltbild eines sechsten Ausführungsbeispiels einer nach der Erfindung ausgebildeten Anordnung,

Fig. 17 und 18 systematische Blockschaltbilder konkreter Ausführungsformen eines im Blockschaltbild nach der F i g. 16 enthaltenen Schieberegisters und

Fig. 19 ein systematisches Blockschaltbild eines siebten Ausführungsbeispiels einer nach der Erfindung ausgebildeten Anordnung.

Bei dem in der Fig. 1 dargestellten Blockschaltbild wird ein Analogsignal an einen Eingangsanschluß t0 gelegt und gelangt von dort zu einem Tiefpaßfilter 11. wo die unwesentliche Komponente hoher Frequenz des Analogsignals entfernt wird. Das auf diese Weise gefilterte Signal wird dann an eine Abtast- und Halteschaltung

12 gelegt, die eins Signal abtastet und hält bzw. /wischenspeichert. Das Ausgangssignal der Abtust- und Halteschaltung 12 wird in einem Analog-Digital-Umsetzer 13 einer Analog-Digital-Umsetzung unterzogen. Dies bedeutet konkret, daß das Alisgangssignal der Schaltung 12 quantisieri und codiert wird. Man erhält dann ein digitalmodulicrles Signal, beispielsweise ein Pulscodeiiiodulationssignal (PCM-Signal).

Das am Ausgang des Analog-Digital-Umsetzers 13 auftretende digitalmodulierte Signal gelangt zu einer > Verstärkerschaltung 14 mit veränderbarem Verstärkungsgrad, die aus einem Schieberegister, Multiplizierglied oder dergleichen aufgebaut sein kann. In der veränderbaren Verstärkerschaltung 14 wird der Analogumsetzpegci Jes digitalmodulierten Signals durch ein Steuersignal geändert, das von einer Verstärkungssteiierschaltung 15 stammt. Das Ausgangssignal der veränderbaren Verstärkerschaltung 14 wird zum einen einem Anschluß 16 zugeführt und zum anderen an eine in der Verstärkungssteuerschaltung 15 vorgesehene Erwartungssignal-Generatorschaltung 17 gelegt.

Bezeichnet man den Analogumsetzpegel des eingangsseitigen digitalmodulierten Signals in der veränderbaren Verstärkerschaltung 14 zu einer Zeit nTm'tt X_n, den Verstärkungsgrad der veränderbaren Verstärkerschaltung 14 zur Zeit nTmit G\ und den Analogumsetzpegel des ausgangsseitigen digitalmodulierten Signals der veränderbaren Verstärkerschaltung 14 zur Zeit nTm\\y„, kann man die folgende Gleichung aufstellen:

y„ = x„ C). (i)

Andererseits ist die Erwartungssignai-Generatorschaitung 17 eine Schaltung, die das vorhergesagte, geschätzte oder erwartete Signal, das dem Analogumsetzpegel des ankommenden digitalmodulierten Signals zu einer nachfolgenden Zeit (n + lJTentspricht, aus dem Analogumsetzpegel von jeweils dem eingangsseitigen digitalmoduliertcn Signal y„ zur Zeit nTund dem digitalmodulierten Signal zu einer Zeit erzeugt, die wenigstens eine Abtastzeit oder Abtastzeitperiode vor der gegenwärtigen Zeit nTliegt. Bezeichnet man den Analogumsetzpegel des ausgangsseitigen Digitalsignals mit z„ und den Bewertungs- oder Gewichtskoeffizienten, der in der Erwartungssignal-Generatorschaltung 17 addiert wird, mit a,(i = 0 bis N), kann man das ausgangsseitige Digitalsignal der Erwartungssignal-Generatorschaltung 17 durch die folgende Gleichung wiedergeben:

,v

Die oben angegebene Gleichung (2) beschreibt auch das Ausgangsdigitalsignal eines gewissen Typs von F^:IR-Digitalfilter, wobei FIR die Abkürzung von »Finite Impulse Response« ist. was endliche Impulsantwort bedeutet. Somit kann die Erwartungssignal-Generatorschaltung 17 aus einem FlR-Typ-Digitalfilter aufgebaut sein. Darüber hinaus beschreibt der Term [y_,| in der obigen Gleichung (2) ein Signal, das man dadurch erhält, daß das digitalmodulierte Signal y_n-1 durch eine Absolutwertschaltung geleitet wird.

Bei einem sehr einfachen Beispiel für die Erwartungssignal-Gencratorschaltung 17 mit So — 2, a\ = — i und a_: = 3j = ... ;i_N = 0 erhält man für die Generatorschaltung den in der F i g. 2 gezeigten Aufbau. Bei dem Schaltungsaufbau nach der F i g. 2 wird der Absolutwert des ankommenden digitalmodulierten Signals y„, das an einem Eingangsanschluß 30 anliegt, von einer Absolutwertschaltung 31 erfaßt. Der erfaßte Absolutwert wird a zum einen direkt einer Differentialschaltung 32 und zum anderen über eine Verzögerungsschaltung 33 der Differenzschaltung 32 zugeführt. Die Verzögerungsschaltung 33 verzögert das Eingangssignal um eine Abtastperiode Γ Die Differenzschaltung 32 liefert dadurch ein Differenzsignal, daß der Absolutwert eines digitalmodulierten Signals y„. das um eine Abtastzeit vor dem Absolutwert des digitalmodulierten Signals y„ auftritt, das die A bsolutwertschaltung 31 liefert, von dem Absolutwert dieses digitalmodulierten Signals y„ abzieht. Das auf diese Weise gewonnene Differenzsignal wird dem Absolutwert des digitalmodulierten Signals y„ in einer Addierschallung 34 hinzugefügt. Somit erscheint an einem Ausgangsanschluß 35 als erwartetes Ausgangssignal ein Digitalsignal z„ mit einem erwarteten ankommenden Analogumsetzpegel zu einer Zeit (n + \)T. und zwar bis zur Ankunft eines ankommenden digitalmodulierten Signals/„+i zu einer nachfolgenden Zeiten+ 1)7".

Das ausgangsseitige erwartete Signal z„ der Erwartungssignal-Generatorschaltung 17 wird einem Vergleicher 19 zugeführt, in dem der Pegel des Analogumsetzers dec erwarteten Signals mit einem Referenzpegel I_n verglichen wird, der von einem veränderbaren Referenzpegelgenerator 18 stammt. Wenn als Ergebnis des Vergleichs der Pegel des Digitalsignals z„ höher als der Referenzpegel /„ ist, tritt am Ausgang des Vergleichers 19 ein Signal auf, das den Verstärkungsgrad G\ der veränderbaren Verstärkerschaltung 14 vermindert und auch den Referenzpegel des veränderbaren Referenzpegelgenerators 18 in einen neuen Referenzpegel ändert, der um das gleiche Ausmaß wie der Verstärkungsgrad C\ vermindert ist, und das der veränderbaren Verstärkerschaltung 14 und dem veränderbaren Referenzpegelgenerator 18 zugeführt wird. Die Verminderung des Verstärkungsgrads der veränderbaren Verstärkerschaltung 14 wird durch Schieben der Bits in Richtung des niedrigstwertigen Bit vorgenommen, wenn die veränderbare Verstärkerschaltung als Schieberegister ausgebildet ist, und wird durch Vermindern des Wertes des Koeffizienten vorgenommen, wenn die veränderbare Verstärker-Schaltung als Multiplizierer ausgebildet ist Wenn andererseits der Pegel des Digitalsignals z„ niedriger als der Referenzpegel /„ ist, tritt am Ausgang des Vergleichers 19 ein Signal auf, das den Verstärkungsgrad G\ der veränderbaren Verstärkerschaltung 14 erhöht und den Referenzpegel des veränderbaren Referenzpegelgenerators 18 in einen neuen Referenzpegel ändert, der im gleichen Ausmaß wie der Verstärkungsgrad G\ angehoben ist, und das sowohl der veränderbaren Verstärkerschaltung 14 als auch dem veränderbaren Referenzpegelgenerator 18 zugeführt wird. Die Zunahme im Verstärkungsgrad der veränderbaren Verstärkerschaltung 14 wird durch Verschieben der Bits in Richtung des höchstwertigen Bit ausgeführt, wenn die veränderbare Verstärkerschaltung als Schieberegister ausgebildet ist, und wird durch Erhöhen des Wertes des Koeffizienten ausgeführt,

wenn die veränderbare Verstärkerschaltung als Multiplizierer ausgebildet ist. Weiterhin wird das Ausgangssignal des Vergleichers 19der Erwartungssignal-Generatorschaltung 17zugcTührt.

Das digitalmodulierte Signal y„. das man durch Verstärkungssteuerung (Pegelsteuerung des Analogumsct/.pegels) des Verstärkungsgrads G\ der veränderbaren Verstärkerschaltung 14 mit Hilfe des entsprechenden dem

5 erwartetem Signal gewonnenen Ausgangssignal der Verstärkungssieuerschaltung 15 erhält, wird somit in seinem Minimumpegel der Quantisierung erhöht, wenn die Varianz im Analogumsetzpegel groß ist. Andererseits wird der Minimumpegel der Quantisierung herabgesetzt, wenn die Varianz im Analogumsetzpegel klein ist. Das digitalmodu!;erte Signal wird folglich zu einem Signal, das einem Signal äquivalent ist, das einer feineren Quantisierung unterzogen worden ist.

ίο Das oben beschriebene digitalmodulierte Signal gelangt nach Durchlaufen eines vorbestimmten Übertragungswegs über einen Anschluß 20 zum einen zu einer veränderbaren Verstärkerschaltung 21 und zum anderen zu einer Verstärkersteuerschaltung 22. Die veränderbare Verstärkerschaltung 21 hat den gleichen Aufbau wie die veränderbare Verstärkerschaltung 14, und der Analogumsetzpegel des Digitalsignals, das der veränderbaren Verstärkerschaltung 21 zugeführt wird, unterliegt einer veränderbaren Steuerung durch das Ausgangssignal der

15 Verstärkungssteuerschaltung 22. Bezeichnet man den Analogumsetzpegel des eingangsseitigen digitalmodulierten Signals in der veränderbaren Verstärkerschaltung 21 zur Zeit nT mit p_n und den Analogumsetzpegel des ausgangsseitigen digitalmodulierten Signals zur Zeit nT mit q„ sowie den Verstärkungsgrad der veränderbaren Verstärkerschaltung 21 mit G₂, gilt die folgende Gleichung

20 qn = Pn · G₂ (3)

Weiterhin hat die Verstärkungssteuerschaltung 22 den gleichen Aufbau wie die bereits beschriebene Verstärkungssteuerschaltung 15, jedoch ist ihre Arbeitsweise im Vergleich zu derjenigen der Verstärkungsstcuerschaltung 15 umgekehrt oder entgegengesetzt gerichtet. Wenn der Analogumsetzpegel des aus dem digitalmodulier-25 ten Signal p„ erhaltenen erwarteten Signals höher als der Referenzpegel im nicht dargestellten Vergleichcr der ή] Verstärkungssteuerschaltung 22 ist, arbeitet somit die Verstärkungssteuerschaltung 22 in einer solchen Weise,

|;' daß der Verstärkungsgrad G₂ erhöht wird und daß auch der Referenzpegel auf einen größeren Wert angehoben

jiV wird, und zwar um das gleiche Ausmaß wie der Verstärkungsgrad G₂ größer geworden ist. Wenn andererseits

fe der Analogumsetzpegel des aus dem digitalmodulierten Signal p_n gewonnenen erwarteten Signals kleiner als der

fc 30 Referenzpegel ist, was durch den Vergleicher in der Verstärkungssteuerschaltung 22 festgestellt wird, arbeitet

j:· die Verstärkungsschaltung 22 in einer solchen Weise, daß sie den Verstärkungsgrad G₂ vermindert und auch den

|; Referenzpegel entsprechend der Verminderung des Verstärkungsgrads G₂ auf einen kleineren Wert herabsetzt.

ji Die von der Verstärkungssteuerschaltung 22 ausgeführte Verstärkungssteuerung ist somit im Vergleich zur

Ä Verstärkungssteuerung der Verstärkungssteuerschaltung 15 ein komplementärer Pegelexpansionsvorgang, so

■;i 35 daß der folgenden Gleichung Genüge getan ist:

1 G₁- G₂= \ (4)

·.': Weiterhin gilt:

Ψ Das am Ausgang der veränderbaren Verstärkungsschaltung 21 auftretende digitalmodulierte Signal (Analogie umsetzpegel q„) wird einem Digital-Analog-Umsetzer 23 zugeführt. Aus den Gleichungen (1), (3), (4) und (5) kann

ki 45 man die folgende Gleichung(6) ableiten:

© Qn = Pn- G₂

£ = x„ - G\ ■ G₂

K 50 = Xn

fj. Oder einfach ausgedrückt:

<| qn S X„ (6)

•|ä Aus der obigen Erläuterung geht hervor, daß das digitalmodulierte Signal, das bezüglich seines Pegels auf der

$ΐ| Sendeseite komprimiert wird, auf der Empfangsseite bezüglich seines Pegels expandiert wird und damit wieder

ΐ; in das ursprüngliche digitalmodulierte Signal umgewandelt oder umgesetzt wird.

If Die beschriebene Kompression und Expansion des Signalpegels wird bei dem erläuterten Ausführungsbeife 60 spiel entsprechend dem erwarteten Signal ausgeführt. Wenn in der Gleichung (2) beispielsweise .7₀ = 2 und

|; a\ = — 1, kann man das erwartete Signal durch Differentiation gewinnen, wie es aus der folgenden Gleichung (7)

»i hervorgeht:

IiK Gleichermaßen kann man durch Verwendung geeigneter Bewertungs- oder Gewichtsverfahren in der Glci-

:3 chung (2) ein geeignetes erwartetes Signal erhalten, das die Charakteristik oder Eigenschaft des eingangsseitigen

digi;almoduiierten Signals wiederspiegelt. Wie es aus der Gleichung (2) deutlich hervorgeht, kann man das oben beschriebene erwartete Signal aus dem digitalmodi.'lierten Signal gewinnen. In Gegensatz zum Stand der Technik, bei dem ein Verstärkungssteuersignal getrennt zur Empfangsseite übertragen muö, kann man hier das digitalmodulierte Signal komprimieren und expandieren und im Vergleich zu herkömmlichen Übertragungsanordnungen mit einer geringeren Anzahl von Bits übertragen.

Die Fig. 3 zeigt das systematische Blockschaltbild einer ersten Abwandlung des oben erläuterten Ausführungsbeispiels. In der F i g. 3 sind Teile, die mit Teilen nach der F i g. 1 übereinstimmen oder ihnen entsprechen, mit denselben Bezugszahlen versehen. Eine Einzelbeschreibung dieser Teile entfällt. Bei der ersten Abwandlung ist eine Verstärkungssteuerschaltung 40 vorgesehen, der das am Ausgang des Analog-Digital-Umsetzers J3 auftretende digitalmodulierte Signal als Eingangssignal zugeführt wird und die daraus ein veränderbares Ver- ,0 Stärkungssteuersignal für die veränderbare Verstärkungsschaltung 14 erzeugt. Andererseits erhält eine Verstärkungssteuerschaltung 41 das am Ausgang der veränderbaren Verstärkerschaltung 21 auftretende digitalmoduliertc Signal als Eingangssignal und leitet daraus ein Steuersignal ab, das die Verstärkung oder den Verstärkungsgrad der veränderbaren Verstärkerschaltung 21 ändert. Die Verstärkungssteuerschaltungen 40 und 41 haben grundsätzlich den gleichen Aufbau wie die Verstärkungssteuerschaltungen 15 und 22, und die erläuterte erste Abwandlung hat daher gleiche oder ähnliche Eigenschaften wie das beschriebene erste Ausführungsbeispiel.

Die Fig.4 und 5 zeigen die Blockschaltbilder einer zweiten und einer dritten Abwandlung des an Hand der Fig. 1 erläuterten ersten Ausführungsbeispiels der Erfindung. In dep Fig.4 und 5 sind diejenigen Teile, die Teilen nach der F i g. 1 entsprechen, mit denselben Be7iigs7ah!en versehen. Eine Beschreibung dieser Teile entfällt. Bei der zweiten und dritten Abwandlung erhält eine veränderbare Verstärkerschaltung 42 ihr Eingangssignal von Ausgang der Abtast- und Halteschaltung 12, und eine veränderbare Verstärkerschaltung 43 ist mit ihrem Eingang an den Ausgang des Digital-Analog-Umsetzers 23 angeschlossen. Bei diesen Abwandlungen bezeichnen daher der Term y„ in der Gleichung (1) und die Terme y„-, sowie z„ in der Gleichung (2) den Signalpegel und nicht den Analogumsetzpegel.

Bei der zweiten Abwandlung des ersten Ausführungsbeispielr, erzeugt eine Verstärkungssteuerschaltung 44 das erwartete Signal aus dem Ausgangssignal der veränderbaren Verstärkerschaltung 42 nach dem oben beschriebenen Verfahren. Der Pegel des auf diese Weise gewonnenen erwarteten Signals wird somit mit dem Referenzpegel verglichen, und wenn der Pegel des erwarteten Signals höher als der Referenzpegel ist, vermindert die Verstärkungssteuers^haltung 44 die Verstärkung der veränderbaren Verstärkerschaltung 42 und auch den Referenzpegel. Ist andererseits der Pegel des erwarteten Signals geringer als der Referenzpegel, erhöht die Verstärkungssteuerschaltung 44 die Verstärkung der veränderbaren Verstärkerschaltung 42 und hebt auch den Refcrenzpegel an. Eine Verstärkungssteuerschaltung 45 ist von ähnlichem Aufbau wie die Verstärkungssteuerschaltungen 22 und 41 und übt daher auch eine ähnliche Arbeitsweise aus.

Bei der in der F i g. 5 dargestellten dritten Abwandlung wird das am Ausgang der Abtast- und Halteschaltung 12 auftretende Signal einer Verstärkungssteuerschaltung 46 zugeführt, die die Verstärkung oder den Verstärkungsgrad der veränderbaren Verstärkerschaltung 42 mit Hilfe eines Steuersignals ändert, das man durch Anwendung einer Verfahrensweise erhält, die der in der Verstärkungssteuerschaltung 44 durchgeführten Verfahrensweise ähnlich ist. Eine Verstärkungssteuerschaltung 47 erhält als Eingangssignal das am Ausgang der veränderbaren Verstärkerschaltung 43 auftretende Analogsignal und dient zur Steuerung der Verstärkung oder des Verstärkungsgrads der veränderbaren Verstärkerschaltung 43 mit Hilfe eines Steuersignals, das durch Anwendung einer Verfahrensweise gewonnen wird, die der in der Verstärkungssteuerschaltung 45 ausgeführten Verfahrensweise ähnlich ist. Die zweite und die dritte Abwandlung weisen gleiche oder ähnliche Eigenschaften wie das erste Ausführungsbeispiel auf.

Der Analogumsetzpegel des digitalmodulierten Signals wird bezüglich seines Pegels im ersten Ausführungsbeispiel und der ersten Abwandlung komprimiert und expandiert. In der nweiten und dritten Abwandlung wird der modulierte Signalpegel (Analogsignal) des digitalmodulierten Signals komprimiert und der demodulierte Signalpegel wird expandiert. Das gleiche Ziel kann man allerdings erreichen, indem man den Differenz- oder Differentialsignalpegel des Differenz- oder Differentialsignals (m„ — m_n-.\) komprimiert und expandiert, wobei m„ den Analogumsetzpegel des digitalmodulierten Signals zur Zeit nTangibt.

Ein zweites Ausführungsbeispiel der Erfindung wird an Hand der F i g. 6 erläutert. Die in der F i g. 6 dargestellte Kompressions- und Expansionsanordnung hat den grundsätzlichen gleichen Aufbau wie das systematische Blockschaltbild nach der F i g. 2. Zunächst soll die Arbeitsweise der Kompressionsanordnung erläutert werden. Ein ankommendes digitalmoduliertes Signal mit η Bits pro Abtastung wird über einen Eingangsanschluß 50 einem Schieberegister 51 zugeführt, in dem das digitalmodulierte Signal vorübergehend gespeichert wird. Außerdem wird das ankommende digitalmodulierte Signal einer Absolutwertschaltung 52 zugeführt, in der der Absolutwert erfaßt wird. Das am Ausgang der Absolutwertschaltung 52 auftretende Digitalsignai wird wenigstens um ein Abtastintervall in einem Verzögerungsregister 53 verzögert. Das auf diese Weise verzögerte Signal erhält in einer Umkehrschaltung 54 entgegengesetzte Signalpolarität und gelangt dann zu einer Addierschaltung 55. wo es mit dem gegenwärtigen Digitalsignal addiert wird, das am Ausgang der Absolutwertschaltung 52 auftritt. Das Signal am Ausgang des Addierers 55 ist somit ein Differenz- oder Differentialsignal, das den Pegel eines Signals hat, welches man dadurch erhält, daß das wenigstens ein Abtastintervall vor der gegenwärtigen Zeit am Ausgang der Absolutwertschaltung 52 auftretende Digitalsignal von dem Ausgangssignal der Absolutwertschaltung 52 subtrahiert, das zur gegenwärtigen Zeit dort erscheint. Das gewonnene Differenzsignal wird einem Multiplizierglied 56 zugeführt, wo es mit einem Koeffizienten (Digitalsignai) multipliziert wird, der zur Bewertung oder Gewichtung dient und von einer Koeffizientenschaltung 57 stammt.

Das Ausgangssignal des Multiplizierglieds 56 gelangt zu einer Addierschaitung 58, wo dieses Signal mit dem digitalen Ausgangssignal der Absolutwertschaltung 52 addiert wird. Auf diese Weise wird ein Erwartungssignal

gewonnen, das den erwarteten Wert des digitalen Ausgangssignals der Absolutwertschaltung 52 ein Abtastintervall nach dem digitalen Ausgangssignal der Absolutwertschaltung 52 zum gegenwärtigen Zeitpunkt angibt Wenn der Wert des Koeffizienten in der Koeffizientenschaltung 57 beispielsweise gleich »1« gesetzt wird, kann man sowohl das Multiplizierglied 56 als auch die Koeffizientenschaltung 57 weglassen. Auf diese Weise wird der Schaltungsaufbau vereinfacht

Der Analogu nsetzpegel des auf diese Weise gewonnenen erwarteten Signals wird in einem Vergleicher 59 mit dem gegenwärtigen Pegel eines oberen Grenzreferenzwerts H(i) verglichen, wobei der obere Grenzreferenzwert H(i) ein Wert von oberen Grenzreferenzwerten H ist, die als Gruppe von Pegeln mit vorbestimmten Werten in einer oberen Grenzwertschaltung 61 gesetzt sind. Andererseits wird der Analogumsetzpegel des

ίο Erwartungssignals in einem Vergleicher 60 mit dem zur gegenwärtigen Zeit auftretenden Pegel eines unteren Grenzreferenzwerts L(I) verglichen, wobei der untere Grenzreferenzwert L(i) ein Wert von unteren Grenzreferenzwerten L ist, die als Vielzahl von Werten mit vorbestimmten Pegeln in einer unteren Grenzreferenzwertschaltung 62 gesetzt sind. Wenn sich als Resultat der oben angegebenen Vergleiche der Analogumsetzpegel des zur gegenwärtigen Zeit erwarteten Signals innerhalb eines vorbestimmten Pegelbereiches zwischen dem oberen Grenzreferenzwert H(i) und dem unteren Grenzreferenzwert L(i) befindet, werden der obere Grenzreferenzwert H(I) und der untere Grenzreferenzwert L(i) nicht erneuert, sondern auf ihren Werten gehalten. Die Erneuerung geschieht durch ein Ausgangssignal eines Codierers 63, dem die Ausgangssignaie der Vergleicher 59 und 60 zugeführt werden. Weiterhin wird im obigen Fall auch keine Verschiebung des Schieberegisters 51 ausgeführt. Folglich werden die vorbestimmten oberen m Bits des π Bits enthaltenden digitalmodulierten Eingangssignals des Schieberegisters 51 einem Ausgangsanschluß 65 zugeführt, nachdem die Übertragung der niedrigstwertigen Bitseite der digitalen Welle oder Schwingung oder die Verarbeitung der Information, die nicht wiedei gegeben wird, durch eine Abrundungsverarbeitungsschaltung 64 ausgeführt ist Für die obige Verarbeitung werden im allgemeinen Abschneid-Abruridungs- oder Absolutwertabschneidverfahren verwendet wenn jedoch nach der Demodulation eine arithmetische Verarbeitung nicht vorgenommen wird, ist es beispielsweise nur erforderlich, einen Verarbeitungsvorgang auszuführen, bei dem die Verzerrung bei der Modulation klein ist Wenn sich allerdings der Analogumsetzpegel des erwarteten Signals nicht innerhalb des Bereiches zwischen dem oberen Grenzreferenzwert H(i) und dem unteren Grenzreferenzwert L(i) befindet, wird ein Quantisierungspegel / innerhalb des in der F i g. 8 gezeigten Pegelbereiches, der durch das Ausgangssignal des Codierers 63 erstellt wird, auf einem konstanten Pegel gehalten. Daiüber hinaus werdeii der obere Grenzreferenzwert und der untere Grenzreferenzwert sukzessive in die Richtung des Analogumsetzpegels des erwarteten Signals geschoben (der ganze vorbestimmte Pegelbereich wird aufeinanderfolgend verschoben), so daß sich der Analogumsetzpegel des erwarteten Signals innerhalb des vorbestimmten Pegelbereiches befindet Wenn der obere und der untere Grenzreferenzwert erhöht werden, wird außerdem die Information im Schieberegister 51 durch das Ausgangssignal des Codierers 63 nach links geschoben. Werden andererseits der obere und der untere Grenzrcferenzwert vermindert, erfolgt eine Verschiebung der Information im Schieberegister 51 nach rechts.

Das Schieberegister 51 komprimiert fortwährend ein öigitalmoduliertes n-Bit-Eingangssignal in ein vorbestimmtes digitaimoduliertes /π-Bit-Signal und gibt das auf diese Weise gewonnene Signal über den Ausgangsanschluß 65 ab. Durch die oben beschriebene Verschiebung nach links werden m Bits ausgegeben oder übertragen, die bei höheren Bitpositionen als zuvor existieren. Bei einer Verschiebung nach rechts werden andererseits m Bits ausgegeben oder übertragen, die bei niedrigeren Bitpositionen als zuvor existieren. Auf diese Weise wird eine Kompression einer Information mit (n—m) Bits pro Abtastung ausgeführt. Bei dem betrachteten Ausführungsbeispiel wird eine ähnliche Erwartungsoperation wie oben beschrieben in der Expansionsanordnung vorgenommen. Damit ist es lediglich erforderlich, eine Signalinformation aus m Bits pro Abtastung zu übertragen. Dies steht im Gegensatz zu herkömmlichen Anordnungen, bei denen zusammen mit der Signalinformation zum Triggern der Expansionsoperation Informationsbits im selben Ausmaß wie zur Durchführung der Kompression übertragen werden müssen.

Die oben beschriebene Verarbeitung soll im folgenden an Hand der in der F i g. 7 dargestellten Wellen- oder Schwingungsform beschrieben werden. In der Fig.7 ist das ursprüngliche Analogsignal durch eine Kurve / dargestellt. Die Zeitabstände zwischen den Zeiten i0 und 11, ί 1 und /2, usw. sind alle gleich und entsprechen einem Abtastintervall. Bei dem in der Fig. 7 dargestellten Beispiel wird die Differenzkomponente 5 zwischen den durch die ausgezogene Linie dargestellten Absolutwerten zu den Zeiten rl und /0 mit einem passenden Koeffizienten k multipliziert. Wenn der Analogumsetzwert des zur Zeit 12 erwarteten Signals, das man dadurch erhält, daß der Absolutwert zur Zeit 11 und das durch Multiplikation gewonnene Signal miteinander addiert werden und das durch eine gestrichelte Linie dargestellt ist, außerhalb des vorbestimmten Pegclbereiches zwischen dem oberen Grenzreferenzwert W(I) und dem unteren Grenzreferenzwert K(\) fällt, wird dieser Zustand zur Zeit 11 erfaßt Die Folge davon ist, daß der obere Grenzreferenzwert und der untere Grenzreferenzwert von H(X) bzw. L(I) nach H(2) und nach L(2) bis zum Auftreten der Zeit f 2 geschoben werden. Zur Zeit f 2 wird daher durch die ausgezogene Linie dargestellte, tatsächliche Wert übertragen, wie es aus der F i g. 7 hervorgeht. Weiterhin ist die Anzahl der Datenbits in beiden Fällen die gleiche.

Wie es deutlich aus der Darstellung nach der F i g. 7 hervorgeht, ist die oben beschriebene Operation ein Vorgang, bei dem eine Art von nichtlinearer Quantisierung ausgeführt wird. Folglich tritt eine Eirtgangs-Ausgangs-Charakteristik auf. wie sie beispielsweise durch die ausgezogenen Linien in der F i g. 8 dargestellt ist.

Es soll jetzt die Arbeitsweise der Expansionsanordnung erläutert werden. Der Schaltungsaufbüu der Expansionsanordnung ist demjenigen der Kompressionsanordnung nach der F i g. 6 ähnlich. Folglich wird ein ankom-

t)5 mendes digitalmoduliertes /n-Bii-Schwingungssignal. das übertragen oder wiedergegeben wird, dem Eingangsanschluß 50 zugeführt. Die ankommende Welle oder Schwingung wird um das gleiche Maß, wie die Welle komprimiert worden ist, zurück in die ursprüngliche digitalmoduliertc n-Bit-Wclle expandiert Das expandierte Signal tritt dann am Ausgangsanschluß 65 auf. Die auf diese Weise gewonnene Welle wird dann in der nächsten

Stufe einem Digital-Analog-Umsetzer zugeführt. In der Expansionsanordnung wird geprüft, ob der Analogumsetzpegel des erwarteten Signals außerhalb des vorbestimmten Pegelbereiches fällt, und zwar durch Ableiten des Erwartungssignals. Wenn der Analogumsetzpegel des erwarteten Signals außerhalb des vorbestimmten Pegelbereiches liegt, werden der obere Grenzreferenzwert und der untere Grenzreferenzwert verschoben, bis der Analogumsetzpegel des Erwartungssignals wie bei der Kompressionsanordnung in den erstellten Pegelbereich fällt. Bei der Expansionsanordnung erfolgt aber die Schieberichtung im Schieberegister 51 in bezug auf die Kompressionsanordnung in der entgegengesetzten Richtung. Da die Schiebesteueroperation derart ausgeführt wird, daß überprüft wird, ob sich der Analogumsetzpegel des erwarteten Signals innerhalb des erstellten Pegelbereiches befindet, benötigt man nicht das bei herkömmlichen Anordnungen benutzte Kompressionsinformationsbit.

In der Expansionsanordnung wird das Bitschieben in der entgegengesetzten Richtung wie in der Kompressionsanordnung ausgeführt. Darüber hinaus ist das Schieben bezüglich solcher Teile, die übertragen oder nicht auf der niedrigstwertigen Bitseite wiedergegeben werden, als Null zu betrachten, und der Ausgang der Abrundungsverarbeitungsschaltung 64 wird auf einem niedrigen Pegel gehalten. Somit kann man über den Ausgangsanschluß 65 ein digitalmoduliertes n-Bit-Signal vom Schieberegister 51 erhalten. Die Eingangs-Ausgangs-Cha- rakteristik der obigen Expansionsanordnung ist somit komplementär im Vergleich zu derjenigen Kompressionsanordnung, die in der F i g. 8 durch ausgezogene Linien dargestellt ist In der Expansionsanordnung erhält man somit am Ausgangsanschluß ein digitalmoduliertes Signal mit einer Charakteristik, das in der F ί g. 8 din^ä die gestrichelten Linien dargestellt ist und zwar im Vergleich zum eingangsseitigen digitalmodulierten Signal der Kompressionsanordnung.

Ein drittes Ausführungsbeispiel der Erfindung soll im folgenden an Hand der F i g. 9 erläutert werden. In der F i g. S sind Teile, die mit Teilen nach der F i g. ί übereinstimmen oder mit diesen Teilen ähnlich sind, durch die gleichen Bezugszahlen gekennzeichnet. Eine Beschreibung dieser Teile entfällt Das abgetastete Signal, das am Ausgang der Abtast- und Halteschaltung 12 auftritt, wird einerseits einer Erwartungssignal-Generatorschaltung 70 und andererseits einer Verstärkungssteuerschaltung 71 zugeführt. Die Erwartungssignal-Generatorschaltung 70 ist durch einen Block mit gestrichelfenLinien eingezeichnet. Das Ausgangssignal der Abtast- und Halteschaltung 12 gelangt in der Erwartungssignal-Generatorschaltung 70 zunächst zu einer Absolutwertschaltung 72, in der der Absolutwert des zugeführten Signals gewonnen wird. Der gewonnene Absolutwert wird dann zum einen einer Verzögerungsschaltung 73 und zum anderen einer Addierschaltung 75 zugeführt. Die Verzögerungsschaltung 73 verzögert das ihr zugeführte Signal um eine Zeitspanne, die gleich einer Abtastperiode der Abtast- und Halteschaltung 12 ist Das derart verzögerte Ausgangssignal der Verzögerungsschaltung 73 wird dann ebenfalls der Addierschaltung 75 zugeführt, und zwar über ein Umkehrglied 74. Das Ausgangssignal der Addierschaltung 75 gelangt dann nach Durchlaufen einer Verstärkungssteuerschaltung 76, die zwecks Durchführung einer geeigneten Bewertung oder Gewichtung eine Verstärkungssteuerung vornimmt, zu einer Addierschaltung 77. Der Addierschaltung 77 wird außerdem das Ausgangssignal der Absolutwertschaltung 72 zugeführt, so daß die Addierschaltung 77 das Ausgangssignal der Absolutwertschaltung 72 mit dem Ausgangssignal der VerstärküP.gssieuerschahung 76 addiert Das von der Vcrstarkungssteuerschaitung 76 gelieferte Ausgangssignai (Nebenkoeffizientenerfassungssignal) ist aus dem eine Abtastperiode zuvor auftretenden Ausgangssignal der Absolutwcrtschaltung 72 gebildet worden, so daß das Ausgangssignal der Addierschaltung 77 ein voraussichtliches oder erwa rtetes Signal darstellt

Wenn der Analogumsetzpegel des am Ausgang der Absolutwertschaltung 72 auftretenden abgetasteten Signals von einer Art ist, wie es durch einen vollausgezogenen Pfeil in der Fig. 10 dargestellt ist, erscheint am Ausgang der Addierschaltung 75 zur Zeit f 2 ein abgetastetes Signal (Differenz- oder Differentialsignal), bei dem es sich um die Differenz- oder Differentialkomponente «/zwischen dem Analogumsetzpegel zur Zeit 11 und dem Analogumsetzpegel zur Zeit f 2 handelt, der eine Abtastperiode nach der Zeit 11 auftritt. Das Ausgangssignal der Addierschaltung 75 wird dann mit einem Bewertungs- oder Gewichtskoeffizienten α in der Verstärkungssteuerschaltung 76 multipliziert und der Addierschaltung 77 zugeführt. Der Analogumsetzpegel am Ausgang der Addierschaltung 77 stellt dann die Summe des Analogumsetzpegels am Ausgang der Absolutwertschaltung 72 zur Zeit / 2 und aus dem Analogumsetzpegel des Differenz- oder Differentialsignals «c/dar. Die Summe aus den Analogumsetzpegeln nimmt daher eine Form an, wie sie in der Fig. 10 durch einen unterbrochenen Pfeil I bei der Zeit t3 eingezeichnet ist. Das durch den unterbrochenen Pfeil I dargestellte erwartete Signal erhält man zur Zeit / 2 als ein Signal, das den erwarteten oder voraussichtlichen Analogumsetzpegel am Ausgang der Absolutwertschaltung 72 zur Zeit ί 3 darstellt Der vollausgezogene Pfeil II zeigt den tatsächlichen Analogumsetzpegel am Ausgang der Absolutwertschaltung 72 zur Zeit r3. Die Zeit i3 tritt eine Abtastperiode hinter der Zeit /2 auf. Der tatsächliche Pegel ist etwa gleich dem erwarteten Pegel.

Bei der beschriebenen Anordnung wird der Eingangssignalpegel des Analog-Digital-Umsetzers 13 gesteuert und gemäß dem oben beschriebenen erwarteten Signal ausgesendet. Auf der Empfangsseite wird eine Pegelsicuerung vorgenommen, die derjenigen auf der Sendeseite entgegengesetzt ist. Auf diese Weise wird die Übertragung einer digitalmodulierten Schwingung mit einer gewissen Anzahl von Bits ausgeführt, ohne daß dafür Bits erforderlich sind, die für Steuersignale verwendet werden.

Das am Ausgang der Addierschaltung 77 auftretende erwartete Signal wird einem Vergleicher 78 und einem Vergleichcr 79 zugeführt. In diesen Vergleichern wird der Pegel des zugeführten Signals mit dem Ausgangssignalpegel einer oberen Grenzpegeleinstellschaltung 80 und einer unteren Grenzpegeleinstellschaltung 8) verglichen. Wenn der Pegelbereich, der die Differenz zwischen dem eingestellten oder gesetzten oberen Grenzpegel der oberen Grenzpegeleinstellschaltung 80 und dem eingestellten oder gesetzten unteren Grenzpegel der μ unleren Grcnzpegeleinstellschallung 81 ist, einen bestimmten Pegelbereich zeigt, der von dem Analog-Digital-Umsetzer 13. der eine niedrige Anzahl von Bits hat, übertragen werden kann und wenn der erwartete Signalpegel größer als der gesetzte oder eingestellte obere Grenzpegel wird, erfolgt eine Verschiebung des gesamten

Pegelbereiches nach oben. Wird andererseits der erwartete Signalpegel kleiner als der eingestellte untere Grenzpegel, erfolgt eine Verschiebung des gesamten Pegelbereiches nach unten.

An Hand der F i g. 11 wird beispielsweise ein Zustand betrachtet, bei dem der eingestellte obere Grenzpegel und der eingestellte untere Grenzpegel durch Linien III und V dargestellt sind. Wenn der erwartete Wert des Analogumsetzpegels, der zur Zeit ί 2 am Ausgang der Absolutwertschaltung 72 auftritt und der in der F i g. 11 durch einen unterbrochenen Pfeü bei der Zeit f3 dargestellt ist, den eingestellten oberen Grenzpegel III überschreitet, liefert der Vergleicher 78 ein Signal, das den Wert für den eingestellten oberen Grenzpegel der oberen Grenzpegeleinstelischaltung 80 so erhöht, daß er größer als der erwartete Wert ist Der angehobene obere Grenzpegel ist durch eine Linie IHa in der Fig. 11 dargestellt Der setzbare oder einstellbare untere Grenzpegel der unteren Grenzpegeleinstelischaltung 81 wird dabei um den selben Betrag angehoben, wie es in der Fig. II durch eine Linie IVa gezeigt ist Darüber hinaus liefert der Vergleicher 78 ein Steuersignal an die Verstärkungssteuerschaltung 71, um deren Verstärkungsgrad herabzusetzen und um den Pegel des Signals, das zur Zeit f 3 von der Verstärkungssteuerschaltung 71 dem Analog-Digital-Umsetzer 13 zugeführt wird, in einen vorbestimmten Pegel zu dämpfen.

Fällt andererseits der zur Zeit f„+2 erwartete Signalpegel, den man zur Zeit /„+1 erhält, unter den einstellbaren oder setzbaren unteren Grenzpegel ab, wie es in der Fig. II dargestellt ist liefert der Vergleicher 79 ein Signal, das den unteren Grenzpegel der unteren Grenzpegeleinstelischaltung 81 vermindert so daß der in der F i g. 11 durch eine Linie Wb dargestellte neueingestellte untere Grenzpegel kleiner als der zur Zeit t„+2 erwartete Signalpegel ist Gleichzeitig wird durch ein Steuersignal der einstellbare obere Grenzpegel der oberen Grenzpegeleinstellsc'jaltung 80 um den gleichen Betrag vermindert, wie es durch eine in der F i g. 11 eingezeichnete Linie UIb gezeigt ist Darüber hinaus liefert der Vergleicher 79 ein Steuersignal an die Verstärkungssteuerschaltung 71, um deren Verstärkungsgrad anzuheben und um damit den Pegel des Signals, das die Verstärkungssteuerschaltung 71 zur Zeit t„+i dem Analog-Digital-Umsetzer 13 zuführt in einen vorbestimmten Pegel anzuheben.
Somit wird der Analogumsetzpegel des Signals (des abgetasteten Signals), das von der Verstärkungssteuerschaltung 71 dem Analog-Digital-Umsetzer 13 zugeführt wird, so eingestellt, daß es sich innerhalb desjenigen Pegelbereiches befindet innerhalb dessen das Signal unter Aufrechterhaltung einer hohen Qualität vom Analog-Digital-Umsetzer 13 übertragen werden kann. Ferner erfolgt die Steuerung längs des Bereiches dort, wo die Pegelschwankung fortwährend groß ist Wenn somit die Pegelschwankung des Eingangssignals groß ist, wird der Minimumpegel der Quantisierung angehoben. Ist andererseits die Pegelschwankung oder Pegelveränderung des Eingangssignals klein, wird der Minimumpegel der Quantisierung vermindert und damit wird eine feinere Quantisierung durchgeführt

Die F i g. 12 zeigt die analogumgesetzte Eingangs-Ausgangs-Charakteristik der Verstärkungssteuerschaltung 71, wobei die vollausgezogenen Linien V die Eingangs-Ausgangs-Charakteristik zu einer ersten Zeit und die strichpunktierten Linien VI die Eingangs-Ausgangs-Charakteristik zu einer anderen Zeit darstellen. Der Dynamikbereich Pbleibt dabei konstant.

Das in der erläuterten Weise erzeugte Ausgangssignal der Verstärkungssteuerschaltung 71 wird im Analog-Digital-Umsetzer 13 in ein digitalmoduliertes Signal umgesetzt, beispielsweise ein PCM-Signal. Das digitalmodulierte Signal gelangt dann zum Anschluß 16 und wird nach Durchlaufen der Übertragungsstreckc auf der Empfangsseite über den Anschluß 20 dem Digital-Analog-Umsetzer 23 zugeführt. Nachdem das Signal im Digital-Analog-Umsetzer 23 einer Digital-Analog-Umsetzung unterzogen worden ist gelangt es zum einen zu einer Abtast- und Halteschaltung 82 und zum anderen zu einer Verstärkungssteuerschaltung 84. Das Ausgangssignal der Abtast- und Halteschaltung 82 wird einer Erwartungssignal-Generatorschaltung 83 zugeführt.

Der Schaltungsaufbau der Erwartungssignal-Generatorschaltung 83 ist demjenigen der Erwartungssignal-Generatorschaltung 70 ähnlich. Wenn allerdings der Erwartungssignalpegel größer als der einstellbare obere Grenzpegel wird, werden der obere und der untere Grenzpegel um ein vorbestimmtes Ausmaß erhöht, und der Erwartungssignal-Generatorschaltung 83 wird ein Steuersignal zugeführt, das den Verstärkungsgrad der Verstärkungssteuerschaltung 84 um eine vorbestimmte Verstärkung anhebt. Ist andererseits der Signalpegel niedriger als der eingestellte untere Grenzpegel, werden der obere und der untere Grenzpegel herabsetzt. Der Erwartungssignal-Generatorschaltung 83 wird ein Steuersignal zugeführt, das die Verstärkung der Verstärkungssteuerschaltung 84 um eine vorbestimmte Verstärkung herabgesetzt. Die Erwartungssignal-Generatorschaltung 83 unterscheidet sich somit von der Erwartungssignal-Generatorschaltung 70 in den oben angegebener. Punkten.

Das in der beschriebenen Weise gewonnene Ausgangssignal der Verstärkungssteuerschaltung 84 gelangt über das Tiefpaßfilter 24 zum Ausgangsanschluß 25, nachdem es zurück in das ursprüngliche Analogsignal umgesetzt worden ist

Da die erläuterte Anordnung nach der Erfindung so ausgebildet ist, daß Steuersignale für die Verstärkungssteuerschaltungen 71 und 84 in Abhängigkeit davon gewonnen werden, ob der erwartete Signalpegcl des abgetasteten Signals den oberen oder unteren Grenzpegel überschreitet, besteht keine Veranlassung, ein spezielles Verstärkungssteuersignal zu übertragen. Im Vergleich zur üblichen Anordnung kann das das digitalmodulierte Signal mit einer geringeren Anzahl von Bits übertragen werden. Weiterhin wird der Minimumpegcl der Quantisierung vermindert, wenn der eingangsseitige Analogsignalpegel niedrig ist, so daß eine feinere Quantisierung ausgeführt wird und das Quantisierungsrauschen geringer ist.

Bei dem oben erläuterten Ausführungsbeispiel der Erfindung wird das voraussichtliche oder erwartete Sign;il aus dem benachbarten abgetasteten Signal gewonnen. Zur Erzeugung des erwarteten Signals ist es aber auch

μ möglich, einen Mittelwert zu verwenden, der aus dem derzeitigen Abtastsignal und den Abtastsignalcn gewonnen wird, die eine und zwei Abiastperioden vor dem gegenwärtigen Zeitpunkt aufgetreten sind.

Ein viertes Ausführungsbeispiel der Erfindung wird an Hand der Fig. 13 erläutert. In der Fig. 13 sind Teile, die mit Teilen nach der F i g. 9 übereinstimmen oder diesen Teilen ähnlich sind, mit denselben Bezugszahlen

versehen. Eine Beschreibung dieser Teile entfällt Das Ausgangssignal des Analog-Digital-Umsetzers 13 wird zum einen einer Differenzschaltung 90 und zum anderen einer Verzögerungsschaltung 91 zugeführt, die das zugeführte Signal um eine Abtastperiode verzögert und dann an die Differenzschaltung 90 weiterleitet. Die Differcnzschaltung 90 subtrahiert das am Ausgang der Verzögerungsschaltung 91 auftretende Signal von dem am Ausgang des Analog-Digital-Umsetzers 13 auftretenden Digitalsignal. Die Differenzschaltung 90 liefert somit beispielsweise ein differenzpulscodemoduliertes Signal, d. h. allgemein ausgedrückt ein Signal mit der Amplitudendifferenz zwischen Signalen, die um ein Abtastintervall miteinander benachbart sind. Dieses Differenzsignal, das am Ausgang der Differenzschaltung 90 auftritt, wird einem Schieberegister 92 zugeführt. Das oben erläuterte Differenzsignal ist ein Digitalsignal. Wenn dieses Digitalsignal beispielsweise acht Bits enthält, weist das am Ausgang der Absolutwertschaltung 72 erfaßte Digitalsignal einen Absolutwert von ebenfalls acht Bits auf. Das Absolutwertsignal wird zum einen einer Differenzschaltung 93 und zum anderen der Verzögerungsschaltung 73 zugeführt. Das von der Verzögerungsschaltung 73 um eine Abtastperiode verzögerte Signal gelangt dann ebenfalls zur Differenzschaltung 93.

Die Differenzschaltung 93 enthält eine Operations- oder Verarbeitungsschaltung, die zwischen dem am Ausgang der Absolutwertschaltung 72 auftretenden /2-Bit-Digitalsignal und dem am Ausgang der Verzögerungsschaltung 73 auftretenden, um eine Abtastperiode verzögerten Λ-Bit-Digitalsignal die Differenz bildet. Das Ausgangssignal der n-Bit-Diffei-enzschaltung 93 wird dann der Verstärkungssteuerschaltung 76 zugeführt. Da der Aufbau und die Arbeitsweise der oben genannten Teile und der Verstärkungssteuerschaltung 76 die gleichen wie beim Ausführungsbeispiel nach der F i g. 9 sind, wird hier auf eine Beschreibung verzichtet Der Vergleicher 78 liefert einen Schiebeimpuls zum Verschieben der Daten im Schieberegister 92 nach links, und zwar nur dann, wenn der am Ausgang der Addierschaltung 77 auftretende Erwartungssignalpegel größer als ό:. obere Grenzwertpege! der oberen Grenzwertpegeleinstelischaltung 80 ist, um die Daten beispielsweise om ein Bit zu verschieben. Weiterhin erhöht der Vergleich 78 die Einstellpegel der oberen Grenzpegeleinstellschaltung 80 und der unteren Grenzpegeleinstellschaltung Si um einen konstanten Pegel. Der oben erläuterte Vorgang wird wiederholt, bis der Erwartungssignalpegel niedriger als der obere Grenzpegel der oberen Grenzpegeleinstellschaltung 80 ist Ferner ist die Anordnung so getroffen, daß diese Operation oder dieser Vorgang beendet ist, bevor das nächste Erwartungssignal (innerhalb einer Abtastperiode) auftritt.

Gleichermaßen liefert der Vergleicher 79 einen Schiebeimpuls zum Verschieben der Daten im Schieberegister 92 nach rechts nur dann, wenn der am Ausgang der Addierschaltung 77 auftretende Erwartungssignalpegel kleiner als der untere Grenzpegel der unteren Grenzpegeleinstellschaltung 81 ist, um die Daten beispielsweise um ein Bit zu verschieben. Weiterhin vermindert der Vergleicher 79 die Einstellpegel der oberen Grenzpegeleinstellschaltung80 und der unteren Grenzpegeleinstellschaltung 81 um einen konstanten Pegel. Der oben erläuterte Vorgang wird wiederholt, bis der Erwartungssignalpegel größer als der am Ausgang der unteren Grenzpegeleinstellschaltung 81 auftretende untere Grenzpegel ist. Die Anordnung ist so getroffen, daß das Schieberegister 92 eine Schaltung ist, die ein /n-Bit-Digitalsignal (m < n) als differenzpulscodemoduliertes Signal (DPCM-Signal) liefert, und die durch Verschieben nach links in der Lage ist, unter Verwendung von m Bits ein hohes Pegelsigna! zu handhaben, und die durch Verschieben nach rechts in der Lage ist, unter Verwendung von m Bits ein niedriges Pegelsignal zu handhaben.

Bei der F i g. 14 handelt es sich um eine grafische Darstellung, die zur Erläuterung der Arbeitsweise dtr oberen Grenzpegeleinstellschaltung 80 und der unteren Grenzpegeleinstellschaltung 81 dient. Die durch voll ausgezogene Linien dargestellten Pfeile sind die Analogumsetzpegel des am Ausgang der Absolutwertschaltung 72 auftretenden /7-Bit-DifferenzsignaIs. Die gestrichelt eingezeichneten Pfeile stellen die Analogumsetzpegel des zu der betreffenden Zeit erwarteten Signals dar. Die strichpunktierte Kurve I zeigt den oberen Grenzpegel, der durch die obere Grenzpegeleinstellschaltung 80 gegeben ist. Die strichpunktierte Kurve II zeigt den unteren Grenzpegel, der durch die untere Grenzpegeleinstellschaltung 81 gegeben ist. Wenn der zur Zeit.' 3 erwartete Signalpegel, der zur Zeit /2 gewonnen wird, den oberen Grenzpegel I überschreitet, werden entsprechend der Darstellung nach der Fig. 14 der obere Grenzpegel I und der untere Grenzpegel II um denselben Pegel angehoben, so daß der zum Zeitpunkt i3 auftretende obere Grenzpegel I höher als der zu diesem Zeitpunkt erwartete Signalpegel ist. Der umgekehrte Vorgang spielt sich bei den Zeiten i5 und f 6 ab, wenn der zum Zeitpunkt f 6 erwartete Signalpegel, der beim Zeitpunkt f 5 gewonnen wird, den unteren Grenzpegel II unterschreitet. Dabei wird wie zuvor beim Anheben der obere Grenzpegel I zusammen mit dem unteren Grenzpegel Il um denselben Pegel abgesenkt. Wenn zur Zeit f 10 der zur Zeit f11 erwartete Signalpegel wiederum den oberen Grenzpegel 1 überschreitet, werden der obere Grenzpegel I und der untere Grenzpegel II um den gleichen Pegel angehoben, und zwar in einem solchen Ausmaß, daß der obere Grenzpegel I größer als der zum Zeitpunkt 111 erwartete Signalpegel ist.

Das auf die obige Weise erhaltene DPCM-Signal gelangt dann über dsri Anschluß 16, eine bestimmte Übertragungsstrecke und den Anschluß 20 zu einem Register 94. Im Register 94 wird das empfangene Signal verriegelt und dann an eine Erwartungssignal-Generatorschaltung 95 gelegt. Die in der Expansionsanordnung vorgesehene Erwartungssignal-Generatorschaltung 95 hat grundsätzlich den gleichen Aufbau wie die in der Kompressionsanordnung vorgesehene Erwartungssignal-Generatorschaltung. Wenn allerdings der Analogumsetzpegel des erwarteten Signals höher als der eingestellte obere Grenzpegel ist, wird der obere Grenzpegel erhöht, so daß der ob^pre Grenzpegel größer als der Absolutwert der Differenz zwischen dem Analogumseupegel des erwarteten Signals und dem oberen Grenzpegel wird. Ist andererseits der Analogumsetzpegel des erwarteten Signals niedriger als der eingestellte untere Grenzpegel, wird der einstellbare untere Grenzpegel vermindert, so daß er kleiner als der Absolutwert der Differenz zwischen dem Analogumsetzpegel des erwartelen Signals und den unteren Grenzpegel ist. Ferner liefert die Erwartungssignal-Generatorschaltung einen Schiebeimpuls zum Verschieben des Inhalts des Registeis in der entgegengesetzten Richtung wie in der Kompressionsanordnung. Daj /7-Bit-Digitalsignal am Ausgang der Erwartungssignal-Generatorschaltung 95 wird

daher gleich dem am Eingang des Schieberegisters 92 auftretenden n-Bit-Digitalsignal. Das auf diese Weise gewonnene Digitalsignal wird dann in dem Digital-Analog-Umsetzer 23 einer Digital-Analog-Umsetzung unierzogen und dem Ausgangsanschluß 25 zugeführt, nachdem es durch einen Integrator 96 und ein nichtdargcstclltcs Tiefpaßfilter zurück in das ursprüngliche Analogsignal demoduliert worden ist.

Bei dem oben beschriebenen Ausführungsbeispiel wird somit das Differenz- oder Diffcrcntialsignal des eingangsseitigen Analogsignals gemäß dem erwarteten Signal bitmäßig geschoben, so daß, selbst wenn das eingangsseitige Analogsignal eine plötzliche Pegelschwankung aufweist, die Pegeländerung im Differenz- oder Differentialsignal nicht viel beeinträchtigt wird. Weiterhin kann man die Bitverschiebung im Differenz- oder Differentialsignal mit dem Maximum für η Bits des Differenzsignals vornehmen. Im Gegensatz zur hcrkömmli-

ίο chen Anordnung, in der man nur m Bits der Übertragungsbits quantisieren kann, sieht die beschriebene Anordnung vor, daß η Stufen von Bits (n > m) quantisiert werden können. Auf diese Weise ist es möglich, daß das eingangsseitige Analogsignal durch das DPCM-Signal genau übertragen werden kann. Wenn die Pegelveränderung im Analogsignal groß ist, werden die oberen Bits des eingangsseitigen Differenzsignals durch das Schieberegister 92 übertragen. Im Vergleich zur herkömmlichen Anordnung wird somit durch Steigungsübcrlastung

oder Überschreiten der Anstiegsgeschwindigkeit hervorgerufenes Rauschen in einem hohen Maße vermindert.

Wenn die Veränderung im Analogsignal klein ist, werden die unteren oder tieferen Bits des eingangsseitigen Differenzsignals durch das Schieberegister 92 übertragen. Dadurch wird im Vergleich zur herkömmlichen Anordnung grobkörniges Rauschen stark herabgesetzt.

Darüber hinaus kann das grobkörnige Rauscher! noch effektiver dadurch herabgesetzt werden, e)«ß 'lic Anzahl der unteren Signalbits in der Differenzschaltung 90 erhöht wird.

Bei dem erläuterten Ausführungsbeispiel erzeugen die Differenzschaltungen 90 und 93 die Differenz zwischen dem Digitalsignal zur gegenwärtigen Zeit und dem Digitalsignal, das eine Abtastperiode vor der gegenwärtigen Zeit aufgetreten ist. Die Gewinnung dieser Differenz ist jedoch nicht auf das oben beschriebene Ve. fahren begrenzt. Die Differenz kann man auch aus einem Mittelwert

gewinnen, wobei d„ die Differenz zwischen dem gegenwärtigen Digitalsignal und dem Digitalsignal einer Abtastperiode vor dem gegenwärtigen Zeitpunkt ist und wobei d„-\ die Differenz zwischen den Digitalsignalen ist. die eine und zwei Abtastperioden vor dem gegenwärtigen Zeitpunkt aufgetreten sind.

Ferner ist es möglich, anstelle der Absolutwertschaltung 72 einen Direktzugriffsspeicher RAM zu verwenden, der eine Vielzahl abgetasteter Signale speichern kann. Außerdem können auf der Ausgangsseite der Addierschaltung 77 eine zweite Addierschaltung und ein Schieberegister vorgesehen sein, das das Ausgangssignal der zweiten Addierschaltung vorübergehend speichert und es zur zweiten Addierschaltung zurückführt, so daß das am Ausgang der zweiten Addierschaltung auftretende Erwartungssignal den Vergleichern 78 und 79 zugeführt w>rd. Bezeichnet man das Ausgangssignal der zweiten Addierschaltung mit x, das zum gegenwärtigen Zeitpunkt auftretende Digitalsignal am Ausgang des Direktzugriffsspeichers mit χι und die am Ausgang des Direktzugriffsspeichers auftretenden Digitalsignale, die k Abtastungen vor dem gegenwärtigen Zeitpunkt aufgetreten sind, mit χι-i. kann man die Anordnung so konstruieren, daß das erwartete Signal χ durch die folgende Gleichung dargestellt wird:

Ein fünftes Ausführungsbeispiel der Erfindung wird an Hand der Fig. 15 erläutert. In der Fig. 15 sind diejenigen Teile, die Teilen nach der F i g. 9 ähnlich sind oder mit ihnen übereinstimmen, mit denselben Bezug.szahlen versehen. Eine Beschreibung dieser Teile entfällt. Aus dem ankommenden Analogsignal, das am Eingar.gsanschluß ;0 anliegt, werden im Tiefpaßfilter 11 die unnötigen Komponenten hoher Frequenz entfernt. Das von den Komponenten hoher Frequenz befreite Signal wird dann zum einen einem Spannungsvergleicher 100 und zum anderen einer Verzögerungsschaltung t01 zugeführt. Die Verzögerungsschaltung 101 verzögert das ihr zugeführte Analogsignal um ein Abtastintervall der Abtast- und Halteschaltung 12 (oder um eine Zeitspanne, die einem ganzzahligen Vielfachen eines Abtastintervalls entspricht). Das Ausgangssignal der Verzögerungsschaltung 101 wird bezüglich der Signalpolarität in einem Umkehrverstärker 102 umgekehrt und dann ebenfalls dem Spannungsvergleicher 100 zugeführt. Der Spannungsvergleicher 100 führt somit einen Vergleich zwischen dem am Ausgang des Tießpaßfilters 11 auftretenden eingangsseitigen Analogsignal und dem Ausgangssignal der Verzögerungsschaltung 101 durch. Das am Ausgang des Spannungsvergleichers 100 auftretende Analogsignal ist somit ein Analogdifferential- oder Analogdifferenzsignal, das durch Subtraktion des ein Abtastintervall nach dem gegenwärtigen Zeitpunkt auftretenden Analogsignals von dem zum gegenwärtigen Zeitpunkt auftretenden Analogsignal gewonnen wird. Das Analogdifferential- oder Analogdifferenzsignal wird dann in der Abtast- und Halteschaltung 12 abgetastet und zum einen an den Verstärker 71 veränderbarer Verstärkung und die Absolulwertschaltung 72 in der Erwartungssignal-Generatorschaltung 70 gelegt, die durch gestrichelte Linien einge-

S5 zeichne! ist. Andere Teile der Anordnung stimmen mit den Teilen des dritten Ausführungsbcispiels nach der F i g. 9 überein.

F.in sechstes Ausführungsbeispiel der Erfindung wird an Hand der Fig. 16 erläutert. In der Fig. Ib sind Teile, die mit Teilen nach der Fig. 13 übereinstimmen oder mit ihnen ähnlich sind, mit denselben Be/ugs/.ahlcn

verschen. Eine Beschreibung dieser Teile entfällt.

Zwei Werte des n-Bit-Digitalsignals (beispielsweise des PCM-Signals), das durch Abtasten des eingangsseitigen Analogsignals im Analog-Digital-Umsetzer 13 und Quantisieren des abgetasteten Signals gewonnen wird, gelangt an das Schieberegister 92. Das Schieberegister 92 führt in Abhängigkeit vom Ausgangssignal von einem Vcrgleicher 110 eine Schiebcoperation in einer vorbestimmten Richtung aus. Darüber hinaus nimmt das Schie- ί bcregistcr 92 eine Bitkompression des cingangsscitigcn n-Bit-Digitalsignals in ein m-Bit-Digilalsignal vor und gib: das auf diese Weise erhaltene Signal über den Anschluß 16 an die Empfangsanurdnung ab. Ferner wird dieses Signal der Absolutwertschaltung 72 in der Erwartungssignal-Generatorschaltung zugeführt (wobei gemäß >.-robigen Erläuterungm < n).

Das ifl-Bit-Digitalsignal, das durch Erfassen des Absolutwertes des Signals am Ausgang der Absolutwertschallung 72 auftritt, wird dann an die Differenzschaltung 93 und an eine Verzögerungsschaltung 112 gelegt, in der das Signal um eine Zeitspanne verzögert wird, die gleich der Abtastperiode der im Analog-Digital-Umsetzer 11 ausgeführten Abtastung ist. Das auf diese Weise verzögerte Signal wird dann ebenfalls an die Differenzschaltung 93 gelegt.

Die Differenzschaltung 93 enthält eine Operation- oder Verarbeitungsschaltung, die die Differenz zwischen dem am Ausgang der Absolutwertschaltung 72 auftretenden m-Bit-Digitalsignal und dem am Ausgang der Verzögerungsschaltung 112 auftretendem m-Bit-Digitalsignal erzeugt, das eine Abtastung vor dem gegenwärtigen Zeitpunkt aufgetreten ist. Das am Ausgang der Differenzschaltung 93 erscheinende m-Bit-Differential- oder ίίϊ-Bit-Differenzsignal wird an die Verstärkungssteuerschaltung 76 gelegt. Die Verstärkungssteuerschaltung 76 dient dazu, um einen geeigneten Bewertungs- oder Gewichtskoeffizienter. zu addieren, so daß die Vcrzcrrungs- 2ü komponente in dem endgültig demodulierten Ausgangssignal ein Minimum ist. Die Verstärkungssteuerschaltung 76 kann ein Multiplizierglied und eine Koeffizientenschaltung enthalten.

Das am Ausgang der Verstärkungssteuerschaltung 76 auftretende m-Bit-Differentialsignal wird in der Addierschaltung mit dem vom Ausgang der Absolutwertschaltung 72 stammenden m-Bit-Differentialsignal addiert. Das aufgrund dieser Addition gewonnene Signal wird für das m-Bit-Digitalsignal als Erwartungssignal verwenclet.

Der Analogumsetzpegel P_n des Digitalsignals am Ausgang der Differenzschaltung 93 kann man durch die folgende Gleichung wiedergeben:

P_n = I d„ I - I d„- 1 I (9)

D.r obige Analogumsetzwert P_n wird somit zu einem Differentialkoeffizienten des am Ausgang der Absolutwcrtschaltung auftretenden m-Bit-Digitalsignals. Den Analogumsetzwert P'_n~\ des Erwartungssignals kann man somit wie folgt darstellen:

Ρ',,,, = \d„\ +aP„ (10)

In der Gleichung (10) ist λ der Bewertungs- oder Gewichtskoeffizient, der durch die Verstärkungssteuerschaltung 76 hinzugefügt wird.

Das auf diese Weise gewonnene Erwartungssignal wird an den Vergleicher 110 gelegt, wo ein Vergleich zwischen dem gegenwärtigen Referenzpegel einer Referenzpegeleinstellschaltung Hi und dem Analogumsetzpegel vorgenommen wird. Wenn der Analogumsetzpegel des Erwartungssignals höher als der Referenzpegel ist, liefert der Vergleicher 110 ein logisches »1«-Signal an das Schieberegister 92, das als Bitauswahlschaltung benutzt wird, um den Inhalt des Schieberegisters 92 in die Richtung der höchstwertigen Bits (nach links) zu verschieben. Ist andererseits der Analogumsetzpegel des Erwartungssignals niedriger als der Referenzpegel, liefert der Vergleicher 110 ein logisches »1«-Signal an das Schieberegister 92, um den Inhalt des Schieberegisters in die Richtung der niedrigstwertigen Bits (nach rechts) zu verschieben.

Wenn das Ausgangssignal des Vergleichers 110 eine logische »1« ist, ändert der Vergleicher 110 zusätzlich zur oben erläuterten Schiebeoperation am Schieberegister 92 das Ausgangssignal der Referenzpegeleinstellschaltung 111 in einen Referenzpegel, der 6 bis 12 dB höher als der Referenzpegel zum gegenwärtigen Zeitpunkt ist. Darüber hinaus veranlaßt der Vergleicher 110, daß die Verzögerungsschahung 112 die gleiche Schiebeoperation wie die des Schieberegisters 92 ausführt. Ist andererseits der Ausgang des Vergleichers 110 eine logische »—1«, ändert der Vergleicher 110 den Referenzpegel der Referenzpegeleinstellschaltung 111 in einen Referenzpegel, der 6 bis 12 dB niedriger als der gegenwärtige Referenzpegel is», und veranlaßt, daß die Verzögerungsschaltung 112 die gleiche Schiebeoperation wie die vom Schieberegister 92 vorgenommene Schiebeoperation ausführt. Wenn die Verzögerungsschaltung 112 und das Schieberegister 92 die gleiche Schiebeoperation vornehmen, erhält man am Ausgang der Differenzschaltung 93 ein richtiges Differential- oder Differenzsignal.

Die vom Schieberegister 92 und der Verzögerungsschaltung 112 ausgeführte Schiebeoperation und die Veränderung des Referenzpegels der Referenzpegeleinstellschaltung 111 aufgrund des Ausgangssignals des Vergleichers 110 werden innerhalb einer Abtastperiode !"vorgenommen. Das zu einer gewissen Zeit auftretende eingangsseitige /J-Bit-Digitalsignal, das von dem Erwartungssignal erwartet wird, wird bezüglich m Bits in Übereinstimmung mit dem Erwartungssignal ausgewählt und dann übertragen. In anderen als den oben beschriebenen Fällen (beispielsweise nach Veränderung des obigen Referenzpegels), liefert der Vergleicher 110 als Ausgangssignal eine »0« und übt keinen Einfluß auf andere Schaltungen aus.

Wenn das zu übertragende Signal ein DPCM-Signal ist, hat das Schieberegister 92 einen Aufbau 92a, wie er in der F i g. 17 durch punktierte Linien angedeutet ist Eine Differenzschaltung 121 erzeugt die Differenz zwischen dem /7-Bit-Digitalsignal, das der Analog-Digital-Umsetzer 13 an einen Anschluß 120 liefert, und dem /7-Bit-Digitalsignal, das durch eine Verzögerungsschaltung 122 um eine Abtastung verzögert wird. Ein Schieberegister 123

wählt m Bits aus dem Ausgangssignal der Differenzschaltung 121 aus und nimmt dann die Übertragung vor. Das Ausgangssignal des Schieberegisters 123 erscheint an einem Anschluß 126 und wird außerdem einem Schieberegister 124 zugeführt, das das ihm zugeführte Signal verschiebt. Das Ausgangssignal des Schieberegisters 124 und das Ausgangssignal der Verzögerungsschaltung 122 werden in einer Addierschaltung 125 addiert. Das um Ausgang dieser Addicrschaltung 125 auftretende Signal wird dann der Verzögerungsschaltung 122 zugeführt, die es um eine Abtastung verzögert. Das Ausgangssignaides Vergleichers 110 wird über einen Anschluß 127 den Schieberegistern 123 und 124 zugeführt.

Um ein Cigitalsignal, bei dem es sich nicht um ein DPCM-Signal handelt, zu übertragen, kann man das Schieberegister 92 in einer solchen Weise ausbilden, wie es in der F i g. 18 durch punktiert eingezeichnete Linien

ίο 926 angedeutet ist. Inder Fig. 18 enthält das Schieberegister 92b eine Addierschaltung 128, diedaseingangsseitige n-Bit-Digitalsignal und das Ausgangssignal der Verzögerungsschaltung 122 addiert. Die Schieberegister 123 und 124 haben ähnliche Funktionen wie beider Darstellung nach der Fig. 17. Eine Differenzschaltung 129 bildet die Differenz zwischen dem Ausgangssignal der Addierschaltung 128 und dem Ausgangssignal des Schieberegisters 124. Die Verzögerungsschaltung 122 verzögert das Ausgangssignal der Differenzschaltung 129 um eine Abtastung und liefert das verzögerte Signal an die Addierschaltung 128.

Ein siebtes Ausfuhrungsbeispiel der Erfindung wird an Hand der Fig. 19 erläutert. In der Fig. 19 sind diejenigen Teile, die Teilen nach den Fig.9 und 16 entsprechen, mit denselben Bezugtzahlen versehen. Eine Beschreibung dieser Teile entfällt. Wenn der Analogumsetzpegel des Erwartungssignals höher als der Referenzpege! ist, der durch eine Referenzpegeleinsteüschaltung 13! eingestellt ist, üefert der Vergleicher 78 einen Ausgangsimpuls, der den Inhalt des Schieberegisters 92 und einer Verzögerungsschaltung 130 in einer vorbestimmten Richtung verschiebt. Ist andererseits der Analogumsetzpegel des Erwartungssignals geringer als der Referenzpegel des Schieberegisters 132, wobei der Referenzpegel des Schieberegisters dadurch gewonnen wird, daß das Ausgangssignal der Referenzpegeleinstellschaltung 131 um ein oder zwei Bits verschoben wird (der Referenzpegel des Schieberegisters 132 ist daher um 6 bis 12 dB niedriger als der Ausgangssignalreferenzpegel der Referenzpegeleinstellschaltung 131), liefert der Vergleicher 79 einen Ausgangsimpuls, der den Inhalt des Schieberegisters 92 und der Verzögerungsschaltung 130 in einer vorbestimmten Richtung verschiebt. Folglich ist der Referenzpegeleinsteilbereich, innerhalb dessen das Schieberegister 92 und die Verzögerungsschaltung 130 keine Schiebeoperation ausführen, 6 bis 12 dB groß, und damit handelt es sich eigentlich um einen sehr kleinen Bereich.

Das am Ausgang der Addierschaltung 77 auftretende Erwartungssignal wird den Vergleichern 78 und 79 zugeführt. Dort findet ein Vergleich zwischen diesem Signal und dem gesetzten oder eingestellten Referenzpegel der Referenzpegeleinstellschaltung 131 bzw. dem Referenzpegel des Schieberegisters 132 statt. Der Vergleicher 78 liefert einen Ausgangsschiebeimpuls, der die Daten im Schieberegister 92 beispielsweise um ein Bit nach links schiebt, allerdings nur dann, wenn der Analogumsetzpegel des am Ausgang der Addierschaltung 77 auftretenden Erwartungssignals höher als der Referenzpegel (oberer Grenzpegel) der Referenzpegeleinstellschaltung 131 ist. Dabei wird der eingestellte obere Grenzreferenzpegel der Referenzpegeleinstellschaltung 131 um einen gewissen Pegel erhöht. Der Ausgangssignalreferenzpegel des Schieberegisters 132 wird ebenfalls um diesen gewissen Pegel angehoben. Die beschriebenen Vorgänge werden wiederholt, bis der Analogumsetzpegel des Erwartungssignals kleiner als der obere Grenzreferenzpegel der Referenzpegeleinstellschaltung 131 ist. Die Anordnung ist darüber hinaus so getroffen, daß die oben erläuterten Vorgänge innerhalb einer Zeitspanne beendet sind, bis das nächste Erwartungssignal (eine Abtastperiode später) auftritt.

Gleichermaßen liefert der Vergleicher 79 einen Ausgangsschiebeimpuls, der die Daten des Schieberegisters 92 beispielsweise um ein Bit nach rechts schiebt, allerdings nur dann, wenn der Analogumsetzpegel des Erwartungssignals kleiner als der Referenzpegel (unterer Grenzpegel) des Schieberegisters 132 ist. Der Schiebeimpuls vermindert auch den Referenzpegel der Referenzpegeleinstellschaltung 131 um einen bestimmten Pegel. Der Referenzpegel des Schieberegisters 132 wird somit auch um den oben angegebenen bestimmten Pegel herabgesetzt. Die oben erläuterte Operation wird so lange wiederholt vorgenommen, bis der Analogumsetzpcgel des Erwartungssignals größer als der untere Grenzreferenzpegel des Schieberegisters 132 wird. Somit werden die Schiebeimpulse wiederholt zugeführt, bis der obige Zustand erreicht ist. Das Schieberegister 92 ist eine Schaltung.dieein Digitalsignal mit m Bits (m < ^liefert und die in der Lageist, unter Verwendung des Schiebeimpulses zum Schieben nach links ein hochpegeliges Signal mit m Bits zu beschreiben, sowie auch in der Lage ist, unter Verwendung des Schiebeimpulses zum Schieben nach rechts ein niedrigpegeliges Signal mit m Bits zu beschreiben.

Hierzu 9 Blatt Zeichnungen

Claims (7)

1. Patentansprüche:

   J. Digitaler Verstärker zum bedarfsweisen Erweitern bzw. Einengen des Dynamikbereiches eines an den Verstärker gelegten digitalen Eingangssignals, enthaltend eine Verstärkerschaltung mit variablem Versiärkungsgrad und eine betriebsmäßig mit der Verstärkerschaltung verbundene Steuersignal-Erzeugungsschaltung zum Erzeugen eines Steuersignals, das zum Verändern des variablen Verstärkungsgrads der Verstärkerschaltung dient, wobei die Verstärkerschaltung ein digitales m-Bit-Ausgangssignal (m ist eine ganze Zahl) als Antwort auf ein digitales n-Bit-Eingangssignal (n ist eine ganze Zahl und m < n) und das Steuersignal liefert, wenn der gebildete Kompander als ein den Dynamikbereich einengender Kompressor arbeitet und ίο ein digitales n-Bit-Ausgangssignal als Antwort auf ein m-Bit-Eingangssignal und das Steuersignal liefert, wenn der gebildete Kompander als ein den Dynamikbereich erweiternder Expander arbeitet, und wobei die Steuersignal-Erzeugungsschaltung erste Schaltungsmittel enthält, die als Antwort auf das Ausgangssignal der Verstärkerschaltung ein Erwartungssignal z„ erzeugen, das die Gleichung

   genügt, in der a, ein Gewichtskoeffizient in einem Bereich zwischen Null und einer willkürlichen natürlichen Zahl N isi und y„ das digitale Eingangssignal darstellt, sowie zweite Schaltungsmittel enthält, die ein Referenzsignal erzeugen, dadurch gekennzeichnet, daß die Steuersignal-Erzeugungsschaltung (15) enthält: einen Vergleicher (19), der zwischen dem Referenzsignal und dem Erwartungssignal einen Vergleich vorsieht, und dritte Schaltungsmittel, die als Antwort auf das Ausgangssignal des Vergleichers das Steuersignal erzeugen und als Antwort auf einen Ausgangssignalpegel des Vergleichers einen äquivalenten Analogwert des Referenzsignals ändern (F i g. 1).
2. 2. Digitaler Verstärker nach Anspruch 1, dadurch gekennzeichnet, daß die Verstärkerschaltung (92a) mit dem variablen Verstärkungsgrad enthält: eine Verzögerungsschaltung (122Xzum Erzeugen eines verzögerten Ausgangssignals, eine Differenzbildungsschaltung (121) zur Bildung der Differenz zwischen dem an sie gelegten digitalen n-Bit-Eingangssignal und dem Ausgangssignal der Verzögerungsschaltung, ein erstes

   Schieberegister (123) zum Ändern des digitalen n-Bit-Signals der Differenzbildungsschaltung in ein digitales m-Bit-Ausgangssignal aufgrund eines als Antwort auf das Steuersignal der Steuersignal-Erzeugungsschaltung ausgeführten Bitverschiebevorganges, ein zweites Schieberegister (124) zum Rückändern des digitalen /n-Bit-Ausgangssign&is des usten Schieberegisters in ein n-Bit-Signal aufgrund eines Bitverschiebevorganges, der dem Vorgang i.n ersten Schieberegister entgegengesetzt ist, wobei das zweite Schieberegister ferner

   das digitale m-Bit-Signal passieren läßt, und eine Addierschaltung (125) zum Addieren des n-Bit-Signals des zweiten Schieberegisters und des Ausgangssignals der Verzögerungsschaltung, die das Ausgangssignal der Addierschaltung verzögert (F ig. 17).
3. 3. Digitaler Verstärker nach Anspruch 1, dadurch gekennzeichnet, daß die Verstärkerschaltung (14) mit dem variablen Verstärkungsgrad enthält: eine Verzögerungsschaltung (122) zum Erzeugen eines verzögerten Ausgangssignals, eine Addierschaltung (128) zum Addieren eines an sie gelegten digitalen n-Bii-Eingangssignals und des Ausgangssignals der Verzögerungsschaltung, ein erstes Schieberegister (123) zum Ändern des digitalen n-Bit-Ausgangssignals der Addierschaltung in ein digitales m-Bit-Ausgangssignal aufgrund eines als Antwort auf das Steuersignal der Steuersignal-Erzeugungsschaltung ausgeführten Bitverschiebevorganges, ein zweites Schieberegister (124) zum Rückändern des digitalen /n-Bit-Ausgangssignals

   des ersten Schieberegisters in ein n-Bit-Signal aufgrund eines Bitverschiebevorganges, der dem Bitverschiebevorgang im ersten Schieberegister entgegengesetzt ist, wobei das zweite Schieberegister ferner das digitale m-Bit-Signal passieren läßt, und eine Differenzbildungsschaltung (129) zur Bildung der Differenz zwischen dem /7-Bit-Signal des zweiten Schieberegisters und dem digitalen n-Bit-Ausgangssignal der Addicrschaltung, wobei die Verzögerungsschaltung das Ausgangssignal der Differenzbildungsschaltung verzögert (F ig. 18).
4. 4. Digitaler Verstärker nach Anspruch 1, dadurch gekennzeichnet, daß die Verstärkerschaltung mit dem variablen Verstärkungsgrad enthält: eine Verzögerungsschaltung (91) zum Verzögern des digitalen Eingangssignals des digitalen Verstärkers um eine Abtastperiode, eine Differenzbildungsschaltung (90) zum Bilden der Differenz zwischen dem digitalen Eingangssignal und dem verzögerten Ausgangssignal der Verzögerungsschaltung und ein Schieberegister (92), an das das Differenzsignal der Differenzbildungsschal- % tung gelegt ist (F ig. 13).

   |j
5. 5. Digitaler Verstärker nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Schaltungsmillel enthal-

   If ten: eine Absolutwertschaltung (31; 52) zum Erfassen des Absolutwerts des zugeführten digitalen Signals

   i| oder des Signals von der Verstärkerschaltung, eine Verzögerungsschaltung (33; 53) zum Verzögern des

   $ 60 Ausgangssignals der Absolutwertschaltung, eine Differenzbildungsschaltung (32; 55) zum Bilden der Differenz zwischen dem Ausgangssignal der Absolutwertschaltung und dem Ausgangssignal der Verzögerungsschaltung und eine Addierschaltung (34, 58) zum Addieren des Ausgangssignals der Differcnzbildungsschaltung und des Ausgangssignals der Absolutwertschaltung (F i g. 2,6).
6. 6. Digitaler Verstärker nach Anspruch I, dadurch gekennzeichnet, daß die ersten Schaltungsmiltel enthal-

   b5 ten. eine Absolutwertschaltung (72) zum Erzeugen des Absolutwerts des von der Verstärkerschaltung

   gelieferten digitalen Signals, eine Verzögerungsschaltung (112) zum Verzögern des Ausgangssignals der

   Absolutwertschaltung um wenigstens eine Abtastperiode, eine Differenzbildungsschaltung (93) zum Bilden der Differenz zwischen dem Ausgangssignal der Absolutwertschaltung und dem Ausgangssignal der Vcrzö-

   gerungsschaltung und eine Addierschaltung (77) zum Addieren des Ausgangssignals der Absolutwertschaltung und des Ausgangssignals der Differenzbildungsschaltung zwecks Erzeugung des Erwartungssignals, wobei die Verstärkerschaltung mit dem variablen Verstärkungsgrad noch ein Schieberegister (92) aufweist, das von dem Steuersignal derart gesteuert wird, daß das Schieberegister nach links verschoben wird, wenn ein äquivalenter Analogwert des Erwartungssignals einen vorbestimmten Pegel der zweiten Schaltungsmittel überschreitet, und nach rechts verschoben wird, wenn der äquivalente Analogwert des Erwartungssignals unter dem vorbestimmten Pegel liegt, und zwar unter gleichzeitiger Rücksetzung des vorbestimmten Pegels durch das Steuersignal derart, daß der äquivalente Analogwert des erwarteten ankommenden Signals danach in einen Bereich zwischen dem oberen rückgesetzten vorbestimmten Pegel und dem unteren rückgesetzten vorbestimmten Pegel fällt (F i g. 16). ₃
7. 7. Digitaler Verstärker nach Anspruch 1, dadurch gekennzeichnet, daß die ersten Schaltungsmittel enthalten: eine Absolutwertschaltung (72) zum Erzeugen des Absolutwerts des von der Verstärkerschaltung mit dem variablen Verstärkungsgrad gelieferten digitalen Signals, eine Verzögerungsschaltung (130) zum Verzögern des Ausgangssignals der Absolutwertschaltung um wenigstens eine Abtastperiode, eine Differenzbildungsschaltung (93) zum Bilden der Differenz zwischen dem Ausgangssignal der Absolutwertschaltung und dem Ausgangssignal der Verzögerungsschaltung und eine Addierschaltung (77) zum Addieren des Ausgangssignals der Absolutwertschaltung und des Ausgangssignals der Differenzbildungsschaltung iwecks Erzeugung des Erwartungssignals, wobei die Verstärkerschaltung mit dem variablen Verstärkungsgrad ferner ein Schieberegister (92) aufweist, daß von dem Steuersignal derart gesteuert wird, daß das Schieberegister nach links verschoben wird, wenn ein äquivalenter Analogwert des Erwartungssignals einen vorbestimmten oberen Pegel der zweiten Schaitungsmittel überschreitet, und nach rechts verschoben wird, wenn der äquivalente Analogwert des Erwartungsfvgnals unterhalb eines vorbestimmten unteren Pegels der zweiten Schaltungsmittel liegt, und zwar unter Rücksetzung des vorbestimmten oberen und unteren Pegels durch das Steuersignal zwecks Erweiterung des Bereiches zwischen den beiden Pegeln in einer solchen Weise, daß dar äquivalente Analogwert des erwarteten ankommenden Signals danach in den erweiterten Bereich fällt (Fig. 19).