DE3051221C2 - Semiconductor circuit evaluating coded digital signals - Google Patents

Semiconductor circuit evaluating coded digital signals

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DE3051221C2 DE19803051221 DE3051221A DE3051221C2 DE 3051221 C2 DE3051221 C2 DE 3051221C2 DE 19803051221 DE19803051221 DE 19803051221 DE 3051221 A DE3051221 A DE 3051221A DE 3051221 C2 DE3051221 C2 DE 3051221C2
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    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Abstract

The semiconductor circuit has two oscillators (01,02) each coupled to a respective frequency divider (Te1, Te2). One of the oscillators (02) has a fixed frequency (f2) and is coupled together with its frequency divider (Te2) in a frequency regulating loop for the other, variable, oscillator (01).During a first phase the digital signals are serially applied to the variable oscillator (01) and the oscillations delivered by the latter exhibit phase shifts controlled by the flanks of the digital signal.During a following phase the digital signals are blocked and an oscillation with an approximation to the same frequency is obtained using a required value provided by the fixed oscillator (02). The two phases are alternated according to a given working cycle, with a difference pulse (Pd) for each cycle fed to a shift register (SR). The latter supplies as output to the evaluation stage (AW) which feeds regulating pulses (Ri) to the variable oscillator ()1) via a resistor (R)

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Erfas­ sen der Länge eines Impulses.The invention relates to a circuit arrangement for detection the length of a pulse.

Impulslängen werden in der Regel mit Zählern gemessen, die eine hohe Taktfrequenz aufweisen. Dabei wird für die Dauer des Impulses die Zahl (N) der Schwingungen der Taktfrequenz des Zählers gezählt. Die Impulslänge des zu messenden Impulses errechnet sich schließlich aus der Zahl (N) der Schwingungen der Taktfrequenz dividiert durch die Taktfre­ quenz des Zählers.Pulse lengths are usually measured with counters that have a high clock frequency. Doing so for the duration of the pulse the number (N) of the oscillations of the clock frequency of the counter counted. The pulse length of the pulse to be measured is finally calculated from the number (N) of Vibrations of the clock frequency divided by the clock frequency sequence of the counter.

Dieses Verfahren funktioniert jedoch nicht mehr, wenn die zu messende Impulslänge kleiner als eine Schwingung der Taktfrequenz des Zählers ist.However, this procedure no longer works if the pulse length to be measured is less than an oscillation of the Clock frequency of the counter is.

So ist z. B. aus der DE 22 44 955 B2 bekannt, Impulslängen mittels eines Schieberegisters und eines Zählers zu ermit­ teln, wobei der Impuls mit Hilfe eines Taktsignals in das Schieberegister eingeschoben wird. Die Impulsdauer errech­ net sich dann aus der Anzahl der Schiebeschritte, die nö­ tig sind, um den Impuls vollständig in das Schieberegister hinein- oder hinauszuschieben; es wird also die Anzahl der nötigen Taktperioden gezählt. Bei diesem Verfahren muß so­ mit die Impulsdauer mindestens gleich einer Taktperiode sein.So z. B. from DE 22 44 955 B2, pulse lengths by means of a shift register and a counter teln, the pulse with the help of a clock signal in the Shift register is inserted. Calculate the pulse duration net then from the number of sliding steps, nope tig to get the pulse completely into the shift register push in or out; so it becomes the number of counted necessary clock periods. With this procedure it must with the pulse duration at least equal to one clock period be.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, mit der auch kleinste Im­ pulslängen meßbar sind. Die Aufgabe wird erfindungsgemäß durch die Merkmale des Anspruchs 1 gelöst. The invention is therefore based on the object Specify circuitry with the smallest Im pulse lengths are measurable. The object is achieved according to the invention solved by the features of claim 1.  

Eine Weiterbildung der Erfindung ist Gegenstand des An­ spruchs 2.A development of the invention is the subject of the To Proverbs 2.

Die Erfindung wird im folgenden anhand einer Figur näher erläutert. Diese Figur zeigt eine Schaltungsanordnung, in die der zu messende Impuls Pd an einer Signaleingangsklem­ me e anzulegen ist. Die Schaltungsanordnung ist eine Art Schieberegister SR, das, wie nachfolgend noch zu beschrei­ ben ist, besonders angesteuert wird.The invention is explained in more detail below with reference to a figure. This figure shows a circuit arrangement in which the pulse P d to be measured is to be applied to a signal input terminal e. The circuit arrangement is a type of shift register SR, which, as will be described below, is particularly controlled.

Das Schieberegister SR enthält mehrere in Serie geschalte­ te und zwischen der Signaleingangsklemme e und einer Sig­ nalausgangsklemme a liegende Registerzellen. Jede dieser Registerzellen weist zwei hintereinandergeschaltete Rei­ henschaltungen einer Laststrecke eines Transfertransistors T, bevorzugt eines MOS-Feldeffekttransistors, mit nachgeschaltetem Inverter i auf. Die Anzahl der Registerzellen ist durch die maximal zu erwartende Länge des Impulses bestimmt. Die Steueran­ schlüsse der geradzahligen Transfertransistoren T, also des zweiten, vierten, sechsten usw. Transfertransistors T sind mit einer ersten Taktklemme 15 und die Steueranschlüs­ se der ungeradzahligen Transfertransistoren T, also dem ersten, dritten, fünften usw. Transfertransistors T mit einer zweiten Taktklemme TM verbunden. Die Signalausgangs­ klemme a des Schieberegisters SR ist mit einer nicht dargestellten Zählereingangsklemme verbunden, durch die die Anzahl der logischen Einsen im Schieberegister SR des noch zu erläuternden Schiebebetriebes feststellbar ist. Diese von der Zählereinrichtung ermittelte Anzahl ist ein Maß für die Länge des Impulses.The shift register SR contains several register cells connected in series and located between the signal input terminal e and a signal output terminal a. Each of these register cells has two series connections of a load path of a transfer transistor T, preferably a MOS field-effect transistor, with an inverter i connected downstream. The number of register cells is determined by the maximum expected length of the pulse. The Steueran connections of the even-numbered transfer transistors T, that is, the second, fourth, sixth, etc. transfer transistor T, are with a first clock terminal 15 and the control terminals of the odd-numbered transfer transistors T, that is, the first, third, fifth, etc. transfer transistor T with a second clock terminal TM connected. The signal output terminal a of the shift register SR is connected to a counter input terminal, not shown, through which the number of logical ones in the shift register SR of the shift operation to be explained can be determined. This number determined by the counter device is a measure of the length of the pulse.

Die Ansteuerung der ersten und zweiten Taktklemme TS, TM erfolgt folgendermaßen: Die Signaleingangsklemme e und die erste und zweite Taktklemme TS, TM sind gleichzeitig mit dem in seiner Länge auszuwertenden Impuls beaufschlagbar, wobei dadurch das Schieberegister SR als Inverterkette betrieben wird. Der Impuls wird in dieser Inverterkette weitergeschaltet, bis durch seine abfallende Flanke die Transfertransistoren T über die beiden Taktklemmen TS, TM gesperrt werden. Nach dem Abklingen des auszuwertenden Im­ pulses sind die erste und zweite Taktklemme TS, TM mit sich nicht überlappenden Takten zu beaufschlagen. Dadurch wird die in den einzelnen Registerzellen enthaltene Infor­ mation, also die darin enthaltenen logischen Einsen, an den Signalausgang a des Schieberegisters SR geschoben.The control of the first and second clock terminals TS, TM takes place as follows: The signal input terminal e and the first and second clock terminal TS, TM are simultaneously with the pulse to be evaluated in its length can be acted upon, whereby the shift register SR as an inverter chain is operated. The pulse is in this inverter chain switched on until the falling edge of the Transfer transistors T via the two clock terminals TS, TM be blocked. After the Im to be evaluated has subsided pulses are the first and second clock terminals TS, TM not to apply overlapping measures. Thereby the information contained in the individual register cells mation, i.e. the logical ones contained therein pushed the signal output a of the shift register SR.

Wesentlich bei der erfindungsgemäßen Schaltungsanordnung ist, daß der bezüglich seiner Länge auszuwertende Impuls länger als die Signallaufzeit einer Registerzelle des Schieberegisters bei durchgeschalteten Taktleitungen ist, so daß sich die dem Impuls entsprechende "1" - beginnend von der Signaleingangsklemme e des Schieberegisters SR - auf mehrere hintereinanderliegende Registerzellen des Schieberegisters ausbreiten kann. Die jeweilige Anzahl der dabei erfaßten Registerzellen gibt ein Maß für die Länge des auszuwertenden Impulses wieder. Essential in the circuit arrangement according to the invention is that the pulse to be evaluated in terms of its length longer than the signal runtime of a register cell of the  Shift registers with switched through clock lines, so that the "1" corresponding to the pulse begins from the signal input terminal e of the shift register SR - to several consecutive register cells of the Shift registers can spread. The respective number of register cells recorded here gives a measure of the length of the pulse to be evaluated again.  

Die zur Taktung des Schieberegisters SR im Schiebebetrieb erforderlichen Taktimpulse (Mastertakt und Slavetakt) sind derart gewählt, daß je ein Taktimpuls der zweiten Taktklem­ me TM zwischen zwei jeweils aufeinanderfolgenden Impulsen der ersten Taktklemme TS und je ein Taktimpuls der ersten Taktklemme TS zwischen jeweils zwei aufeinanderfolgenden Impulsen der zweiten Taktklemme TM liegt und sich die Impulse der beiden Taktklemmen TM und TS - wie oben bereits erwähnt - nicht überlappen.The for clocking the shift register SR in push mode required clock pulses (master clock and slave clock) are chosen such that one clock pulse each of the second clock terminal me TM between two successive pulses the first clock terminal TS and one clock pulse each of the first Clock terminal TS between two successive ones Pulses of the second clock terminal TM and the Pulses from the two clock terminals TM and TS - as above already mentioned - do not overlap.

Wie aus der Figur ersichtlich, sind bei dem Schiebe­ register SR eine gerade Anzahl von Invertern i und eine ebenso große Anzahl von MOS-Feldeffekttransistoren T vom Anreicherungstyp vorgesehen. Dabei ist die Signaleingangs­ klemme e des Schieberegisters SR durch den Sourceanschluß eines ersten dieser MOS-Feldeffekttransistoren T gegeben, dessen Drainanschluß am Signaleingang eines ersten Inver­ ters i liegt. Allgemein ist das Schieberegister SR so auf­ gebaut, daß zwischen je zwei benachbarten Invertern i je ein MOS-Feldeffekttransistor T und zwischen je zwei benach­ barten Feldeffektransistoren T je ein Inverter i vorgese­ hen ist, wobei lediglich der erste Feldeffekttransistor T und der letzte Inverter i des Schieberegisters als deren Anfangsglied bzw. Endglied eine Ausnahme bilden. Der Gate­ anschluß des ersten, des dritten, des fünften usw. MOS- Feldeffekttransistors T des Schieberegisters wird vom Mastertakt der zweiten Taktklemme TM und der Gateanschluß des zweiten, des vierten, des sechsten usw. MOS-Feldeffekt­ transistors T vom Slavetakt der ersten Taktklemme TS ge­ steuert.As can be seen from the figure, are in the sliding register SR an even number of inverters i and one equally large number of MOS field-effect transistors T from Enrichment type provided. Here is the signal input terminal e of the shift register SR through the source connection given a first of these MOS field effect transistors T, whose drain connection at the signal input of a first inverter ters i lies. In general, the shift register SR is open built that i between each two adjacent inverters a MOS field effect transistor T and between two neighboring Beard field-effect transistors T vorese an inverter hen, with only the first field effect transistor T and the last inverter i of the shift register as its The starting link and the ending link are an exception. The gate connecting the first, third, fifth, etc. MOS- Field effect transistor T of the shift register is from Master clock of the second clock terminal TM and the gate connection the second, fourth, sixth, etc. MOS field effect transistor T from the slave clock of the first clock terminal TS ge controls.

Der zu messende Impuls Pd gelangt zunächst an die Signal­ eingangsklemme e des in der Figur dargestellten Schiebere­ gisters SR, dessen MOS-Feldeffekttransistoren T zunächst alle durchgeschaltet sind. Dadurch läuft der Impuls in das Schieberegister hinein. Die Ausbreitung des Impulses kommt erst dann zum Stillstand, wenn der Impuls Pd abklingt. Die Rückflanke dieses Impulses sperrt somit wieder die MOS-Feldeffekttransistoren T. Demzufolge ist der Impuls Pd in das als Inverterkette betriebene Schieberegister SR um so weiter vorgedrungen, je länger dieser war. Somit steht der zu messende Impuls Pd im Schieberegister SR zeitlich stark gedehnt zur Verfügung.The pulse P d to be measured first arrives at the signal input terminal e of the shift register SR shown in the figure, whose MOS field-effect transistors T are initially all switched on. As a result, the pulse runs into the shift register. The propagation of the pulse stops only when the pulse P d decays. The trailing edge of this pulse again blocks the MOS field-effect transistors T. Accordingly, the pulse P d has advanced into the shift register SR, which is operated as an inverter chain, the longer it was. The pulse P d to be measured is thus available in the shift register SR in a greatly expanded time.

Nach dem Abklingen des zu messenden Impulses Pd an der Signaleingangsklemme e des Schieberegisters SR können nun aufgrund der angegebenen Schaltung die sich nicht überlap­ penden Takte auf den Taktklemmen TM und TS an die Steuer­ anschlüsse der geradzahligen Transfertransistoren T bzw. ungeraden Transfertransistoren T angelegt werden. Das Taktsignal der ersten Taktklemme TS wird den Steueran­ schlüssen der geradzahligen MOS-Feldeffekttransistoren T zugeführt, während das andere Taktsignal der zweiten Takt­ klemme TM den Steueranschlüssen der geradzahligen MOS-Feldeffekttransistoren zugeführt wird. Da sich die beiden Takte der Taktklemmen TM und TS nicht überlappen, wird somit ein Schiebebetrieb bewirkt, wodurch die auf den zu messenden Impuls Pd zurückgehende Informationsverteilung im Schieberegister SR weitergeschoben wird und schließ­ lich an die Signalausgangsklemme a des Schieberegisters und damit den Ausgang des letzten Inverters i gelangt. Dieser Signalausgang a ist - wie bereits oben erwähnt - mit einem Zähleingang eines nicht dargestellten Zählers verbunden, der die dem zu messenden Impuls Pd zugeordnete und dessen Information bildende Anzahl von logischen "1"- Pegeln zählt, die an der Signalausgangsklemme a beim Herausschieben der Information anliegen.After the decay of the pulse P d to be measured at the signal input terminal e of the shift register SR, the non-overlapping clocks on the clock terminals TM and TS can be applied to the control connections of the even-numbered transfer transistors T or odd transfer transistors T due to the circuit indicated. The clock signal of the first clock terminal TS is supplied to the control connections of the even-numbered MOS field-effect transistors T, while the other clock signal of the second clock terminal TM is supplied to the control connections of the even-numbered MOS field-effect transistors. Since the two clocks of the clock terminals TM and TS do not overlap, a shifting operation is thus effected, as a result of which the information distribution in the shift register SR due to the pulse Pd to be measured is pushed further and finally to the signal output terminal a of the shift register and thus the output of the last inverter i arrived. As already mentioned above, this signal output a is connected to a counting input of a counter, not shown, which counts the number of logical "1" levels associated with the pulse P d to be measured and forming its information, which levels are at the signal output terminal a when the Information.

Auf diese Weise können selbstverständlich auch die Längen mehrerer Impulse gemessen und miteinander verglichen werden. Soll z. B. ein zu messender Impuls Pd verglichen werden, so wird zweckmäßigerweise am Ausgang der erfindungsgemäßen Schaltungsanordnung ein zweiter Zähler vorgesehen, der die Länge des zweiten Impulses Pd anhand der aus dem Schiebe­ register geschobenen Anzahl von logischen "1"-Pegeln zählt. Ein Vergleich der Inhalte der beiden Zähler mittels eines Komparators ergibt schließlich die gewünschte Diffe­ renz zwischen diesen beiden zu messenden Impulsen.In this way, the lengths of several pulses can of course also be measured and compared with one another. Should z. B. to compare a pulse P d to be measured, a second counter is expediently provided at the output of the circuit arrangement according to the invention, which counts the length of the second pulse P d on the basis of the number of logical "1" levels shifted out of the shift register. A comparison of the contents of the two counters by means of a comparator finally gives the desired difference between these two pulses to be measured.

Bei der erfindungsgemäßen Schaltungsanordnung zum genauen Erfassen der Länge eines Impulses ist noch anzumerken, daß nur die Information am Ausgang jedes zweiten Inverters i den logischen Zustand am Eingang e des Schieberegisters SR wiedergibt. Bei der in der Figur gegebenen Darstellung sind dies die Ausgänge der jeweils durch den Slavetakt der ersten Taktklemme 15 gesteuerten MOS-Feldeffekttransistoren T folgenden Inverter i.In the circuit arrangement according to the invention for precisely detecting the length of a pulse, it should also be noted that only the information at the output of every second inverter i represents the logic state at the input e of the shift register SR. In the illustration given in the figure, these are the outputs of the inverters i following MOS field-effect transistors T controlled by the slave clock of the first clock terminal 15 .

Mit einer derartigen Schaltungsanordnung ist also die Länge kurzer Impulse in einfacher Weise digital auswertbar.With such a circuit arrangement is the The length of short pulses can be evaluated digitally in a simple manner.

Claims (2)

1. Schaltungsanordnung zum Erfassen der Länge eines Impulses (Pd) mit einem Schieberegister (SR), das mehrere in Serie geschaltete und zwischen einer Signaleingangsklemme (e) und einer Signalausgangsklemme (a) liegende Registerzellen enthält, dadurch gekennzeichnet, daß
  • - die Anzahl der Registerzellen durch die maximal zu erwartende Länge des Impulses bestimmt ist,
  • - jede der Registerzellen zwei hintereinandergeschaltete Reihenschaltungen aus der Laststrecke eines Transfertransistors (T) und einem Inverter (i) enthält,
  • - die Steueranschlüsse der geradzahligen Transfertransistoren (T) mit einer ersten Taktklemme (TS) verbunden sind,
  • - die Steueranschlüsse der ungeradzahligen Transfertransistoren (T) mit einer zweiten Taktklemme (TM) verbunden sind,
  • - der Impuls (Pd) sowohl der Signaleingangsklemme (e) als auch der ersten Taktklemme (TS) und der zweiten Taktklemme (TM) zugeführt wird, wodurch bei anliegendem Impuls (Pd) das Schieberegister (SR) als Inverterkette betrieben wird, in der der Impuls (Pd) so lange durchgeschaltet wird, bis durch seine abfallende Flanke die Transfertransistoren (T) über die beiden Taktklemmen (TS, TM) gesperrt werden,
  • - unmittelbar nach dem Abklingen des auszuwertenden Impulses sich nicht überlappende Taktimpulse an die erste (TS) und die zweite Taktklemme (TM) gelegt werden, um die in den einzelnen Registerzellen enthaltene Information an den Signalausgang (a) des Schieberegisters (SR) zu schieben, und
  • - eine Zählereinrichtung die Anzahl der in der Information enthaltenen logischen "1" als Maß für die Länge des Impulses (Pd) ermittelt.
1. Circuit arrangement for detecting the length of a pulse (P d ) with a shift register (SR), which contains a plurality of series-connected register cells lying between a signal input terminal (e) and a signal output terminal (a), characterized in that
  • the number of register cells is determined by the maximum expected length of the pulse,
  • each of the register cells contains two series circuits connected in series from the load path of a transfer transistor (T) and an inverter (i),
  • - The control connections of the even-numbered transfer transistors (T) are connected to a first clock terminal (TS),
  • the control connections of the odd-numbered transfer transistors (T) are connected to a second clock terminal (TM),
  • - The pulse (P d ) of both the signal input terminal (e) and the first clock terminal (TS) and the second clock terminal (TM) is supplied, whereby the shift register (SR) is operated as an inverter chain when the pulse (P d ) is present which the pulse (P d ) is switched through until the transfer transistors (T) via the two clock terminals (TS, TM) are blocked by its falling edge,
  • immediately after the decay of the pulse to be evaluated, non-overlapping clock pulses are applied to the first (TS) and the second clock terminal (TM) in order to shift the information contained in the individual register cells to the signal output (a) of the shift register (SR), and
  • - A counter device determines the number of logical "1" contained in the information as a measure of the length of the pulse (P d ).
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Transfertransistoren (T) Feldeffekttransistoren, insbesondere MOS-Feldeffekttransistoren sind.2. Circuit arrangement according to claim 1, characterized,  that the transfer transistors (T) field effect transistors, are in particular MOS field effect transistors.
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Publication number Priority date Publication date Assignee Title
US3720871A (en) * 1971-12-14 1973-03-13 B Brown Digital fundamental prp analyzer for pulse train signals
DE2244955B2 (en) * 1972-09-13 1977-03-03 Siemens AG, 1000 Berlin und 8000 München CIRCUIT ARRANGEMENT FOR CLASSIFYING PULSE LENGTHS

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