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BESCHREIBUNG
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Die Erfindung bezieht sich allgemein auf Speicher mit wahlfreiem Zugriff
(RAM = Random Access Memory) und insbesondere auf einen im Oberbegriff von Patentanspruch
1 angegebenen derartigen Speicher.
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In Fig. 1 bis 3 der anliegenden Zeichnung ist ein Feldeffekt-Bauelemente
enthaltender herkömmlicher RAM dargestellt, wie er in der auf die Anmelderin zurückgehenden
US-PS 4 112 506 angegeben ist. Gem. Fig. 1 umfaßt diese bekannte Schaltung hauptsächlich
eine Inverterschaltung In1 sowie zwischen einer Spannung -V und Masse angeschlossene
Schalterbauelemente TN3 und Typ3, , denen Schreibtaktsignale W und W zugeführt werden.
In dieser Schaltung auftretende Signale sind zeitabhängig in Fig. 2 dargestellt.
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Bei der bekannten Schaltung nach Fig. 1 ist durch Verbindung einer
jeweiligen Bit-Leitung L mit mehreren RAM-Zellen die verdrahtungskapazität dieser
Leitung L gegenüber einem Punkt A in jeder RAM-Zelle ziemlich hoch, und dadurch
wird der Pegel des Reihenadressiersignals ROW auf einen zur Durchschaltung eines
Torelements TR geeigneten Wert angehoben. Im Augenblick nach der Auswahl irgendeiner
RAM-Zelle beträgt die Spannung am Punkt A einer der RAM-Zellen
In dieser Formel sowie in dem in Fig. 3 dargestellten Ersatzschaltbild entspricht
R1 dem Gesamtwiderstand aus den
Durchschalt-Widerständen Rpl und
1 der das Torelement TR bildenden MOS-Transistoren Typ1, TN1; ~ RP2 dem Durchschalt-Widerstand
des MOS-Transistors Tp2;und Rp3 dem Durchschalt-Widerstand des MOS-Transistors Tp3.
Außerdem befindet sich der Punkt A der RAM-Zelle auf hochliegendem Pegel, während
die Bit-Leitung L durch Ladung auf die Spannung -V gelegt ist.
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Der hohe Spannungspegel am Punkt A sollte erwartungsgemäß auf die
Bit-Leitung L übertragen werden, aber diese Übertragung wird durch eine Beziehung
zwischen dem umgekehrten Pegel einer zweiten Inverterschaltung In2 und der Spannung-
VA am Punkt A verhindert, wie in Fig. 2 durch unterbrochene Linien angedeutet. Daraus
geht hervor, daß die entsprechenden Spannungen in Abhängigkeit von ihren früheren
Zuständen so verändert werden, daß die in der RAM-Zelle gespeicherte Spannungsinformation
zerstört werden kann.
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Damit eine solche Informationslöschung verhindert wird ist es notwendig,
daß zwischen dem Durchschalt-Widerstand R1 des Torelements TR und den Durchschalt-Widerständen
Rp2, Rp3 der Transistoren Tp2 und Tp3 des ersten Inverters In1 folgende Beziehung
besteht: R1 >> Rp2 + Rp3 Außerdem muß eine ähnliche Beziehung zwischen dem
Torelement TR und den Durchschalt-Widerständen N 2 RN3 der Transistoren PN2' TN3
des Inverters 1n1 erfüllt sein.
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Diese Beziehungen bzw. Bedingungen können durch eine Reduzierung der
jeweiligen Durchschalt-Widerstände ... der MOS-Transistoren Tp2, Typ3, TN2 und TN3
erfüllt werden. Dafür müßte aber der Nachteil in Kauf genommen werden, daß die Abmessungen
der genannten Transistoren kaum noch vertretbare Dimensionen annehmen würden. Außerdem
ändert sich mit zunehmendem Durchschalt-Widerstand R1 des Torelements TR die Zugriffzeit;
der Zugriff wird so verlangsamt, daß daraus andere Nachteile erwachsen.
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Da üblicherweise diese Forderungen unter Berücksichtigung der für
den RAM notwendigen Zugriffszeit sowie der zulässigen Abmessungen für den RAM definiert
werden, muß der daraus folgende Schaltungsaufbau der RAM-Zelle zwangsläufig sehr
kompliziert ausfallen. Trotz dieser Kompliziertheit gelang es bisher nicht, eine
beide Forderungen zufriedenstellend erfüllende geeignete Schaltung zu entwickeln.
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Der Erfindung liegt daher die Aufgabe zugrunde, eine Speicherschaltung
der genannten Art so zu verbessern, daß die angegebenen Forderungen besser erfüllt
und die dem Stand der Technik anhaftenden Nachteile vermieden werden.
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Die erfindungsgemäße Lösung der gestellten Aufgabe ist kurzgefaßt
im Patentanspruch 1 angegeben.
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Vorteilhafte Weiterbildungen des Erfindungsgedankens sind in Unteransprüchen
gekennzeichnet.
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Ein besonderes Merkmal des erfindungsgemäßen Speichers für freien
Zugriff (RAM) bildet eine Vor-Ladeschaltung, die eine Bit-Leitung so baufschlagt,
daß der Datenzugriff des
RAM stabilisiert wird.
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Weitere Einzelheiten und Vorteile der Erfindung können der nachstehenden
Figurenbeschreibung bzw. den Patentansprüchen entnommen werden.
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Nachstehend wird ein die Merkmale der Erfindung aufweisendes Ausführungsbeispiel
unter Bezugnahme auf eine Zeichnung, die auch den eingangs erläuterten Stand der
Technik enthält, näher beschrieben. Es zeigen: Fig. 1 bis 3 die eingangs erläuterten
Einzelheiten aus der US-PS 4 112 506, Fig. 4 ein schematisches Schaltbild zu dem
nachstehend beschriebenen Ausführungsbeispiel der Erfindung, Fig. 5 eine grafische
Darstellung von in der Schaltung von Fig. 4 auftretenden Signalen, und Fig. 6 eine
wichtige Einzelheit aus der Schaltung von Fig. 4.
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Die mit einer Vor-Ladeschaltung verbundene erfindungsgemäße Schaltung
eines Speichers mit freiem Zugriff (RAM) enthält komplementäre Feldeffekttransistoren
und umfaßt eine Anzahl von über Adreßsignalleitungen adressierbaren Speicherplätzen,
die zur Eingabe bzw. Ausgabe von Datensignalen an eine gemeinsame Datensignalleitung
angeschlossen sind, an jedem Speicherplatz ein Flip-Flop mit über Kreuz geschalteten
und durch Feldeffekttransistoren gebildeten ersten und zweiten Invertern, einen
mit dem ersten Inverter in Reihe qeschalteten und bei Schreibbetrieb gesperrtem
Feldeffekt-Schalttran-
sistor, ein zwischen dem Eingabe/Ausgabeknotenpunkt
des Flip-Flop und der Datensignalleitung angeschlossenes und durch ein Signal auf
der Adreßsignalleitunq steuerbares Ubertragungstor mit zwei komplementären und parallel
geschalteten Feldeffekt-Schalttransistoren, die durch komplementäre Signalzustände
auf der Adreßsignalleitung ansteuerbar sind, einen ausgangsseitig mit der Datensignalleitung
verbundenen und aus komplementären Feldeffekttransistoren bestehenden dritten Inverter,
einen in der Betriebsart Schreiben durchgeschalteten und mit dem dritten Inverter
in Reihe liegenden dritten Inverter sowie eine aus komplementären Feldeffekttransistoren
bestehende Ausgangsschaltung, deren Eingang mit der Datensignalleitung verbunden
ist.
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Die erfindungsgemäße Schaltung in Fig. 4 enthält einen komplementär
ausgebildeten ersten Inverter In. und einen zweiten Inverter In2, deren Eingangsanschlüsse
über Kreuz und so zusammengeschaltet sind, daß sie ein als Speicherzelle dienendes
Flip-Flop bilden. Ein zwischen dem Ausgang des Inverters 1n1 und einer Bit-Leitung
L angeschlossenes Torelement TR besteht aus zwei parallel geschalteten komplementären
Feldeffekt-Schalttransistoren. Der erste Inverter 1n1 besteht aus einem mit einer
Spannungsquelle -V verbundenen N-Kanal-MOS-Transistor T«11 und einem an Masse gelegten
P-Kanal-MOS-Transistor Tal 1. An das Gate von Transistor Tp11 wird ein Schreibtaktsignal
W, und an das Gate des Transistors Tal 1 und des einen Transistors im Torelement
TR wird ein Reihenwählsignal RoW0r angelegt.
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Eine größere Anzahl von nach dem erläuterten Schaltungskonzept aufgebauten
RAM-Zellen sind durch die Bit-Leitung L zu einer einzigen Reihe verbunden. Zusätzlich
sind ein Schreib-Inverter IN3 und ein Lese-Inverter 1N4 an die Bit-Leitung L
angeschlossen,
von denen der zuerst genannte Schreib-Inverter ein Schreibsignal Din empfängt und
der Lese-Inverter IN4 unter Kontrolle durch ein Zeitsteuer- bzw.
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Taktsignal R eine Spannungsinformation auf der Bit-Leitung L in Richtung
auf eine Ausgangsleitung DoUt erzeugt.
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In Fig. 6 ist ein ganz bestimmter Schaitungsaufbau eines aus zwei
komplementären MOS-Transistoren bestehenden Inverters IN3 gezeigt. An die Gate-Anschlüsse
der beiden Schalttransistoren geht je ein Schreibtaktsignal W bzw. W.
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Der Inverter IN4 ist ähnlich aufgebaut, wird aber nicht durch Schreibtaktsignale
sondern durch Lesetaktsignale R bzw. R angesteuert.
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Ein Vorladetransistor TNO vom N-Kanal-MOS-Typ liegt zwischen der Bit-Leitung
L und der Spannungsquelle -V, sein Gate erhält ein mittels einer unten beschriebenen
Regulierung gebildeten Taktsignal jr.
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Nachstehend wird der Betrieb des RAM in Verbindung mit den in Fig.
5 dargestellten Signalabläufen erläutert. Vor einem Zugang von Anweisungen für die
RAM-Zellen befinden sichsämtliche gemeinsam mit der Bit-Leitung L verbundenen RAM-Zellen
durch Abschaltung entsprechender Torelemente unter der Kontrolle eines durch ein
Reihenwählsignal Row und das Taktsignal ßr gebildeten und in eine Reihenwählleitung
eingegebenen UND-Ausgangs in nicht-selektiven Zuständen. Während die Torelemente
TR abgeschaltet sind, wird der Vorladetransistor TNo durch Anlegen des Taktsignals
Xr durchgeschaltet, und damit wird die Bit-Leitung L auf den Pegel der Spannungsquelle
-V aufgeladen. Hierzu sei bemerkt, daß dieser Vorladevorgang der Bit-Leitung L durch
das Taktsignal Xr r v o r der Schreib- und Lese-Zugangsoperation durch-die RAM-Zelle
durchgeführt
wird. Der Transistor TNO erhält das Taktsignal # r vor der Leseoperation oder nach
Abschluß der Schreiboperation. Im Anschluß an diese Vor-Ladung wird das hochliegende
Reihenwählsignal Row in die Reihenwählleitung einer der RAM-Zellen zugeführt, die
beim nächsten Mal gewählt wird. So hat jeweils eine RAM-Zelle Zugriffmöglichkeit
für die Durchführung der Leseoperation. Während das Reihenwählsignal seinen hohen
Pegel behält, wird im Anschluß an das Lesetaktsignal R das Schreibtaktsignal W in
die Schalterelemente der beiden Inverter IN3 und IN4 eingegeben, damit die in dieser
RAM-Zelle enthaltene Information über die Bit-Leitung L auf die Ausgangsleitung
DoUt ausgelesen und die auf der Eingangsleitung Din gehalin tene Information in
eine der RAM-Zellen eingeschrieben wird.
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Vor dem Zugriff zu der einen für das Schreiben und Lesen vorgesehenen
RAM-Zelle wird die Bit-Leitung L auf den Pegel der Spannungsquelle -V aufgeladen.
Um mit Sicherheit eine Zerstörung von Information in der RAM-Zelle zu vermeiden,
muß darauf geachtet werden, daß die Durchschalt-Widerstände der MOS-Transistoren
Tp11 und Tp12des Ausgangsinverters 1n1 relativ klein sind, der Durchschalt-Widerstand
des MOS-Transistors im übertragungstorelement TR dagegen relativ groß bemessen wird.
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Dagegen sind die Durchschalt-Widerstände der MOS-Transistoren TNll
und TN12 nicht kritisch; sie können bei im Wählzustand befindlicher RAM-Zelle abgeschaltet
sein. Beim vorliegenden Beispiel bleibt bei im Wählzustand befindlicher RAM-Zelle
der Transistor T durch dasGate-Signal RoW0r gesperrt.
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Da bei der Leseoperation die beiden Schalttransistoren TP12 und T
im Ausgangsinverter 1n1 gesperrt sind, ist ein Verhältnis zwischen dem Ausgangsinverter
1n1 und dem Schreib-
inverter IN3 ohne jede Bedeutung.
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Durch die erfindungsgemäße Zuordnung der Vor-Ladeschaltung zur Bit-Leitung
L wird der Schaltungsaufbau wesentlich erleichtert, und die RAM-Zelle kann mit sehr
kleinen Abmessungen verwirklicht werden. Wenn die Transistoren Tp11 und Tpl2 sehr
kleine Durchschalt-Widerstände haben, können auch die entsprechenden Transistor-Widerstandswerte
im Obertragungs-Torelement TR entsprechend verringert werden. Damit sind schnelle
Lese- und Schreiboperationen möglich.
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Die jeweils verwendeten Transistortypen mit P-Kanal oder N-Kanal können
in den Schaltungen von Fig. 4 und 6 gegebenenfalls auch durch einen anderen Typ
ersetzt werden,