DE3106202C2 - - Google Patents

Info

Publication number
DE3106202C2
DE3106202C2 DE3106202A DE3106202A DE3106202C2 DE 3106202 C2 DE3106202 C2 DE 3106202C2 DE 3106202 A DE3106202 A DE 3106202A DE 3106202 A DE3106202 A DE 3106202A DE 3106202 C2 DE3106202 C2 DE 3106202C2
Authority
DE
Germany
Prior art keywords
conductive layer
layer
region
polycrystalline silicon
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE3106202A
Other languages
English (en)
Other versions
DE3106202A1 (de
Inventor
Yasunobu Kosa
Kazuhiro Kodaira Tokio/Tokyo Jp Komori
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of DE3106202A1 publication Critical patent/DE3106202A1/de
Application granted granted Critical
Publication of DE3106202C2 publication Critical patent/DE3106202C2/de
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen

Description

Die Erfindung betrifft ein Verfahren zur Herstellung ei­ ner Speichervorrichtung, insbesondere eines EPROMs (elektrisch programmierbaren Festspeichers), die einen Speicherabschnitt und einen Peripherieabschnitt aufweist. Der Speicherabschnitt ist dabei in einem ersten Bereich eines Halbleitersubstrats ausgebildet und enthält eine Anzahl von MIS-Speichertransisto­ ren mit jeweils einer Floating-Gate-Elektrode und einer dar­ über liegenden Steuer-Gate-Elektrode aufweisen, während der Peripherieabschnitt in einem zweiten Bereich des Substrats ausgebildet ist und eine Anzahl von MIS-Transistoren mit je­ weils einer Gate-Elektrode und Verdrahtungsleitungen enthält.
Bei einem aus US 41 42 926 bekannten Verfahren zur Her­ stellung einer derartigen Halbleiterspeichervorrichtung wird zunächst eine erste Isolierschicht in dem ersten und dem zwei­ ten Bereich ausgebildet und auf dieser nur im ersten Bereich eine erste leitfähige Schicht und darauf eine zweite Isolier­ schicht vorgesehen. Sodann wird auf dem ersten und dem zweiten Bereich eine zweite leitfähige Schicht angeordnet und in bei­ den Bereichen einschließlich der jeweils darunter liegenden Isolierschicht im gleichen Arbeitsschritt strukturiert, um die Gate-Elektroden der Transistoren im Peripherieabschnitt und gleichzeitig die Steuer-Gate-Elektroden der Transistoren im Speicherabschnitt auszubilden. Bei diesem Verfahren läßt es sich nicht vermeiden, daß die im Speicherabschnitt vorgesehene erste leitfähige Schicht Verunreinigungen enthält, die das Speichervermögen der Speichertransistoren verschlechtern.
Die Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung einer Halbleiterspeichervorrichtung mit einem verbesserten Speicherverhalten der Speichertransistoren zu schaffen.
Die erfindungsgemäße Lösung dieser Aufgabe ist im Patent­ anspruch 1 angegeben.
Bei dem erfindungsgemäßen Verfahren wird die erste leit­ fähige Schicht sowohl im ersten als auch im zweiten Bereich, also im Speicher- als auch im Peripherieabschnitt, ausgebil­ det, so daß die Gate-Elektroden der Transistoren im Periphe­ rieabschnitt ebenso wie die Floating-Gate-Elektroden im Spei­ cherabschnitt von dieser ersten leitfähigen Schicht gebildet werden. Die Strukturierung der ersten leitfähigen Schicht erfolgt jedoch in verschiedenen Verfahrenschritten, nämlich zuerst im Peripherieabschnitt und erst danach im Speicherab­ schnitt. Bei der Strukturierung der Gate-Elektroden im Peri­ pherieabschnitt sind Substrat, erste Isolierschicht und erste leitfähige Schicht im Speicherbereich abgedeckt. Bei der an­ schließenden Strukturierung im Speicherbereich lassen sich dann die Steuer-Gate-Elektroden und die Floating-Gate-Elektro den mittels einer einzigen Fotolackmaske erzeugen.
Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die bei­ liegende Zeichnung näher erläutert. Die Zeichnung zeigt in
Fig. 1 eine schematische Draufsicht eines EPROMs;
Fig. 2 bis 15 Schnitt zur Erläuterung der schrittweisen Herstellung einer EPROM-Anordnung;
Fig. 16 einen Teilschnitt einer EPROM­ Anordnung gemäß einer anderen Ausführungsform; und in
Fig. 17 und 18 Teilschnitte eines Anreicherungs-MIS-Transistors mit hoher Spannungsfestigkeit gemäß einer anderen Ausführungsform der Erfindung.
Zunächst soll auf Fig. 1 Bezug genommen werden, die schematisch eine EPROM-Anordnung zeigt. Da­ bei bezeichnet das Bezugszeichen 1 ein Halbleitersubstrat bzw. eine Halbleiterpille, die aus Einkristall-Silizium besteht. Ein Speicherfeldbereich 2, der aus einer Vielzahl von Spei­ chertransistoren der oben angegebenen Struktur besteht und in Form einer Matrix angeordnet ist, ist auf einem Teil der Hauptfläche dieses Halbleitersubstrats 1 ausgebildet. An der Peripherie dieses Speicherfeldteiles 2 sind eine Eingangs­ schaltung 3, eine Ausgangsschaltung 4, eine Decodierschal­ tung 5 und eine andere Logikschaltung 6 angeordnet, die aus Verarmungs-MIS-Transistoren, Anreicherungs-MIS-Transistoren, Anreicherungs-MIS-Transistoren mit einem Aufbau hoher Spannungs­ festigkeit usw. bestehen.
Als nächstes soll das Herstellungsverfahren für eine derartige EPROM-Anordnung unter Bezugnahme auf die Schnitte in Fig. 2 bis 15 näher erläutert werden, wobei jeweils schrittweise die Herstellung der EPROM-Anordnung erläutert wird.
  • a) Bei der Anordnung nach Fig. 2 wird die Oberfläche eines P-leitenden Einkristall-Siliziumsubstrats 10 durch Wärmeein­ wirkung oxidiert, um eine 100 nm dicke Schicht 11 aus Sili­ ziumdioxid SiO2herzustellen. Auf der Oberfläche dieses SiO2- Filmes wird eine Siliziumnitrid (Si3N4) Schicht 12 mit einer Dicke von etwa 150 nm ausgebildet.
  • b) Wie aus Fig. 3 ersichtlich, wird der Si3N4-Film 12 selektiv durch Ätzen entfernt, indem man einen Photoresist­ film 13 als Maske verwendet, um einen P⁺-leitenden Kanal­ stopper in der Oberfläche des Substrats 10 auszubilden, der als Isoliertrennteil arbeiten soll. Anschließend wird eine P-Typ bestimmende Verunreinigung, wie z. B. eine Borverun­ reinigung, durch Ionenimplantation durch den SiO2-Film 11 in das Substrat 10 eingeführt, um dadurch P⁺-leitende Kanal­ stopper 14a, 14b, 14c und 14d herzustellen. Die P⁺-Kanal­ stopper verhindern, daß sich die Oberfläche des Substrats zum N-Typ ändert.
  • c) Wie in Fig. 4 dargestellt, wird nach dem Entfernen des Photoresistfilmes 13 das Substrat 10 in einer oxidierenden Atmosphäre beheizt. Aufgrund dieser Wärmebehandlung wird die Oberfläche des Substrats 10 in den Teilen, wo kein Si3N4 gebildet ist, d. h. den P⁺-Kanalstoppern 14a, 14b, 14c und 14d, oxidiert, um dadurch einen ungefähr 1200 nm dicken SiO2- Film zur Isolierungstrennung herzustellen, der nachstehend auch als Feld-SiO2-Film bezeichnet wird und die Bezugszeichen 15a, 15b, 15c und 15d trägt.
  • d) Wie in Fig. 5 dargestellt, werden der Si3N4-Film 12 und der darunter liegende SiO2-Film 11 vollständig entfernt, um die Oberfläche des Substrats 10 freizulegen, und die so frei­ gelegte Oberfläche des Substrats 10 wird dann in der Wärme oxidiert, um dadurch ungefähr 80 nm dicke Gate-SiO2-Filme 16a, 16b, 16c und 16d zu bilden. Dann wird Bor in die Ober­ fläche des Substrats 10 durch die Gate-SiO2-Filme 16a, 16b, 16c und 16d durch Ionenimplantation eingeleitet, um die Schwellwertspannungspegel des Speichertransistors und des Peripherietransitor und insbesondere die des Anreicherungs- Transistors auf gewünschte Spannungswerte zu steuern. In die­ sem Falle beträgt die Implantationsenergie ungefähr 70 keV. Außerdem wird, da die Feld-SiO2-Filme 15a, 15b, 15c und 15d in der oben beschriebenen Weise mit ausreichender Dicke aus­ gebildet sind, Bor nicht in die Oberfläche des Substrats 10 eingeleitet, das unmittelbar unter dem Feld-SiO2-Film liegt. Dementsprechend ist die Ausbildung eines Photoresistfilmes bei diesem Schritt überhaupt nicht erforderlich.
  • e) Wie in Fig. 6 dargestellt, wird unter Verwendung eines Photoresistfilmes 17 als Maske eine N-Typ bestimmende Ver­ unreinigung, wie z. B. eine Phosphorverunreinigung, durch ein Ionenimplantationsverfahren in einen Teil der Oberfläche des Substrats 10 eingeleitet, wo der Verarmungs-MIS-Transistor herzustellen ist, sowie in einen Teil der Oberfläche des Substrats 10, wo der Anreicherungs-MIS-Transistor mit einer hohen Spannungsfestigkeit auszubilden ist, und zwar durch die Gate-SiO2-Filme 16c, 16d, um dadurch einen N⁻-leitenden Kanal­ bereich 18 bzw. einen Na⁻-leitenden Bereich 19 herzustellen. Die Ionenimplantationsenergie beträgt zweckmäßigerweise etwa 120 kev. Die Oberflächenverunreinigungskonzentration beträgt in diesen Bereichen 18 und 19 ungefähr 1012 Atome/cm2.
  • f) Wie in Fig. 7 dargestellt, wird unter Verwendung eines Photoresistfilmes 20 als Maske Bor durch ein Zonenimplan­ tationsverfahren in einen Teil der Oberfläche des Substrats 10 eingeleitet, wo der Speichertransistor herzustellen ist, und zwar durch den Gate-SiO2-Film 16a, um dadurch einen P+­ leitenden Bereich 191 herzustellen. Die Zonenimplantations­ energie beträgt geeigneterweise etwa 70 keV. Die Oberflächen­ verunreinigungskonzentration des so hergestellten P⁺-lei­ tenden Bereiches 191 beträgt ungefähr 1012 Atome/cm2. Dieser P⁺-leitende Bereich 191 wird ausgebildet, um die Schreib­ geschwindigkeitseigenschaften der EPROM-Anordnung zu erhöhen.
  • g) Wie in Fig. 8 dargestellt, wird nach dem Entfernen des Photoresistfilmes 20 eine 350 nm dicke polykristalline Siliziumschicht 21 mit einem chemischen Gasphasenabschei­ dungsverfahren oder CVD-Verfahren hergestellt, um die Floa­ ting-Gate-Elektrode des Speichertransistors, die Gate-Elek­ trode des Peripherietransistors und eine erforderliche Ver­ drahtungsschicht herzustellen. Diese polykristalline Silizium­ schicht 21 wird selektiv geätzt (Ausbildung eines Musters) unter Verwendung eines Photoresistfilmes 22 als Maske, um dadurch die Gate-Elektroden G1, G2, G3 des Peripherietran­ sistors und die Verdrahtungsschicht L1 herzustellen (vgl. Fig. 8). Die Existenz irgendeiner die elektrische Leitfähig­ keit bestimmenden Verunreinigung ist in der polykristallinen Siliziumschicht 21, in den Gate-Elektroden G1, G2 und G3 und in der Verdrahtungsschicht L1 nicht erlaubt. Wenn irgendeine Verunreinigung in der polykristallinen Siliziumschicht 21 vorhanden ist, bevor die Musterbildung oder Ätzung dieser Schicht erfolgt, so wird eine Verschlechterung beim Schritt des Aufbringens des Photoresistfilmes 22, beim Schritt des selektiven Entfernens des Photoresistfilmes 22 und beim Schritt der Musterausbildung der polykristallinen Silizium­ schicht 21 auftreten und dadurch in nachteiliger Weise das Speichervermögen des Speichertransistors beeinträchtigen. Die oben dargelegte Anordnung wird verwendet, um dieses Problem zu verhindern.
  • h) Wie in Fig. 9 dargestellt, wird nach dem Entfernen des Photoresistfilmes 22 eine Phosphorverunreinigung in die polykristalline Siliziumschicht 21, in die Gate-Elektroden G1, G2 und G3 und in die Verdrahtungsschicht L1 eingeleitet, so daß die Schichten und Elektroden mit geringem Widerstand ausgelegt werden. Danach wird das Substrat einer Wärmebe­ handlung in oxidierender Atmosphäre unterworfen. Infolge­ dessen werden die Oberflächen der polykristallinen Silizium­ schicht 21, der Gate-Elektroden G1, G2 und G3 und der Ver­ drahtungsschicht L1 oxidiert, so daß 160 nm dicke SiO2-Filme 23a, 23b, 23c, 23d, 23e auf diesen Schichten und Elektroden ausgebildet werden. Diese SiO2-Filme fungieren als Zwischen­ schichtisolator.
  • i) Eine zweite polykristalline Siliziumschicht 24 wird mit einem CVD-verfahren auf dem Substrat 10 in dem in Fig. 9 dargestellten Zustand ausgebildet. Diese polykristalline Siliziumschicht 24 hat eine Dicke von ungefähr 360 nm. Außer­ dem ist in dieser polykristallinen Siliziumschicht 24 keine den elektrischen Leitfähigkeitstyp bestimmende Verunreini­ gung vorhanden. Anschließend wird, wie in Fig. 10 darge­ stellt, die polykristalline Siliziumschicht 21, der SiO2- Film 23a, die polykristalline Siliziumschicht 21 und der Gate-SiO2-Film 16a nacheinander und selektiv geätzt (Muster­ bildung) unter Verwendung eines Photoresistfilmes 25 als Maske, um dadurch die Steuer-Gate-Elektroden CG1, CG2 und Floating-Gate-Elektrode FG1, FG2 des Speichertransistors herzustellen.
  • j) Wie in Fig. 11 dargestellt, wird nach dem Entfernen des Photoresistfilmes 25 Phosphor in die polykristalline Silizium­ schicht 24 und in die Steuer-Gate-Elektroden CG1, CG2 einge­ leitet. Unter Verwendung eines Photoresistfilmes 26, der neu als Maske hergestellt worden ist, wird die polykristalline Siliziumschicht 24 selektiv geätzt und als Muster ausgebil­ det, um dadurch Verdrahtungsschichten L2, L3 für die gegen­ seitige Verbindung zwischen den Peripherietransistoren und einer Offset-Gate-Elektrode G4 des MIS-Transistors mit hoher Spannungsfestigkeit herzustellen. Die weiter freiliegenden SiO2-Filme 23b, 23c, 23e und Gate-SiO2-Filme 16b, 16c, 16d werden vollständig geätzt.
  • k) Wie in Fig. 12 dargestellt, wird nach dem Entfernen des Photoresistfilmes 26 Phosphor auf die freiliegende Ober­ fläche des Substrats 10 aufgebracht und eine Ausdehnungs­ diffusion durchgeführt, um dadurch Source-Bereiche S1, S2, S3, S4 und Drain-Bereiche D1, D2, D3, D4 auszubilden. Die Tiefe dieser Bereiche beträgt 1 µm, und die Oberflächen- Verunreinigungskonzentration macht 1015 Atome/cm2 aus. Außerdem werden die Oberflächen der Gate-Elektroden (CG1, CG2, G1, G2, G3, G4), der Verdrahtungsschichten (L2, L3) der Source-Bereiche (S1, S2, S3, S4) und der Drain-Bereiche (D1, D2, D3, D4), die frei liegen, bei einer niedrigen Tempera­ tur von 800°C, bei der sich diese Bereiche nicht ausdehnen, in oxidierender Atmosphäre oxidiert. Die Dicke der SiO2-Filme 27a, 27b, die auf den Oberflächen dieser Elektroden, Ver­ drahtungsschichten und Bereiche ausgebildet werden, beträgt etwa 120 nm.
  • l) Wie in Fig. 13 dargestellt, wird unter Verwendung eines Photoresistfilmes 28 als Maske der SiO2-Film 27b auf dem Source-Bereich und dem Drain-Bereich selektiv geätzt.
  • m) Wie in Fig. 14 dargestellt, wird nach dem Entfernen des Photoresistfilmes 28 ein Phosphosilikatglasfilm oder PSG-Film 29 auf dem Substrat 10 ausgebildet. Die Dicke dieses PSG-Filmes 29 beträgt ungefähr 600 nm. Unter Verwendung eines Photoresistfilmes 30 als Maske wird der PSG-Film 29 selektiv geätzt, um dadurch Kontaktlöcher H1, H2, H3, H4, H5, H6, H7 herzustellen.
  • n) Wie in Fig. 15 dargestellt, wird nach dem Entfernen des Photoresistfilmes 30 Aluminium auf das Substrat 10 gedampft. Dieses Aluminium wird als Muster ausgebildet, um damit eine Verdrahtungsschicht 31 zu bilden. Obwohl in der Zeichnung nicht dargestellt, werden die Gateelektroden G3, G4 des Anreicherungs-MIS-Transistors mit hoher Spannungsfestigkeit gegenseitig mit der erwähnten Aluminium-Verdrahtungsschicht verbunden.
Wie oben dargelegt, werden mit dem beschriebenen Ver­ fahren Speichertransistoren Q1, Q2, ein Anreicherungs-MIS- Transistor QE1 als Peripherietransistor, ein Verarmungs-MIS- Transistor QD und ein Anreicherungs-MIS-Transistor QE2 mit hoher Spannungsfestigkeit hergestellt.
Als nächstes soll die Wirkung der beschriebenen Maßnahmen näher erläutert werden.
  • 1) Wie sich aus der oben beschriebenen Ausführungsform er­ gibt, werden die Floating-Gate-Elektrode und die Gate-Elek­ trode des Peripherietransistors durch Musterbildung der polykristallinen Siliziumschicht (Leitungsschicht) der ersten Schicht hergestellt. Daraus ergibt sich eine EPROM-Anordnung mit stabileren Eigenschaften im Vergleich zu einer EPROM-Anordnung, die eine Peripherietransistorstruk­ tur besitzt, bei der die zweite polykristalline Siliziumschicht als Gate-Elektrode dient, welche dieselbe ist wie z. B. die Steuer-Gate-Elektrode des Speichertransistors. Bei der oben be­ schriebenen Struktur unterliegt nämlich die Verunreinigung, wie z. B. Phosphor, die in der ersten polykristallinen Silizium­ schicht enthalten ist und zur Herstellung der Floating- Gate-Elektrode des Speichertransistors aufgebracht wird, einer Ausdiffundierung während der Herstellung des Gate- Oxidfilmes des Speichertransistors und kommt in das Substrat des Peripherietransistors. Aus diesem Grunde tritt eine Varianz bei der Schwellwertspannung Vth zwischen den resultierenden vielen Peripherietransistoren auf. Bei der beschriebenen Transisitorstruk­ tur wird andererseits dieses Problem ausgeräumt, da die Gate-Elektrode von der ersten polykristalli­ nen Siliziumschicht gebildet wird.
  • 2) Da die Gate-Elektrode des Peripherietransistors durch die erste polykristalline Siliziumschicht gebildet wird, wird die Verbindung zwischen den Transistoren in der zweiten polykristallinen Siliziumschicht erleichtert, und somit ist es möglich, eine EPROM-Anordnung mit einer Struktur hoher Integrationsdichte zu erhalten. Beispielsweise ist es mög­ lich, eine Anzahl von Strukturen auszubilden, bei der die Verdrahtungsschicht L1 die Verdrahtungsschicht L2 in der Peripherieschaltung kreuzt, wie es in Fig. 15 dargestellt ist.
  • 3) Das polykristalline Silizium wird speziell für die Gate- Elektrode und die Verdrahtungsschichten verwendet. Dieses polykristalline Silizium hat eine hohe Adhäsion zum Isolier­ film, z. B. zum SiO2-Film, und bildet keine Schnitteile speziell an den Schrittbereichen des SiO2-Filmes. Außer­ dem kann das polykristalline Silizium leicht in einen SiO2­ Film umgewandelt werden, wenn es in oxidierender Atmosphäre oxidiert wird. Dementsprechend kann die Isolierung zwischen den Verdrahtungen mit diesem SiO2-Film leicht erreicht wer­ den.
  • 4) Wie beim Schritt (e) erläutert, wird in der ersten polykristallinen Siliziumschicht die Verunreinigung (Phosphor) in die erste polykristalline Siliziumschicht des den Speicher­ transistor bildenden Teiles, in die Gate-Elektrode des Peripherietransistors und in die Verdrahtungsschicht nach der Herstellung der Gate-Elektrode des Peripherietransistors und der Verdrahtungsschicht implantiert. Mit anderen Worten, die erste polykristalline Siliziumschicht wird einer Phosphor­ behandlung unterworfen. Da die Phosphorbehandlung nicht im Stadium der Behandlung der ersten polykristallinen Silizium­ schicht durchgeführt wird, welche zum Zwecke der Herstellung der Gate-Elektrode des Peripherietransistors und der Verdrah­ tungsschicht vorgenommen wird, wird die erste polykristalline Siliziumschicht bei dem den Speichertransistor bildenden Teil nicht leicht verunreinigt. Infolgedessen wird ein stabiler SiO2-Film auf der Oberfläche dieser polykristallinen Silizium­ schicht hergestellt und führt somit zu einem Speichertransistor mit einem stabilen Speichervermögen.
  • 5) Insbesondere bei der Ausbildung des Anreicherungs-MIS­ Transistors QE2 hoher Spannungsfestigkeit kann die Offset­ Gate-Elektrode hergestellt werden; ohne die Anzahl von Mann­ stunden zur speziellen Herstellung zu erhöhen. Außerdem kann der N⁻-leitende Bereich gleichzeitig mit der Herstellung des Kanalbereiches des Verarmungs-MIS-Transistors ausgebildet werden. Es ist somit möglich, ohne weiteres den Anreicherungs­ MIS-Transistor QE2 hoher Spannungsfestigkeit zu erhalten.
Als nächstes sollen abgewandelte Ausführungsformen näher erläutert werden.
  • E1) Der Kontaktbereich zwischen dem Sourcebereich S (Drain­ Bereich D) und der Verdrahtungsschicht 31 im Speichertransistor oder Peripherietransistor kann in Form der Struktur ausgebildet werden wie sie in Fig. 16 dargestellt ist. Da der dicke Feld-SiO2-Film 15 unterhalb des PSG-Filmes 29 vorhanden ist, kann das Kontaktloch des PSG-Filmes 29 mit ausreichender Toleranz ausgebildet werden.
  • E2) Im Peripherie-Transistorbereich kann eine Integration hoher Dichte der EPROM-Anordnung realisiert werden, indem man die Elektroden des Source-Bereiches und des Drain-Be­ reiches unter Verwendung der zweiten polykristallinen Sili­ ziumschicht ausdehnt. In diesem Falle ist der Photoresist- Verarbeitungsschritt zur selektiven Freilegung des Substrats 10 unmittelbar vor dem bereits genannten Verfahrensschritt (g) erforderlich.
  • E3) Die Gate-Struktur G3, G4 der Gate-Elektroden des An­ reicherungs-MIS-Transistors QE2 kann von der Art sein, wie es in Fig. 17 und 18 dargestellt ist. In diesen Figuren der Zeichnung ist die Offset-Elektrode G4 durch Musterbildung der zweiten polykristallinen Siliziumschicht ausgebildet.
  • E4) Die zweite polykristalline Siliziumschicht kann durch eine Leitungsschicht ersetzt werden, die aus einem metalli­ schen Material, wie z. B. Molybdän, besteht. Da Molybdän ein Metall mit einem hohen Schmelzpunkt ist, kann es die Rolle einer Verunreinigungsmaske bei der Herstellung des Source- Drain-Bereiches spielen. Die Verdrahtungsschicht, die aus einem derartigen metallischen Material gebildet wird, hat einen niedrigeren Flächenwiderstand als eine Verdrahtungs­ schicht, die aus polykristallinem Silizium besteht, was die Schaltgeschwindigkeit der EPROM-Anordnung verbessern kann.

Claims (8)

1. Verfahren zur Herstellung einer Halbleiterspeichervor­ richtung, mit einem Speicherabschnitt (2), der in einem ersten Bereich eines Halbleitersubstrats (1; 10) ausgebildet ist und der eine Anzahl von MIS-Speicher-Transistoren enthält, die je­ weils eine Floating-Gate-Elektrode (FG1; FG2) sowie eine Steuer-Gate-Elektrode (CG1; CG2) aufweisen, die über der Floating-Gate-Elektrode liegt, und mit einem Peripherieab­ schnitt (3, 4, 5, 6), der in einem zweiten Bereich des Halb­ leitersubstrats ausgebildet ist und der eine Anzahl von MIS- Transistoren und Verdrahtungsleitungen (L1, L2, L3) enthält, wobei die MIS-Transistoren jeweils eine Gate-Elektrode (G1; G2; G3) aufweisen, mit den aufeinanderfolgenden Verfahrens­ schritten
  • a) des Ausbildens einer ersten Isolierschicht (16) im ersten und im zweiten Bereich,
  • b) des Ausbildens einer ersten leitfähigen Schicht (21) Ober der ersten Isolierschicht (16) im ersten und im zweiten Be­ reich,
  • c) des Strukturierens der ersten leitfähigen Schicht (21) im zweiten Bereich, um wenigstens einige der Gate-Elektroden (G1, G2, G3) des Peripherieabschnitts zu erzeugen,
  • d) des Ausbildens einer zweiten Isolierschicht (23) über der ersten leitfähigen Schicht,
  • e) des Ausbildens einer zweiten leitfähigen Schicht (24) über der zweiten Isolierschicht im ersten und im zweiten Bereich,
  • f) des Strukturierens der zweiten leitfähigen Schicht (24), der zweiten Isolierschicht (23) und der ersten leitfähigen Schicht (21) im ersten Be­ reich mittels einer Photolackmaske, um die Steuer-Gate-Elek­ troden (CG1, CG2) und die Floating-Gate-Elektroden (FG1, FG2) des Speicherabschnitts auszubilden, und
  • g) des Strukturierens der zweiten leitfähigen Schicht (24) im zweiten Bereich.
2. Verfahren nach Anspruch 1, wobei die erste leitfähige Schicht (21) aus polykristallinem Silizium besteht, das mit einer Verunreinigung dotiert ist, und wobei die zweite Iso­ lierschicht (23) ein Oxid des polykristallinen Siliziums der ersten leitfähigen Schicht ist.
3. Verfahren nach Anspruch 1, wobei die zweite leitfähige Schicht (24) aus polykristallinem Silizium ist.
4. Verfahren nach Anspruch 3, wobei das polykristalline Si­ lizium in der ersten und zweiten leitfähigen Schicht durch ei­ ne CVD-Abscheidung erzeugt wird.
5. Verfahren nach Anspruch 1, wobei die erste und die zweite leitfähige Schicht jeweils etwa 350 nm dick sind.
6. Verfahren nach Anspruch 1, wobei die erste und die zweite leitfähige Schicht mit Phosphor dotiert sind.
7. Verfahren nach Anspruch 1, wobei des weiteren über dem Substrat eine Phosphorsilikatglasschicht (29) abgeschieden wird, die mit Kontaktlöchern (H1 bis H7) versehen wird.
8. Verfahren nach Anspruch 7, wobei über der Phosphorsili­ katglasschicht eine dritte, strukturierte leitfähige Schicht (31) als Verdrahtungsschicht ausgebildet wird.
DE19813106202 1980-02-20 1981-02-19 Integrierte halbleiterschaltungsanordnung und verfahren zu ihrer herstellung Granted DE3106202A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1898380A JPS56116670A (en) 1980-02-20 1980-02-20 Semiconductor integrated circuit device and manufacture thereof

Publications (2)

Publication Number Publication Date
DE3106202A1 DE3106202A1 (de) 1981-12-03
DE3106202C2 true DE3106202C2 (de) 1992-10-15

Family

ID=11986826

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19813106202 Granted DE3106202A1 (de) 1980-02-20 1981-02-19 Integrierte halbleiterschaltungsanordnung und verfahren zu ihrer herstellung

Country Status (3)

Country Link
US (3) US4373249A (de)
JP (1) JPS56116670A (de)
DE (1) DE3106202A1 (de)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56120166A (en) * 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
US4490900A (en) * 1982-01-29 1985-01-01 Seeq Technology, Inc. Method of fabricating an MOS memory array having electrically-programmable and electrically-erasable storage devices incorporated therein
JPS594170A (ja) * 1982-06-30 1984-01-10 Mitsubishi Electric Corp 半導体装置の製造方法
JPS5974677A (ja) * 1982-10-22 1984-04-27 Ricoh Co Ltd 半導体装置及びその製造方法
DE3316096A1 (de) * 1983-05-03 1984-11-08 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von speicherzellen mit einem ein schwebendes gate aufweisenden mos-feldeffekttransistor
US4769340A (en) * 1983-11-28 1988-09-06 Exel Microelectronics, Inc. Method for making electrically programmable memory device by doping the floating gate by implant
KR930007195B1 (ko) * 1984-05-23 1993-07-31 가부시끼가이샤 히다찌세이사꾸쇼 반도체 장치와 그 제조 방법
US5352620A (en) * 1984-05-23 1994-10-04 Hitachi, Ltd. Method of making semiconductor device with memory cells and peripheral transistors
IT1213249B (it) * 1984-11-26 1989-12-14 Ates Componenti Elettron Processo per la fabbricazione distrutture integrate includenti celle di memoria non volatili con strati di silicio autoallineati ed associati transistori.
JPS61135165A (ja) * 1984-12-05 1986-06-23 Mitsubishi Electric Corp 半導体メモリ装置
US4590665A (en) * 1984-12-10 1986-05-27 Solid State Scientific, Inc. Method for double doping sources and drains in an EPROM
US4646425A (en) * 1984-12-10 1987-03-03 Solid State Scientific, Inc. Method for making a self-aligned CMOS EPROM wherein the EPROM floating gate and CMOS gates are made from one polysilicon layer
US4598460A (en) * 1984-12-10 1986-07-08 Solid State Scientific, Inc. Method of making a CMOS EPROM with independently selectable thresholds
JPH0763075B2 (ja) * 1985-07-19 1995-07-05 株式会社日立製作所 半導体集積回路装置
US4774202A (en) * 1985-11-07 1988-09-27 Sprague Electric Company Memory device with interconnected polysilicon layers and method for making
IT1196997B (it) * 1986-07-25 1988-11-25 Sgs Microelettronica Spa Processo per realizzare strutture includenti celle di memoria non volatili e2prom con strati di silicio autoallineate transistori associati
JPH0644631B2 (ja) * 1987-05-29 1994-06-08 株式会社東芝 半導体装置及びその製造方法
JPS6465873A (en) * 1987-09-07 1989-03-13 Oki Electric Ind Co Ltd Manufacture of semiconductor element
US5057448A (en) * 1988-02-26 1991-10-15 Hitachi, Ltd. Method of making a semiconductor device having DRAM cells and floating gate memory cells
US5086008A (en) * 1988-02-29 1992-02-04 Sgs-Thomson Microelectronics S.R.L. Process for obtaining high-voltage N channel transistors particularly for EEPROM memories with CMOS technology
US5153144A (en) * 1988-05-10 1992-10-06 Hitachi, Ltd. Method of making tunnel EEPROM
US5445980A (en) 1988-05-10 1995-08-29 Hitachi, Ltd. Method of making a semiconductor memory device
US5008212A (en) * 1988-12-12 1991-04-16 Chen Teh Yi J Selective asperity definition technique suitable for use in fabricating floating-gate transistor
FR2642900B1 (fr) * 1989-01-17 1991-05-10 Sgs Thomson Microelectronics Procede de fabrication de circuits integres a transistors de memoire eprom et a transistors logiques
US5183773A (en) * 1989-04-13 1993-02-02 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing semiconductor device including such input protection transistor
JP2952887B2 (ja) * 1989-05-20 1999-09-27 富士通株式会社 半導体装置およびその製造方法
DE3924062C2 (de) * 1989-07-21 1993-11-25 Eurosil Electronic Gmbh EEPROM-Halbleitereinrichtung mit Isolierzonen für Niedervolt-Logikelemente
JP2509717B2 (ja) * 1989-12-06 1996-06-26 株式会社東芝 半導体装置の製造方法
US5010028A (en) * 1989-12-29 1991-04-23 Texas Instruments Incorporated Method of making hot electron programmable, tunnel electron erasable contactless EEPROM
US5234853A (en) * 1990-03-05 1993-08-10 Fujitsu Limited Method of producing a high voltage MOS transistor
US5188976A (en) * 1990-07-13 1993-02-23 Hitachi, Ltd. Manufacturing method of non-volatile semiconductor memory device
TW301782B (de) * 1991-08-16 1997-04-01 Gold Star Electronics
EP0595250B1 (de) * 1992-10-27 1999-01-07 Nec Corporation Verfahren zur Herstellung eines nicht-flüchtigen Halbleiter-Speicherbauteils
US5677215A (en) * 1993-11-17 1997-10-14 Lg Semicon Co., Ltd. Method of fabricating a nonvolatile semiconductor memory device
DE4340592C2 (de) * 1993-11-29 2002-04-18 Gold Star Electronics Verfahren zum Herstellen eines nichtflüchtigen Halbleiterspeichers und einen nach diesem Verfahren hergestellten Halbleiterspeicher
US5798968A (en) * 1996-09-24 1998-08-25 Sandisk Corporation Plane decode/virtual sector architecture
US6208003B1 (en) * 1997-09-26 2001-03-27 Nippon Steel Corporation Semiconductor structure provided with a polycide interconnection layer having a silicide film formed on a polycrystal silicon film
KR100262457B1 (ko) * 1998-05-04 2000-08-01 윤종용 반도체 장치의 오픈 드레인 입출력단 구조 및 그 제조방법
US6399432B1 (en) * 1998-11-24 2002-06-04 Philips Semiconductors Inc. Process to control poly silicon profiles in a dual doped poly silicon process
US6451642B1 (en) * 1999-07-14 2002-09-17 Texas Instruments Incorporated Method to implant NMOS polycrystalline silicon in embedded FLASH memory applications
JP3922341B2 (ja) * 2001-01-11 2007-05-30 セイコーエプソン株式会社 不揮発性メモリトランジスタを有する半導体装置の製造方法
JP2005026380A (ja) * 2003-06-30 2005-01-27 Toshiba Corp 不揮発性メモリを含む半導体装置及びその製造方法
US7946331B2 (en) * 2005-06-14 2011-05-24 Cufer Asset Ltd. L.L.C. Pin-type chip tooling

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3930067A (en) * 1966-04-16 1975-12-30 Philips Corp Method of providing polycrystalline layers of elementtary substances on substrates
JPS5134268B2 (de) * 1972-07-13 1976-09-25
JPS5263686A (en) * 1975-11-20 1977-05-26 Toshiba Corp Non-voltatile semiconductor memory device
US4075045A (en) * 1976-02-09 1978-02-21 International Business Machines Corporation Method for fabricating FET one-device memory cells with two layers of polycrystalline silicon and fabrication of integrated circuits containing arrays of the memory cells charge storage capacitors utilizing five basic pattern deliberating steps
US4183040A (en) * 1976-02-09 1980-01-08 International Business Machines Corporation MOS RAM with implant forming peripheral depletion MOSFET channels and capacitor bottom electrodes
US4013489A (en) * 1976-02-10 1977-03-22 Intel Corporation Process for forming a low resistance interconnect in MOS N-channel silicon gate integrated circuit
US4151021A (en) * 1977-01-26 1979-04-24 Texas Instruments Incorporated Method of making a high density floating gate electrically programmable ROM
US4142926A (en) * 1977-02-24 1979-03-06 Intel Corporation Self-aligning double polycrystalline silicon etching process
US4123300A (en) * 1977-05-02 1978-10-31 International Business Machines Corporation Integrated circuit process utilizing lift-off techniques
US4178674A (en) * 1978-03-27 1979-12-18 Intel Corporation Process for forming a contact region between layers of polysilicon with an integral polysilicon resistor
JPS54137984A (en) * 1978-04-18 1979-10-26 Sharp Corp Manufacture of floating gate mos semiconductor device
JPS54139495A (en) * 1978-04-21 1979-10-29 Hitachi Ltd Manufacture of semiconductor memory
US4326329A (en) * 1978-05-18 1982-04-27 Texas Instruments Incorporated Method of making a contact programmable double level polysilicon MOS read only memory
US4180826A (en) * 1978-05-19 1979-12-25 Intel Corporation MOS double polysilicon read-only memory and cell
US4273805A (en) * 1978-06-19 1981-06-16 Rca Corporation Passivating composite for a semiconductor device comprising a silicon nitride (Si1 3N4) layer and phosphosilicate glass (PSG) layer
JPS5591877A (en) * 1978-12-30 1980-07-11 Fujitsu Ltd Manufacture of semiconductor device
US4302766A (en) * 1979-01-05 1981-11-24 Texas Instruments Incorporated Self-limiting erasable memory cell with triple level polysilicon
DE2918888C2 (de) * 1979-05-10 1984-10-18 Siemens AG, 1000 Berlin und 8000 München MNOS-Speicherzelle und Verfahren zu ihrem Betrieb sowie zu ihrer Herstellung
JPS56120166A (en) * 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
JPS577162A (en) * 1980-06-17 1982-01-14 Toshiba Corp Nonvolatile semiconductor memory and manufacture therefor
JPS5963763A (ja) * 1982-10-05 1984-04-11 Fujitsu Ltd 半導体装置の製造方法
US4458407A (en) * 1983-04-01 1984-07-10 International Business Machines Corporation Process for fabricating semi-conductive oxide between two poly silicon gate electrodes

Also Published As

Publication number Publication date
US4818718A (en) 1989-04-04
US4764479A (en) 1988-08-16
US4373249A (en) 1983-02-15
DE3106202A1 (de) 1981-12-03
JPS56116670A (en) 1981-09-12

Similar Documents

Publication Publication Date Title
DE3106202C2 (de)
DE2212049C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung und Verfahren zur Herstellung eines Transistors
DE2814973C2 (de) Verfahren zur Herstellung eines Speicher-Feldeffekttransistors
DE2745857C2 (de)
DE2718894C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE2933849C2 (de)
DE1764056C2 (de) Verfahren zum Herstellen einer Halbleiteranordnung
DE2646308C3 (de) Verfahren zum Herstellen nahe beieinander liegender elektrisch leitender Schichten
DE2729171C2 (de) Verfahren zur Herstellung einer integrierten Schaltung
DE2153103B2 (de) Verfahren zur Herstellung integrierter Schattungsanordnungen sowie nach dem Verfahren hergestellte integrierte Schaltungsanordnung
DE4208537C2 (de) MOS-FET-Struktur und Verfahren zu deren Herstellung
DE2502235A1 (de) Ladungskopplungs-halbleiteranordnung
DE2626739A1 (de) Verfahren zur herstellung von monolithisch integrierten halbleiterschaltungen mit durch ionenbombardement hervorgerufenen dielektrischen isolationszonen
DE19501557A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE3334153A1 (de) Verfahren zur herstellung einer halbleitereinrichtung
DE2922016A1 (de) Vlsi-schaltungen
DE2922015A1 (de) Verfahren zur herstellung einer vlsi-schaltung
DE3540422C2 (de) Verfahren zum Herstellen integrierter Strukturen mit nicht-flüchtigen Speicherzellen, die selbst-ausgerichtete Siliciumschichten und dazugehörige Transistoren aufweisen
DE2454705A1 (de) Ladungskopplungsanordnung
DE2453279C3 (de) Halbleiteranordnung
DE3543937C2 (de)
DE2621165A1 (de) Verfahren zum herstellen eines metallkontaktes
DE2723374A1 (de) Halbleiterstruktur mit mindestens einem fet und verfahren zu ihrer herstellung
DE19618866B4 (de) Verfahren zur Herstellung einer Bauelementisolation in einem Halbleiterbauelement
DE3124283A1 (de) Halbleiteranordnung und verfahren zu dessen herstellung

Legal Events

Date Code Title Description
OR8 Request for search as to paragraph 43 lit. 1 sentence 1 patent law
8105 Search report available
8128 New person/name/address of the agent

Representative=s name: STREHL, P., DIPL.-ING. DIPL.-WIRTSCH.-ING. SCHUEBE

8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee