DE3114972A1

DE3114972A1 - Mos-transistor

Info

Publication number: DE3114972A1
Application number: DE19813114972
Authority: DE
Inventors: Des Erfinders Auf Nennung Verzicht
Original assignee: Supertex LLC
Current assignee: Supertex LLC
Priority date: 1980-04-14
Filing date: 1981-04-13
Publication date: 1982-02-11
Also published as: JPS5735376A; US4345265A

Description

Dipl.-Phys. O. E. Weber D-8OOO München 71

Patentanwalt Hofbrunnstraße 47

zugelassener Vertreter beim Europäischen Patentamt

Representative before the European Patent Office

S 155

Telefon:	(089)7915050
Telegramm:	monopolweber
	münchen
Telex:	05-212877

Supertex, Inc.
1225 Bordeaux Drive
Sunnyvale, California 9^-086 USA

MOS - Transistor

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Die Erfindung "betrifft allgemein Leistungshalbleiter, bei denen der größere Stromfluß senkrecht zu der Oberfläche der Anordnung erfolgt. Solche Bauelemente umfassen vertikale MOS-Leistungstransistoren, insbesondere DMOS-Leistungstransistoren. Die Erfindung bezieht sich insbesondere auf MOS-Anordnungen, deren Körperbereich vollständig innerhalb des Drainbereiches liegt und deren Sourcebereich vollständig innerhalb des Körperbereichs angeordnet ist.

Es kann vorkommen, daß durch eine Durchbruchspannung, Vielehe von einem parasitären bipolaren Transistor hervorgerufen werden kann, der in einem MOS-Transistor vorhanden ist, der Halbleiter selbst zerstört wird, weil die Durchbruchspannung stark lokalisiert auftritt. Dieser Fall kann eintreten, weil ein bipolarer Transistor beim Kollektor-Emitter-Durchbruch seinen eigenen Basisstrom liefert, ohne daß ein externer Basisanschluß vorhanden ist. Da der bipolare Transistor einen negativen Widerstand über einen bestimmten Bereich oder mehrere Bereiche beim Kollektor-Emitter-Durchbruch aufweist, wird der Strom lokal stark erhöht, bis durch entsprechende Aufheizung die Halbleiterübergänge und/oder die Metallkontakte zerstört werden, die an den Halbleitern angeschlossen sind.

Um eine hohe Leistungskapazität in umgekehrter Richtung zu erreichen, m uß die Anordnung entweder langsam abgeschaltet werden, um den Aufbau einer gefährlichen Spannung zu vermeiden (wodurch natürlich die Geschwindigkeit der Anordnung bei allgemeinen Anwendungen vermindert wird} oder es muß die parasitäre bipolare Transistor-Wirkung vermindert oder vollständig eleminiert werden, um unerwünschte Durchbrüche zu vermeiden. Bekannte M03-Einrichtungen sind in ihren Anwendungsmöglichkeiten durch Sekundärdurchbrüche stark begrenzt.

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Der Erfindung liegt die Aufgabe zugrunde, einen HOS-Leistungstransistor oder dergleichen zu schaffen, bei welchem der Stromfluß hauptsächlich senkrecht zu der größeren Oberfläche der Anordnung verläuft und bei welchem im Hinblick auf eine besonders hohe Leistungskapazität in umgekehrter Sichtung die Durchbruchspannung auf einen Wert vermindert wird, der für die Halbleiteranordnung unschädlich ist.

Zur Lösung dieser Aufgabe dienen insbesondere die im Patentbegehren niedergelegten Merkmale.

Vorzugsweise sieht die Erfindung vor, daß eine Leistungs-MOS-Halbleiteranordnung geschaffen wird, welche einen ersten durchgehenden Körperbereich und weitere Zusatzkörperbereiche aufweist, die eine geringere Durchbruchspannung als die ersten Körperbereiche herbeiführen, um einen Durchbruch in empfindlichen Bereichen der Halbleiteranordnung zu vermeiden. Die Zusatzkörperbereiche können beispielsweise einen solchen Körperbereich enthalten, welcher tiefer ist als der erste Körperbereich und welcher somit eine verminderte Durchbruchspannung zeigt, und zwar wegen der geringeren Drain-Länge, über welche der Durchbruch sich ausbreiten muß. Ein solcher Zusatzkörperbereich,der nachfolgend auch als angrenzender Körperbereich bezeichnet wird, ist vorzugsweise parallel zu dem ersten Körperbereich angeordnet, der auch als Hauptkörperbereich bezeichnet wird und der zusätzliche Körperbereich erstreckt sich über den Umfang der Anordnung, um eine geringe Impedanz in der Weise zu schaffen, daß die zerstörerische Wirkung eines Durchbruchs vermindert wird. In einer alternativen Ausführungsform des Erfindungsgegenstandes kann der Umfang des Zusatzkörperbereichs eine geringere Durchbruchspannung haben als der Hauptkörperbereich, um eine Durchbruchbegrenzungsfunktion zu erreichen.

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Gemäß einer weiteren bevorzugten Ausführungsform des Erfindungsgegenstandes ist eine Shunt-Leitfähigkeitseinrichtung parallel zu dem basisähnlichen Körperbereich unter der Source vorgesehen. Die Shunt-Einrichtung, welche eine verhältnismäßig hohe Leitfähigkeit aufweist, ist elektrisch zwischen dem aktiven Kanalbereich der Anordnung und dem Sourcekörper angeordnet, welcher dazu verwendet wird, die bipolare Transistor-Wirkung zu vermindern. Somit werden sowohl die vorwärts gerichtete Vorspannung im aktiven Kanalbereich als auch der Spannungsgradient unter dem Sourcebereich vermindert. Bei der beschriebenen bevorzugten Ausführungsform des Erfindungsgegenstandes kann die erhöhte Shunt-Leitfähigkeit entweder durch eine geometrische Anordnung erhöht werden oder es kann eine solche erhöhte Shunt-Leitfähigkeit durch ein spezielles Fabrikationsverfahren erreicht werden, um die Dotierung unter der Source der Anordnung zu fördern.

Die oben beschriebenen Ausführungsformen können auch miteinander kombiniert werden, um eine MOS-Leistungstransistor Anordnung zu erreichen, bei welcher die Eigenschaften im Hinblick auf eine möglichst hohe Leistung in umgekehrter Richtung noch verbessert sind.

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Die Erfindung wird nachfolgend beispielsweise anhand der Zeichnung beschrieben; in dieser zeigen:

Fig.1 einen Schnitt durch einen Teil eines bekannten DMOS-Leistungsbauelementes,

IPig. 2 eine Darstellung der Hochspannungs-Kennlinie eines in der Fig.1 dargestellten Bauelementes,

Fig.3 eine Draufsicht auf einen Teil eines DMOS-Leistungsbauelementes, welches gemäß der Erfindung ausgebildet ist,

Fig.4 einen Schnitt durch das in der Fig.3 dargestellte Bauelement, welcher die verschiedenen Merkmale der erfindungsgemäßen Anordnung veranschaulicht,

Fig.5 einen Schnitt durch einen Teil eines DMOS-Leistungsbauelementes, welches die Erfindung in einer alternativen Ausführungsform verkörpert, und

Fig.6 einen Schnitt durch einen Teil eines DMOS-Leistungsbauelementes, bei welchem die Drain durch den Körper auf wenigstens zwei Seiten der Oberfläche flankiert ist.

Die Fig.1 veranschaulicht einen Teil eines bekannten DMOS-Halbleiter-Bauelementes. Gemäß der Darstellung in der Fig.1 ist ein mit 10 bezeichneter Bereich N+ an der Unterseite der DMOS-Anordnung vorhanden und arbeitet als gemeinsamer Drain-Bereich. Auf dem mit 10 bezeichneten Drainbereich N+ ist ein mit 12 bezeichneter Bereich IT- angeordnet, welcher auch ein Teil des gemeinsamen Drainbereiches ist und dazu

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dient, eine hohe Durchbruchspannung zu gewährleisten, wenn das Bauelement als Leistungstransistor verwendet wird. Eine Isolierschicht 14 ist auf der Oberfläche der DMOS-Anordnung gemäß Fig.1 angeordnet, und ein Paar von lokal getrennten Bereichen P-, die mit 2o und 22 bezeichnet sind, sind innerhalb des mit 12 bezeichneten gemeinsamen Drainbereichs N- angeordnet. Die Körperbereiche P- können an einem anderen Punkt der Anordnung ineinander übergehen, beispielsweise dort, wo die Anordnung einen Körperbereich aufweist, der einen mit 12 bezeichneten gemeinsamen Drainbereich N- umgibt. Eine Gate-Elektrode 24, die vorzugsweise aus dotiertem Polysilizium besteht, ist auf Abstand von der Halbleiter-Substrat-Oberfläche durch eine dünne Isolierschicht 26 getrennt angeordnet. Die Gate-Elektrode 24 dient dazu, gleichzeitig die Kanäle $0, welche zwischen den mit 32 und 34 bezeichneten Sourcebereichen N+ gebildet sind, die in den mit 20 und bezeichneten Körperbereichen P- liegen, ebenso wie den mit 12 bezeichneten gemeinsamen Drainbereich N- vorzuspannen. Metallkontakte 36 dienen dazu, ö^e<äen getrennten Sourcebereich N+ elektrisch mit dem darum herum angeordneten Körperbereich P- kurz zu schließen. Eine Drain-Elektrode oder ein Kontakt 40 ist auf der Rückseite des mit 10 bezeichneten Bereichs N+ angeordnet, und eine Gate-Elektrode oder ein (nicht dargestellter) Kontakt ist an der Gate-Elektrode 24 vorgesehen. Somit dient im Betrieb die Drain-Elektrode 40 als-gemeinsame Drain-Elektrode, und die Gate-Elektrode 24 ermöglicht ein Elektronenfluß von den mit 32 und 34 bezeichneten Sourcebereichen N+ zur Überkreuzung des Kanals oder der Kanäle, welche durch die mit 20 und 22 bezeichneten Bereiche P-gebildet sind. Natürlich könnten auch alle Leitfähigkeitstypen umgekehrt werden, um dadurch einen P-Kanal-Transistor zu schaffen.

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Dies wäre normalerweise für einen Leistungstransistor nicht zweckmäßig (wegen der geringeren Mobilität von Löchern), könnte jedoch beispielsweise dann wünschenswert sein, wenn elektrisch komplementäre Anordnungen benötigt werden. Im Falle eines Leis.tungstransistors könnte die in der Fig.1 im Schnitt dargestellte Anordnung sich in die Zeichenebene erstrecken, und zwar über eine erhebliche Distanz, die in der Größenordnung einiger Zentimeter liegen könnte, beispielsweise für einen Leistungstransistor, der mehrere Ampere Strom führen könnte. Diese äußere Kanalabmessung könnte beispielsweise dadurch entstehen, daß das Bauelement eine Reihe von Fingern hätte, von denen jeder die Fig.1 im Schnitt darstellt.

Aus der Fig.1 ist ersichtlich, daß der hier beschriebene DMOS-Aufbau viele Ähnlichkeiten mit einem vertikalen NPN-Transistor aufweist. Beispielsweise sind die Bereiche 32 und 34 stark dotiert, und zwar wie ein Emitterbereich. Die Bereiche 20 und 22 sind leicht dotiert, und zx^ar wie bei einem Basisbereich. Weiterhin ist die Kombination eines Substrats N+ und eines Substrats N- typisch für die Art eines Substrats, wie es bei Hochspannungs-Transistoren verwendet wird.

Tatsächlich besteht der Unterschied zwischen der in der Fig.1 dargestellten Anordnung einerseits und einem bipolaren Transistor andererseits, abgesehen von dem Gate 24, in der Tatsache, daß die Source-Elektroden 36 die bipolaren Emitterbereiche -32 und 34· zu den bipolaren Basisbereichen 20 bzw. 22 vorzuschließen. Dadurch wird die bipolare Einrichtung daran gehindert, daß eine wesentliche Stromverstärkung auftritt, zumindest unterhalb des Drain-Körper-Durchbruchs. Wegen der Notwendigkeit, die Kanalbereiche unter dem Gate 24- in der DNOS-Anordnung vorzusehen, können nicht alle Ränder der mit 32 und 34- bezeichneten Bereiche N+ kurzgeschlossen werden.

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ΛΛ

Dies bedeutet, daß für den Fall, in welchem die Möglichkeit besteht, daß ein Basisstrom in die mit 20 und 22 bezeichneten Körperbereiche P- fließt, dieser Basisstrom durch den Lateralwiderstand R fliessen muß, um den Emitter-Basis-Kurzschluß zu erreichen, der durch die Elektrodenbereiche 36 gebildet wird. Um eine nennenswerte bipolare Transistor-Wirkung zu erreichen, muß der Basisbereich um etwa 0,6 Volt in bezug auf den Emitterbereich vorwärts vorgespannt werden. Wenn somit der Lateralstromfluß im Widerstand R ausreichend hoch ist, um eine Potentialverschiebung dieser Größe herbeizuführen, kann eine wesentliche bipolare Transistor-Wirkung in der Nachbarschaft der Kanalbereiche des DHOS-Transistors auftreten.

Die Fig.2 kann dazu dienen, näher zu erläutern, auf welche Weise die parasitäre bipolare Transistor-Wirkung die Leistungseigenschaften des DMOS-Transistors ungünstig beeinflussen kann. In dieser Figur ist Vg die Durchbruchspannung für den Übergang P- N- N+ bei der Anordnung in der Fig.1. Im Idealfall würde die DMOS-Anordnung eine Durchbruchspannung Vg bei beliebigen Strompegeln aufrecht erhalten. Ein bipolarer Transistor ohne eine kurzgeschlossene Emitter-Basis-Strecke würde eine Kollektor-Emitter-Durchbruchspannung V. aufweisen, die etwas geringer wäre als Vg bei einem kleinen Strom, wie es aus der Fig.2 ersichtlich ist. Wenn der Strom ansteigt, würde diese bipolare Durchbruchspannung um so stärker auf einen Minimalwert bei einem Strom I^ entlang der Kurve A abfallen. Dieser Minimalwert der Spannung beträgt oft die Hälfte von Vg. Wenn der Strom weiter entlang der Kurve A ansteigt, nimmt die Spannung vielleicht auf einen Wert ab, welcher der Original-Durchbruchspannung vergleichbar ist, bis ein Strom I2 erreicht ist, bei welchem ein negativer Widerstand erneut in Erscheinung tritt.

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AJL

An diesem Punkt ist die Leistung so hoch, daß bei einem Strom I, eine Zerstörung auftritt, wenn der Strom nicht extern begrenzt wird.

Mit einem Shunt-Widerstand parallel zu der Emitter-Basis-Strecke des bipolaren Transistors wird eine Kurve gebildet, welche derjenigen ähnlicher ist, die in der Fig.2 mit B bezeichnet ist. Hier erreicht die Spannung den Wert der Durchbruch-Spannung Vg der Kollektor-Basis-PN-Strecke, und bei dieser Spannung kann der Strom auf den Schwellenstrom Im ansteigen, bei welchem der negative Widerstand einsetzt und die Spannung rasch auf den Minimalwert abfällt, bei und oberhalb von welchem die Kurve B der Kurve A sehr ähnlich ist.

Somit ist aus der Fig.2 ersichtlich, daß verschiedene wesentliche Effekte auftreten, durch welche eine parasitäre bipolare Transistor-Wirkung die umgekehrte Leistungskapazität des DMOS-Transistors wirksam verhindern kann. Erstens wird durch die Tatsache, daß der bipolare Transistor einen negativen Widerstand zeigt und auf eine Spannung zurückschaltet, die in der Größenordnung der Hälfte der ursprünglichen Durchbruchspannung der Anordnung liegt, diejenige Spannung erheblich vermindert, welche in der umgekehrten Betriebsweise durch das DMOS-Bauelement aufrechterhalten werden kann. Zweitens bedeutet die Tatsache, daß die parasitäre bipolare Anordnung einen zweiten negativen Widerstandsbereich bei hohen Strömen aufweist, daß ein lokaler Durchbruch auftreten kann, der eine ausreichende Leistung hat, um das Bauelement zu zerstören. Es sollte erkennbar sein, daß die Wirkung des Emitter-Basis-Shuntwiderstandes bei geringen Strömen die Leistungseigenschaften des Bauelementes nicht wesentlich fördert, und zwar deshalb, weil Irp für eine Anordnung gemäß der Fig.1 nicht sehr hoch ist, bei welcher H einen erheblichen Wert hat.

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Die nachfolgend beschriebenen und in der Zeichnung veranschaulichten Ausführungsformen der erfindungsgemäßen Anordnung verbessern die Leistungseigenschaften des DMOS-Transistors, insbesondere dadurch, daß der Strom Irp wesentlich größer werden kann, indem der Reihenwiderstand R in dem lateralen Basisschaltbereich des parasitären bipolaren Transistors vermindert wird und/oder indem eine Klammerdiode parallel zu der DHOS-Anordnung und zu ihrem parasitären bipolaren Transistor angeordnet wird, um einen Durchbruch in der Nachbarschaft des Kanals der DMOS-Anordnung zu vermeiden, so daß der Durchbruchstrom nicht durch den Lateralwiderstand in der Basis des parasitären bipolaren Transistors hindurchgeht.

Die Fig. 3 und 4- zeichen bevorzugte Ausführungsformen des Erfindungsgegenstandes, und zwar in einer Draufsicht bzw. in einem Schnitt. Bei der in der Fig.4- dargestellten Ausführungsform grenzen die mit 20 und 22 bezeichneten Körperbereiche P- an benachbarte, mit 21 und 23 bezeichnete Körperbereiche P+, welche tiefer sind und einen geringeren spezifischen Widerstand haben als die Bereiche 20 und 22. Aufgrund des geringeren spezifischen Widerstandes der angrenzenden Bereiche 21 und 23 und auch wegen des geringeren Abstandes der·angrenzenden Bereiche 21 und 23 von dem Substrat N+ wird die Durchbruchspannung geringer sein als bei den Bereichen 20 und 22. Wenn zusätzlich die Fläche der Bereiche 21 und 23, welche dem mit 10 bezeichneten Substratbereich 11+ gegenübersteht, größer ist als der kollektiven Fläche der mit 20 und 22 bezeichneten Bereiche, dann wird die Durchbruch-Impedanz der angrenzenden Bereiche 21 und 23 geringer sein als diejenigen der Hauptkörperbereiche und 22.

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A*

Die Wirkung der Bereiche 21 und 23 "bei der Beeinflussung der Durchbruch-Charakteristik der DMOS-Anordnung zeigt sich in verschiedener Weise. Erstens führt die Tatsache daß der Durchbruch am äußeren Umfang der Bereiche 21 und 23 oder unterhalb dieser Bereiche auftritt, zu der Wirkung, daß der Durchbruch von den empfindlichen Kanalbereichen der DMOS-Anordnung in den Bereichen P- unter dem Gate 24 abgelenkt wird. Somit fließt ein geringerer Durehbruchstrom durch den parasitären Widerstand R, siehe Fig.1, so daß weniger Spannung dazu zur Verfügung steht, den bipolaren parasitären Transistor einzuschalten. Diese Wirkung ist aus der Fig.2 ersichtlich, bei welcher die Durchbruchspannung der angrenzenden Bereiche 21 und 23 durch die Kurve C veranschaulicht ist. Diese Durchbruchspannung Vq ist kleiner als diejenige der DMOS-Anordnung, deren Durchbruchspannung bei V-ß liegt. Wenn jedoch die Impedanz des Durchbruchs im angrenzenden Bereich hinreichend gering ist, kann der Durchbruchstrom von den Kanalbereichen für Ströme im Bereich von I_x, abgelenkt werden. Dadurch wird die Durchbruchspannung in diesem Strombereich günstig beeinflußt. Gemäß der Darstellung in der Fig.2 schützt der Durchbruch im angrenzenden Bereich auch die DMOS-Anordnung bei höheren Strömen. Hier würde bei dem parasitären .bipolaren Transistor ein Durchbruch auftreten, wenn bei der Anordnung der Strom I erreicht würde, welcher dem Einsatz des zweiten negativen

Widerstandes entspricht. Jedoch hält eine geringe Impedanzklammerung entlang der Kurve C die Spannung etwas niedriger als diejenige Spannung, welche erforderlich ist, um den Strom I2 entlang den Kurven A und B zu erreichen. Dadurch wird der negative Widerstandsbereich ausgeschlossen, der eine lokale thermische Zerstörung verursachen würde.

Die in der Fig. 4 dargestellte Ausführungsform kann modifiziert werden, wobei die Vorteile der angrenzenden Bereiche beibehalten werden, die oben beschrieben wurden, indem zwei Sourcebereiche (wie ?2 oder 3^·) in jedem Körperbereich P-

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-Vt-

geschaffen werden (wie 20 oder 22), die auf beiden Seiten von einem Drainbereich N- flankiert werden. Der angrenzende Bereich P+, der auch als Zusatzbereich zu bezeichnen ist, ist zwischen den zwei Sourcebereichen angeordnet, welche ineinander übergehen können, um den Zusatzbereich an der Oberfläche zu umgeben. Die Fig.6 zeigt diese Ausführungsform, wobei dieselben Bezugszahlen wie in der Fig.4 verwendet werden. In der alternativen Ausführungsform kann der Zusatzbereich teilweise die Source an der Oberfläche umgeben, wie es durch die Bereiche 21A und 23A in der Fig.4 vorgesehen ist und wie es weiter anhand der Fig.3 erläutert wird.

Die mit 21 und 23 bezeichneten Zusatzbereiche P+ können auch dazu verwendet werden, den Lateralwiderstand in der Basis des parasitären bipolaren Transistors zu vermindern, wie es aus den Fig. 3 und 4 ersichtlich ist. Aus der Fig.3, welche eine Draufsicht einer alternativen Ausführungsform veranschaulicht (bei welcher die Source-Elektroden 36 und die Gate-Elektrode 24 ebenso wie das öberflächenoxid 14 zur Vereinfachung weggelassen wurden), geht hervor, daß die Sourcebereiche 32 und 34 eine Reihe von Bereichen N sind, welche durch Bereiche 21A und 23A voneinander getrennt sind, die fingerartige Fortsetzungen von mit 21 und 23 bezeichneten Zusatzbereichen P+ sind. Wenn ein Durchbruchstrom versucht, von dem Drain-Übergang benachbart zu den Kanalbereichen 20 und 22 unter den Sourcebereichen 32 bzw. 34 zu fließen, tendiert die Shunt-Leitfähigkeit, welche von den Bereichen 21A und 23A geliefert wird, dazu, den Aufbau einer Spannung zu verhindern, welche ausreichend groß wäre, um die parasitäre bipolare Transistor-Wirkung hervorzurufen. Weiterhin besteht aufgrund der Tatsache, daß die Shunt-Bereiche 21A und 23A parallel zu dem Basiswiderstand unter den effektiven Emittern 32 und 34 angeordnet sind, die Tendenz, den Spannungsgradxenten in diesen Sub-Emitter-Basis-Bereichen zu vermindern, so daß dann, wenn ein bipolarer Transistorstrom tatsächlich fließt, dieser bipolare Transistorstrom gleichförmiger auf die Unterseite der effektiven

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Emitter 32 und V\ verteilt wird, so daß eine geringere Uahrscheinlichkeit dafür besteht, daß ein lokaler Durchbruch entsteht, der zur Zerstörung führt. Es ist ersichtlich, daß bei der Anordnung gemäß der Fig.4- die Sourcebereiche 32 und 34- versetzt angeordnet sind, da sie einander quer über die Kanalbereiche 20 und 22 zugewandt sind. Diese Anordnung führt zu einem wesentlichen vorteilhaften Merkmal dadurch, daß der effektive Drain-Widerstand durch den mit 12 bezeichneten Bereich N- vermindert wird.

Die ?ig.5 zeigt eine alternative Ausführungsform für eine DMOS-Anordnung, welche eine verbesserte Betriebsfläche mit ausreichender Sicherheit für die umgekehrte Richtung aufxtfeist. Bei der in der Fig.5 veranschaulichten Anordnung erstreckt sich die mit 21 und 23 bezeichneten Zusatzbereiche P+ unter den größten Teil der Sourcebereiche 32 und JA-. Somit können diese Zusatzbereiche sowohl als Klammerdioden dienen als auch dafür verwendet werden, den Lateralwiderstand unter den effektiven Emittern eines parasitären bipolaren Transistors zu vermindern.

Die Anordnung nach der Fig.5 kann beispielsweise in der Weise hergestellt werden, daß eine Implantation stattfindet, indem die Oxidbereiche 26 und 14 als Maske verwendet werden, um die stark dotierten Zusatzbereiche P+ von den aktiven Kanalbereichen 30 unter dem Gate 24 fernzuhalten.

Die oben beispielhaft beschriebenen Ausführungsformen können im Rahmen der Erfindung in Abhängigkeit von den jeweiligen Erfordernissen vielfältig abgewandelt werden. Beispielsweise kann die Anordnung zur Verbesserung des sicheren Betriebsbereiches für eine umgekehrte Betriebsrichtung allgemein bei Leistungs-MOS-Transistoren verwendet werden, unabhängig von ihrer Bauweise.

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Leerseite

Claims

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PatentansOrüche

1« MOS-Transistor mit einem Drainbereich von einem ersten Leitfähigkeitstyp, mit einem Körperbereich von einem zweiten Leitfähigkeitstyp in dem Drainbereich, mit welchem er einen P-N-Übergang bildet, mit einem Sourcebereich von einem ersten Leitfähigkeitstyp in dem Körperbereich, mit einem Gate zur Induzierung eines Oberflächenkanalbereichs in dem Körper zwischen der Source und der Drain, dadurch gek ennz e i cn net, daß ein Bereich geringer Impedanz vorgesehen ist, um die Durchbruchspannung des P-N-Übergangs von dem Kanalbereich fernzuhalten.
2. MOS-Transistor nach Anspruch Λ, dadurch gekennzeichnet, daß der Bereich geringer Impedanz vom zweiten Leitfähigkeitstyp ist und stärker dotiert ist als der Körperbereich.
3. MOS-Transistor nach Anspruch 1, dadurch gekennzeichnet, daß der Bereich geringer Impedanz vom zweiten Leitfähigkeitεtyp ist, welcher mit dem Körperbereich vereinigt ist und sich weiter in den Drainbereich hinein erstreckt als der Körperbereich.
4-. MOS-Transistor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine metallische Kurzschlußbrücke vorgesehen ist, welche einen Kontakt mit dem Sourcebereich herstellt und diesen elektrisch mit dem Körperbereich verbindet derart, daß eine Verbindung geschaffen ist, welche an der Oberfläche von dem Kanalbereich hinwegführt, und daß eine Shunt-Leitfähigkeitseinrichtung vorhanden ist, welche dazu dient, den Widerstand

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in dem Körperbereich zwischen dem Kanalbereich und der Kurzschlußeinrichtung zu vermindern.
5. MOS-Transistor nach dem Anspruch 4, dadurch gekennzeichnet , daß eine Mehrzahl von Sourcebereichen in einem einzigen Körperbereich vorhanden sind, daß die Shunt-Leitfähigkeitseinrichtung hoch dotierte Bereiche vom zweiten Leitfähigkeitstyp aufweist, welche zwischen der Anzahl von Sourcebereichen an der Oberfläche angeordnet sind und einen Teil des Körperbereichs bilden.
6. MOS-Transistor nach dem Anspruch 4-, dadurch gekennzeichnet, daß die Shunt-Leitfähigkeitseinrichtung einen Zusatzkörperbereich vom zweiten Leitfähigkeitstyp aufweist, welcher die Leitfähigkeit des Körperbereichs unter dem Sourcebereich vergrößert.
7. MOS-Transistor nach dem Anspruch 6, dadurch gekennzeichnet, daß der Zusatzkörperbereich sich weiter in den Drainbereich erstreckt als der Körperbereich, und zwar von der Oberfläche hinweg.
8. MOS-Transistor nach Anspruch 4-, dadurch gekennzeichnet, daß die Shunt-p Leitfähigkeit sexnrichtung eine Mehrzahl von hoch dotierten Bereichen vom zweiten Leitfähigkeitstyp aufweist, welche mit den Körperbereichen vereinigt sind, und daß jeder der stark dotierten Bereiche an der Oberfläche von dem Source-Bereich umgeben ist.
9. MOS-Transistor nach dem Anspruch 8, dadurch gekennzeichnet, daß die Anzahl von hoch dotierten Bereichen des zweiten Leitfähigkeitstyps sich weiter in den Drainbereich hinein erstrecken als der Körperbereich, und zwar von der Oberfläche hinweg.

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10. MOS-Transistor nach, dem Anspruch. 9, dadurch, gekennzeichnet, daß der Drainbereich auf wenigstens zwei Seiten an der Oberfläche von einem Körperbereich, flankiert ist.
11. MOS-Transistor nach dem Anspruch. 10, dadurch gekennzeichnet, daß der Drainbereich, an seiner Oberfläche von dem Korperbereich. umgeben ist.
12. MOS-Transistor nach dem Anspruch 11, dadurch g e kennz eichnet, daß ein Korperbereich auf zwei Seiten an der Oberfläche durch, den Drainbereich, flankiert ist.

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