DE3131727A1 - "mos-feldeffekttransistor und verfahren zu seiner hestellung" - Google Patents

"mos-feldeffekttransistor und verfahren zu seiner hestellung"

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Description

Patentanwalt© (Dipl.-Ing. Curt Wallach
"': : . •"•[-""I . Äpi-Ing. Günther Koch
3131727 ■'- -:- ' :~'': ·° ° ©i:ph^Phys. Dr.Tino Haibach
Dipl.-!ng. Rainer Feldkamp
D-8000 München 2 · Kaufingerstraße 8 · Tslefon (0 89) 24 02 75 · Telex 5 29 513 wakai d
Datum: 1 1. AUG. !981
Unser Zeichen: 17 261 H/Nu
International Rectifier Corporation, Los Angeles9 CaIo, USl
MOS-Feldeffekttransistdr und Verfahren zu sei= ner Herstellung
Die Erfindung betrifft allgemein MOSFET-Anordnungen und näherhin eine neue Konfiguration und ein neues Herstellungsverfahren für den unterhalt» des Gate-Oxids eines Leistungs-MOS-Feldeffekttransistors angeordneten zentralen Bereich hoher Leitfähigkeit=
Leistungs-MOSFETs mit niedrigem Durchlaßwiderstand und hoher Durchbruchspannung sind "bekannt und beispielsweise in der DOS 2 940 699 beschrieben.
Bei dieser bekannten Anordnung sind die Source-Elektroden finger- bzw.. kammartig ineinandergreifend angeordnete Source-Bereiche, die voneinander durch zwei von einem gemeinsamen Gate überdeckte parallele Kanalbereiche getrennt sind« Die Anordnung weist einen außerordentlich
niedrigen Einschalt- oder Durchlaßwiderstand auf und besitzt im übrigen die üblichen Vorteile einer MOSFET-Anordnung gegenüber einer Bipolar-Anordnung. Der niedrige Durchlaßwiderstand wird infolge eines unterhalb dem Gate-Oxid und zwischen den beiden benachbarten Kanälen angeordneten verhältnismäßig hochdotierten Leitfähigkeitsbereichs 'erzielt. Der hochdotierte Bereich führt zu einer gemeinsamen Drain-Elektrode. Die erhöhte Leitfähigkeit des Bereichs unterhalb des Oxids in dem zu der an der Unterseite vorgesehenen Drain-Elektrode führenden Pfad beeinträchtigt die Sperrspannungscharakteristik der Anordnung nicht. Infolgedessen war es möglich, den Durchlaßwiderstand der MOSFET-Anordnung wesentlich zu verringern, ohne irgendeine der übrigen erwünschten Eigenschaften zu beeinträchtigen.
Die in der erwähnten DOS 2 940 699 beschriebene Ausführungsform mit einem finger- bzw. kammartig ineinandergreifenden Source-Gebilde weist eine verhältnismäßig niedrige Packungsdichte auf, erfordert verhältnismäßig komplizierte Masken und besitzt eine verhältnismäßig hohe Kapazitanz.
In der erwähnten DOS 2 940 699 ist jedoch auch eine Ausführung einer Leistungs-MOSFET-Anordnung mit dem erwähnten niedrigen Durchlaßwiderstand beschrieben, bei der jedoch darüber hinaus eine sehr hohe Packungsdichte erzielbar ist und die mit verhältnismäßig einfachen Masken hergestellt werden kann. Diese Anordnung besitzt weit er auch eine verhältnismäßig niedrige Kapazitanz. Auch bei dieser Ausführungsform der erwähnten DOS 2 940 699 ist das Merkmal eines Bereichs erhöhter Leitfähigkeit unterhalb des
Gate-Oxids vorgesehen und finden D-MOS~Herstellungstech~· niken Anwendungo Jedoch, besitzen bei dieser Ausführungsform die einseinen im Abstand voneinander angeordneten Source-Bereiche eine polygonale, d. ho vieleckförmige Konfiguration^, und zwar vorzugsi-jeise eine hexagonale oder sechseckige, um einen konstanten Abstand entlang den hauptsächlichen Längserstreckungen der auf der Oberfläche des Körpers verteilt angeordneten Source-Bereiche zu gewährleisten. KLr eine gegebene Anordnung kann eine außerordentlich hohe Anzahl kleiner derartiger hexagonaler Source-Elemente in der gleichen Oberfläche des Haiblei·= terkörpers erzeugt werdeno Beispielsweise können 60600 derartige hexagonale oder sechseckige Source-Bereiche in einer Chip-Fläche mit einer Abmesstxng von etwa 100 χ 140 Tausendstel Zoll gebildet werden9 um eine effektive Ka= nalbreite von etwa 22o000 Tausendstel Zoll zu erhalten und so eine sehr hohe Stromführungskapazität für die Anordnung zu ermöglichenβ Als Gate-Vorrichtung ist ein Gate aus polykristallinem Silicium ("Polysilicium-Gate") mit einer sechseckförmigen gitterartigen Konfiguration vorgesehen, das auf einer Oxidschicht angeordnet isto Jeder Schenkel bzw* jede Seite dieser Gitterkonfiguration liegt jeweils über zwei in Abstand voneinander befindlichen Kanälen, welche durch Anlegen einer Spannung an das PoIy= silicium-Gate einer Inversion unterworfen v/erden können= Das Gate-Gebilde wird über die Oberseite der Anordnung her durch symmetrische längliche Gate-Kontaktfinger kontaktiert, welche einen guten Kontakt über die gesamte Oberfläche des Gates gewährleisten=
Die einzelnen vieleckigen Source-Bereich© werden jeweils durch eine zusammenhängende kontinuierliche leitende
Source-Kontaktschicht kontaktiert, welche die einzelnen polygonalen Source-Bereiche durch öffnungen in einer diese Source-Bereiche überdeckenden Isolierschicht kontaktiert. Diese Öffnungen können mittels herkömmlicher D-JNOS-Lichtdruckverfahren hergestellt werden. Sodann wird ein Source-Anschlußkissenbereich für den Source-Leiter und ein Gate-Anschlußkissenbereich für die länglichen Gate-Finger sowie ein Drain-Anschlußbereich an der gegenüberliegenden Unterseite der Halbleiteranordnung vorgesehen.
Es können mehrere oder eine .Vielzahl gleichartiger derartiger Chips auf einem einzigen Halbleiterplättchen erzeugt werden, wobei die einzelnen Elemente voneinander durch Reiß- bzw. Ritzlinien oder ein anderweitiges geeignetes Verfahren nach Abschluß der Herstellung voneinander getrennt werden.
Die Erzeugung des verhältnismäßig hochiextfähigen Bereichs unterhalb dem Gate-Oxid erfolgte in der Weise, daß die Leitfähigkeit unterhalb dem Gate-Oxid in dem die verhältnismäßig hohe Konzentration von TJnreinheitsladungsträgern enthaltenden Bereich in den in seitlicher oder Querrichtung gesehen mittleren Bereichen verhältnismäßig niedrig und in den in seitlicher oder Querrichtung verhältnismäßig entfernten seitlichen Berexchen hoch ist. Als Folge dieser uneinheitlichen Verteilung in seitlicher oder Querrichtung ist die Avalanche- oder Lawinendurchbruchenergie der Anordnung nicht optimal. Außerdem ist der effektive seitliche Widerstand unterhalb dem Source-Bereich und entlang der Erstreckung von den Kanalbereichen zu dem Metall auf der Oberfläche der Anordnung und
in dem von der Source umschriebenen Bereich höher als optimal. Da dieser Widerstand verhältnismäßig hoch ist9 besitzt der aus den drei abwechselnden Leitfähigkeitsbereichen gebildete effektive Bipolar-Transistor einen hohen Verstärkungsfaktor und kann leicht in den Durchlaßzustand gelangen^ wodurch ein Phänomen eines zweiten Durchbruchs eingeführt wird, wie es für eine Bipolar-Anordnung geläufig ists jedoch normalerweise bei einer MOSJ1ET-An-Ordnung vermieden wird« In dem MaBe9 als der Bereich unterhalb dem Source-Bereich zunehmend verarmt oder entleert wird9 nimmt das Problem der Möglichkeit eines zxireiten Durchbruchs zu. Im allgemeinen kann dieser Nebenschluß- oder Parallelwiderstandsweg, welcher den parasitären Basiswiderstand definierts nicht ohne Veränderung der Polysilicium-Gate-Breite herabgesetzt werden, wo= durch wiederum sich der Durchlaßwiderstand der Anordnung erhöhen würde»
Der Erfindung liegt daher als Aufgabe die Schaffung einer MOSFET-Anordnung der oben erwähnten allgemeinen Art gemäß der DOS 2 940 699 zugrunde, die bei im übrigen gleichguten Eigenschaften einen verbesserten Wert der Avalanche= oder Lawinendurchbruchspannung besitzt und bei der die Tendenz zum Auftreten eines zweiten Durchbruchs weitgehend vermieden wird.
Zu diesem Zweck ist gemäß der Erfindung eine verhältnis= mäßig hochleitfähige Implantation unterhalb dem Gate-Oxid in einer Tiefe von etwa 1 Mikron unterhalb der Oxid-Oberfläche vorgesehen, wobei jedoch diese Implantation eine derartige Leitfähigkeitsverteilung bzw» einen Leitfähigkeitsgradienten aufweist, daß die Leitfähigkeit in
Richtung zur Oberfläche des Plättcher.s am höchsten ist und bei Annäherung an eine Tiefe von etwa 1 Mikron zunehmend niedriger wird. Außerdem ist gemäß einem wesentlichen Merkmal der Erfindung vorgesehen, daß die Ladungsträgerverteilung in seitlicher Richtung über die Breite des die hohe Dotierungskonzentration aufnehmenden Bereichs unterhalb dem Gate-Oxid hin auf jedem Niveau an und unterhalb der Oberfläche und unterhalb dem Gate-Oxid einen konstanten Wert besitzt. Durch einen in seitlicher oder Querrichtung konstanten Verlauf der Unreinheitskonzentration unterhalb dem Gate-Oxid erhält die Anordnung einen höheren Wert der Avalanche- bzw. Lawinenenergie. Außerdem hat das Fehlen eines Gradienten in seitlicher oder Querrichtung zur Folge, daß der aus parasitärem Basiswiderstand bestehende Parallelwiderstandspfad unterhalb dem Source-Bereich einen niedrigeren Wert als bei der bekannten Anordnung erhält, wodurch die Probleme hinsichtlich eines zweiten Durchbruchs infolge der Auswirkung des durch die verschiedenen pn-Übergänge gebildeten inhärenten Bipolar-Transistors weitgehend verringert werden. Während somit beispielsweise in einer N-Kanalanordnung nach dem Stande der Technik mit zunehmender Entleerung oder Verarmung des P-Bereichs unterhalb dem N-Source-Bereich der parasitäre Basiswiderstand zunehmen würde, tritt bei der erfindungsgemäßen Konfiguration mit in seitlicher Richtung konstanter Verteilung der Unreinheiten unterhalb dem Gate-Oxid nur eine geringere Verarmung bzw. Entleerung auf und der parasitäre Basiswiderstand im Betriebszustand der Anordnung bleibt verhältnismäßig niedrig. Da ferner diese betragsmäßige Verringerung des effektiven NebenschlußwiderStandes unterhalb dem Source-Bereich ohne Änderung der Polysilicium-Gate-Breite
erreicht wird, behält die Anordnung eine sehr kurze bzw. kleine Breite des Polysilicium-Gates, beispielsweise von 13 bis 15 Mikronο
Der erfindungsgemäße seitliche oder Quergradient Null der Verteilung einer Unreinheitsdotierimg hoher Dichte unterhalb dem Gate-Oxid läßt sich auf vielfache Weise erzeugen, vorzugsweise wird dieser Bereich hoher Dotierungsdichte jedoch vor der Erzeugung der polygonalen oder vieleckförmigen Source-Zellen und vor der Erzeugung des Gate-Oxids implantiert»
Falls erwünscht, können zwei Implantationen vorgenommen werden, eine vor der Bildung des Gate-Oxids und eine weitere nach der Herstellung des Gate-Musters aus polykristallinem Silicium, falls dies zur Herabsetzung der Miller-Kapazitanz gewünscht istο
Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung beschrieben; in dieser zeigen
Fig. 1 in Draufsicht ein fertiges Element auf einem Halbleiterplättchen vor der Abtrennung des Elements von dem übrigen Teil des Plättchens, gemäß der DOS 2 940 699 nach dem Stande der Technik,
Fig. 2 in vergrößerter Detailansicht das Gate-Kissen aus Fig. 1 zur Veranschaulichung des Verhältnisses zwischen dem Gate-Eontakt und den Source-Polygonen im Bereich des Gate-Kissens,
Figo 5 in Detaildraufsicht einen kleinen Teil aus dem
Source-Bereich gemäß Fig. Λ während einer Stufe des erfindungsgemäßen Herstellungsverfahrens für die Anordnung,
Pig. 4 eine Querschnittsansicht zu Fig. 3 im Schnitt längs der Linie 4-4 in Fig. 3,
Fig. 5 in ähnlicher Schnitt ansicht wie in Fig. 4 die Zufügung eines Polysilicium-Gates, einer Source-Elektrodenvorrichtung und einer Drain-Elektrode zu dem Plättchen,
Fig. 6 eine schematische Darstellung des Verlaufs der Konzentration der Dotierungsunreinheiten in seitlicher Richtung unterhalb dem Gate-Oxid, für die bekannte Anordnung gemäß Fig. 5»
Fig. 7 das erste Masken-Lay-out für die erfindungsgemäße Herstellungsbehandlung eines Chips,
Fig. 8 den mittleren Bereich des Chips nach der Diffusion durch Fenster mit kleinem Durchmesser, welche unter Verwendung der Maske aus Fig. 7 in das Feld-Oxid geätzt wurden,
Fig. 9 den Chipabschnitt aus Fig. 8 nach der Aufbringung einer zweiten Maske zur Entfernung des übrigen Feld-Oxids unter Belassung kleiner Oxid-Kissen über den P(+)-Diffusionsbereichen, wobei eine N(+)-Implantation über der vollen freiliegenden Oberfläche des Plättchens gezeigt ist,
Fig. 10 den Chipabschnitt aus Pig. 9 nach der Aufbringung einer Oxidschicht, einer Polysiliciumschicht und einer zweiten Oxidschicht,
Fig. 11 die Konfiguration einer erfindungsgemäß verwendeten dritten Maske,
Figg. 12a bis 12e jeweils die Konfiguration der Umfangsbegrenzung des Chips in verschiedenen Stadien der erfindungsgemäßen Herstellungsbearbeitung des Chips,
Figg. 13a bis 13f jeweils verschiedene Stufen bei der Herstellung eines typischen länglichen Gate-Fingers im Verlauf der Herstellungsbehandlung des Chips gemäß der Erfindung,
Fig. 14 in Draufsicht den Plättchenabschhitt aus Figo nach der Behandlung mit der Maske gemäß Figo zur'Entfernung polygonal-förmiger Abschnitte aus dem oberen Oxid-Überzug in dem Abschnitt gemäß Fig. 10,
Fig. 15 eine Querschnittsansicht zu Figo 14 im Schnitt längs der Linie 15-15 in Figo 14,
Fig. 16 eine Querschnittsansicht ähnlich wie in Figo 15» nach dem Ätzen der Polysiliciumschicht und der darunterliegenden Oxidschicht zur Freilegung zentraler sechseckförmiger öffnungen, ifelche sich bis zur Oberfläche des Chips erstrecken,
Fig. 17 den Abschnitt aus Fig. 16 nach der Diffusionsund Drive-Behandlung von P(+)-Ringen jeweils in die einzelnen sechseckförmigen öffnungen,
Fig. 18 den Abschnitt aus Fig. 17 nach der Implantation von Source-Ringen in P(+)-Ringe oder -Zellen aus Fig. 17» unter Anwendung selbst-ausrichtender Diffusionsverfahren zur Erzeugung mehrerer sechseckförmiger Kanäle, welche durch eine Gate-Spannung invertierbar sind*
Fig. 19 den erfindungsgemäß erhaltenen Verlauf der Dotierungskonzentration unterhalb dem Gate-Oxid,
Fig. 20 das Plättchen aus Fig. 18 nach der Erzeugung einer Oxidschicht, einer Siloxschicht und eines unter Verwendung der Maske aus Fig. 21 erzeugten Photoabdeckermusters,
Fig. 21 ein die vierte Maske für das erfindungsgemäße Herstellungsverfahren bildendes Masken-Lay-out,
Fig. 22 den Chipabschnitt aus Fig. 20 nach dem Wegzätzen der jeweils die sechseckförmigen Zellen bedekkenden zentralen Oxid- und Siloxbereiche und nach der Aufbringung einer Aluminiumfolie über die gesamte Oberfläche der Anordnung zur Bildung der Source-Elektrode.
Zunächst wird die Anordnung nach dem Stande der Technik gemäß der DOS 2 940 699 beschrieben. Das dort
> en s>i» Ρ« f α
β ft 9 ρ -Ψ.
- ΛΥ-
beschriebene Verfahren kann zur Herstellung einer Anordnung gemäß den Piggo 1 bis 5 der vorliegenden Anmeldung modifiziert werdens derart, daß D~MOS«=Herstellungsverfahren sowie lonenimplantationsverfahren zur möglichst vorteilhaften Herstellung des pn-Übergangs und der möglichst vorteilhaften Plazierung der Elektroden angewandt i^erden können,, Die Anordnung wird als N-Kanal anordnung vom Enhancement-CVerstärkungs-j Anreicherungs-)~Typ beschrieben; selbstverständlich können jedoch die Merkmale der nachfolgend beschriebenen Vorrichtung auch bei P-Kanalanordnungen und Anordnungen vom Entleerungs- oder Verar-= mungs-Typ ("depletion mode")- Anwendung finden»
Die Polygon- oder Vieleck-Konfiguration der Source-Bereiche ist am besten aus den Figgo 39 4- und 5 ersichtlich, die zunächst erläutert werdeno In den Piggo 5 unä 4- ist die Anordnung vor der Anbringung der Gate=s Source- und Drain-Elektroden dargestellt,, Die Figgo 3 'und M- zeigen eine Vielzahl von polygonal- oder vieleckförmigen Source-Bereichen auf der einen Oberfläche d®r Anordnung; vor=· zugsweise sind die Vieleckbereiche sechseckförmigo Es können jedoch auch anderweitige Formen x-jie beispielsweise quadratische oder rechteckförmige Konfigurationen verwendet werden,, jedoch ergibt die sechseckförmige Konfiguration eine bessere Gleichförmigkeit der Abstände zwischen benachbarten Source-Bereich-Begrenzungeno
Wie aus den Piggo 3 und 4 ersichtlich^ sind die sechseckförmigen Source-Bereiche in einem Halbleiterkörper oder -plättchen erzeugt, und zwar im gezeigten Ausführungsbeispiel in einem N-Plättchen 20 aus monokristallinem Silicium, auf dem ein dünner N~EpitaxLalbereich 21
- ψ-
abgeschieden ist, wie am besten aus Pig. 4- ersichtlich. Sämtliche pn-Übergänge werden in der Epitaxialschicht erzeugt. Mittels geeigneter Masken wird eine Vielzahl von P-Bereichen nach Art der Bereiche 22 und 23 in den Figg. 3 und 4- in der einen Oberfläche des Halbleiterplättchenbereichs 21 erzeugt; diese Bereiche sind von insgesamt vieleckförmiger, vorzugsweise sechseckförmiger Konfiguration.
Es wird eine sehr große Zahl derartiger vieleckförmiger Bereiche erzeugt. Beispielsweise werden in einer Anordnung mit einer Oberflachenabmessung von 100 χ 140 Tausendstel Zoll ungefähr 6.600 vieleckförmige Bereiche erzeugt, zur Erzielung einer Gesamt-Kanalbreite von etwa 22.000 Tausendstel Zoll. Jeder dieser vieleckförmigen Bereiche kann jeweils eine Weite oder Breite von etwa 1 Tausendstel Zoll oder weniger besitzen, gemessen in Richtung rechtwinklig zu zwei gegenüberliegenden Seiten des Sechsecks. Die Bereiche besitzen voneinander einen Abstand von etwa 0,6 Tausendstel Zoll, gemessen in Richtung senkrecht zwischen benachbarten geraden Seiten benachbarter Polygonbereiche·
Die P(+)-Bereiche 22 und 23 haben eine Tiefe d von vorzugsweise etwa 5 Mikron, zur Erzielung einer hohen und zuverlässigen IFeldcharakteristik. Ferner weist jeder derartige P-Bereich jeweils einen äußeren flachen oder Schelf-Bereich nach Art der Schelf-Bereiche 24- und 25 für die P-Bereiche 22 bzw. 23 auf, mit einer Tiefe s von etwa 3,0 Mikron. Dieser Abstand soll so klein wie möglich sein, um den kapazitiven Widerstand der Anordnung zu verringern.
ί Q » ^ *t
- 1
Die einzelnen Polygon- bzw» Vieleck-Bereiche einschließlich der Polygon-Bereiche 22 und 25 nehmen polygonal- bzw. vieleckförmige N(+)~Ringbereiche 26 bzw» 27 auf. Die Schelf-Bereiche 24 und 25 sind unterhalb der Bereiche 26 bzw. 27 angeordnet« Die N(-0-Bereiche 26 und 27 wirken mit einem relativ leitfähigen N(+)-Bereich 28 zusammen, bei dem es sich um den zwischen benachbarten P-Polygonen befindlichen H(+)-Bereich handelts welcher die verschiedenen Kanäle zwischen den Source-Bereichen und einem weiter unten noch beschriebenen Drain-Kontakt bildete Die hochieitfähigen H(+)=Bereiche 28 sind in der in der erwähnten DOS 2 940 699 beschriebenen Weise gebildet, zur Erzielung eines sehr niedrigen Durchlaß-Widerstandes für die Anordnung«
Aus den Figg» 3 "und 4 ist ersichtlich, daß die gesamte Oberfläche des Plättchens mit einer Oxid-Schicht oder kombinierten herkömmlichen Oxid-Nitrid-Schichten bedeckt ist, die zur Bildung der verschiedenen pn=Übergänge er= zeugt wird bzw. werden« Diese Schicht ist als Isolierschicht JO dargestellt* Die Isolierschicht 30 ist mit polygon- bzw. vieleckförmigen Öffnungen nach Art der Öffnungen 31 und 32 unmittelbar oberhalb der Polygonal- bzw» Vieleck-Bereiche 22 bzw.23 versehen= Die Öffnungen 31 und 32 überlappen mit ihren Begrenzungen oder Rändern die N(+)-Source-Ringe 26 und 27 für die Bereiche 22 bzw» 23° Die nach der Erzeugung der polygonförmigen Öffnungen verbliebenen Oxidstreifen 30 definieren bzwo bilden das Gate-Oxid der Anordnung.
Sodann kann gemäß Fig. 5 die Anordnung mit Elektroden versehen werden. Zu diesen Elektroden gehört unter
-J20'
anderem ein Gitter aus polykristallinen! Silicium, rait über den Oxid-Abschnitten 30 liegenden Po lysilicium-Abschnitten 40, 41 und 42.
Sodann wird auf das Gitter 40 aus polykristallinem Silicium ein SiOp-Überzxig aufgebracht, der in Fig. 5 durch die Überzugsabschnitte 45, 46 und 47 veranschaulicht ist und die polykristallinen Silicium-Steuerelektroden von der später über der gesamten Plattchenoberflache abgeschiedenen Source-Elektrode isoliert. In Fig. 5 ist die Source-Elektrode als leitender überzug 50 aus einem beliebigen geeigneten Material, beispielsweise aus Aluminium, dargestellt. Des weiteren wird auch eine Drain-Elektrode 51 auf die Anordnung aufgebracht.
Das so erhaltene Gebilde gemäß Fig. 5 stellt eine IT-Kanalanordnung dar, bei welcher jeweils die Kanalbereiche zwischen Jedem der einzelnen Source-Bereiche und dem Halbleiterhauptkörper gebildet werden, der letztlich zu der Drain-Elektrode 51 führt. Somit wird ein Kanalbereich 60 zwischen dem mit der Source-Elektrode 50 verbundenen Source-Ring 26 und dem letztlich zur Drain-Elektrode 51 führenden U(+)-Bereich 28 gebildet. Der Kanal 60 wird bei Anlegen einer geeigneten Steuerspannung an das Gate 40 zu N-Leitfähigkeit invertiert. In entsprechender Weise sind jeweils Kanäle 61 und 62 zwischen dem mit dem Leiter 50 verbundenen Source-Bereich 26 bzw. dem Source-Bereich 27 und dem umgebenden U(+)-Bereich 28, der zur Drain-Elektrode 51 führt, gebildet. Somit werden bei Anlegen einer geeigneten Steuerspannung an das Polysilicium-Gate (einschließlich des Fingers 41 in Fig. 5) die Kanäle 61 bzw. 62 leitend i.a Sinne einer Majorität si adungsträgerleitung
von der Source-Elektrode 50 zur Drain-Elektrode 51°
Die einzelnen Source-Bereiche bilden dabei parallele Leiterpfade, derart, daß beispielsweise die Kanäle 63 und unterhalb dem Gate-Element 42 eine Leitung vom Source-Eing 27 und einem N~Source-Streifen 70 zu dem N(+ ^Bereich 28 und von diesem zur Drain-Elektrode 5I bilden»
In den Figg» 4 und 5 ist ferner ein den Rand des Plättchens einschließender oder einhüllender P-Bereich 71 dargestellt.
Der Kontakt 5O aus Fig» 5 ist vorzugsweise ein Aluminiumkontakt. Wie ersichtlich,, liegt der Kontaktbereich für den Kontakt 50 zur Gänze über und in Ausrichtung mit dem tieferen Teil des P-Bereichs 22O Dies geschieht deshalb, um zu verhindern, daß das für die Elektrode 50 verwendete Aluminium sehr dünne Bereiche des P-Materials spike-artig durchdringt. Auf diese Weise können die durch die ringförmigen Schelf-Bereiche 24 und 25 gebildeten eigentlichen aktiven Kanalbereiche so dünn wie gewünscht ausgebildet sein, um die Kapazitanz der Anordnung zu verringern.
Fig. 1 zeigt eine vollständige fertige Anordnung unter Verwendung des Polygonal- oder vieleckförmigen -Source-Musters gemäß Fig» 5= Die i& Figo 1 dargestellte fertige vollständige Anordnung liegt innerhalb Ritz- bzwo Brechbereichen 80, 81, 82 und 8J5 mittels welcher mehrere einstückige Bereiche mit Abmessungen von jeweils 100 χ 140 Tausendstel Zoll von dem Hauptkörper des Halbleiterplättchens abgebrochen werden könneno
- γ-
Die beschriebenen Polygonal-Bereiche sind in mehreren Spalten und Reihen angeordnet. Beispielsweise entfallen auf die Abmessung A 65 Spalten von Polygonal-Bereichen, "bei einer Breite von etwa 83 Tausendstel Zoll. Die Abmessung B kann 100 Reihen oder Zeilen von Polygonal-Bereichen umfassen und etwa 148 Tausendstel Zoll betragen. Die Abmessung C zwischen einem Source-Anschlußkissen 90 und einem Gate-Anschlußkissen 91 kann 82 Zeilen bzw. Reihen · von Polygonal-Elementen enthalten.
Das Source-Anschlußkissen 90 ist ein verhältnismäßig schwerer Metallabschnitt, der direkt mit der Aluminium-Source-Elektrode 50 verbunden ist und eine bequeme Leiteranschlußverbindung für die Source-Elektrode darstellt.
Das Gate-Anschlußkissen 91 ist elektrisch mit einer Vielzahl von sich symmetrisch über die äußere Oberfläche des die Polygonal-Bereiche enthaltenden Flächenbereichs erstreckenden Fingern 92, 93» 94 bzw. 95 verbunden, welche die elektrische Verbindung mit dem polykristallinen SiIicium-Gate bilden, wie unter Bezugnahme auf Fig. 2 beschrieben wird.
Schließlich enthält der Außenumfang der Anordnung einen tiefen P(+)-Diffusionsring, der mit einer in Fig. 1 gezeigten Feldplatte 96 verbunden sein kann.
Fig. 2 zeigt einen Teil des Gate-Kissens 91 sowie die Gate-Finger 94 und 95· Zur Verringerung der R-C-Zeitverzögerungskonstanten der Anordnung ist es erwünscht, eine Vielzahl von Kontakten zu dem Polysilicium-Gate
herzustellen. Das Polysilicium-Gate weist mehrere Bereiche nach Art der Bereiche 97a, 97b, 97c (Fig.. 2) usw. auf, welche sich auswärts erstrecken und Portsätze des Gate-Kissens und der Gate-Kissenelemente 94 und 95 aufnehmen. Die Polysilicium-Gate-Bereiche können bei der Herstellung des Oxid-Überzugs 45=46-47 in Fig» 5 freiliegend verbleiben und werden nicht mit der Source-Elektrode 50 überzogen. Es ist zu beachten, daß es sich bei der Achse 98 in Pig» 2 um·die in Figo 1 gezeigte Symmetrieachse 98 handelt.
Die in den Figg« 1 bis 5 dargestellte und beschriebene MOSFET-Anordnung hat sich im Betrieb bewährte Jedoch besitzt die Anordnung nur eine begrenzte Avalanche-Energie und es sind kleinere Probleme hinsichtlich des zweiten Durchbruchs aufgetreten. Es darf vermutet werden9 daß diese Probleme auf die in einer seitlichen Richtung veränderliche Dichte des Bereichs erhöhter Dotierungskonzentration unterhalb dem Gate-Oxid und zwischen den beiden Kanälen zurückzuführen ist. So wird bei der in Figo 5 gezeigten Anordnung die Konzentration der Dotierungsunreinheiten in einer seitlichen Richtung unterhalb der Oxid-Oberfläche 30 in der in Fig. 6 veranschaulichten Weise variieren ; Fig. 6 zeigt eine Darstellung der Donor= und Akzeptor-Konzentration der Silicium-Oberfläche als Funktion des seitlichen Abstands entlang dem Gate-Oxid in Fig. 5-
Die Konzentration der Source-Bereiche 26 und 27 ist in Fig. 6 links bzw. rechts dargestellt -f man erkennt9 daß in der Mitte des Bereichs 28 unterhalb dem Oxid die Konzentration der N(+)-Dotierungsunreinheitsatome erniedrigt
Als Folge dieser in seitlicher Richtung variablen bzw. schwankenden Dotierungskonzentration wird sich im Betriebszustand eine größere Entleerung bzw. Verarmung unterhalb den P(+)-Bereichen 22 und 23 ergeben. Infolge dieser Verarmung bzw. Entleerung ist der effektive Widerstand r-u' des aus den Bereichen 26, 22 und 21 gebildeten Bipolar-Transistors verhältnismäßig hoch, derart» daß der Transistor einen hohen Verstärkungsfaktor besitzt und leicht in aen Leitungs- oder Durchlaßzustand gelangen kann. Diese Umschaltung in den Durchlaßzustand bewirkt die Ausbildung einer heißen Stelle auf der Anordnung und kann zur Zerstörung der Anordnung führen. Dieses Problem eines zweiten Durchbruchs tritt bei Bipolar-Anordnungen auf, wird jedoch an sich mit dem MOSFET vermieden. Zu beachten ist, daß mit zunehmender Entleerung bzw. Verarmung der P(+)-Bereiche 22 und 23 der einzelnen Zellen der Anordnung die Probleme eines zweiten Durchbruchs zunehmen.
Ein anderes durch die nicht-lineare Ladungsträgerverteilung entlang dem verhältnismäßig hochleitenden Bereich unterhalb der Gates 30 verursachtes Problem·besteht darin, daß die Avalanche- bzw. Lawinendurchbruchenergie der Anordnung etwas herabgesetzt wird, derart, daß die Anordnung etwas weniger beständig gegenüber Zerstörung durch hohe Spannungsspitzen ist, als dies möglich wäre.
Vie im folgenden noch näher erläutert wird, zeichnet sich die erfindungsgemäße Anordnung und das erfindungsgemäße Verfahren zur Herstellung der Anordnung durch eine konstante Ladungsträgerdichte in einer seitlichen Richtung
unterhalb des Gates 30 und zwischen den zu den Gates 30 führenden Source-Bereichen aus,, Diese Ladungsträgerdichte ist unmittelbar unterhalb dem Gate verhältnismäßig hoch und nimmt mit zunehmendem Abstand unterhalb der Anordnungsoberfläche allmählich abo Als Folge dieser neuartigen Verteilung der Ladungsträger unterhalb dem Gate-Oxid kommt es im Betriebszustand der Anordnung nur zu einer sehr geringen Entleerung bzw. Verarmung der P(+)~Bereiche 22 und 23, derart, daß der üfebenschlußwiderstand r^1 unterhalb der Source-Bereiche einen geringen Wert behält und der in der Anordnung inhärent gebildete Bipolar-Transistor eine niedrige Verstärkung besitzt, de-art, daß Probleme des zweiten Durchbruchs vermieden werden« Außerdem ergibt der erfindungsgemäße Verlauf der Ladungsträgerdichte in dem Bereich unterhalb des Gates, derart, daß unmittelbar unterhalb des Gates eine höhere Konzentraction vorliegt mit einer allmählich abnehmenden Konzentra= tion in weiterer Entfernung von dem Gate9 einen höheren Wert der Avalanche- oder Lawinenenergie für die Anordnung, derart, daß sie widerstandsfähiger gegen Beschädigung durch Überspannungsspitzen wirdo
Wie im weiteren noch dargelegt wird, reicht eine verhältnismäßig geringfügige Modifizierung im Herstellungsver= fahren der Anordnung aus, um diese xfichtigen Vorteile zu erzielen. Diese Modifikation bzi-io dieser Unterschied be= steht in der Anwendung einer Η-Implantation und eines entsprechenden Drives vor der Erzeugung des G-ate=Oxids9 in einer Ausführungsform als K-Kanalanordnungo In diesem Zusammenhang ist zu beachten, daß bei der Ausführungsform gemäß den Pigg. 1 bis 5' unter Anwendung des in der erwähnten älteren Anmeldung DOS 2 940 699 beschriebenen
Verfahrens die F(+)-Bereiche 28 nach, der Abscheidung des Gate-Oxids auf der Anordnung gebildet werden.. Dieses Verfahren hat die erwähnte nicht-lineare Ladungsträgerkonzentration längs der Oberfläche der Anordnung gemäß der Darstellung in den Figg. 5 und 6 zur Folge.
Das Herstellungsverfahren gemäß der Erfindung
Nachfolgend wird die Erfindung anhand der Herstellung einer einzelnen Anordnung auf einem einzelnen Chip-Bereich, wie beispielsweise dem in Fig. 1 gezeigten Chip mit einer geringfügig unterschiedlichen Oberflächengeometrie, beschrieben. Und zwar erfolgt die Beschreibung für eine N-Kanalanordnung vom Entleerungs- oder Verarmungs-Typ. Für den Fachmann ist dabei selbstverständlich klar, daß sich die Erfindung auch zur Anwendung für P-Kanalanordnungen und sowohl für Anordnungen vom Entleerungs- oder Verarmungs-Typ wie auch vom Verstärkungsoder Anreicherungs-Typ eignet.
Bei der Herstellung der erfindungsgemäßen Anordnung besteht der erste Verfahrensschritt in der Abscheidung eines Feld-Oxids auf der Oberfläche eines eine Mehrzahl identischer Chips enthaltenden einzelnen Plättchens. Selbstverständlich kann eine große Anzahl gleichartiger derartiger Plättchen gleichzeitig behandelt werden. Die einzelnen Plättchen können von der in Fig. 8 in Teildarstellung gezeigten Art sein und jeweils aus einem ΪΓ(+)-Körper mit einem durch Epitaxialabscheidung erzeugten N(-)-Bereich 100 bestehen. In einem typischen Fall kann das Plättchen gemäß Fig. 8 ein Ü(+)-Substrat von etwa
14 Tausendstel Zoll Dicke mit einer N(-)-^pitpxialschichfc aufweisen, deren Dicke und spezifischer Widerstand von der gewünschten Sperrspannung abhängen«, In einem typischen Pail kann die Epitaxialschicht 100 für das beschriebene Ausführungsbeispiel eine Dicke von etwa 35 Mikron und einen spezifischen Widerstand von etwa 20 Ohm-cr besitzen.
Auf der Oberfläche der IT (~)-Schicht 100 wird nach bekannten Standardverfahren ein Feld-Oxid 101 aufgebrachte Sodann wird auf die Oberseite des Oxids 101 ein geeigneter Photoabdecker aufgebracht und die Oberfläche durch eine Maske hindurch mit UV-Licht belichtet, die beispielsweise das in Fig. 7 für jedes einzelne Ohipelement gezeigte Muster aufweisen kann. Selbstverständlich wird eine herkömmliche Glasmaske jeweils eine große Anzahl gleichartiger Muster nach Art des Musters von Fig.. 7 enthaltene
Das so erzeugte Photoabdecker-Muster weist eine große Zahl von Kreisöffnungen kleinen Durchmessers auf, welche durch die Tupfenbereiche 102 erzeugt werden, die über den gesamten nicht-schraffierten Bereich der Maske in Figo 7 verteilt sind. Diese Punkt-Tupfen bzw. -Flecken sind in gegeneinander versetzten Spalten angeordnets derart, daß die Punkte in benachbarten Spalten ausgerichtet sind. Innerhalb jeder der einzelnen vertikalen Flächen zwischen den Gate-Fingerbereichen, beispielsweise al© zwischen den Gate-Fingern 103 und 104, können beispielsweise etwa 24- Spalten derartiger Tupfen-Punkte liegen«, Jede Spaltenreihe kann beispielsweise 150 Punkte bzw. Tupfen enthalten. Es sei darauf hingewiesen daß jeweils jeder derartige Punkt-Tupfen den Mittelpunkt einer in dem
"betreffenden einzelnen Chip-Element zu erzeugenden jeweiligen hexagonalen Zelle entspricht. Die länglichen Fingerbereiche 103 und 104 führen zu einem Gate-Kissenbe- ■ reich 105. Der Bereich 106 entspricht in seiner Lage einem Source-Kissen-Anschlußbereich, wie weiter unten noch beschrieben wird.
Das Oxid wird in den durch das mit der Maske gemäß Fig. gebildete Photoabdecker-Muster freiliegenden Bereichen mit einer geeigneten JLtzlösung geätzt, zur Erzeugung von Öffnungen in dem Oxid 101 nach Art der Öffnungen 1,10, und 112 in Fig. 8. Diese Öffnungen entsprechen den Stellen von drei der Maskenpunkte 102 in Fig. 7 und sind in Fig. 8 stark vergrößert und nicht maßstabsgetreu dargestellt.
Nach dem Ätzvorgang wird die Photoabdecker-Maske abgelöst und das Plättchen in eine Ionenimplantationsvorrichtung eingebracht, in welcher Boratome in nicht durch die Oxid-Schicht 101 bedeckte Bereiche implantiert werden. Auf diese Weise werden P-Leitfähigkeits-Boratome durch die Öffnungen 110, 111 und 112 implantiert. Typischerweise können die Boratome in einer Dosierung von 5 ^c 10 -bis
15 2
1 χ 10 J Atomen/cm und^ mit Beschleunigungsspannungen von mehr als etwa 5 ^V implantiert werden.
Auf diese Borimplantation folgt eine Drive-warmebehandlung, um die Bor-Dotierungsatome tiefer in die Oberfläche des Plättchens zur Bildung der P(+)-Bereiche 113, 114 und 115 durch die Öffnungen 110, 111 bzw. 112 hineinzutreiben. Gleichzeitig wird ein verhältnismäßig breiter länglicher P(+)-Bereich 116 beispielsweise unterhalb dem
Fingerbereich 104 in der Maske von Figo 7 erzeugt, wie in Fig. 13a veranschaulicht» Dabei ist zu beachten, daß in Fig. 13a der Finger 116 unmittelbar zwischen P(+)~Bereichen 117 und 118 liegt9 bei welchen es sich um Punkt-Tupfen in Reihen zu beiden Seiten des Fingers 104 handelt. In ähnlicher Weise wird ein länglicher P(+)-Kanal-Schutzring 120 um den,Umfang des Chips herum erzeugt, entsprechend dem Maskenbereich 121 in der Maske aus Figo 7 und wie in Fig., 12a veranschaulicht»
Im Verlauf der Borimplantation und der Eintreib-Wärmebehandlung wächst eine kleine Oxid-Schicht über der durch die Fenster 110, 111 und 112 freiliegenden Oxid-Oberfläche auf; diese kleine Oxid-Schicht ist in Form der Oxid-Schichten 125 bis 127 in Figo 8 veranschaulicht» Diese Oxid-Schichten werden in ihrer Lage belassen, um in einem nachfolgenden Verfahrensschritt, der weiter unten im Zusammenhang mit der Implantation des Source-Bereichs beschrieben xvird, als ein Diffusionsfenster zu dienen»
Als nächstes wird eine zweite Lichtdruckmaske aufgebracht, um das gesamte Oxid von der Oberfläche des Bereichs 100 zu entfernen mit Ausnahme derjenigen Oxid-Musterstellen, welche die unter Verwendung der Maske aus Fig. 7 diffundierten P(+)-Bereiche bedecken» Die für diesen Verfahrensschritt verwendete Maske entspricht in ihrem allgemeinen Lay-out der Maske aus Fig» 79 jedoch in Umkehrung.
Nach Erzeugung des Lichtdruckmaskenmusters über der gesamten Fläche mit Ausnahme der diffundierten P(+)-Bereiche wird eine Oxid-Ä'tzung vorgenommen, welche das in
Pig. 9 für die Punkt-Tupfen-Bereiche gezeigte Muster ergibt. Dabei ist zu beachten, daß die einzelnen Oxid-Bereiche 125, 126 und 127 nach der Oxid-Ätzung und nach der Entfernung des Photoabdeckers von der Oberseite der Oxid-Elemente 125» 126 und 127 jeweils einen Durchmesser von mehr als etwa 6 Mikron besitzen sollen.
Danach wird das Plättchen gereinigt und für eine Phosphorimplantation vorbereitet, in welcher ein Phosphoratomstrahl auf die Chip-Oberfläche mit einer Spannung von etwa 120 kV und einer Implantationsdosis im Bereich von
11 1A- / 2
1 χ 10 bis 1 χ 10 Phosphoratomen/cm gerichtet wird.
Diese Implantation erzeugt den in Fig. 9 als N(+)-Bereich 130 veranschaulichten dünnen Oberflächenüberzug, und zwar in allen Bereichen, die nicht durch die Oxid-Punkt-Tupfen oder anderweitige in den Verfahrensschritten gemäß Fig. und gemäß der Maske aus Fig. 7 erzeugte. Oxid-Muster: oberhalb der P(+)-Bereiche überzogen sind. Der N(+)-Bereich 13O wird auch in den in Fig. 13a gezeigten Bereichen an den Gate-Kontaktfingerbereichen erzeugt. Die N (+)-■Implant at ions schicht 130 gestattet die Bildung des erfindungsgemäßen hochleitenden Bereichs unterhalb dem im weiteren Verlauf erzeugten Gate-Oxid, wobei dieser hochleitende Bereich eine konstante Dichte in seitlicher Richtung und einen Gradienten von einer verhältnismäßig hohen Konzentration zu einer relativ niedrigen Konzentration, beginnend von der Chip-Oberfläche unterhalb des Gate-Oxids abwärts in den Chip-Körper hinein, besitzt.
Nach der Erzeugung der F(+)-Implantation I30 wird das Plättchen in ein Oxidationsrohr eingebracht und eine Oxid-Schicht 131 auf der Oberseite des Plättchens
aufgewachsen« Danach wird eine Polysilicium-Schicht 132 auf der Oxid-Schicht 131 aufgewachsen» Die polykristalline Silicium-Schicht 132 kann typischerweise eine Dicke von etwa 5=000 A besitzen und bildet die Gate-Elektrode der fertigen Anordnung nach der weiteren nachfolgend beschriebenen Behandlung,=
Die Polysiliciura-Schicht 132 wird als nächstes mit einer zweiten Oxid-Schicht 133 überzogen« Danach wird eine dritte Maske auf die Oberfläche der Anordnung gemäß 51Xg0
10 aufgebracht und ein Photoabdecker durch das in.Fig» 11 veranschaulichte Maskenmuster hindurch belichtet» In Fig»
11 sind die undurchlässigen Bereiche der Photoabdecker-Maske in dunklen oder kreuzschraffierten Linien dargestellt» Fig» 15 zeigt die Oberfläche der Anordnung aus Fig. 10 nach der Ätzung durch die mit dem Muster gemäß Fig. 11 gebildete Maske hindurcho Die Maske aus Fig» 11 weist in den großflächigen schraffierten Bereichen zwischen den Gate-Kontaktfingern ein Muster aus jeweils auf die einzelnen Punkt-Tupfen 102 der Maske aus Figo 7 zentrierten Polygonal- bzw. Vieleck-Bereiche aufo Jeder dieser Polygonal-bzw. Vieleck-Bereiche bildet, wie weiter unten noch gezeigt wird, jeweils eine der Polygonal=^eilen, welche zwischen der Ober= und der Unterseite des Chips in Parallelschaltung liegen=
Nachdem auf der Oberfläche der Oxid-Schicht 133 unter Verwendung des Maskenmusters aus Fig. 11 das Photoabdek-= ker-Muster erzeugt ist, erfolgt eine Oxid-Ätzung zur Herausätzung von polygonalen bzw«, vieleckförmigen öffnungen in der Oxid-Schicht 133» Als Folge dieser Atzung verbleibt ein Hexagonal-Gitter in der Oberfläche der Schicht
133 und Tinter den entsprechenden Teilen des Photoabdekker-Gitters.
Es sei darauf hingewiesen^ daß die typischen polygon- bzw. vieleckförmigen öffnungen 140, 14-1 und 14-2 in der Oxid-Schicht 133 über den P(+)-Tupfen-Bereichen II3, 114 bzw. 115 zentriert sind, wie aus Pig. 14 ersichtlich, welche einen kleinen Teil des Polygon-Zellbereichs aus den Pigg« 11 und 15 in Draufsicht zeigt.
Das in den Figg. 14 und 15 verbliebene Oxid-Gitter 133 dient dann als Maske für eine nachfolgende Polysilicium-Ätzung. In einer nunmehr ausgeführten Ätzung werden Polygonal -Öffnungen in der polykristallinen Silicium-Schicht 132 ausgeätzt. Danach werden unter Verwendung des polykristallinen Siliciums als Maske in einer Oxid-Atzung hexagonalförmige Öffnungen in der Oxid-Schicht 131 geätzt, wie in Pig. 16 veranschaulicht. Fach diesen verschiedenen Ätzvorgängen verbleibt auf der Oberfläche der lT(-)-Epitaxial-Schicht 100 ein polygon- bzw. vieleckförmiges Netzwerk aus einer unteren Oxid-Schicht 131 und einer oberen Polysilicium-Schicht 132, das die Gate-Vorrichtung für die Anordnungen bildet, die in den anschließenden Verfahrensschritten hergestellt werden.
wahrend das das Polysilicium-Gate 132 und die zugehörige darunterliegende Oxid-Schicht 131 definierende Hexagonal-Gitter gemäß den Figg. 14, 15 und 16 erzeugt wird, wird mit derselben Oxid-Ätzung und Polysilicium-Ätzung gleichzeitig das Muster für die längsgestreckten Gate-Kontaktfinger, wie beispielsweise den in Fig. 7 gezeigten Kontaktfinger 104, erzeugt. Somit erstreckt sich die über
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der Oxid-Schicht 131 liegende Polysilicium-Schicht 132 entlang der Chip-Oberfläche, wobei die Außenränder des Streifens 131-132 als Zellenrand dienen, der mit der um die P(+)-Bereiche 117 bzw» 118 zu erzeugenden Zelle zusammenwirkt. Das gleiche gilt selbstverständlich für alle anderen Zellen in den die Zellen 11? bzw» 118 enthaltenden Zellenspalten bzw» -reiheno
Die Polysilicium-Schicht 132 und die Oxid-Schicht 133 umschließen, wie in Fig» 12b ersichtlich^ den Außenumfang der Anordnung» Die Polysilicium-Schicht wird an Umfang der Anordnung und im Bereich I50 abgeschnitten durch geeignete Maskierungs- und Ätz-Schritte während der Ätzung der Polysilicium-Schicht 132 gemäß den Figgo 14 und 15 zur Bildung des Hexagonal-Gittermusters, und es werden äußere Ringe 132a und 132b erzeugte
Nach der Ätzung der Oxid-Schicht 13I und der Polysilicium-Schicht 132 nach dem eben beschriebenen Verfahren werden die Plättchen in eine Implantationsapparatur einge= bracht. Sodann wird eine Borimplantation an der Plättchenoberfläche vorgenommen5 derart, daß P-Leitfähigkeitsträger in die Fenster implantiert werden9 die in den Oxid- und Polysilicium-Überzügen auf der Plättchenoberfläche erzeugt wurden und ein© Maske für den Implantations-Borstrahl bildeno
Der Borstrahl kann eine Spannung von etwa 50 kV und eine Dosierung von 5 χ 10 ^ bis 5 x 10 Atomen/cm besitzen,, Auf die Implantation folgt eine Diffusions=Drive~Behandlung? die von 30 bis 120 Minuten bei einer Temperatur im Bereich von II50 0C bis 1250 0C variieren kann,, Durch
diesen Vorgang werden P(+)-Einge 160, 161 und 162 gebildet, die in der aus Fig. 1? ersichtlichen Weise die einzelnen P(+)-Punkt-Tupfen-Bereiche 113, 114- "bzw. 115 umgeben. Während der Diffusions-Drive-Behandlung für die P(+)-Bereiche 160, 161 und 162 wird gleichzeitig auch der N(+)-Bereich 130 in eine größere Tiefe unter der Plättchenoberfläche eingetrieben, wie in Fig. 17 veranschaulicht.
Nach dieser Drive-Behandlung wird die Außenoberfläche des Plättchens beispielsweise mittels Fluorwasserstoffsäure entglast und das Plättchen sodann wieder in einen Ofen verbracht und POCl? in einem geeigneten Trägergas während einer Zeitdauer von 10 bis 50 Minuten bei einer Temperatur von 85O 0C bis 1000 0C ausgesetzt. Durch diesen Verfahrens schritt werden die H"(+)-Source-Ringe wie beispielsweise die N(+)-Einge 170 und 171 erzeugt, welche die P-Bereiche 113 und" 114 in Fig. 13 umgeben. Entsprechende Source-Einge nach Art der Einge 170 und I7I umschließen jeweils jede der auf der Oberfläche des Chips erzeugten Tausenden von Zellen; sie haben jeweils einen sechseckförmigen Außenumfang und zwischen den Außenumfängen bestehen konstante Abstände von etwa 13 ^>is 15 Mikron zwischen benachbarten Sechseck-Elementen.
Die Source-Einge 170 und 171 definieren jeweils innerhalb der P(+)-Bereiche 160 bzw, 161 sechseckförmige bzw. hexagonale Kanäle nach Art der Kanäle 172 und. 173 in Fig. 18, welche zu dem gemeinsamen N(+)-Bereich 13O unterhalb des Gate-Oxids 131 führen.
Als Folge dieses Prozesses ergibt sich die in Fig. 19
β ι» * r * ο
veranschaulichte Verteilung von Donoren und Akzeptoren in dem N(+)-Bereich I30 unterhalb dem Gate-Oxid 13I0 Ein Vergleich zwischen den Figgo 19 und 6 läßt erkennen, daß die Verteilung der Donoren an der Oberfläche des Plättchens im Falle der Fig. 19 konstant ist, und nicht wie in Fig. 6 gezeigt schwankend» Außerdem ist die Donoren-Dichte im oberen Teil des Plättchens größer als in dem tieferen Bereich, mit dem vorteilhaften Ergebnis, daß hierdurch die Verarmung in den Bereichen 160 und 161 im Be~ triebszustand der Anordnung herabgesetzt und damit der Widerstand unterhalb den Source-Bereichen 17Ο und 171 verringert wird» Hierdurch wiederum wird die Auswirkung des unbeabsichtigt durch die verschiedenen pn~Übergänge gebildeten Bipolar-Transistors verringert und die mit diesem Transistor in Verbindung stehenden Probleme hinsichtlich eines zweiten Durchbruchs werden vermiedene Gleichzeitig wird durch diesen Aufbau auch die Avalanche- bzw. Lawinendurchbruchenergie der Anordnung erhöht„
Wie aus Fig. 13c ersichtlich9 werden während der in Verbindung mit den Fig.. 17 und 18 beschriebenen PC-O= und N(+)~Implantationsschritte auch die hexagonalen P(+)-Bereiche 117 und 118 erzeugte Die Ränder der Zellen in jeder der Bereiche 117 und 118 enthaltenden Spalten definieren unterhalb der gegenüberliegenden Seiten der Oxid-Streifen 131 des.Gate-Fingers liegende Kanalabschnitte 180 und 181.
Nach der Bildung der Source~Bereiche nach Art der Bereiche 170 und 171 in den Verfahrensschritten gemäß den Figo 17 und 18 wird die Anordnung wiederum beispielsweise durch Ätzen in Fluorwasserstoffsäure entglast„
Nach dem Entglasen wird das Plättchen erneut in ein Oxidationsrohr eingebracht und es wird, wie aus Fig. 20 ersichtlich, eine Oxid-Schicht 190 über der gesamten Außenoberfläche der Anordnung aufgewachsen. Danach wird eine Silox-Schicht 191 über der Oxid-Oberfläche abgeschieden. Das Plättchen wird sodann, in einen Flußofen verbracht, um das Silox wieder in einen Fließzustand zu bringen. Silox ist bekanntlich ein mit Phosphor dotiertes Siliciumoxid, das wieder fließfähig gemacht werden kann, zur Erzeugung eines kontinuierlichen glasigen Überzugs, welcher den Konturen der Oberfläche, auf welche er aufgebracht wird, folgt. Vorzugsweise enthält die Silox-Schicht 191 7 bis 10 Gew.-% Phosphor. Es wird darauf hingewiesen, daß die Oxid-Schicht 190 und die Silox-Schicht 191 auch über dem länglichen Gate-Fingerbereich gemäß Fig. 1j5d aufgebracht werden, sowie über dem Außenumfang der Anordnung gemäß Fig. 12b (dort nicht dargestellt).
Danach wird eine in Fig. 21 veranschaulichte vierte Maske auf die Oberseite des Plättchens aufgebracht und ein Photoabdecker-Muster auf der Plättchenoberseite gemäß der Konfiguration der Maske aus Fig. 21 erzeugt, wobei die dunklen Bereiche der Maske in Fig. 21 nicht-polymerisierte Bereiche des Photoabdeckers darstellen. Das Punkt-Tupfen-Muster in der Maske von Fig. 21 erzeugt Öffnungen, die mit den anfänglichen P(+)-Implantationsbereichen nach Art der Bereiche 113, 114- ™d 11-5 ausgerichtet sind, während die Linien nach Art der Linien 200 und 201 für die Gate-Fingerbereiche über den Mittellinien der Gate-Fingermuster in der Maske von Fig. 7 liegen.
Fach der Erzeugung der in Fig. 20 bei 202 dargestellten
Photoabdecker-Maskierung werden jeweils zeatrale Bereiche für jede der Polygonal-Zellen freigelegt und eine Oxid-Ätzbehandlung durchgeführt, in welcher das freiliegende Silox 191, das freiliegende Oxid 190 und das Oxid 125 weggeätzt werden und die Oberseite des Epitaxial-Bereichs 100 in der Mitte der einzelnen Polygonal-Zeilen freigelegt wird.
Sodann wird das Plättchen gereinigt und auf die gesamte freiliegende Oberseite des Plättchens Aluminium aufgedampft, wie in Fig., 22 durch die Aluminiumschxcht J210 veranschaulicht o
Gemäß Fig., 22 sind sämtliche P(+)-Bereiche vereinigt, unter Bildung der P(+)-Zellen 220 und 2219 welche ringförmige Source-Bleraente 170 und 171 enthalten« Die U(+)-Bereiche 130 besitzen eine Tiefe von beispielsweise mehr als etwa 1 Mikron unter der Oberseite» Es ist zu beachten, daß jeder der P(+)-Bereiche jeweils die gewünschte Schelf-Konfiguration unter den N(-O-Ringen aufweist, wie weiter oben anhand von Figo 5 beschriebene
Die Wirkung der Maske aus Figo 21 auf die längsverlaufenden Gate-Finger ist in Figo 13d dargestelltξ wie ersichtlich ermöglicht die Maske aus Figo 21 die Bildung eines Schlitzes in dem Photoabdeckep=Muster mit den Abschnitten 220 und 221 in Fig. I3ds unter Freilassung eines Mittel·= Spalts über dem Silox-überzug 191° Auf diese Weise wird in der auf die Erzeugung des Photoabdecker-Musters folgenden Oxid-Ätzung das freiliegende Silox 191 in Figo 13d und sodann die Oxid-Schicht 190 darunter weggeätzts unter Freilegung der darunterliegenden polykristallinen
Siliciutn-Schicht 132· Danach wird, wie aus Fig. 13e ersichtlich, die gesamte freiliegende Oberfläche der Kontaktfinger mit der Aluminium-Schicht 210 überzogen.
Die Auswirkung der Maske aus J1Xg. 21 auf die Konfiguration am Außenrand des Chips ist aus I1Xg. 12c ersichtlich. Die Maske gemäß E1Ig. 21 maskiert den umschließenden Umfangsbereich in solcher Weise, daß bei der anschließenden Oxid-Ätzung längliche Fenster 230 und 231 durch die Silox-Schicht 191 geätzt werden. Dieser doppelte Einschnitt verhindert eine Polarisierung des durch Rückflußbehandlung erzeugten Silox-Glases 191·
Sodann wird gemäß Fig. I2d über dem freiliegenden G-ate-Fingerbereich der Aluminium-Überzug 210 aufgebracht.
Als nächste Maske findet in dem erfindungsgemäßen Verfahren eine Maske Verwendung, welche die Aufbringung einer Photoabdecker-Maske ermöglicht, mittels welcher Streifen oder Fenster 250 und 260 in jeden der längsverlaufenden Gate-Finger geätzt werden können, wie in Fig. 13f dargestellt. Somit wird ein geeignetes Photo abdecker-Muster aufgebracht und sodann eine Aluminium-Ätzung unter Verwendung eines geeigneten Ätzmittels für Aluminium durchgeführt, zur Isolierung des nur über dem P(+)-Bereich liegenden mittleren Aluminiumfingers. Dieser Aluminiumfinger dient als Gate-Kontakt, der mit dem polykristallinen Silicium 132 verbunden ist, das seinerseits ein kontinuierlicher Teil des sich über die gesamte Oberfläche des Chips erstreckenden Polygonal- bzw. Vieleck-Maschennetzes ist. Auf diese Weise werden die Gate-Finger elektrisch mit einer großen Anzahl einzelner Sechseck-
- η
Bereiche verbunden, um eine gute elektrische Anschlußverbindung zu der gesamten Gate-Oberfläche für den Chip zu gewährleisten.
Gleichzeitig ermöglicht die Maske die weitere Behandlung des umschließenden Umfangsrandes des Chips durch Ätzen der Aluminium-Schicht in den Bereichen 230 und 231S wie aus Pig» 12e ersichtlich» Fig. 12e läßt erkennen, daß die Metallisierung 210 einen abgeschnittenen Singbereich 210a aufweist, der elektrisch mit dem darunter befindlichen polykristallinen Silicium-Bereich 132a verbunden ist und als Feldstopperring wirkt. Da der Bereich 210a mit der Drain-Elektrode verbunden ist, kann der N(-)-Bereich unterhalb dem Ring 210 und am Außenumfang des Chips infolge einer Ladung auf dem polykristallinen Silicium-Bereich 132a nicht invertiert werden» Der Außenumfang der Metallisierung 210 ist mit dem Ring 132b verbunden3 wie aus Fig. 12e ersichtlich9 wobei der Ring 132b als eine Feldplatte wirkt.
Nach der Aluminium-ltzung wird der Photoabdecker entfernt und über der gesamten freiliegenden Oberfläche des Plätzchens und sämtlicher Chips innerhalb des Plättchens wird Silox aufgebracht» Diese zweite Silox-Schicht 250 (Figo 22) dient zum Schutz und wird keiner Flußbehandlung unterworfen. Die Silox-Schicht 250 hat eine niedrigere Phosphorkonzentration als die erste Schicht 191S beispielsweise kann die Phosphorkonzentration im Bereich von 2 Gew.-% bis 4- Gew.-% liegen,,
Danach wird eine sechste Maske auf die Anordnung aufgebracht, welche die gesamte Oberfläche mit Ausnahme der
vergrößerten Kissenbereiche für den Anschluß zum Gate und zur Source (entsprechend den Bereichen 105 und 106 in Fig. 7) maskiert. Das Plättchen wird sodann in ein Ätzmittel für Silox eingetaucht, welches das Silox von den Kissenbereichen entfernt und den Aluminiumüberzug auf den Kissen freilegt. Sodann wird der Photoabdecker von dem Plättchen abgelöst und das Plättchen in geeigneter Weise gereinigt.
Sodann wird ein Rückseitenmetall·, das aus Schichten von Chrom, Nickel und Silber besteht, auf das Plättchen in Form der Rückseitenelektrode 270 aufgebracht, die als Drain-Anschlußbereich für die Anordnung dient.
Sodann werden sämtliche Chips in geeigneter Weise getestet und längs der Anreiß- bzw. Bruchlinien aus dem Plättchen herausgebrochen, wie in Verbindung mit Fig. 1 beschrieben wurde, und sodann gereinigt. Mit den Source- und Gate-Kissen werden sodann geeignete Elektrodendrähte verbunden und die Anordnung wird in einem Gehäuse montiert, das mit der Drain-Elektrode 270 verbunden sein kann.
Die Erfindung wurde vorstehend anhand einer zellenförmigen Anordnung für die Source-Zellen gemäß der älteren Anmeldung DOS 2 940 699 beschrieben. Selbstverständlich eignet sich die Erfindung auch zur Anwendung bei fingerförmig ineinandergreifenden Source-Konfigurationen, wie sie ebenfalls in der älteren Anmeldung DOS 2 940 699 beschrieben sind.
Die Erfindung wurde vorstehend anhand einer bevorzugten
Ausführungsform beschrieben, die jedoch selbstverständlich in mannigfacher Weise abgewandelt und modifiziert werden kann, ohne daß hierdurch der Rahmen der Erfindung verlassen wirdο

Claims (1)

  1. f\ ^j Γ\ >ϊ f^! fi\ F*y
    Patentanwälte Dip*.*~sli5|g. (uht% wffl (dch
    ■'- U\pU~\*a4}. ©üniher Koeh
    Dipl.-Phys. Dr.Tino Haibach
    Dipl.-lng. Rainer Feldkamp
    D-8000 München 2 · Kaufingerstraße 8 · Telefon (0 89) 24 02 75 · T©I©x 5 29 513 wakai d
    Datum: 1 I- AUt ]^1
    Unser Zollen: Ij26l H/Pe
    Patentansprüche
    MOS~PET-Anordnung mit hohem Stromleitungsvermögen (Hochstrom-MOS-PET) bei niedrigem Durchlaßnriderstand, bestehend aus einem Halbleiter=Chip mit zwei zueinander parallelen Hauptoberflachen, mit einem sich von der einen Oberfläche des Chips wenigstens über einen Teil der Dicke *. des Chips erstreckenden Halbleiterkörperbereich (100,N(-)) mit einer relativ niedrigen Dotierung eines ersten Leit- ** fähigkeitschips; mit mehreren über die erste Chip-Oberfläche verteilten und sich in diese hinein erstreckenden örtlichen Bereichen (113, l6O";-ll4, l6l) eines zweiten Leitfähigkeitschips; mit mehreren sich jeweils in entspre-λ chende dieser örtlichen Bereiche hinein erstreckenden
    Source-Bereichen(170s 171), die eine geringere Tiefe als der jeweilige zugeordnete örtliche Bereich (113? 114) besitzen und deren Außenumfangsrand innerhalb des betreffeR-däa örtlichen Bereichs in einem festen gegebenen Abstand von dessen Außenumfangsrand an der ersten Chip-Oberfläche verläuft j derart daß kurze invertierbare Leitungskanäle (172, 173) gebildet iferden, xuobei die einzelnen örtlichen Bereiche an der ersten ChipOberflache jeweils gemäß einem symmetrischen Netzgitter des Halbleiterkörperbereichs (100) voneinander getrennt sind; mit einer netzgitterförmigen Gate-Isolierschicht <131)s welche sich über das erwähnte Metzgitter zwischen den örtlichen Bereichen erstreckt und
    die die örtlichen Bereiche umgebenden kurzen Leitungskanäle (172, 173) überlappt; mit einer auf der Gate-Isolierschicht (131) angeordneten netzgitterartigen Gate-Elektrode (132); mit einem vertikalen leitenden Bereich (130, N(+)), der sich von unterhalb der Gate-Isolierschicht (131) zwischen jeweils benachbarten örtlichen Bereichen (113, 160; 114, 161) in Richtung auf die zweite Chip-Hauptoberflache (270) erstreckt, wobei dieser vertikale leitende Bereich (130, N( + )) auf eine Tiefe unterhalb der ersten Chip-Oberfläche, die kleiner als die Tiefe der erwähnten örtlichen Bereiche (113 3 114) ist,xeine höhere Dotierungskonzentration als der erwähnte relativ niedrig dotierte Halbleiterkörperbereich (100, N(-)) besitzt,
    dadurch gekennzeichnet, daß die Dotierungskonzentration in dem vertikalen leitenden Bereich (N(+), 130) in seitlicher Richtung entlang der ersten Chip-Oberfläche unterhalb der Isolierschicht (131) einen konstanten Wert besitzt.
    2. MOS-PET-Anordung nach Anspruch 1,
    dadurch gekennzeichnet, daß die Dotierungskonzentration des leitenden Bereichs (130, N(+)) unterhalb der Gate-Isolierschicht (131) mit zunehmender Tiefe unterhalb der ersten Chip-Oberfläche abnimmt und jeweils auf jedem Niveau einen konstanten Wert besitzt.
    3. MOS-PET-Anordung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß mit den einzelnen Source-Bereichen (170, 171) eine sich über die erste Chip-Oberfläche erstreckende Source-Elektrode (210) und mit der zweiten Chip-Oberfläche eine Drain-Elektrode (270) verbunden ist.
    4. MOS-FET-Anordnung nach einem oder mehreren der vorhergehenden Ansprüche,
    dadurch gekennzeichnet., daß der vertikale leitende Bereich (130s N(ψ)) eine Tiefe von etwa 1 Mikron unterhalb der ersten Chip-Oberfläche aufweist.
    5» MOS-.FET-Anordnung nach einem oder mehreren der vorhergehenden Anspruches .
    dadurch gekennzeichnet, daß die erwähnten örtlichen Bereiche (113s l60; 114s l6l) mit dem zweiten Leitfähigkeitsbereich und die Source-Bereiche (17O5 171) einander entsprechende polygon- bzw. vieleckförmige Umfangsränder (1*10, I2Jl3 l425 Fig. 14) aufweisen.
    6« MOS-FET-Anordung nach Anspruch 5S
    dadurch gekennzeichnet,.
    daß die örtlichen Bereiche mit dem zweiten Leitfähigkeitstyp (113, 160; 114, l6l) und die Source-Bereiche (170, 171) einander entsprechende sechseckförmige Umfangbereiche aufweisen.
    7» MOS-FET-Anordnung nach einem oder mehreren der vorhergehenden Ansprüche,
    dadurch gekennzeichnet, daß die örtlichen Bereiche des zweiten Leitfähigkeitstyps jeweils einen tiefen Mittel&eEsich (.113s 114) und einen flachen äußeren Umfangsbereich (l60, l6l) aufweisen und daß die Source-Bereiche (170, 171) jeweils über den flachen äußeren Umfangsbereichen (160, l6l) ihrer zugehörigen örtlichen Bereiche liegen.
    8„ MOS-FET-Anordnung nach einem oder mehreren der vorhergehen= den Ansprüche,
    dadurch gekennzeichnet,, daß auf der netzgitterförmigen Gate-Elektrode (132) wenigstens ein länglicher Gate-Kontakt (26Os Fig. 13f) zur
    * tr „
    Kontaktierung des Netzgitters vorgesehen ist und daß der längliche Gate-Kontakt (260) koplanar mit der Source-Elektrode (250) und elektrisch von dieser isoliert ist (Fig. 13f).
    MOS-FET-Anordnung nach einem oder mehreren der vorhergehenden Ansprüche,
    dadurch gekennzeichnet, daß der Chip mit einem sich um den Außenumfang der ersten Oberfläche herum erstreckenden potential-freien Schutzring (120, Fig. 12) von dem zweiten Leitfähigkeitstyp versehen ist.
    10. MOS-FET-Anordnung nach Anspruch 9, dadurch gekennzeichnet, daß der Potential-freie Schutzring (120) von einem Oxyd (131) bedeckt ist, daß auf dem Außenrand dieses Oxyds ein leitender Ring (132a) als Feldplatte aufgebracht und die Source-Elektrode (210) auf der innen gelegenen Oberfläche des Oxyds (131) aufgebracht ist, daß das Oxyd (131) mit einem Silox-überzug (19D versehen ist, und daß in dem Silox-Überzug (19D auf den gegenüberliegenden Seiten des Schutzrings (120) zwei Spalten (230, 231) zwischen der Feldplatte (132a) und der Source-Elektrode (210) vorgesehen sind. (Fig. 12e).
    11. MOS-FET-Anordnung nach einem oder mehreren der vorhergehenden Ansprüche,
    dadurch gekennzeichnet, daß mit jedem der Source-Bereiche (170, 171) jeweils eine sich über die erste Chip-Oberfläche erstreckende Source-Elektrode (210) und mit der zweiten Chip-Oberfläche eine Drain-Elektrode (270) verbunden ist, daß die Gate-Isolierschicht (131) aus einem Oxyd und die Gate-Elektrode (132) auf dem Oxyd aus polykristallinem Silizium besteht.
    ο MOS-FET-Anordnung nach Anspruch H5, dadurch gekennzeichnet daß über der Gate-Elektrode (132) aus polykristallinem Silizium eine Siloxschicht (19I5 Fig« 22) vorgesehen welche die Gäte-Elektrode (132) von der Souree-Elektrode (210) isoliert,
    13ο MOS-FET-Anordnung als Leistungsschalter mit einem verhältnismäßig niedrigen Durchlaßwiderstand s bestehend aus einem dünnen Plättchen aus monokristallinem Silizium mit einem sich bis zu der einen Oberfläche des Halbleiterkörpers erstreckenden oberen Halbleiterkörperbereich (100; N(~)) aus einem Halbleitermaterial von verhältnismäßig hohem spezifischem Widerstand; wenigstens zwei in Abstand voneinander auf der erwähnten ersten Oberfläche des Halbleiterkörpers angeordneten Source-Bereichen (17O5, 17D eines ersten Leitfähigkeitstyps sowie mit den beiden Source-Bereichen verbundenen Source-Elektroden (210); einer mit der gegenüberliegenden Plättchenoberfläche verbundenen Drain-Elektrode (270); einer auf der ersten Halbleiteroberfläche zwischen den beiden Source-Elektroden (210) angeordneten Isolierschicht (131) und einer auf der Isolierschicht (131) angeordneten Gate-Elektrode (132); zwei Bereichen (113s 160; 114 j 161) von dem ersten Leitfähigkeitstyp entgegengesetztem Leitfähigkeitstyps welche sich an Stellen (172S 173) unterhalb der Isolierschicht (132) an die erste Halbleiterkörperobsrf-l'äche erstrecken; sowie mit einem weiteren3 zwischen den beiden zuvor erwähnten Bereichen unmittelbar unterhalb der Isolierschicht (131) angeordneten und mit der Isolierschicht in Kontakt stshenden weiteren Bereich (130s N(1O)9 der1 sich über eine Dicke erstreckt s die kleiner als der erwähnte obere Bereich des Halbleiterkörpers ist und eine im Vergleich zur Leitfähigkeit des oberen Halbleiterkörperbereichs (100) relativ hohe Leitfähigkeit besitzt9
    dadurch gekennzeichnet^
    daß der weitere Bereich (130, N(+)) in seitlicher Richtung eine im wesentlichen konstante dotierungskonzentration besitzt.
    14. Anordnung nach Anspruch 13 j
    dadurch gekennzeichnet, daß die in seitlicher Richtung konstante Dotierungs-r konzentration mit zunehmender Tiefe innerhalb des Halbleiterkörpers abnimmt.
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