DE3140268A1 - Halbleiteranordnung mit mindestens einem feldeffekttransistor und verfahren zu ihrer herstellung - Google Patents

Halbleiteranordnung mit mindestens einem feldeffekttransistor und verfahren zu ihrer herstellung

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DE3140268A1
DE3140268A1 DE19813140268 DE3140268A DE3140268A1 DE 3140268 A1 DE3140268 A1 DE 3140268A1 DE 19813140268 DE19813140268 DE 19813140268 DE 3140268 A DE3140268 A DE 3140268A DE 3140268 A1 DE3140268 A1 DE 3140268A1
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Description

H.V. Philips' BIoeilampenYabiTeken, Γιώώβη*"* ":- 3140268
PHN 9858 * Ψ 2.04.1981
Halbleiteranordnung mit mindestens einem Feldeffekttransistor und Verfahren zur ihrer Herstellung.
Die Erfindung bezieht sich auf eine Halbleiteranordnung mit mindestens einem Feldeffekttransistor, die einen Halbleiterkörper mit einem Substrat von einem ersten Leitungstyp enthält, das an einer Oberfläche wenigstens an der Stelle eines Source-Gebietes und eines Drain-Gebietes des Feldeffekttransistors mit einem .
Oberflächengebiet von einem zweiten dem ersten entgegengesetzten Leitungstyp versehen ist, während sich zwischen einem Source-Gebiet und einem Drain-Gebiet mindestens eine sich bis in das Substrat erstreckende Vertiefung befindet, die ein Kanalgebiet des Transistors definiert und mit mindestens einer durch eine Isolierschicht von dem Kanalgebiet getrennten Gate-Elektrode versehen ist.
Ausserdem bezieht sich die Erfindung auf ein Verfahren zur Herstellung einer derartigen Halbleiteranordnung.
Feldeffekttransistoren werden in integrierten Schaltungen, sowohl in digitalen Schaltungen (logischen Schaltungen, Speichern) als in analogen Schaltungen (z.B. Operationsverstärkern), verwendet. Dabei wird eine möglichst hohe Packungsdichte der verschiedenen Elemente, wie Transistoren, Dioden, Widerstände usw., auf einem und demselben Halterleitersubstrat angestrebt. Es wird versucht, dies u.a. dadurch zu erreichen, dass für die Transistoren immer kleinere Abmessungen gewählt werden.
Ein Feldeffekttransistor vorgenannter Art ist aus der US-PS Nr. 4.003.126 bekannt. Der darin beschriebene · Feldeffekttransistor enthält zwei durch eine V-förmige Nut
. voneinander getrennte Teile eines Oberflächengebietes die z.B. ein Source- bzw. ein Drain-Gebiet des Feldeffekttransistors bilden. Zwischen diesen Teilen des Obeflächengebietes und dem umgebenden Substrat, in dem das Oberflächengebiet gebildet ist, befinden sich pn-üebergänge. Infolge der zu derartigen pn-Uebergängen gehörigen Kapazität weist der dargestellte Feldeffekttransistor, abhängig von dem Flächeninhalt des Source-Gebietes und des Drain-Gebietes, hohe
PHN 9858 -* ς 2.04.1981
Kapazitäten zwischen dem Source-Gebiet und dem Substrat bzw. zwischen dem Drain-Gebiet und dem Substrat auf. Diese Kapazitäten ' üben einen ungünstigen Einfluss auf die Geschwindigkeit eines derartigen Transistors und damit hergestellter Schaltungen aus. Dabei sind die wirksamen Oberflächen dieser pn-Uebergänge an minimale Abmessungen gebunden, die u.a. durch die Mindestabmessungen der Kontaktlöcher für die Source- und Drain-Gebiete und durch die Toleranzen zwischen der diese Kontaktlöcher definierenden Maske und der die Nut definierenden Maske bestimmt werden.
Ueberdies werden in der US-PS Nr. 4.003-126 beschriebenen Anordnung die Kontaktmetalli3ierungen (Elektroden) für das Source-Gebiet, das Drain-Gebiet und die Gate-Elektrode aus einer und derselben Metallschicht gebildet. Um eine gute räumliche gegenseitige Trennung dieser Anschlusselektroden zu erhalten, muss eine grosse Toleranz eingehalten werden, was auf Kosten der Packungsdichte geht.
Die Erfindung hat die Aufgabe, einen Feldeffekttransistor zu schaffen, bei dem die Schaltgeschwindigkeit nicht oder nur in geringem Masse von den Kapazitäten zwischen dem Source-Gebiet bzw. dem Drain-Gebiet und dem Substrat beeinflusst wird. Weiter hat die Erfindung die Aufgabe, einen Feldeffekttransistor zu schaffen, bei dem das Source- und das Drain-Gebiet auf selbstregistrierende Weise angebracht werden können.
Ausserdera hat sie die Aufgabe, einen Feldeffekttransistor zu schaffen, der eine grosse Packungsdichte gestattet, u.a. dadurch, dass die Ausrichttoleranzen zwischen dem Source-Gebiet und der Gate-Elektrode bzw. zwischen dem Drain-Gebiet und der Gate-Elektrode nicht kritisch sind.
Der Erfindung liegt u.a. die Erkenntnis zugrunde, dass die obenstehenden Aufgaben dadurch gelöst werden können, dass für die Source- und Drain-Gebiete eine besondere Bauart gewählt wird. Weiter liegt ihr die Erkenntnis zugrunde, dass eine derartige Bauart eine hohe Packungsdichte gestattet, u.a. dadurch, dass die Anschlusszonen des Source- und des Drain-Gebietes in einem anderen Verfahrensschritt als die Gate-Filektrode hergestellt werden.
PHN 9858 -fr Q 2.O4.198T
Eine Halbleiteranordnung nach der Erfindung ist dadurch gekennzeichnet, dass das Oberflächengebiet vom zweiten Leitungstyp wenigstens über einen Teil seiner Oberfläche von dem Substrat durch eine Isolierschicht getrennt ist und polykristallines Halbleitermaterial enthält.
Durch diese Massnahme sind das Substrat und die Oberflächenschicht, die das Source-Gebiet und das Drain-Gebiet des Feldeffekttransistors enthält, über einen grossen Teil durch eine Isolierschicht voneinander getrennt. Dies hat zur Folge, dass die Oberflächen der pn-Uebergänge zwischen der Oberflächenschicht und dem Substrat und somit die zugehörigen Kapazitäten erheblich kleiner sein können als wenn die Oberflächenschicht über ihre ganze Oberfläche einen pn-Uebergang mit dem Substrat bildet.
Eine bevorzugte Ausführungsform einer Halbleiteranordnung nach der Erfindung ist dadurch gekennzeichnet, dass der durch eine Isolierschicht von dem Substrat getrennte Teil des Oberflächengebietes vom zweiten Leitungstyp eine Anschlusszone für ein Source-Gebiet oder ein Drain-Gebiet eines Feldeffekttransistors bildet.
Source- und Drain-Gebiete werden dadurch auf völlig selbstregistrierende Weise hergestellt. Dadurch, dass ausserdem die Gate-Elektrode in einem anderen Schritt als die Anschlusszonen hergestellt wird, kann der Mindestabstand zwischen dem Rand der Anschlusszonen und dem Rand der Gate-Elektrode viel kleiner als in bekannten Transistoren gewählt werden. Sogar eine teilweise Ueberlappung ist zulässig, so dass mit einem derartigen Transistor sehr hohe Packungsdichten erreicht werden können.
Vorzugsweise bildet eine derartige Anschlusszone einen Teil einer Verdrahtungsschicht, die von dem Substrat durch eine Isolierschicht getrennt Ist und polykristallines Halbleitermaterial enthält. Diese Verdrahtungsschicht kann einen Teil eines Mehrschichtverdrahtungssystems bilden, wobei eine zweite Schicht aus einem Leitermuster besteht, das auf einer das polykristalline Silicium und weitere Teile der Anordnung bedeckenden Schicht aus Isoliermaterial angebracht ist. Ein derartiges
Mehrschichtverdrahtungssystem schafft eine grosse Entwurffreiheit. Ein Verfahren zur Herstellung einer Halbleiteranordnung nach
9858 J1T η,
der Erfindung ist dadurch gekennzeichnet, dass von einem Halbleiterkörper mit einem einkristallinen Halbleitersubstrat von einem ersten Leitungstyp ausgegangen wird, das an einer Oberfläche mit einer Maskierungsschicht aus Isoliermaterial bedeckt wird, die mindestens eine Oeffnung enthält, wonach der Halbleiterkörper mit der Seite der genannten Oberfläche einer Epitaxiebehandlung aus der Gasphase unterworfen wird, wobei eine epitaktische Schicht abgelagert wird, von der ein Teil in den Oefnnungen auf der Halbleiteroberfläche einkristallin und ein Teil auf der Maskierungsschicht polykristallin anwächst, wobei diese Schicht mit Verunreinigungen dotiert wird, die einen zweiten dem ersten
<**·.. entgegengesetzten Leitungstyp herbeiführen, wonach wenigstens an
den Stellen der Oeffnungen in der Maskierungsschicht wenigstens eine Vertiefung bis in das Halbleitersubstrat angebracht wird,
wonach die Wände der Vertiefung mit einer Schicht aus Isoliermaterial versehen werden, auf der mindestens eine Gate-Elektrode angebracht wird, während die Maskierungsschicht als Trennschicht zwischen dem Substrat und wenigstens Teilen der epitaktischen Schicht zurückbleibt, die Anschlusszonen für die Source- und Drain-Gebiete enthalten.
Dabei wird vorzugsweise von der Durchführung der Epitaxiebehandlung bei einer Temperatur, die niedriger als die Temperatur ist, bei der die epitaktische Schicht niedergeschlagen
wird, sowohl auf der Maskierungsschicht als auch auf der jj**». 25
unbedeckten Halbleiteroberfläche in den Oeffnungen in der Maskierungsschicht eine amorphe oder polykristalline Schicht niedergeschlagen, von der der Schichtteil in den Üeffnungen auf dem unbedeckten Halbleiterkörper durch eine dem Niederschlagen der epitaktischen Schicht vorangehende Wärmebehandlung in den
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einkristallinen Zustand übergeht.
Auf diese Weise wird erreicht, dass die ein- und polykristallinen Teile der epitaktischen Schicht sich gut aneinander anschliessen, wie in der DE-OS 29 42 H76 der Anmelderin
beschrieben ist,
35
Eine bevorzugte Ausführungsform eines Verfahrens zur
Herstellung eines Feldeffekttransistors nach der Erfindung ist dadurch gekennzeichnet, dass wenigstens an den Stellen der
-§·- 2.04.1981
PHN 9858
Oeffnungen in der Maskierungsschicht die den zweiten Leitungstyp herbeiführenden Verunreinigungen mit Hilfe von Dotierung bis zu einer Tiefe angebracht werden, die grosser als die maximale Dicke der epitaktischen Schicht ist.
Dies ergibt den Vorteil, dass weil die Tiefe einer derartigen Dotierung sehr genau einstellbar ist, diese Dotierung über die ganze Oberfläche der Anordnung bis zu praktisch der gleichen Tiefe stattfindet. Aenderungen in der Dicke der epitaktischen Schicht, die mit einer viel weniger grossen Genauigkeit angebracht werden kann, üben daher keinen Einfluss auf die Tiefe des pn-Uebergangs zwischen dem Oberflächengebiet und dem Substrat aus. Derartige Aenderungen beeinflussen daher auch die Kanallänge nicht oder nahezu nicht, so dass die Feldeffekttransistoren über die ganze Oberfläche eine praktisch konstante Kanallänge aufweisen.
Ein zweiter Vorteil besteht darin, dass das dotierte Oberflächengebiet schneller als das undotierte Substrat oxidiert. Dies hat zur Folge, dass das Gate-Oxid, das in einem nächsten Schritt an der Stelle angewachsen wird, an der es das Source- und das Drain-Gebiet bedeckt, einige Male dicker als in dem Kanalgebiet ist. Die Streukapazitäten zwischen der Gate-Elektrode und den Source-und Drain-Gebieten werden dadurch erheblich herabgesetzt.
Einige Ausführungsformen der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
Fig. 1 eine Draufsicht auf eine Halbleiteranordnung nach der Erfindung,
Fig. 2 einen Querschnitt längs der Linie EE-II in Fig. 1, Fig. 3 ein elektrisches Ersatzschaltbild der Anordnung nach Figuren 1 und 2.
Fig. 4 schematisch die Strorawege in einem Feldeffekttransistor nach der Erfindung,
Fig. 5 auf ähnliche Weise schematisch Stromwege in einer anderen Ausführungsform eines Feldeffekttransistors nach der Erfindung,
Figuren 6 und 7 die Halbleiteranordnung nach Fig. 2 während Stufen ihrer Herstellung,
Fig. 8 eine Draufsicht auf eine andere Ausführungsform der Schaltung nach Fig. 3,
PHN 9858 Jf-. Ω 2.04T1981
Fig. 9 einen Querschnitt durch diese Anordnung längs der Linie IX-IX in Fig. 8,
Fig. 10 ein elektrisches Ersatzschaltbild eines Teiles einer Speicherschaltung, in der ein Feldeffekttransistor nach der Erfindung verwendet wird,
Fig. 11 eine Draufsicht auf einen Teil einer derartigen Speicherschaltung, und
Fig. 12 einen Querschnitt längs der Linie XII-XII in Fig. 11.
Die Figuren sind schematisch und nicht massstäblich gezeichnet, wobei der Deutlichkeit halber in den Querschnitten insbesondere die Abmessungen in der Dickenrichtung übertrieben gross dargestellt sind. Halbleiterzonen vom gleichen Leitungstyp sind im allgemeinen in derselben Richtung schraffiert; in den verschiedenen Ausführungsformen sind entsprechende Teile in der Regel mit denselben Bezugsziffern bezeichnet.
Fig. 1 ist eine Draufsicht auf ein logisches Gatter vom NAND-Typ, dessen elektrisches Schaltbild in Fig. 3 dargestellt ist, während Fig. 2 einen Querschnitt längs der Linie II-II in Fig. zeigt. Die Halbleiteranordnung nach den Figuren 1 und 2 enthält im vorliegenden Beispiel einen Halbleiterkörper 1 aus Silicium mit einem Substrat 2 vom p-Typ, das 100-orientiert ist und einen spezifischen Widerstand von 8 - 12SL.cm aufweist.
An der Oberfläche 3 des Substrats 2 ist eine Anzahl von Feldeffekttransistoren T , T , T , T. realisiert.
Diese befinden sich an den Stellen von Oeffnungen 4 in einer Schicht 5 aus Isoliermaterial, im vorliegenden Beispiel Siliciumoxid. Auf der Isolierschicht 5 und an den Stellen der Oeffnungen 4 befindet sich ein η-leitendes Oberflächengebiet. Dieses Oberflächengebiet besteht an den Stellen der Oeffnungen aus einer diffundierten Zone 6 und einer auf der Oberfläche 3 niedergeschlagenen einkristallinen npitaktischen Schicht 7 . Ausaerhalb der Oeffnungon 4 be;tt:.eht die Obi;rn."ic;h'nr/.nn<; .ium finer auf dem Oxid niedergeschlagenen poLykrLaLuL Linon upilakLLuchen Schicht 7b.
In den Oeffnungen 4 befinden sich weiter V-förmige Vertiefungen 8. Eine derartige Vertiefung 8 unterteilt innerhalb
PHN 9858 -ff- AO 2.04.1981
einer Oeffnung 4 das Oberflächengebiet 6,7 in ein Source-Gebiet 9 und ein Drain-Gebiet 10. Die Vertiefung 8 erstreckt sich bis in das Substrat 2 und definiert dort ein Kanalgebiet 11. Das Kanalgebiet 11 ist durch eine dünne Gate-Oxidschicht 12 von einer Gate-Elektrode 13 getrennt. Die Schicht 12 trennt ebenfalls die Gate-Elektrode 13 über einen Teil der Wände der Nut 8 von dem Source-Gebiet 9 bzw. dem Drain-Gebiet 10.
Die polykristallinen Schichten 7 enthalten Anschluss zonen 14 und 15 für die Source- bzw. Drain-Gebiete. Diese Anschlusszonen 14, 15 sind über Kontaktlöcher 16 in einer elektrisch isolierenden Schicht 17 aus Siliciumoxid mit einem Leitermuster 18 verbunden, das z.B. dotiertes polykristallines Silicium enthält. Dieses Leitermuster 18 kontaktiert an mehreren Stellen über Kontaktlöcher 16 ein Verdrahtungsmuster, das aus der polykristallinen epitaktischen Schicht 7 gebildet ist, die durch die Oxidschicht 5 von dem Substrat 2 getrennt ist.
Um die gegenseitige Beeinflussung unterschiedlicher Feldeffekttransistoren zu verringern, ist die Anordnung weiter mit Kanalunterbrechergebieten 19 versehen.
In einem derartigen Transistor bilden das Source-Gebiet 9, das Drain-Gebiet 10 und die zugehörigen Anschlusszonen 7 einen Teil eines und desselben Oberflächengebietes 6, 7. Dieses Oberfläohengebiet ist durch die Massnahme nach der Erfindung über einen grossen Teil durch die Oxidschicht 5 von dem Substrat 2 getrennt.
Die Streukapazität zwischen dem Substrat 2 und dem Source- bzw. Drain-Gebiet 9 bzw. 10 wird daher nahezu lediglich durch die Oberflächen der pn-Uebergänge 20, 21 bestimmt. Diese Oberflächen werden lediglich durch die gegenseitigen Toleranzen der Masken, die die Oeffnung 4 bzw. die Vertiefung 8 definieren, bestimmt und können dadurch viele Male kleiner als in bekannten Feldeffekttransistoren sein.
Ausserdem können die Source- und Drain-Gebiete infolge der Tatsache, dass sie durch die einkristallinen Teile 7 der epitaktischen Schicht definiert werden, innerhalb der Oeffnung 4 auf selbstregistrierende Weise angebracht werden. Die sich an diese einkristaLlinen Teile 7 anschliessenden polykristallinen Teile 7b bilden einen Teil eines Verdrahtungsmusters, das u.a. die
Anschlusszonen 14 und 15 der Source- und Drain-Gebiete 9 bzw. 10 enthält. Die Gate-Elektrode 13 wird in einem gesonderten Metallisierungsschritt hergestellt; dies bedeutet, dass keine Toleranzen zwischen Gate-Elektrode und Anschlusszonen berücksichtigt zu werden brauchen, was eine weitere Herabsetzung der Abmessungen des Feldeffekttransistors ermöglicht. Dadurch und infolge der Tatsache, dass das polykristalline Silicium 7 zugleich als Zwischenverbindung dient, kann in einer integrierten Schaltung, die mit Feldeffekttransistoren nach der
JO Erfindung ausgeführt ist, eine sehr hohe Packungsdichte erreicht werden.
Für den Strom durch einen Feldeffekttransistor gilt: I = InC3Q (i-VGS)n bei VnQ = konstant,
i)OO if L)O
P
wobei V-O = Spannung zwischen Source- und Drain-Gebiet;
VjO
• V-._ = Spannung zwischen Source- und Drain-Gebiet; Uo
V_ = Abschnürspannung,
η # 2, ' t
während I gg # r-.u wobei
■ /u - Beweglichkeit der Ladungsträger; W = Kanalbreite;
L = Kanallänge.
Im obenstehenden Beispiel weist die Nut einen V-förmigen Querschnitt und die Form eines umgekehrten Pyramids auf (siehe auch Fig.· 4). Die Konstante I~oo wird hier denn auch nicht mehr ohne weiteres durch die Breite und die Länge der Nut bestimmt, weil an allen vier Seitenflächen 22, 23, 24, 25 entlang Leitung von Ladungsträgern stattfinden kann, wie durch Pfeile 26 in Fig. 4 angegeben ist. In einer anderen Form der Nut, wie in Fig. 5 dargestellt, die, in der Stromrichtung gesehen, ebenfalls einen V-förmigen Querschnitt aufweist, ist der Strom an den Seitenflächen 22, 23 entlang nahezu vernachlässigbar und wird die Konstante I nahezu völlig durch die beiden Seitenflächen 24, 25
UOO
bestimmt, an denen entlang sich die Ladungsträger bewegen (Pfeile 26).
Die Halbleiteranordnung nach Figuren 1, 2 kann wie folgt hergestellt werden (siehe Figuren 6 und 7)·
«·..· ... w. .. . <,. *3 1 Λ Π 7 R fl PHN 9858 -#- ΛΖ 2.W. 1981
Es wird von einem p-leitenden Siliciumsubstrat ausgegangen, das (100)-orientiert ist und einen spezifischen Widerstand von 8 12-Ω-.cm aufweist. Dann wird auf einer Oberfläche 3 des Substrats 2 eine Isolierschicht 5 angebracht, z.B. dadurch, dass oxidiert wird, bis eine Siliciumdioxidschicht von etwa 0,45,Um angewachsen ist.
Um zwischen den zu bildenden Feldeffekttransistoren Kanalunterbrechergebiete zu erzeugen, wird anschliessend über die ganze Oberfläche eine Implantation mit Borionen durchgeführt. Die
■jo 2 Implantationsdosis beträgt 1,5.10 ionen/cm bei einer Energie von 150 keV. Dies ergibt eine erhöhte Akzeptorkonzentration in einem Oberflächengebiet 27 sofort unter dem Oxid 5. Im Oxid 5 wird dann an der Stelle des anzubringenden Feldeffekttransistors auf photolithographischem Wege eine Oeffnung 4 angebracht. Damit ist die Anordnung nach Fig. 6 erhalten.
Danach wird sowohl in der Oeffnung 4 auf der
Siliciumoberflache als auch auf der Oxidschicht 5 eine etwa 20 nm dicke Schicht aus polykristallinem Silicium bei einem unteratmosphärischen Druck von 0,5 Torr und einer Temperatur von 625°C niedergeschlagen. In einer darauffolgenden Wärmebehandlung geht diese Schicht aus polykristallinem Silicium in der Oeffnung 4 infolge von Wiederkristallisation in einkristallines Silicium über, während die Schicht an anderen Stellen polykristallin bleibt. Dies ist in der vorgenannten DE-OS 29 42 476 der Anmelderin näher beschrieben, deren Inhalt als Referenz in der vorliegenden Anmeldung enthalten ist.
Die epitaktische Schicht 7, die anschliessend bei einer Temperatur von etwa 10500C niedergeschlagen wird, bildet innerhalb der Oeffnung 4 einen einkristallinen Teil 7 und ausserhalb dieser Oeffnung einen polykristallinen Teil 7,· Die Dicke dieser Schicht, die durchschnittlich 0,5,Um beträgt, kann z.B. zwischen 0,4.um und 0,6.um variieren. Um Source- und Drain-Gebiete zu bilden, wird diese Schicht 7 dann z.B. mit Phosphor dotiert, der mit Hilfe von Diffusion angebracht wird. Diese Diffusion wird namentlich innerhalb der Oeffnung 4 bis zu einer Tiefe von 0,7 .um fortgesetzt, so dass sogar bei einer maximalen Dicke der epitaktischen Schicht von O.ö.um die Tiefe des pn-Uebergangs
PHN 9858 -igfl /12, 2.04.1981
20, 21 zwischen dem Substrat 2 und dem Source-Gebiet 9 bzw. dem Drain-Gebiet 10 völlig durch den Diffusionsschritt, der sehr genau durchgeführt werden kann, bestimmt wird. Infolgedessen ist diese Tiefe und damit die Kanallänge des zu bildenden Feldeffekttransistors von der Dicke der epitaktischen Schicht 7 unabhängig geworden.
Nachdem das polykristalline Silicium 7 für eine erste Verdrahtungsschicht (die Verdrahtungsbahnen 28 in Fig. 1) in Muster gebracht worden ist, wird die ganze Anordnung mit einer Schicht 17 aus Siliciumoxid mit einer Dicke von 0,4.Um überzogen. In dieser Schicht 17 wird für die Anbringung der Vertiefung 8 auf photolithographischem Wege ein Fenster 29 (siehe Fig. 1) angebracht. Damit ist die Anordnung nach Fig. 7 erhalten.
Innerhalb des Fensters 29 wird dann die Vertiefung 8 durch anisotropes Aetzen bis zu einer Tiefe von etwa 0,8 .um angebracht. Dazu wird eine Kaliumhydroxid/Isopropanollösung bei einer Temperatur von etwa 60°C benutzt. Diese Aetzung erfolgt bis in das Substrat 2 bis zu einer genau bestimmten Tiefe von der Oberfläche her. Dadurch, dass die Diffusion, durch die die Source- und Drain-Gebiete 9 bzw. 10 gebildet sind, über die ganze
Halbleiteranordnung ebenfalls bis zu einer praktisch gleichmässigen Tiefe ausgeführt sind, ist die Kanallänge über die ganze Anordnung konstant, so dass sehr genau reproduzierbare Transistoren hergestellt werden können. Durch diesen Aetzschritt wird auch das ■""*■ 25 ϊ·Ω dem Fenster freiliegende polykristalline Silicium weggeätzt, so dass etwaige Kurzschlüsse zwischen dem Source- und dem Drain-Gebiet vermieden werden.
In einem nächsten Schritt wird innerhalb der Oeffnung 29 das' Gate-Oxid durch thermische Oxidation angewachsen. An der Stelle des Substrats 2, an der sich der eigentliche Kanal 11 befindet, wird diese Oxidation fortgesetzt, bis eine Dicke von etwa 50 nm erreicht ist. Dieses Oxid 12 wächst zu gleicher Zeit auf innerhalb der Oeffnung 29 freigelegten Teilen 7 des einkristallinen Siliciums an, in dem das Source- und das Drain-Gebiet 9 bzw. 10 gebildet sind. Dieses Anwachsen, das in einer feuchten Stickstoffatmosphäre bei einer Temperatur von etwa 8500C stattfindet, geht auf dem dotierten Silicium 6,7 viel (vier-bis fünfmal) schneller als auf
PHN 9858 _5sf- 2.04.1981
dem undotierten Substrat 2 vor sich. Dadurch ist das Oxid an der Stelle, an der es als Isolierung zwischen der Gate-Elektrode 13 und den Source- und Drain-Gebieten 9, 10 dient, erheblich dicker als das eigentliche Gate-Oxid 12 an der Stelle des Kanalgebietes 11.
Dies hat eine Herabsetzung der Streukapazität zwischen den Source- und Drain-Gebieten 9, 10 einerseits und der Gate-Elektrode 13 andererseits zur Folge.
Um eine richtige Einstellung der Abschnürrspannung zu erhalten, kann erwünschtenfalls mit Hilfe einer Ionenimplantation mit z.B. Borionen die Akzeptorkonzentration im Kanalgebiet 11 erhöht werden.
Nachdem Kontaktlöcher 16 im Oxid 17 angebracht worden sind, um die Anschlusszonen 14, 15 und etwa andere Stellen des ersten Verdrahtungsmusters 28 anzuschliessen, wird über das Ganze eine Schicht aus einem leitenden Material angebracht. Um namentlich in den Vertiefungen 8 einen guten Schrittüberzug zu erhalten, wird dazu polykristallines Silicium gewählt, das bei niedrigem Druck niedergeschlagen und dann dotiert wird. Nachdem daraus auf allgemein bekannte Weise das Leitermuster 18 gebildet worden ist, ist die Anordnung nach Fig. 2 fertiggestellt.
Die Figuren 8 und 9 zeigen in Draufsicht bzw. im Querschnitt eine andere Ausführungsform der Schaltung nach Fig. 3· Dabei sind die Transistoren T , T , T in einer einzigen Oeffnung 4 durch das Anbringen dreier Vertiefungen 8 definiert. Das Source-Gebiet 9 des Transistors T und das Drain-Gebiet 10 des Transistors T bilden auf gleiche Weise wie im obenbeschriebenen Ausführungsbeispiel einen Teil desselben Oberflächengebietes 6,7, was die Vorteile einer niedrigen Streukapazität zwischen diesem Source- bzw. Drain-Gebiet und dem Substrat ergibt.
Dadurch, dass das Drain-Gebiet des Transistors T bzw. T mit dem Source-Gebiet des Transistors T bzw. T zusammenfällt, können diese gemeinsamen Gebiete sehr klein gewählt werden. Dadurch wird eine sehr hohe Dichte erreicht. Die Bezugsziffern in den Figuren 8 und 9 haben die gleiche Bedeutung wie
in den Figuren 1 und 2.
Fig. 10 zeigt schematisch einen Teil eines dynamischen Speichers, in dem ein Feldeffekttransistor nach der Erfindung
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3H0268
.04.1981
._. . mit Wortleitungen W , W und Bitleitungen B , Β ...B^ verwendet wird. An den Kreuzungspunkten von Wort und Bitleitungen befinden sich Speicherzellen mit einem Transistor pro Zelle. Die Speicherinformation wird dabei in Speicherkapazitäten gespeichert, die durch die Kapazität zwischen der Anschlusszone des Drain-Gebietes des Transistors und einer darüber liegenden Bezugsfläche aus einem leitenden Material gebildet werden, die durch ein Dielektrikum voneinander getrennt sind.
Fig. 11 zeigt scheraatisch eine Draufsicht auf eine solche Zelle-und Fig. 12 einen Querschnitt längs der Linie XII-XII in Fig. 11. Die Bezugsfläche 30, die im vorliegenden Beispiel mit Erde verbunden ist, bildet einen Teil des Leitermusters 18, während das Dielektrikum des Kondensators durch die Oxidschicht 1? gebildet wird. Die Wortleitungen W , W1 bilden ebenfalls einen Teil des Leitermusters 18. Jede Wortleitung verbindet eine Anzahl von Gate-Elektroden 13 von Transistoren, die einen Teil einer Zelle bilden, miteinander. Die Anzahl von Zellen, die von einer Wortleitung angesteuert wird, bestimmt die Anzahl Bits pro Wort. Die Wortleitung 31 in Fig. 9 bildet gleichfalls einen Teil des Leitermusters 18, während die Bitleitung 32 durch Verdrahtungsbahnen 28 aus polykristallinem Silicium 7 gebildet werden, die mit Source-Gebieten 9 der Transistoren verbunden sind. Uebrigens haben die Bezugsziffern in den Figuren 11 und 12 die gleiche Bedeutung wie in den vorhergehenden Figuren.
Beim Einlesen werden mit Hilfe einer Spannung an der
Wortleitung die mit ihr verbundenen Transistoren leitend. Abhängig von der Spannung an den Bitleitungen, die einem bestimmten Informationsmuster entspricht, werden die Kondensatoren gegebenenfalls aufgeladen. Beim Auslesen der Information werden die Transistoren gleichfalls in den leitenden Zustand gebracht, so dass über die Bitleitungen, erwünschtenfalls mit Hilfe von Ausgangsverstärkern, diese Information abgetastet werden kann. Die Erfindung beschränkt sich natürlich nicht auf die obenstehenden Beispiele; es ist einleuchtend, dass im Rahmen der Erfindung für den Fachmann mehrere Abwandlungen möglich sind. So sind andere als V-förmige Vertiefungen anwendbar; diese können z.B. auch U-förmig sein. Die Gate-Elektrode 13 kann statt aus dotiertem
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polykristallinem Silicium aus Aluminium hergestellt werden.
Ausserdem können in der Nut, wie sie in Fig. 5 dargestellt ist, mehrere Gate-Elektroden angebracht werden; auf diese Weise kann z.B.
ein Tetroden-MOST erhalten werden. Auch in dem Verfahren sind mehrere Abwandlungen möglich; so können die Source- und Drain-Gebiete statt durch Diffusion durch eine .geeignete Ionenimplantation angebracht werden.
Auch kann, nachdem für einen guten Schrittüberzug die
Gate-Elektrode 13 aus polykristallinem Silicium hergestellt ist, der übrige Teil des Leitermusters 18 aus einem anderen Material, z.B.
Aluminium hergestellt werden.
LeerseitG

Claims (1)

  1. * y D ^ 2.04.1981
    Patentansprüche
    1. Halbleiteranordnung rait mindestens einem Feldeffekttransistor, die einen Halbleiterkörper mit einem Substrat von einem ersten Leitungstyp enthält, das an einer Oberfläche wenigstens an der Stelle eines Source-Gebietes und eines · Drain-Gebietes des Feldeffekttransistors mit einem Oberflächengebiet von einem zweiten dem ersten entgegengesetzten Leitungstyp versehen ist, während sich zwischen einem Souree-Gebiet und einem Drain-Gebiet mindestens eine sich bis in das Substrat erstreckende Vertiefung befindet, die ein Kanalgebiet des Transistors definiert . und mit mindestens einer durch eine Isolierschicht von dem Kanalgebiet getrennten Gate-Elektrode versehen ist,, dadurch gekennzeichnet, dass das Oberflächengebiet vom zweiten Leitungstyp wenigstens über einen Teil seiner Oberfläche von dem Substrat durch eine Isolierschicht getrennt ist und polykristallines Halbleitermaterial enthält.
    2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass der durch eine Isolierschicht von dem Substrat getrennte Teil des Oberflächengebietes vom zweiten Leitungstyp eine Anschlusszone für ein Souree-Gebiet oder ein Drain-Gebiet eines Feldeffekttransistors bildet.
    3- Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Anschlusszonen einen Teil einer Verdrahtungsschicht bildet, die von dan Substrat durch eine Isolierschicht getrennt ist und polykristallines Halbleitermaterial enthält.
    4. Halbleiteranordnung nach einem der Ansprüche 1 bis. 3, dadurch gekennzeichnet, dass der Feldeffekttransistor eine einzige Vertiefung enthält und das Oberflächengebiet vorn zweiten Leitungstyp sowohl an der Stelle des Source-Gebietes als auch an der Stelle des
    Drain-Gebietes über einen Teil seiner Oberfläche von dem Substrat durch eine Isolierschicht getrennt ist und polykristallines Halbleitermaterial enthält.
    PHN 9858 -Vf- 2.04.1981
    5. Halbleiteranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass sich zwischen einem ersten Source-Gebiet und einem Drain-Gebiet mehrere Vertiefungen befinden, die Kanalgebiete einer Anzahl in Reihe geschalteter Feldeffekttransistoren definieren, wobei das Oberflächengebiet vom zweiten Leitungstyp an der Stelle des ersten Source-Gebietes und des Drain-Gebietes über einen Teil seiner Oberfläche von dem Substrat durch eine Isolierschicht getrennt ist und polykristallines Halbleitermaterial enthält.
    6. Halbleiteranordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Vertiefung, in der Richtung von dem Source-Gebiet zu dem Drain-Gebiet gesehen, einen V-förmigen Querschnitt aufweist.
    7. Halbleiteranordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Schicht aus polykristallinen!
    Halbleitermaterial mit einer Schicht aus Isoliermaterial überzogen ist, die mit Kontaktlöchern für elektrische Anschlüsse versehen ist.
    8. Halbleiteranordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass der Halbleiterkörper Silicium und die auf dem Substrat liegende Isolierschicht Siliciumoxid enthält.
    9. Verfahren zur Herstellung einer Halbleiteranordnung nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass von einem Halbleiterkörper mit einem einkristallinen Halbleitersubstrat von einem ersten Leitungstyp ausgegangen wird, das an einer Oberfläche mit einer Maskierungsschicht aus Isoliermaterial bedeckt wird, die mindestens eine Oeffnung enthält, wonach der Halbleiterkörper mit der Seite der genannten Oberfläche einer Epitaxiebehandlung aus der Gasphase unterworfen wird, wobei eine epitaktische Schicht abgelagert wird, von der ein Teil in den Oeffnungen auf der Halbleiteroberfläche einkristallin und ein Teil auf der Maskierungsschicht polykristallin anwächst, wobei diese Schicht mit Verunreinigungen dotiert wird, die einen zweiten dem ersten entgegengesetzten Leitungstyp herbeiführen, wonach wenigstens an den Stellen der Oeffnungen in der Maskierungsschicht wenigstens eine Vertiefung bis in das Halbleitersubstrat angebracht wird, wonach die Wände der Vertiefung mit einer Schicht aus Isoliermaterial versehen werden, auf der mindestens eine Gate-
    PHN 9858 -ViT- 2.04.1981
    Elektrode angebracht wird, während die Maskierungsschicht als Trennschicht zwischen dem Substrat und wenigstens Teilen der epitaktischen Schicht zurückbleibt, die Anschlusszonen für die Source- und Drain-Gebiete enthalten.
    10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, dass von der Durchführung der Epitaxiebehandlung bei einer Temperatur, die niedriger als die Temperatur ist, bei der die epitaktische Schicht abgelagert wird, sowohl auf der Maskierungsschicht als auch auf der unbedeckten Halbleiteroberfläche in den Oeffnungen in der Maskierungsschicht eine amorphe oder polykristalline Schicht niedergeschlagen wird, von der Schichtteil in den Oeffnungen auf der unbedeckten Halbleiteroberfläche durch eine Wärmebehandlung, die dem Niederschlagen der epitaktischen Schicht vorangeht, in den einkristallinen Zustand übergeht.
    11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass ein unteratmosphärischer Druck von 0,01 - 10 Torr für die Ablagerung der amorphen oder polykristallinen Schicht angewandt wird.
    12. Verfahren nach Anspruch 10 oder 11, dadurch gekennzeichnet, dass auf einem Halbleiterkörper aus Silicium eine Maskierungsschicht aus Siliciumdioxid gebildet und eine amorphe oder polykristalline Schicht aus Silicium bei einer Temperatur niedergeschlagen wird, die niedriger als 800°C ist, 13· Verfahren nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass eine amorphe oder polykristalline Schicht mit einer Dicke von mindestens 2 nm und höchstens 100 hm niedergeschlagen wird.
    14. Verfahren nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, dass wenigstens an den Stellen der Oeffnungen in der Maskierungsschicht die den zweiten Leitungstyp herbeiführenden Verunreinigungen durch Dotierung bis zu einer Tiefe angebracht werden, die grosser als die maximale Dicke der epitaktischen Schicht ist.
    15. Verfahren nach einem der Ansprüche 9 bis 14, dadurch
    gekennzeichnet, dass über die Schicht vom zweiten Leitungstyp eine Isolierschicht angebracht wird, die mit Kontaktlöchern für Anschlusskontakte für die Halbleiteranordnung versehen wird.
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