DE3230758A1 - PROCESSOR FOR CONTROLLING THE DATA PROCESSING CHANNEL IN A MICROPROCESSOR ARRANGEMENT - Google Patents
PROCESSOR FOR CONTROLLING THE DATA PROCESSING CHANNEL IN A MICROPROCESSOR ARRANGEMENTInfo
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- DE3230758A1 DE3230758A1 DE19823230758 DE3230758A DE3230758A1 DE 3230758 A1 DE3230758 A1 DE 3230758A1 DE 19823230758 DE19823230758 DE 19823230758 DE 3230758 A DE3230758 A DE 3230758A DE 3230758 A1 DE3230758 A1 DE 3230758A1
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Description
DEA-30140DEA-30140
WIEDERHOLUNG, STOP, ADRESSENSUCHEN, BLOCK-ÜBERTRAGUNG, wird programmgemäß oder in zusätzlichen Datenverarbeitangs-Moduln ausgeführt, welche Pufferregister enthalten. Außerdem werden die Daten (24 bits), deren Austausch über den Datenverarbeitungs-Leitweg erfolgt, vom Speicher der Datenverarbeitungs-Anordnung entnommen oder im Speicher mit Hilfe der Steuer-Mikroprozessor-Konfiguration aufgezeichnet. REPEAT, STOP, ADDRESS SEARCH, BLOCK TRANSFER, is carried out according to the program or in additional data processing modules which contain buffer registers. aside from that the data (24 bits), which are exchanged via the data processing route, are stored in the memory of the data processing arrangement extracted or recorded in memory using the control microprocessor configuration.
Aufgabe der Erfindung ist es, einen Prozessor zur Steuerung des Datenverarbeitungs-Kanals und des Zugriff zum Speicher zu schaffen, bei welchem ein minimaler Zeitaufwand für die Informationsbearbeitung erforderlich ist (von dem Datenverarbeitungs-EUR 4100-Standart empfohlen) und ein direkter Zugriff zu dem Mikrocomputer-Speicher gewährleitet wird.The object of the invention is to provide a processor for controlling the data processing channel and access to the memory to create, in which a minimal expenditure of time for the information processing is required (from the data processing EUR 4100 standard recommended) and direct access to the microcomputer memory is guaranteed.
Die Aufgabe wird mit einem Prozessor zur. Steuerung des Datenverarbeitungs-Kanals in einer Mikroprozessor-Anordnung gelöst, bestehend aus einem Multiplexer der Adressen des Programmspeichers, dessen Eingänge in Verbindung mit dem Mikroprozessor-Leitweg und den Ausgängen des Adressenzählers des Programmspeichers stehen, wobei die Ausgänge des Multiplexers an die Adresseneingänge der Programmspeicher angeschlossen sind, der Eingang Multiplexer-Steuerung mit dem Einzeleingang des Flip-Flop (Trigger)-Status verbunden ist, dessen SrEingang an den Adressen-Decoder angeschlossen, und dessen R-Eingang mit dem Generator der Steuerimpulse und mit dem S-Eingang des Triggers (Flip-Flops) "Ende-Datenverarbeitung" verbunden ist, dessen R-Eingang an den Adressendecoder und an den S-Eingang des Triggers "Fehler" angeschlossen ist, wobei der Ausgang des "Ende-Datenverarbeitung"-Triggers in Verbindung mit dem Eingang einps Inverters mit offenem Kollektor steht, dessen Ausgang mit einer IRQ-Schiene des Mikroprozessor-The task is to use a processor. Control of the data processing channel in a microprocessor arrangement solved, consisting of a multiplexer of the addresses of the program memory, its inputs in connection with the Microprocessor routing and the outputs of the address counter of the program memory are, the outputs of the Multiplexers are connected to the address inputs of the program memory, the input multiplexer control with is connected to the single input of the flip-flop (trigger) status, whose Sr input is connected to the address decoder, and its R input with the generator of the control pulses and with the S input of the trigger (flip-flops) "End data processing" is connected, its R input to the address decoder and to the S input of the Trigger "error" is connected, the output of the "end data processing" trigger in connection with an open collector inverter is connected to the input, the output of which is connected to an IRQ rail of the microprocessor
O βO β
DEA-30140 - 7 - 'DEA-30140 - 7 - '
Leitwegs und mit dem Ausgang eincc zweiten Inverters nit offenem Kollektor in Verbindung steht, dessen Eingang an den "Nullausgang" -^es Triggers "Fehler" angeschlossen ist. Der R-Eingang des Triggers "Fehler" steht weiter in Verbindung mit dem Ausgang einer Doppeleingangs-UND-Schaltung, deren einer Eingang an die Einheit zur Codierung und Steuerung der Zustände des Prozessors angeschlossen ist, wobei ihr zweiter Eingang mit dem Ausgang einer Doppeleingangs-NAND-Schaltung verbunden ist, deren einer Eingang mit einer X-Schiene des Datenverarbeitungs-Leitwegs verbunden und deren zweiter Eingang an den B-Ausgang des Datenverarbeitungs-Generators angeschlossen ist, welcher mit den Freigabe-Eingängen des Puffers der Datenverarbeitungs-Funktion, des Puffers der Datenverarbeitungs-Adresse, des Stationen-Coders und des Puffers der W-Schienen in Verbindung steht; außerdem sind die Chip-Wähler der Programmpakete mit dem Adressendecoder verbunden, und die D-Schienen der Programmpakete sind je zweiseitig an den 1-Iultiplexer des Programmspeichers angeschlossen, welcher seinerseits beidseitig mit dem Mikroprozessor-Leitweg und einseitig mit dem Register der Datenverarbeitungs-Funktion, dem Zähler der Datenverarbeitungs-Adressen, dem Stationenzähler, der Einheit zur Codierung und Steuerung der Zustände des Prozessors, den Puffern des Registers der Stationen und dem Multiplexer des Adressenregisters für die Daten in Verbindung steht; der Angang "Steuerung" des Multiplexers des Programmspeichers ist an den Adressendecoder angeschlossen, der Adressendecoder seinerseits ist mit den Adressenschienen des Mikroprozessor-Leiterwegs verbunden, der Zählereingang des Zählers des Programmspeichers ist an den Generator für Steuerimpulse angeschlossen, welcher mit dem Datenverarbeitungs-Generator zweiseitig verbunden ist,sowie mit der Einheit zur Codierung und Steuerung der Zustände des Prozessors und mit dem Zählereingang des Adressenregisters für Daten, dem Eingang zur Ladung des DatenregistersRouting and with the output acc second inverter nit open collector is connected, the input of which is connected to the "zero output" - ^ es triggers "error". The R input of the "Error" trigger is still connected to the output of a double-input AND circuit, one input of which is connected to the unit for coding and controlling the states of the processor, its second input to the output of a dual input NAND circuit is connected, one input of which is connected to an X-rail of the data processing route and whose second input is connected to the B output of the data processing generator, which with the release inputs of the data processing function buffer, the data processing address buffer, the Station encoder and the buffer of the W-rails; in addition, the chip voters are the program packages connected to the address decoder, and the D-rails of the program packages are each connected to the multiplexer on both sides of the program memory connected, which in turn is on both sides with the microprocessor routing and on one side with the register of the data processing function, the counter of the data processing addresses, the station counter, the Unit for coding and control of the states of the processor, the buffers of the register of the stations and the Multiplexer of the address register for the data is in communication; the start "control" of the multiplexer of the The program memory is connected to the address decoder, the address decoder in turn is connected to the address rails of the microprocessor conductor path, the counter input of the counter of the program memory is connected to the Connected generator for control pulses, which is connected to the data processing generator on both sides, and with the unit for coding and control of the states of the processor and with the counter input of the address register for data, the input for loading the data register
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in Verbindung steht/ wobei er zweiseitig cbenco mit deris in connection / whereby he is bilaterally cbenco with the
Einheit für den direkten Zugriff zum Speicher verbunden ist; die Einheit für den direkten Zugriff zum Speicher ist an Schienen VT-EV und C1 des Mikroprozessors-Leitv/egs angeschlossen, wobei die Schiene C1 mit dem Freigabe-Eingang der Puffer des Adressenregisters für die Daten . -: und mit dem Eingang "Steuerung" des Multiprozessors für \} die Daten und mit dem Eingang "Steuerung" des Multipro- I] zessors für die Daten in Verbindung steht, wobei der *Unit connected for direct access to the memory; the unit for direct access to the memory is connected to rails VT-EV and C1 of the microprocessor control system, rail C1 with the enable input of the buffer of the address register for the data. -: and is connected to the "control" input of the multiprocessor for \} the data and to the "control" input of the multiprocessor for the data , where the *
Eingang für die Richtungsteuerung des Multiplexers für Daten an die Einheit für den direkten Zugriff zum Speicher angeschlossen ist. Außerdem steht der Multiplexer für Daten beidseitig mit den D-Schieneh des Mikroprozessor-Leitwegs und mit den Eingängen und Ausgängen des Input for direction control of the multiplexer for data is connected to the unit for direct access to the memory . In addition, the multiplexer stands for data on both sides with the D-Schieneh of the microprocessor route and with the inputs and outputs of the
Registers für die Daten in Verbindung, welches seiner- % seits an den Puffer der W-Schienen, an die R-Schienen des -j Datenverarbeitungs-Leitwegs, an den Datenverarbeitungs- i{ Generator und an die Einheit für den direkten Zugriff zum '; Speicher angeschlossen ist, welche ihrerseits zweiseitig mit dem Datenverarbeitungs-Generator verbunden ist; der , Datenverarbeitungs-Generator ist an den Takt-Eingang des Triggers Q angeschlossen, dessen D-Eingang mit der Q-Schiene des Datenverarbeitungs-Leitwegs verbunden ist. Ί Sein Einzelausgang ist an die Einheit zur Codierung und Steuerung der Betriebszustände des Prozessors angeschlossen, welche ihrerseits noch mit dem Multiplexer des Adressenregisters für Daten, mit dem Stationenzähler, mit dem Zähler der Datenverarbeitungs-Adressen und mit dem Register der Datenverarbeitungs-Funktionen in Verbindung / Register for the data in connection, which seiner-% hand, to the buffer of the W-rails, the rails of the R--j data processing route, the data processing i {generator and to the unit for direct access to '; Memory is connected, which in turn is connected to the data processing generator on both sides; the data processing generator is connected to the clock input of the trigger Q , the D input of which is connected to the Q rail of the data processing route. Ί Its individual output is connected to the unit for coding and controlling the operating states of the processor, which in turn is connected to the multiplexer of the address register for data, the station counter, the counter of the data processing addresses and the register of the data processing functions /
steht, dessen Ausgänge an die F-Schienen des Datenverar- ';) beitungs-Leitwegs angeschlossen sind. Die Ausgänge des >whose outputs are connected to the F-rails of the data processing route. The outputs of the >
Adressenzählers sind mit der Pufferschaltungen verbunden, > deren Ausgäne des Adressenzählers sind mit der Pufferschaltungen verbunden, deren Ausgänge an die A-Schienen des Datenverarbeitungs-Leitwegs angeschlossen sind. DieAddress counters are connected to the buffer circuits,> whose outputs of the address counter are connected to the buffer circuits, whose outputs to the A-rails of the data processing route are connected. the
DEA-310140 - :9 ,*·DEA-310140 -: 9, * ·
Ausgänge des Stationenzählcrs stehen in Verbindung mit don Eingängen des Stationendecoders, dessen Ausgänge an die ι Ausgänge der Puffer des Stationenregisters und an dieStation counter outputs are associated with don Inputs of the station decoder, its outputs to the ι outputs of the buffers of the station register and to the
iN-Schienen des Datenverarbeitungs-LciUregs angeschlossen 5 sind.iN rails of the data processing LciUreg connected 5 are.
I Die Erfindung weist folgende Vorteile auf: es wird einI The invention has the following advantages: it becomes a
I schneller Informationsaustausch im Dat^nverarbeitungs- I rapid exchange of information in the data processing
} Kanal gewährleistet; durch geringe Zusatzmittel werden } Channel guaranteed; due to small additives
I einfach die spezifischen Datenverarbeitungs-Betriebszu-I simply the specific data processing operating instructions
1 10 stände realisiert.1 10 booths realized.
I Die Erfindung wird anhand der beiliegenden Zeichnung näherI The invention is explained in more detail with reference to the accompanying drawing
I erläutert.Es zeigen:I. It show:
I Fig. 1 ein Blockschaltbild des Prozessors zur SteuerungI Fig. 1 is a block diagram of the processor for control
|i des Datenverarbeitungs-Kanals in der Mikropro-| i of the data processing channel in the micropro-
t 15 zessor-Anordnung, t 15 processor arrangement,
I Fig. 2 ein Diagramm der Betriebszustände des ProzessorsI Fig. 2 is a diagram of the operating states of the processor
I undI and
Fig. 3 das Multiplexieren des doppelten Zugriffs zum Speicher.Figure 3 shows the multiplexing of double access to memory.
20 Der Prozessor zur Steuerung des Datenverarbeitungs-Kanals in einer Mikroprozessor-Anorndung besteht aas einem Multiplexer der Adressen des Programmspeichers 2, dessen Eingänge mit der Mikroprozessor-Leitung 1 und mit den Ausgängen des Adressenzählers des Programmspeichers 3 in VerbindungThe processor for controlling the data processing channel in a microprocessor arrangement consists of a multiplexer of the addresses of the program memory 2, whose inputs are connected to the microprocessor line 1 and to the outputs of the address counter of the program memory 3
25 stehen. Die Ausgän^-^ des Multiplexers 2 sind an die Adresseneingänge der Programmspeicher 5, 6, Ί, und 8 angeschlossen, der Eingang Steuerung des Multiplexers 2 ist mit dem Einzelausgang des Triggers "Status" 18 verbunden, dessen S-Eingang an den Adressendecoder 4 angeschlossen25 stand. The outputs ^ - ^ of the multiplexer 2 are connected to the address inputs of the program memories 5, 6, Ί, and 8, the control input of the multiplexer 2 is connected to the individual output of the trigger "Status" 18, the S input of which is connected to the address decoder 4 connected
30 ist. Der R-Eingang steht in Verbindung mit dem Steuerimpuls-30 is. The R input is in connection with the control pulse
·:·...· r; :·. ■ \ „ ■ - ό Z ob ι jo ·: · ... · r ; : ·. ■ \ „■ - ό Z ob ι jo
DEA-30140 - 1*0 '■-' ■ ' ' '·.'DEA-30140 - 1 * 0 '■ -' ■ '' '·.'
generator 19 und mit dem S-Eingang des Triggers "Eiide-Datenverarbeitung" 30, dessen R-Eingang mit dem Adressendecoder 4 und dem S-Eingang des Triggers "Fehler'1 31 verbunden ist. Der Ausgang des Triggers 30 ist an den Inverter 32 mit offenem Kollektor angeschlossen, dessen Ausgang seinerseits mit der IRQ-Schiene des Mikroprozessor-Leitwegs 1 und mit dem Ausgang des Inverters 33 mit offenem Kollektor in Verbindung steht, wobei der Eingang des letzteren an den Nullausgang des Triggers "Fehler" 31 angeschlossen ist; der R-Eingang des Triggers 31 ist mit dem Ausgang einer Zweieingangs-UND-Schaltung 23 verbunden, deren einer Eingang mit der Einheit zur Codierung der Betriebszustände des Prozessors.10 in Verbindung steht, wobei der zweite Eingang an den Ausgang einer Zweieingangs-UND-Schaltung 22 angeschlossen ist, deren einer Eingang mit der X-Schiene 18 des Datenverarbeitungs-Leitwegs 1 verbunden ist. Ihr zweiter Eingang ist an den B-Ausgang des Datenverarbeitungs-Generators 21 angeschlossen, welcher seinerseits mit den Freigabe-Eingängen des Puffers der Datenverarbeitungs-Funktion 12, dem Puffer der Datenverarbeitungs-Adresse 14,.dem Stationendecoder 16 und dem Puffer der W-Schienen 27 in Verbindung steht. Die Chip-Wähler der Programmspeicher 5, 6, 7 und 8 sind an den Adressendecoder 4 angeschlossen, und die D-Schienen der Programmspeicher 5, 6, 7 und 8 sind beidseitig mit dem Multiplexer des Programmspeichers 9 verbunden, welcher seinerseits zweiseitig mit dem Mkroprozessor-Leitweg T und einseitig mit dem Register 11 der Datenverarbeitungs-Funktion, dem Wähler 13 der Datenverarbeitung-Adressen, dem Stationenzähler 15, der Einheit 10 zur Codierung und Steuerung der Zustände des Prozessors, dan Puffern des Stationenregisters 17 und mit dem Multiplexer 24 des Adressenregisters für Daten verbunden ist; der Eingang "Steuerung"generator 19 and to the S input of the trigger “Eiide-Datenverarbeitung” 30, the R input of which is connected to the address decoder 4 and the S input of the trigger “Fehler ' 1 31. The output of the trigger 30 is connected to the inverter 32 connected to the open collector, the output of which is in turn connected to the IRQ rail of the microprocessor route 1 and to the output of the inverter 33 with open collector, the input of the latter being connected to the zero output of the "Error" trigger 31; the The R input of the trigger 31 is connected to the output of a two-input AND circuit 23, one input of which is connected to the unit for coding the operating states of the processor.10, the second input being connected to the output of a two-input AND circuit 22, one input of which is connected to the X-rail 18 of the data processing route 1. Its second input is connected to the B output of the data processing generator 21 ssen, which in turn is connected to the release inputs of the buffer of the data processing function 12, the buffer of the data processing address 14, the station decoder 16 and the buffer of the W rails 27. The chip selectors of the program memories 5, 6, 7 and 8 are connected to the address decoder 4, and the D-rails of the program memories 5, 6, 7 and 8 are connected on both sides to the multiplexer of the program memory 9, which in turn is connected to the microprocessor on both sides Route T and one-sided with the register 11 of the data processing function, the selector 13 of the data processing addresses, the station counter 15, the unit 10 for coding and control of the states of the processor, dan buffering of the station register 17 and with the multiplexer 24 of the address register connected for data; the input "control"
des Multiplexers des Programmspeichers 9 ist an don Adressendecoder 4 angeschlossen, der mit den Adressenachienen des Mikroprozessor-Leitv/egs 1 in Verbindung steht; der Zählereingang des Zählers des Programm-Speichers 3 ist an den Steuerimpulsgenerator 19 angeschlossen, welcher beidseitig mit dem Datenverarbeitungs-Generator 21, mic der Einheit 10 zur Codierung und Steuerung der Betriebszustände des Prozessors, mit dem Zählereingang des Daten-Adressenregisters 25, mit dem Eingang zur Ladung des Datenregisters 26 verbunden ist, wobei er noch beidseitig an die Einheit für direkten Zugriff zum Speicher 20 angeschlossen ist; die Einheit für den direkten Zugriff zum Speicher 20 ist mit der VMA-Schiene des Mikroprozessor-Leitwegs 1 und mit der C1-Schiene des Mikroprozessor-Leitwegs 1 verbunden, welcher mit dem Freigabe Eingang der Puffer des Daten-Adressenregisters 29 und mit dem Eingang "Steuerung" des Daten-Multiplexers 28 in Verbindung steht, wobei der Eingang zur Steuerung der Richtung des Datenmultiplexers 28 an die Einheit für den direkten Zugriff zum Speicher 20 angeschlossen ist; der Daten-Multiplexer 28 ist beidseitig irit den D-Schienen von dem Mikroprozessor-Leitweg 1 und mit Eingängen und Ausgängen des Datenregisters 26 verbunden , welcher an den Puffer der W-Schienen 27, an die R-Schienen des Datenverarbeitungs-Leitwegs 18, an den Datenverarbeitungs-Generator 21 und an die Einheit 20 für den direkten Zugriff zum Speicher angeschlossen ist, welche ihrerseits beidseitig mit dem Datenverarbeitungs-Generator 21 verbunden ist, wobei der Datenverarbeitungs-Generator mit dem Takteingang des Q-Trigggers 34 in Verbindung steht, dessen D-Eingang mit der Q-Schiene des Dar.enverarbeitungs-Leitwegs 18 verbunden ist. Sein Einzeleingang"ist an die Einheit zur Codierung und Steuerung der Betriebszustände des Prozessors 10 angeschlossen, welche ihrerseitsof the multiplexer of the program memory 9 is on don Address decoder 4 connected, the one with the address axes of the microprocessor control unit 1 in connection stands; the counter input of the counter of the program memory 3 is connected to the control pulse generator 19, which both sides with the data processing generator 21, mic of the unit 10 for coding and control of the operating states of the processor, with the counter input of the data address register 25, is connected to the input for loading the data register 26, and it is still connected to the unit on both sides connected for direct access to memory 20; the unit for direct access to memory 20 is with the VMA rail of microprocessor route 1 and with the C1 rail of microprocessor route 1 connected to the enable input of the buffer of the data address register 29 and to the input "Control" of the data multiplexer 28 is connected, the input for controlling the direction the data multiplexer 28 is connected to the unit for direct access to the memory 20; the data multiplexer 28 is on both sides with the D-rails of the microprocessor route 1 and with inputs and outputs of the data register 26, which is connected to the buffer of the W rails 27, to the R rails of the data processing route 18, to the data processing generator 21 and to the unit 20 for direct access to the Memory is connected, which in turn is connected to the data processing generator 21 on both sides, wherein the data processing generator is connected to the clock input of the Q trigger 34, its D input is connected to the Q-rail of the data processing route 18. His single entrance "is to the Unit for coding and control of the operating states of the processor 10 connected, which in turn
mit dem Multiplexer 2 des Datcn-Adrcsccnrcgistcrc 24, mit
dem Stationenzähle'r 15, mit dem Datenvcrarbeitungs-Adressenzähler
13 und mit dem Register 11 der Datenverarbeitungs-Funktionen
in Verbindung steht, dessen Ausgänge mit den Puffern 12 verbunden sind, deren Ausgänge
an die F-Schienen vom Datenverarbeitungs-Leitweg 18 angeschlossen sind. Die Ausgänge des Adressenzählers 13 sind
mit dem Puffer 14 verbunden,dessen Ausgänge an die A- ,with the multiplexer 2 of the Datcn-Adrcsccnrcgistcrc 24, with
the station counter 15, the data processing address counter 13 and the register 11 of the data processing functions, the outputs of which are connected to the buffers 12, the outputs of which
are connected to the F-rails from the data processing route 18. The outputs of the address counter 13 are
connected to the buffer 14, the outputs of which to the A,
Schienen dss Datenverarbeitungs-Leitwegs 18 angeschlossen ■;
sind; die Ausgänge des Stationenzählers 15 sind mit den
Eingängen des Decoders 16 verbunden, dessen Ausgänge mit
den Ausgängen der Puffer des Stationenregisters 17 und mit ij
den N-Schienen des Datenverarbeitungs-Leitwegs 18 in Ver- fiRails connected to the data processing route 18; are; the outputs of the station counter 15 are with the
Inputs of the decoder 16 connected, the outputs with
the outputs of the buffers of the station register 17 and with ij the N-rails of the data processing route 18 in Ver fi
bindung stehen. !;<commitment. !; <
Die Programmspeicher 5, 6, 7, 8 sind RAM-Speicher mit »;.
einem Umfang von je 128 Bits. Wenn der Status-Trigger 18
im Zustand "C" ist, arbeitet der Prozessor nicht und zum
Programmspeicher besteht über den Mikroprozessor-Leitweg 1
vom Mikroprozessor Zugriff, welcher die Anordnung steuert.The program memories 5, 6, 7, 8 are RAM memories with »;. a size of 128 bits each. If the status trigger 18
is in the "C" state, the processor does not work and to
Program memory exists via microprocessor route 1
Access from the microprocessor which controls the arrangement.
Währenddessen werden die Adresseneingänge der Programmspeicher 5, 6, 7, 8 über den Adressenmultiplexer 2, die ; Adressenschienen A0 + A0 zugeleitet, indem der gemeinsame ! Chipselekt durch die Adressenschienen A_ +A15 decodiert ;: wird, wobei die Adressenschienen A- + A1 aufeinanderfol- UMeanwhile, the address inputs of the program memories 5, 6, 7, 8 via the address multiplexer 2, the; Address rails A 0 + A 0 are forwarded by the common ! Chip-selectively decoded by the address rails A_ + A 15 ;: is, the address rails A- + A 1 following one another- U
gend die vier Programmspeicher umschalten, über das Opera- ,|gend switch over the four program memories using the Opera-, |
tionssystem werden vom Steuermikroprozessor die Programm- jL;>tion system, the program jL;>
speicher 5, 6, 7, 8 mit den Arbeitsprogrammen des Steuer- ijmemory 5, 6, 7, 8 with the work programs of the control ij
Prozessors des Datenverarbeitungs-Kanals geladen. l\ Processor of the data processing channel loaded. l \
In Fig. 2 ist ein Diagramm der Arbeit des Prozessors ver- iiIn Fig. 2 is a diagram of the operation of the processor ver ii
an:-;chaulicht. In Abhängigkeit von dem in den Programm- )! on: -; chaulicht. Depending on the one in the program )!
speichern 5, 6,7 und 8 aufgezeichneten Programm wird der ■■< Steuerprozessor in einen der drei Haupt-BetriebszuständeSaving 5, 6,7 and 8 recorded program will be the ■■ < Control processor in one of the three main operating states
versetzt, von denen sich jeder durch die Steuerung einer ! der drei Haupteinheiten.des Prozessors auszeichnet: desoffset, each of which can be controlled by a ! of the three main units of the processor: des
I · ι ! II · ι! I.
DEA-30140 - 13 -DEA-30140 - 13 -
Il ! jIl! j
Steuerimpulsgenerators19, der Einheit für den direkten j j Zugriff zum Speicher 20 und des Datenverarbeitungs-Gene- j'j rators21. Die Übergänge von einem Betriebszustand in einen anderen werden unter Steuerung der Einheit zur Codierung und Steuerung der Zustände des Prozessors 1o vollzogen. Durch den Steuerimpulsgnerator 19 wird der Prozessor zur Steuerung des Datenverarbeitungs-Kanals auf den Betrieb vorbereitet. Der Prozessor wird vom Adressendecoder 4 gestartet, welcher die Startadresse decodiert.Control pulse generator19, the unit for direct j j Access to the memory 20 and the data processing generator 21. The transitions from an operating state to another are carried out under the control of the unit for coding and controlling the states of the processor 1o. The control pulse generator 19 opens the processor to control the data processing channel prepared the operation. The processor is started by the address decoder 4, which decodes the start address.
Ein bestimmter Zustand der Adressenschienen des Mikroprozessor-Leitwegs 1, bei welchen die Schienen A_ + A15 (erster Vorrang) den Code des Datenver-rbeitungs-Starts eingeben und den Trigger Status 18 in den Zustand "1" versetzen, und der Inhalt der Adressenschienen (zweiter Vorrang) A0 + Ag wird in dem Zähler des Programmspeichers 3 kopiert und stellt die Anfangsadresse des Datenverarbeitungs-Programms dar. Durch den Status-Trigger 18 wird die Auswahl der Programmspeicher 5, 6, 7, und 8 vom Mikroprozessor-Leitweg 1 verboten, wonach über den Multiplexer der Adressen des Programmspeichers 2 die Eingabe des Inhalts des Zählers des Programmspeichers 3 freigegeben wird. Vom Adressendecoder 4 wird ein gemeinsamer Select gleichzeitig den vier Programmspeichern 5, 6, 7 und 8 zugeleitet. Auf diese Weise wird mittels des Datenmultiplexers 9 der Inhalt.der gewählten Zellen (mit ein- und derselben Adresse) von den Programmspeichern 5, 6, 7 und 8 zu dem Register 11 der Datenverarbeitungs-Funktion,, zum Zähler 13 der Datenverarbeitungs-Adressen, dem Stationenzähler 15.und der Eiheit zur Codierung und Steuerung des Zustand des Prozessors 10 zugeleitet und mittels des Multiplexers des Adressenregisters für Daten 24 zum Adressenregister für Daten 25 überführt.A certain state of the address rails of the microprocessor route 1, in which the rails A_ + A 15 (first priority) enter the code of the data processing start and set the trigger status 18 to the state "1", and the content of the address rails (Second priority) A 0 + Ag is copied into the counter of the program memory 3 and represents the start address of the data processing program prohibited, after which the input of the content of the counter of the program memory 3 is released via the multiplexer of the addresses of the program memory 2. The address decoder 4 sends a common select to the four program memories 5, 6, 7 and 8 at the same time. In this way, by means of the data multiplexer 9, the content of the selected cells (with one and the same address) is transferred from the program memories 5, 6, 7 and 8 to the register 11 of the data processing function, to the counter 13 of the data processing addresses, the station counter 15 and the unit for coding and control of the state of the processor 10 and transferred to the address register for data 25 by means of the multiplexer of the address register for data 24.
Der Prozessor zur Steuerung des Datenverarbeitungs-KanalsThe processor for controlling the data processing channel
DEA-30140 - 14 - .:,. * ' ' DEA-30140-14 -.:,. * ''
arbeitet in Abhängigkeit vom Bit-Zustand in Befehl mit zwei Befehlsgrößen (Formate) - Einzelgrößc (Format) (52 Bits) und Doppelformat (64 Bits).works with the command depending on the bit state two instruction sizes (formats) - single size (format) (52 bits) and double format (64 bits).
Nach Ingangsetzung des Prozessors zur Steuerung dos Datenverarbeitungs-Kanals mittels des Steuerimpulsgeherators 19 und der Einheit zur Codierung und Steuerung der Zustände des Prozessors 10 wird der Prozessor initiiert, was in der Speicherung des gelesenen Inhalts der Programmspeicher 5, 6, 7 und 8 in das Funktions^ Register 11, in den Datenverarbeitungs-Adressenzähler 13, in den Stationenzähler 15 und in Abhängigkeit von der Art der Datenverarbeitungs-Befehle in das Daten-Adressenregister besteht. Die Datenverarbeitungs-Befehle können in zwei Typen eingeteilt werden, nämlich solche, die die R- und die W-Schienen des Datenverarbeitungs-Leitwegs 18 benutzen, sowie Befehle zum Lesen und zur Aufzeichnung in den Datenverarbeitungs-Moduln und solche die diese Schienen nicht benutzen (3). Bei dem ersten Befehlstyp (in Abhängigkeit von der Funktion F) wird das Daten-Adressenregister 25 gespeichert. Außerdem können bei dem ersten Typ Befehle auch spezifisch für den Standart Datenverarbeitungs-Betriebszustände organisiert werden, nämlich blockartige Datenübertragung unter Benutzung der Q-Schiene des Datenverarbeitur.gs-Leitwec , 18 oder nicht. Um solch einen Betriebszustand zu organisieren und einzugeben,wird nach dem Anfangs-Vorbereitungszyklus der Inhalt des Zählers des Programmspeichers 3 durch Eins vergrößert, wonach der zweite Teil des s.g. Zweiformat-Befehls gelesen wird, in dem die Art des Datenverarbeitungs-Betriebszustandsangegeben ist. Nach der Anfangsvorbereitung (Fig. 2) wird der Prozessor zur Steuerung des Datenverarbeitungs-Kanals in einen der beiden Zustände, die sich durch die Steuerung der Einheit für den direkten Zugriff zum SpeicherAfter starting the processor to control the data processing channel by means of the control pulse generator 19 and the unit for coding and controlling the states of the processor 10, the processor is initiated, what is in the storage of the read content of the program memory 5, 6, 7 and 8 in the function ^ Register 11, in the data processing address counter 13, in the station counter 15 and depending on the type of data processing instructions in the data address register. The data processing commands can be classified into two types, those being the R and W rails of the data processing route 18, as well as commands for reading and recording in the data processing modules and such who do not use these rails (3). The first command type (depending on the function F) becomes the data address register 25 is stored. In addition, for the first type, commands specific to the standard data processing operating states are organized, namely block-type data transmission using the Q-rail of the Datenverarbeitur.gs-Leitwec , 18 or not. In order to organize and enter such an operating state, after the initial preparation cycle the content of the counter of the program memory 3 is increased by one, after which the second Part of the so-called Two-format instruction is read in the the type of data processing operating status is indicated is. After the initial preparation (Fig. 2), the processor is used to control the data processing channel in one of the two states, which are determined by the control of the unit for direct access to the memory
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DEA-30140 - 15 - · :"*: * * '.:',· DEA-30140-15 - ·: "*: * * '.:', ·
20 und Datenverzeichnungs-Gencrator 21 auszeichnen, versetzt. In Abhängigkeit vom Befehlstyp und vom Datenverarbeitungszustand werden unterschiedliche übergänge des Diagramms der Arbeit des Betriebs des Prozessors für die Steuerung des Datenverarbeitungs-Kanals erregt (Fig. 2).Mark 20 and data description generator 21, offset. Depending on the command type and the data processing status, different transitions of the Diagram of the work of the operation of the processor for the control of the data processing channel energized (Fig. 2).
So zum Beispiel wird der Lese-Befehl im Betriebszustand "Wiederholung" (3) vom Modul in folgender Reihenfolge vollbracht, d.h. es werden die übergänge-1, 3, 6, 4 und 9 erregt. Kennzeichnend für diesen Betriebszustand ist, daß der Prozessor den Zustand des Datenverarbeitungs-Generators nicht verändert (d.h. daß or den Datenverarbeitungs-Zyklus wiederholt), bis der Modul über die Q-Schiene antwortet, daß er den Befehl entgegengenommen hat. Während dieses Zustandes des Datenverarbeitungs-Generators.erregt der Prozessor die F-, A- und N-Schienen des Datenverarbeitungs-Leitwegs 18 und sendet über den letzteren Steuer-Auswertsignale (Strobs) . Die Arbeit der Einheit für den direkten Zugriff zum Speicher kennzeichnet sich dadurch, daß dieselbe imstande ist, vom Speicher der Anlage abzulesen.und im Datenregister 26 aufzuzeichnen oder den Inhalt des Datenregisters 26 im Speicher aufzuzeichnen. Dabei ist zu bemerken, daß das Datenverarbeitungs-Wort ein 24-Bit-Wort ist und das des Speichers ein 8-Bit-Wort. Der doppelte Zugriff zum Speicher seitens des Steuer-Mikro-Prozessors und des Prozessors zu Steuerung des Datenverarbeitungs-Kanals wird im so genannten "transparenten" Betriebszustand (4) (in Fig. 3 veranschaulicht) verwirklicht. Vom Mikroprozessor besteht Zugriff zum Speicher im Zyklus C2; der Prozessor hat Zugriff zum Speicher im Zyklus C2 und vom Prozessor besteht Zugriff zur Steuerung des Datenverarbeitungs-Kanals im Zyklus C1.For example, the read command in the "Repeat" (3) operating state is carried out by the module in the following order: i.e. transitions 1, 3, 6, 4 and 9 are excited. It is characteristic of this operating state that the processor does not change the state of the data processing generator (i.e. that before the data processing cycle repeatedly) until the module responds via the Q-rail that it has accepted the command. While this state of the data processing generator. the processor excites the F, A and N rails of the data processing route 18 and sends control evaluation signals (strobs) via the latter. The work of the unit for the Direct access to the memory is characterized by the fact that it is able to read from the memory of the system and in data register 26 or to record the contents of data register 26 in memory. Included note that the data processing word is a 24-bit word and that of the memory is an 8-bit word. Of the double access to memory on the part of the control microprocessor and the processor for controlling the data processing channel is realized in the so-called "transparent" operating state (4) (illustrated in FIG. 3). The microprocessor has access to the memory in cycle C2; the processor has access to the memory in the Cycle C2 and the processor has access to control the data processing channel in cycle C1.
Ein bestimmtes Bit im Datenverarbeitungs-Befehl zeigt, daß der ausgeführte Befehl der letzte ist oder daß einA certain bit in the data processing instruction shows that the command executed is the last or that a
β ·> ■ · β > ■
β β · ·β β
32307533230753
DEA-30140 - 16 -DEA-30140 - 16 -
neuer Befehl im Programm folgt. Wenn der Befehl nicht der letzte ist, wird, nach der Ausführung des laufenden Befehls, der Zähler des Programmspeichers inkrementiert ι und danach der neue Befehl gelesen. Wenn der z.Zeit ausgeführte Befehl der letzte ist, wird der Trigger Status '■ 18 auf Null gesetzt und der Trigger "Ende Datenverarbeitung11 30 in den Zustand "1? vesetzt, wodurch die IRQ-Schiene des Mikroprozessors-Leitwegs 1 erregt wird. Bei einem Fehler in der Aufzeichnung des Datenverarbeitungs-Befehls und fehlerhafter Arbeit des Datenverarbeiungs-Mo- f; duls wird der Trigger "Fehler" 31 in den Zustand "0" ver- Ia setzt, welcher ebenso die IRQ-Schiene erregt. ':\ new command in the program follows. If the command is not the last, after the execution of the current command, the counter of the program memory is incremented and then the new command is read. If the currently executed command is the last, the trigger status' ■ 18 is set to zero and the trigger "End of data processing 11 30 is set to" 1? networked, energizing the microprocessor route 1's IRQ rail. In the event of an error in the recording of the data processing command and incorrect operation of the data processing Mo- f; duls the trigger is "error" is 31 comparable to the state "0" Ia, which also excites the IRQ rail. ': \
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('■ POSTADRESSE: POSTFACH 35O1G0, D-ΘΟΟΟ MÖNCHEN OS · ('■ POST ADDRESS: POSTFACH 35O1G0, D-ΘΟΟΟ MÖNCHEN OS ·
DEA-30140DEA-30140
PROZESSOR ZUR STEUERUNG DES DATENVERARBFITUNGS-KANALS IN EINER MIKROPROZESSOR-ANORDNUNGPROCESSOR FOR CONTROLLING THE DATA PROCESSING CHANNEL IN A MICROPROCESSOR ARRANGEMENT
-1 Prozessor zur Steuerung des Datenverarbeitungs-Kanals in-1 processor to control the data processing channel in
"ΤΓ einer Mikroprozessor-Anlage, dadurch gekennzeichnet, daß derselbe aus einem Adressenmultiplexer des Programmspeichers (2) besteht, dessen Eingänge mit dem Mikroprozessor-Leitweg (1) und den Ausgängen des Adressenzählers des Programmspeichers (3) verbunden sind, wobei die Ausgänge des Multiplexers (2) mit den Adresseaeingängen der Programmspeicher (5, 6, 7, 8) in Verbindung stehen, die Eingang-Steuerung des Multiplexers (2) an den Einzeleingang des Triggers Status (18) angeschlossen ist, dessen S-Eingang mit dem Adressendecoder"ΤΓ a microprocessor system, characterized in that the same from an address multiplexer of the program memory (2), the inputs of which with the microprocessor routing (1) and the outputs of the Address counters of the program memory (3) are connected, the outputs of the multiplexer (2) with the address inputs the program memory (5, 6, 7, 8) are connected to the input control of the multiplexer (2) is connected to the individual input of the Status trigger (18), the S input of which is connected to the address decoder
(4) in Verbindung steht, und der R-Eingang mit dem Steuerimpulsgenerator (19) und dem S-Eingang des Triggers "Ende Datenverarbeitung" (30) verbunden ist, dessen R-Eingang an den Adressendecoder (4) und an den S-Eingang des Triggers "Fehler" (31) angeschlossen ist, und der Ausgang des Triggers (30) mit einem Inverter (32) mit offenem Kollektor verbunden ist, dessen Ausgang mit einer IRQ-Schiene des Mikroprozessor-Leitwegs (1) und mit dem Ausgang eines Inventers (33) mit offenem Kollektor in Verbindung steht,(4) is in communication, and the R input with the control pulse generator (19) and the S input of the "End of data processing" trigger (30), whose R input is connected to the address decoder (4) and to the S input of the "Error" trigger (31), and the output of the Triggers (30) is connected to an open collector inverter (32), the output of which is connected to an IRQ rail of the microprocessor route (1) and is connected to the output of an inventory (33) with an open collector,
Claims (1)
des Datenverarbeitungs-Leitwegs (18) in Verbindung stehen, wobei die Ausgänge des Gtationenzählers (15) mit den
Eingängen des Decoders (16) verbunden sindr dessen Ausgänge an die Ausgänge der Puffer des Stationenregisters (17) und an die N-Schienen des Datenverarbeitungs-Leitwegs (18) angeschlossen sind.(14) whose outputs are connected to the A-rails
of the data processing route (18) are in communication, the outputs of the Gtationenzähler (15) with the
The inputs of the decoder (16) are connected r whose outputs are connected to the outputs of the buffers of the station register (17) and to the N-rails of the data processing route (18).
Anrr;c!cJcicg:Int. Cl. 3 :
Anrr; c! CJcicg:
GEJl? Γ/22 1O.Aur-jDi1382 23. Fcbrucr1C8432 Zd 7ΓΠ
GEJl? Γ / 22 1O.Aur-jDi1382 23. Fcbrucr1C84
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB08222161A GB2125195B (en) | 1982-07-31 | 1982-07-31 | A processor for camac-channel control in a microprocessor crate controller |
| DE19823230758 DE3230758A1 (en) | 1982-07-31 | 1982-08-18 | PROCESSOR FOR CONTROLLING THE DATA PROCESSING CHANNEL IN A MICROPROCESSOR ARRANGEMENT |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB08222161A GB2125195B (en) | 1982-07-31 | 1982-07-31 | A processor for camac-channel control in a microprocessor crate controller |
| DE19823230758 DE3230758A1 (en) | 1982-07-31 | 1982-08-18 | PROCESSOR FOR CONTROLLING THE DATA PROCESSING CHANNEL IN A MICROPROCESSOR ARRANGEMENT |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE3230758A1 true DE3230758A1 (en) | 1984-02-23 |
Family
ID=25803853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19823230758 Withdrawn DE3230758A1 (en) | 1982-07-31 | 1982-08-18 | PROCESSOR FOR CONTROLLING THE DATA PROCESSING CHANNEL IN A MICROPROCESSOR ARRANGEMENT |
Country Status (2)
| Country | Link |
|---|---|
| DE (1) | DE3230758A1 (en) |
| GB (1) | GB2125195B (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3939455A (en) * | 1971-10-01 | 1976-02-17 | Hitachi, Ltd. | Microprocessor having an interface for connection of external devices |
| US3969724A (en) * | 1975-04-04 | 1976-07-13 | The Warner & Swasey Company | Central processing unit for use in a microprocessor |
-
1982
- 1982-07-31 GB GB08222161A patent/GB2125195B/en not_active Expired
- 1982-08-18 DE DE19823230758 patent/DE3230758A1/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3939455A (en) * | 1971-10-01 | 1976-02-17 | Hitachi, Ltd. | Microprocessor having an interface for connection of external devices |
| US3969724A (en) * | 1975-04-04 | 1976-07-13 | The Warner & Swasey Company | Central processing unit for use in a microprocessor |
Non-Patent Citations (3)
| Title |
|---|
| DE-Z: Elektronik, 08.04.82, S.86-92 * |
| DE-Z: Elektronik, 23.04.81, S.81-86 * |
| US-Z: Electronic Design, June 10, 1982, S.191-196 * |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2125195B (en) | 1985-10-23 |
| GB2125195A (en) | 1984-02-29 |
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