DE3247834A1 - Schaltkreis-baustein - Google Patents

Description

■SIEMENS AKTIENGESELLSCHAFT' Unser-Zeichen

Berlin und München VPA gg ρ 2 0 9 7 OE

Schaltkreis-Baustein - ^:

Die Erfindtang bezieht sich auf einen Schaltkreis-Baustein mit Anschlußelementen zum Anschluß an einen Bus, über den Daten-, Adreß-, oder Steuersignale übertragen werden.

Schaltkreis-Bausteine (Chips) werden mit Hilfe ihrer Anschlußelemente j 2ο B₀ Anschlußstiftes an einen Bus angeschlossen= In den Bus sind Leitungen zur Datenübertragung, zur Adreßübertragung und z^r Übertragung von Steuersignalen zusammengefaßt., An einen solchen Bus kann eine Vielzahl von weiteren Schaltkreis-Bausteinen angeordnet werden» Um ein Zusammenarbeiten dieser verschiedenen Bausteine zu ermöglichen, müssen die über den Bus zu übertragenden Signale bestimmte? vorher festgelegte Werte haben und der Bus zusammen mit den Bausteinen muß mit einem bestimmten Systemtakt betrieben if erden« Die auf den Bausteinen angeordneten Schaltkreise sind dementsprechend ausgebildet, arbeiten mit dem Systemtakt und geben Signale in der vom Bus ge^iüaschten Art abc Soll ein solcher Baustein an einen Bus angeschlossen werden, dessen Betriebsdaten andere Werte hat als der Bus_s für den der Baustein ursprünglich vorgesehen war_s muß zwischen dem Baustein und dem Bus eine Anpassungsschaltung eingefügt werden» Diese sorgt dafür, daß die-Zeitverhältnisse des Bausteins an die Zeitverhältnisse der übrigen am Bus angeschlossenen Bausteinen angepaßt werden und daß die Signalleitungen des Bausteins sit den zugeordneten Signalleitungen der übrigen Bausteine verbunden werden»

Die der Erfindung zugrundeliegende Aufgabe besteht darin, einen Schaltkreis-Baustein anzugeben, der an Busse mit verschiedenen Betriebsdaten angeschlossen werden kann, ohne daß zusätzliche Anpassungsschaltungen erforderlich Il 1 Wi - 11.11.82

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sind. Diese Aufgabe wird bei einem Schaltkreisbaustein der eingangs angegebenen Art dadurch gelöst, daß auf dem Baustein vor den Anschlußelementen umschaltbare Schnittstellenschaltungen angeordnet sind, die eine Anpassung der über die Anschlußelemente zu übertragenden Signale an die Betriebsdaten des Bus bzw. der auf dem Baustein angeordneten Schaltkreise durchführt.

Die Schnittstellenschaltung pro Anschlußelement des Bausteins ist besonders einfach, wenn sie besteht aus einem ersten Multiplexer, an dessen Eingängen von einem Taktgeber ,aus einem dem Bus zugeordneten Systemtakt gewonnenen interne Takteanliegen und der einen der internen Takte in Abhängigkeit einer der gewünschten Betriebsart zugeordneten Adresse zum Ausgang durchschaltet, und aus einem Zwischenspeicher, der in der Leitung, zum/vom Anschlußelement angeordnet ist und dessen Übernahmeeingang mit dem Ausgang des Multiplexers verbunden ist. Mit einer derartigen Schnittstellenschaltung kann eine zeitliche Anpassung der Signale durchgeführt werden.

Eine Bedeutungsänderung der über die Signalleitungen zu übertragenden Signale kann auf einfache Weise·dadurch erreicht werden, daß in der Leitung zum/vom Anschlußelement ein vor dem ersten Zwischenspeicher angeordneter zweiter Multiplexer vorgesehen ist, dessen Eingänge mit Leitungen für über das Anschlußelement zu übertragenden Signalen verbunden sind und der in Abhängigkeit der der Betriebsart zugeordneten Adresse einen der Eingänge zum Zwischenspeicher durchschaltet.

Da die Anzahl der Anschlußelemente pro Baustein begrenzt ist, ist es vorteilhaft, wenn die Adresse für die Betriebsart über Anschlußelemente zugeführt wird, denen auch eine andere Bedeutung zugeordnet werden kann. Dies kann dadurch erreicht werden, daß die Adresse für den Multiplexer an Anschlußelemente des Bausteins nur angelegt wird, während ein Resetsignal am Baustein anliegt.

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Nach Beendigung des Resetsignals kann den Anschlußelementen eine andere Bedeutimg zugeordnet werden«

Weitere Ausbildungen der Erfindung ergeben sick aus den Unteransprüchen»

Anhand von Ausführungsbeispielen, die in den Figuren dargestellt sind,, wird die Erfindung weiter erläutert» Es zeigen

Fig„ 1 ein Blockschaltbild eines Schaltkreis-Bausteins

mit zwei Bussen _s
Fig» 2 einen ersten Yerlauf von Taktsignalen aufgetragen

über der Zeit t,
Fig» 3 ein weiterer Yerlauf von Taktsignalen aufgetragen über der Zeit t,

Fig„ 4 eine erste Ausführung einer Schnittstellenschaltung,

Fig» 5 eine zweite Ausführung einer Schnittstellenschaltung»

Auf einem Baustein CH sind in bekannter Weise Schaltkreise integriert« Z. B. kann auf den Baustein CH eine DMA-Steuerung angeordnet sein» Um den Schaltkreisen auf dem Baustein CH Signale, z. B„ Adreßsignale,, Datensignale mid Steuersignale, zuführen zu können, sind die Schaltkreise auf dem Baustein CH über Anschlußelemente Pi(i=1, 2 usw.) mit einem Bus BU verbunden» In einem solchen Bus BU sind z« B. Adreßleitungenj, Datenleitungen und Steuersignalleitungen zusammengefaßt. An einen solchen Bus BU sind noch weitere Bausteine angeschlossen, die einen verschiedenen Aufbau haben können« Um das Zusammenwirken dieser Bausteine zu ermöglichen, müssen einander zugeordnete Leitungen der Bausteine über den Bus miteinander verbunden werden und der zeitliche Ablauf der Übertragung der Signale muß aufeinander abgestimmt sein« Dementsprechend sind jedem Bus Betriebsdaten zugeordnet, die von den an den Bus angeschlossenen Bausteinen eingehalten werden müssen, um die Zusammenarbeit zwischen den Bau-

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steinen zu ermöglichen.

Wenn ein Baustein CH an Busse mit verschiedenen Betriebsdaten angeschlossen werden soll, z. B. an den Bus BU 1 und an den Bus BU 2, dann sind zusätzliche Maßnahmen erforderlich, um die von Schaltkreisen auf dem Baustein CH erzeugten Signale in zeitlicher Hinsicht und in Bedeutung an die Betriebsdaten des Busses anzupassen. Dazu sind nach Fig. 1 auf dem Baustein CH in den Signalleitungen, die zu den Bussen führen, Schnittstellenschaltungen ST angeordnet. Diese Schnittstellenschaltungen ST passen die über die Signalleitungen und die Anschlußelemente P zu übertragenden Signale in zeitlicher Hinsicht an Busse BU an und sorgen auch dafür, daß das richtige Signale der richtigen Busleitung zugeführt wird.

Aus Fig. 2 und Fig. 3 ergeben sich zwei verschiedene Zeitdiagramme, in denen in der ersten Zeile die: Systemtakte CL1 bzw. CL2 der Busse BU1 bzw. BU2 dargestellt sind., In den Beispielen der Fig. 2 und Fig. 3 hat der Takt CL1 die halbe Frequenz des Taktes CL2. Aus diesen Systemtakten GL1 und CL2, die an den Baustein CH angelegt werden, müssen interne Takte für die auf dem Baustein GiH angeordneten Schaltkreise entwickelt werden, z. B. die internen Takte T1 und T2. Diese stimmen in Fig. 2 und Fig. in der Frequenz überein. .

Da nun, wie die Figuren 2 und 3 zeigen, die Systemtakte CL von den internen Takten T abweichen können, ist ein Zusammenwirken des Bausteins CH mit den Bussen BU nur dann möglich, wenn die zu übertragenden Signale, die vom Baustein CH kommen . auf den Systemtakt einsynchronisiert werden bzw. die von den Bussen BU kommenden Signa-Ie auf die internen Takte einsynchronisiert werden. Dies übernehmen die Schnittstellenschaltungen ST.

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Aus Fig» 4 ergibt sich ©ine erste Ausführungsform einer solchen Schnittstellenschaltung ST«. Diese Schnittstellenschaltung kann bevorzugt dazu verwendet werden,, von den Schaltkreisen auf dem Baustein CH abgegebene. . Signale an die Betriebsdaten der Busse anzupassen. Dabei wird im Ausführungsbeispiel davon ausgegangen, daß an den Baustein CH nur zwei Busse BU1 und BU2 angeschlossen werden sollen»

Die Schnittstellenschaltung enthält einen ersten Multiplexer MUX1 und einen Zwischenspeicher ZW1, z.-.B. ein D^F^ipflop. Den Eingängen des ersten Multiplexers. MUX1 werden die internen Taktsignale T1 und T2 zugeführt« In Abhängigkeit einer den Bussen Bl bzw« BU2 zugeordneten Adresse AD schaltet der erste Multiplexer MUX1 entweder den Internen Takt Ti bzw« den internen Takt T2 an den Übernahmeeingang des ersten Zwischenspeichers ZW1,- also an den Steuereingang des ^D~ Flipflops. Durch die Flanken der internen Takte T1 bzw« T2 kann somit der Zeitpunkt festgelegt werden^^udem die am Zwischenspeicher ZW1 anliegende Information in den Zwischenspeicher übernommen wird und damit am Anschlußelement P1 anliegt» Zwichen dem Zwischenspeicher ZW1 und dem Anschlußelement Pl ist ein üblicherweise aufgebauter Yerstärker angeordnet«

Die Schnittstellenschaltung der Fig. 4 kann mit Hilfe eines zweiten Multiplexers MUX2 erweitert werden. Dieser Multiplexer MÜX2 ist in der Signalleitung zum D-Eingang des Zwischenspeichers Z¥1 eingefügt. In Abhängigkeit der am Multiplexer MUX2 anliegenden Adresse AD kann entweder ein Signalzug S1 oder ein Signalzug S2 an den Zwischenspeicher ZW1 angelegt werden» Die zeitliche Einsynchronisierung erfolgt wiederum mit Hilfe des ersten Multiplexers MUX1«

Die internen Takte T1 und T2 werden aus dem Betriebstakt

CL, der ζ. B. am Anschlußelement P13 anliegt, in einem Taktgenerator TG gewonnen. Diesem Taktgenerator TG wird ebenfalls die Adresse AD zugeführt. Der Taktgenerator TG ist in bekannter Weise aufgebaut und gibt im Falle der Fig. 2 in zeitlicher Verzögerung de:η Betriebtakt bzw. den Betriebstakt invertiert ab, im Falle der Fig. 3 teilt der Taktgenerator den Betriebstakt CL2 durch 2 und gibt dann entsprechend Fig. 2 die Takte T1 und T2 ab.

Die Adresse AD wird an eines der Anschlußelemente angelegt, z. B. an das Anschlußelement P11. Da die Multiplexer MUX nur zwischen zwei Eingangsleitungen schalten müssen, genügt zur Zufuhr, der Adresse AD ein Anschlußelement P11. Das Anschlußelement P11 kann für zusätzliehe Aufgaben verwendet werden, wenn die Adresse AD nur zeitlich.·begrenzt an das AnschlußelementPH angelegt, werden muß. Der Zeitraum, in dem dies geschieht, kann durch ein Signal am Anschlußelement P12 festgelegt werden. Z. B. genügt es, wenn die Adresse AD am Anschlußelement P11 während der Zeit anliegt, in der am Anschlußelement P12 ein Resetsignal für den Baustein anliegt. Nach Verschwinden des Resetsignales am Anschlußelement P12 kann dann das Anschlußelement P11 für andere Zwecke verwendet werden, z. B. zur Übertragung eines Adreßbits.

Die Adresse AD kann dann in einem Flipflop FF zwischengespeichert werden.

Aus Fig. 5 ergibt sich eine weitere Ausführungsform der Schnittstellenschaltung, die bevorzugt verwendet wird, um Signale, die von einem Bus kommen, an die internen Zeitverhältnisse anzupassen. Die Schnittstellenschaltung nach Fig. 5 ist teilweise identisch mit der der Fig. 4. Es ist wiederum ein erster Multiplexer MÜX1 vorgesehen, an dessen Eingängen die internen Taktsignale TI und T2 anliegen und die in Abhängigkeit einer Adresse AD den Zeitpunkt der Einspeicherung des zu übertragenden Signales festlegen. Dieser Zeitpunkt kann weiterhin dadurch festgelegt werden, daß zwischen dem ersten Multiplexer MUX1

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und dem Übernahmeeingang des Zwischenspeichers Z¥1 ein UND-Glied angeordnet ist, dem zusätzlich der Systemtakt CL zugeführt wird. Damit kann der Übernahmezeitpunkt des Signales in den Zwischenspeicher Z¥1 auch noch vom Systemtakt GL abhängig gemacht werden.

Soll das Signal mit dem Takt T2 in den Zwischenspeicher ZW1 übernommen werden j, sogleich aber mit dem Takt T2 über die Leitung zu einem Schaltkreis im Baustein CH weitergeleitet werden,. dann ist es zweckmäßkg, am Ausgang des Zwischenspeichers ZW1 einen weiteren Zwischenspeicher ZW2, ζ» B. ein D-Flipflop, anzuordnen» An den Überaahmeeingang' des zweiten Zwischenspeichers ZW2 wird dann der Takt T1 angelegt« Am Ausgang des zweiten Zwischenspeichers Z¥2 kann ein UND-Glied UG2 angeordnet werden, dem zusätzlich der interne Takt T2 zugeführt wird. Durch die Zwischenspeicherung des zu übertragen» den Signales im Zwischenspeicher ZW2 wird die Übernahme eines Signales in den Zwischenspeicher ZW1 und die WeI-terleitung eines Signales entkoppelt»

Soll dagegen die Einspeicherung des Signals in den Zwischenspeicher Z¥1 mit Takt T1 erfolgen, die Weiterleitung dagegen mit dem Takt T2, dann ist der Zwischenspeicher ZW2 unnötig und wird auf Durchgang geschaltet. Dies wird mit Hilfe eines ODER-Gliedes OD erreicht, die die Leitung für die Adresse AD und die Leitung für den internen Takt T1 zusammenfaßt und an den Übernahmeeingang des Zwischenspeichers ZW2 anlegt« Die Gewinnung der Adresse AD und der internen Takte T1 und ^2 entspricht Fig.4.

Werden über ein Anschlußelement P Signale in beiden Richtungen übertragen, dann sind zwei entsprechende Schnittstellenschaltungen gemäß Fig» 4 oder Fig. 5 erforderlich.

In den Ausführungsbeispielen der Fig. 4 und Fig. 5 erfolgt eine zeitliche Anpassung mit Hilfe zweier Taktsignale T1 und T2. Selbstverständlich ist es auch möglich,

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mehr als zwei Taktsignale zum Einsynchronisieren zu verwenden. Entsprechend muß dann die Anzahl der Eingänge des Multiplexers MÜX1 erhöht werden und die Adresse AD besteht nicht nur aus einem Bit sondern aus mehreren Bit. Der Multiplexer MUX2 kann ebenfalls mehrere Eingänge zum D-Eingang des Zwischenspeichers ZW1 durchschalten.

6 Patentansprüche
5 Figuren

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Claims (1)

1. Patentansprüche g

   Q Schaltkreise-Baustein mit Anschlnßelementen zum Anschluß an einen Bus_p über den Daten-_s Adreß~_s oder Steuersignale übertragen werden„ dadurch gekennzeichnet ρ daß auf dem Baustein (CH) vor den Anschlußeleaenten (P) umschaltbare Schnittstellenschaltungen (ST) angeordnet sind, die eine Anpassung der über die Anschlußelemente zu übertragenden Signale an die Betriebsdaten des Busses bzitf» der auf dem Chip angeordneten Schaltkreise durchführt=

   2«, Sqhaltkreis-Baustein nach Anspruch 1, gekenn» z-eichnet durch die Sehnittstellensehaltung (ST) aus einem ersten Multiplexer (MÜX1), an dessen Eingängen von einem Taktgeber (TG) aus einem dem Bus (BU) zugeordneten Systemtakt (CL) gewonnene interne Takte (T1, T2) anliegen und die einen der internen Takte in Abhängigkeit einer der gev/ünschten Betriebsart zugeordneten Adresse (AD) zum Ausgang durchschaltet und aus einem ersten Zwischenspeicher (ZW1)_P der in der Leitung zum/vom Anschlußelement angeordnet ist und dessen Übernahmeeingang mit dem Ausgang des ersten Multiplexers (MUX1) verbunden ist ο

   3. Schaltkreis-Baustein nach Anspruch 2₉ dadurch gekennzeichnet ₉ daß in der Leitung zum/ vom Anschlußelement (P) ein vor dem ersten Zwischenspeicher (ZW1) angeordneter zweiter Multiplexer (MUX2) vorgesehen ist, dessen Eingänge mit Leitungen für über das Anschlußelement zu übertragenden Signalen verbunden sind und der in Abhängigkeit der der Betriebsart zugeordneten Adresse (AD) einen der Eingänge zum ersten Zwischenspeicher (ZW1) durchschaltetο

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   4. Schaltkreisbaustein nach Anspruch 2 oder 3, dadurch gekennzeichnet , daß hinter dem ersten Zwischenspeicher (ZW1) ein zweiter Zwischenspeicher (ZW2) angeordnet ist, an dessen Übernahmeeingang ein auf den dem ersten Zwischenspeicher zugeführten Takt (T2) folgender Takt (T1) anliegt.

   5. Halbleiterbaustein nach Anspruch 4, dadurch ge kennzeichnet , daß zwischen dem Ausgang des ersten Multiplexers (MUX1) und dem Übernahmeeingang des ersten Zwischenspeichers (ZW1) ein UND-Glied (UG 1 ) .angeordnet ist, an dessen zweitem Eingang der Systemtakt (CL) anliegt.

   6. Schaltkreisbaustein nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet , daß die Adresse ( AD) für die Multiplexer (MUX1, MUX2) an Anschlußelemente (P11 ) des Bausteins (CH) angelegt sind, während ein Resetsignal an einem Anschlußelement (P12) am Baustein anliegt, und daß nach Beendigung des Resetsignals den Anschlußelementen eine andere Bedeutung zugeordnet ist.