DE3300262C2 - - Google Patents

Description

Die Erfindung betrifft ein Verfahren zur Zuteilung des Zugriffs zu einer gemeinsamen Einrichtung nach dem Oberbegriff des Anspruchs 1 sowie eine Schaltungsanordnung zur Durchführung des Verfahrens.

Anlagen, bei denen viele Bauteile sich in einer gemeinsamen Einrichtung teilen, benutzen in typischer Weise Anordnungen für eine Zuteilung des Zugriffs zur gemeinsamen Einrichtung dann, wenn eine Vielzahl der jeweiligen Bauteile gleichzeitig einen Zugriff verlangen kann. Es sind viele unterschiedliche Zuteilungsanordnungen bekannt. In Datenverarbeitungs- und Paketvermittlungsanlagen ist die Verwendung einer zentralen Zuteilungsanordnung oder eines Steuergerätes für die Zuteilung des Zugriffs zu einer gemeinsamen Datensammelleitung bekannt, die eine Vielzahl von Einheiten, beispielsweise Datenstellen, verbindet, die gleichzeitig Zugriff zur Sammelleitung anfordern können. Das Steuergerät kann so programmiert sein, daß der Zugriff zur Sammelleitung entsprechend einem im voraus bestimmten Kriterium erteilt wird. Zuteilungsanordnungen mit einer zentralen Steuerung arbeiten zwar brauchbar hinsichtlich ihrer beabsichtigten Funktion, sie sind jedoch wegen ihrer Kompliziertheit nicht immer wünschenswert, die sich aus den vielen erforderlichen Verbindungen zwischen dem Steuergerät, der Sammelleitung und den Datenstellen ergeben. Außerdem ergibt sich ein Zuverlässigkeitsproblem, da eine fehlerhafte Funktion des Steuergeräts das ganze System außer Betrieb setzen kann. Eine Anlage mit einem zentralen Steuergerät ist in der US-PS 39 83 540 beschrieben.

Bekannt ist auch die Verwendung von verteilten Zuteilungsanordnungen für eine Sammelleitung, bei der kein Steuergerät für die Festlegung des Zugriffs verwendet wird, sondern statt dessen die Wechselwirkung zwischen den anfordernden Datenstellen die Zuteilung der Sammelleitung bei gleichzeitigen Anforderungen bestimmt. Solche verteilten Anordnungen sind häufig günstiger, da der Aufwand für und die Zuverlässigkeitsprobleme in Verbindung mit zentralen Steuergeräten vermieden werden.

Bei einer dieser verteilten Zuteilungsanordnungen ist jeder Datenstelle, die einen Zugriff zu einer gemeinsamen Sammelleitung anfordern kann, eine feste Prioritätszahl mit einer Vielzahl von Binärziffern zugeordnet. Im Falle gleichzeitiger Anforderungen bestimmt die Prioritätszahl den Zugriff. Zum Zeitpunkt der Sammelleitungskonkurrenz, wenn zwei oder mehrere Datenstellen gleichzeitig einen Zugriff anfordern, gibt jede anfordernde Datenstelle die entsprechenden Bits ihrer Prioritätszahl nacheinander und Bit für Bit synchron mit der Zuführung der entsprechenden Bits aller anderen, im Augenblick einen Zugriff anfordernden Datenstellen auf eine Konkurrenz-Sammelleitung. Bei Anlegen jedes Bits vergleicht jede anfordernde Datenstelle den Wert dieses Bits mit der logischen Summe der entsprechenden Bits, die gleichzeitig von allen anfordernden Datenstellen auf die Konkurrenz-Sammelleitung gegeben werden. Wenn ein Bit, das eine anfordernde Datenstelle im Augenblick zuführt, eine vorgegebene Beziehung zu den Bits hat, die von den anderen anfordernden Datenstellen an die Sammelleitung gegeben werden, beispielsweise sein unter Berücksichtigung der Stellenzahl dargestellter Wert gleich oder größer ist, so läuft dieser Vorgang weiter, und die Datenstelle gibt das nächste Bit ihrer zugeordneten Prioritätszahl an die Konkurrenz-Sammelleitung.

Jede Datenstelle bleibt im Wettbewerb, so lange jedes von ihr zugeführte Bit die vorgegebene Beziehung zur logischen Summe der entsprechenden, im Augenblick von den anderen Datenstellen angelegten Bits hat. Eine Datenstelle schaltet sich selbst aus dem Wettbewerb aus, wenn sie feststellt, daß ein von ihr zugeführtes Bit eine Beziehung zu den im Augenblick von den anderen Datenstellen zugeführten Bits hat, die anzeigt, daß eine oder mehrere der anderen Datenstellen eine höhere Prioritätszahl hat. Dann schaltet sich jede Datenstelle mit einer niedrigeren Prioritätszahl selbst aus dem Wettbewerb aus und gibt keine weiteren Bits an die Sammelleitung.

Das Konkurrenzverfahren läuft dann weiter. Die übrigen Bits der Prioritätszahlen für die Datenstellen werden von allen verbleibenden Datenstellen an die Sammelleitung angelegt. Datenstellen mit niedrigerer Priorität schalten sich selbst aus dem Wettbewerb aus. Am Ende des Wettbewerbs, wenn das letzte Bit an die Sammelleitung gegeben wird, verbleibt nur diejenige Datenstelle, die die höchste Priorität besitzt. Dieser wird der Zugriff zur Sammelleitung gewährt. Eine Anordnung der oben beschriebenen Art ist in der US-PS 37 96 992 sowie in der US-PS 38 18 447 beschrieben. Darüber hinausgehend ist auch eine Anlage bzw. ein Verfahren bekannt (DE-OS 30 09 308), bei dem zusätzlich zu einer festen Prioritätszahl weitere Ziffern höherer Priorität in Betracht gezogen werden, die beispielsweise bestimmten Nachrichten eine höhere Priorität verleihen.

Bekannt ist außerdem ein Verfahren zur Lösung von Speicherzugriffskonflikten bei Verwendung mehrerer Prozessoren (US-PS 40 96 571). Dort wird die Wartezeit für die Prozessoren beim Speicherzugriff dadurch klein gemacht, daß die Wartezeiten verglichen werden und daraus eine Prioritätsreihenfolge abgeleitet wird. Dazu stehen die Prozessoren über gemeinsame Sammelleitungen in Verbindung. Eine der Sammelleitungen liefert eine Angabe darüber, wie lange ein Prozessor auf einen Speicherzugriff gewartet hat. Jeder Prozessor kann dann die längste Wartezeit mit seiner eigenen Wartezeit vergleichen. Für den Fall, daß die Wartezeit von zwei oder mehreren Prozessoren gleich ist, sorgt eine feste Prioritätsreihenfolge für eine Lösung des Konflikts.

Die oben beschriebenen Anordnungen mit verteiltem Wettbewerb arbeiten zufriedenstellend. Es tritt jedoch die Schwierigkeit auf, daß die Prioritätszahlen der Datenstellen fest sind, so daß - da der Zugriff der Datenstellen durch diese Zahlen bestimmt wird - die Datenstellen funktionell in einer festen Prioritätsreihenfolge angeordnet sind, wobei die am meisten bevorzugte Datenstelle die höchste Prioritätszahl und die am wenigsten bevorzugte Datenstelle die niedrigste Prioritätszahl besitzen. Daher ist der Zugriff zur Sammelleitung nicht gleichmäßig verteilt, da Datenstellen mit den höheren Prioritätszahlen im Falle gleichzeitiger Anforderungen immer begünstigt sind. Diese ungleichmäßige Zuteilung kann zwar bei bestimmten Anlagen zulässig sein, es ergibt sich aber ein Problem bei solchen Anlagen, bei denen ein gleichmäßiger Zugriff durch alle Datenstellen erforderlich ist.

Die Erfindung hat sich die Aufgabe gestellt, ein Verfahren zu schaffen, das auf einfache Weise eine flexiblere und gleichmäßigere Zuteilung des Zugriffs für eine Vielzahl von Einheiten ermöglicht. Zur Lösung der Aufgabe geht die Erfindung aus von einem Verfahren nach dem Oberbegriff des Anspruchs 1, das aus der obengenannten US-PS 38 18 447 (GB-PS 13 65 838) bekannt ist. Die Lösung ist im Patentanspruch 1 gekennzeichnet.

Auf diese Weise kann eine zusätzliche Anpassungsfähigkeit bei der Bestimmung der Bevorzugung erreicht werden, da im allgemeinen kurze Nachrichten in Form kurzer Pakete in typischer Weise Informationen enthalten, die für den Betrieb der Anlage zeitlich dringender sind als Informationen in längeren Paketen. Beispielsweise enthalten kurze Pakete Wegaufbauinformationen oder Informationen zur Steuerung der Anlage.

Weiterbildungen der Erfindung sind Gegenstand der Unteransprüche. Dazu gehören auch Schaltungsanordnungen zur Durchführung des Verfahrens.

Nachfolgend wird die Erfindung anhand eines Ausführungsbeispiels in Verbindung mit den Zeichnungen beschrieben. Es zeigen

Fig. 1 ein vereinfachtes Blockschaltbild mit den Bauteilen einer typischen Anlage, in der die Erfindung angewendet werden kann;

Fig. 2 weitere Einzelheiten der Datenstellenschaltung gemäß Fig. 1;

Fig. 3 ein Zeitdiagramm;

Fig. 4, 5 und 6 die Schaltungseinzelheiten der Konkurrenz- Logik für die Datenstelle gemäß Fig. 2;

Fig. 7 die Zusammengehörigkeit der Fig. 4, 5 und 6.

Die Anlage nach Fig. 1 enthält ein Steuergerät 100 mit einem Polaritätsgenerator 122, Einheiten 110-1 bis 110-n in Form von Datenstellen, eine Vermittlungseinrichtung 107 und eine Anzahl von Sammelleitungen, die das Steuergerät 100 mit den Datenstellen verbinden. Zu diesen Sammelleitungen gehört die Paketsammelleitung 105, die die von der Datenausgangsleitung 111 jeder Datenstelle abgegeben und für eine andere Datenstelle bestimmten Daten aufnimmt.

Die Paketsammelleitung 106 empfängt diese Daten nach Weiterleitung über die Vermittlungseinrichtung 107 und gibt sie an die Eingangsleitung 112 jeder Datenstelle. Eine Taktleitung 103 überträgt die in Fig. 3 gezeigten Signale vom Steuergerät zu den Datenstellen. Eine Konkurrenz- Sammelleitung 102 nimmt die jeweiligen Prioritätsbits auf, die sequentiell von jeder Datenstelle während einer Sammelleitungs-Konkurrenzzeit zugeführt werden. Eine Polaritätsader 101 gibt zu vorgewählten Zeitpunkten ein Potential vom Steuergerät 100 zu den Datenstellen 110, um diese zu veranlassen, den Kehrwert aller Ziffern der ihnen zugeordneten Prioritätszahl an die Sammelleitung 102 anzulegen.

Die Betätigungs/Abschaltleitung 108 enthält für jede Datenstelle eine besondere Ader und führt vom Steuergerät 100 zu jeder Datenstelle 110. Bei Aktivierung veranlaßt diese Leitung, daß die jeweilige Datenstelle außer Betrieb gesetzt wird und daß ihr der Zugriff zur Konkurrenz-Sammelleitung 102 und zu den Paketsammelleitungen 105 und 106 verweigert wird. Die Maskiersammelleitung 104 umfaßt eine allen Datenstellen gemeinsame Ader und führt vom Steuergerät 100 zu den Datenstellen. Bei Aktivierung bewirkt sie, daß Datenstellen-Parameterbits während der Konkurrenzzeit nicht beachtet werden, so daß der Zugriff zur Sammelleitung anhand der restlichen Parameterbits, falls vorhanden, sowie der jeder Datenstelle zugeordneten Prioritätszahl gewährt wird.

Ein Datenprozessor 120-1 und ein Endstellen- Steuergerät 120-n zusammen mit Endstellen 121 dienen als Beispiel für diejenige Art von Einrichtungen, die durch die Datenstellen bedient werden können. In einer für eine Paketvermittlung typischen Weise überträgt eine sendende Datenstelle, die Zugriff zur Paketsammelleitung 105 erhalten hat, Daten irgendeiner gewünschten Art über die Paketsammelleitung 105, die Vermittlungseinrichtung 107 sowie die Paketsammelleitung 106 zur Eingangsleitung 112 derjenigen Datenstelle, für die die Daten bestimmt sind.

Fig. 2 zeigt weitere Einzelheiten der Datenstellen 110 in Fig. 1. Jede Datenstelle enthält eine Eingangs- Ausgangs-(I/O)-Schnittstelle 200, eine Eingangs-Sammelleitungsschnittstelle 210 und eine Ausgangs-Sammelleitungsschnittstelle 220. Die Eingangs-Sammelleitungsschnittstelle 210 beinhaltet eine Konkurrenz-Logikschaltung 218 sowie einen Puffer 213, der Daten an die Paketsammelleitung 105 gibt. Die Schnittstelle 210 enthält weiterhin einen sogenannten FIFO-Speicher 211, bei dem eine zuerst eingegebene Information auch als erste wieder ausgegeben wird, einen Paketlängendetektor 205 und ein FIFO-Steuergerät 214. Der FIFO- Speicher 211 nimmt Paketinformationen von der Schnittstelle 200 auf und speichert sie zeitweilig, bis die Informationen wieder ausgelesen und über den Puffer zur Paketsammelleitung 105 gegeben werden. Ein Paketlängendetektor (nicht gezeigt) enthält Zähler und ähnliche Bauteile, um die Länge jedes vom FIFO-Speicher 211 aufgenommenen und wieder ausgelesenen Paketes zu überwachen. Der Detektor überwacht die Anzahl von Paketen, die kleiner oder größer als eine vorbestimmte Länge sind und sich im Augenblick im FIFO-Speicher befinden, und überträgt diese Information zur Konkurrenz-Logikschaltung 218, die wiederum die Information als Datenstellen- Parameterbits verwendet. Das FIFO-Steuergerät 214 nimmt Informationen über den Weg 212 vom FIFO-Speicher 211 auf, wobei diese Informationen Paketlängeninformationen sowie Bits umfassen, die angeben, ob der FIFO-Speicher im Augenblick wenigstens halbvoll oder voll ist. Das FIFO- Steuergerät 214 überträgt diese Informationen über die Wege 206 und 207 zur Konkurrenz-Logikschaltung 218, die die Informationen als zusätzliche Parameterbits für Konkurrenzzwecke benutzt.

Die Ausgangssammelleitungsschnittstelle 220 enthält diejenigen Schaltungen, mit welchen die Datenstelle Informationen von der Paketsammelleitung 106 aufnimmt. Zu diesen Schaltungen gehören ein Puffer 221, ein FIFO- Speicher 227, ein FIFO-Steuergerät 225 und eine Paketerkennungsschaltung 223.

In typischer Weise gibt der durch die Datenstelle gemäß Fig. 2 bediente Datenprozessor 120 ein Informationspaket, das zu einer anderen Datenstelle auszusenden ist, über den Weg 116-1, die Eingangs-Ausgangs- Schnittstelle 200 und den Weg 201 zum FIFO-Speicher 211. Das FIFO-Steuergerät 214 stellt den Empfang eines vollständigen Paketes durch den FIFO-Speicher 211 fest und überträgt eine Anforderung für einen Sammelleitungszugriff zur Konkurrenz-Logikschaltung 218. Diese versucht dann während des nächsten Konkurrenzintervalls, einen Zugriff zur Sammelleitung 105 für die Datenstelle zu gewinnen. Bei Erhalt eines solchen Zugriffs veranlaßt das FIFO-Steuergerät 214 dann den FIFO-Speicher 211, das in ihm enthaltene Informationspaket über den Puffer 213 zur Paketsammelleitung 105 zu geben. Die Informationen enthalten einen Nachrichtenkopf, der diejenige Datenstelle identifiziert, zu der das Paket ausgesendet wird. Nach Durchlaufen der Vermittlungseinrichtung 107 (Fig. 1) werden die Informationen über die Paketsammelleitung 106 zum Weg 112 der empfangenden Datenstelle gegeben und über dessen Puffer 221 zu dessen FIFO-Speicher 227 und dessen Paketerkennungsschaltung 223 übertragen. Die Schaltung 223 stellt fest, daß die sich jetzt im FIFO-Speicher 227 befindende Information tatsächlich für ihre Datenstelle bestimmt ist, und veranlaßt dann mit Hilfe des FIFO-Steuergerätes 225, daß der FIFO-Speicher 227 die Information über den Weg 202, die Eingangs-Ausgangs- Schnittstelle 200 und den Weg 117 zu dem durch die empfangende Datenstelle bedienten Gerät überträgt.

Fig. 3 zeigt die Impulse, die über die Taktleitung 103 zu den Datenstellen gegeben werden. Das obere Signal ist ein positiver Rahmenimpuls, der den Anfang jedes Rahmens bezeichnet. Mit jedem Rahmenimpuls beginnt ein Sammelleitungs- Konkurrenzintervall. Ein Rahmen ist so lang, wie es für die Übertragung eines vollständigen Pakets erforderlich ist. Die logischen Vorgänge bei einer Sammelleitungskonkurrenz und die Paketübertragung können gleichzeitig während jedes Rahmens stattfinden, wobei diejenige Datenstelle, die einen Konkurrenzzyklus gewinnt, die Paketsammelleitung 105 während des nächsten Rahmens steuert. Das untere Signal ist als Bittaktsignal, das für eine Anzahl von Steuerzwecken während des Konkurrenzintervalls benutzt wird.

Die Einzelheiten der Konkurrenz-Logikschaltung 218 in Fig. 2 sind in den Fig. 4, 5 und 6 gemäß Anordnung nach Fig. 7 dargestellt. Ein Schieberegister 500 mit paralleler Eingabe und serieller Ausgabe nimmt diejenigen Bits auf, die während eines Konkurrenzintervalls auf die Konkurrenz-Sammelleitung 102 gegeben werden. Das Schieberegister 500 nimmt die Bits der der Datenstelle zugeordneten Prioritätszahl aus der Schaltung 527 auf, die diese Bits fest verdrahtet speichert. Die verschiedenen Datenstellen-Parameterbits nimmt das Schieberegister 500 von den Flipflops und weiteren Schaltungen auf, die unmittelbar unter dem Schieberegister in Fig. 5 dargestellt sind.

Der Weg 524 überträgt eine 1 als Voll-Signal des FIFO-Puffers zur höchststelligen Bitposition MSB des Schieberegisters 500. Der Weg 522 gibt eine 1 als Wenigstens- Halb-Voll-Signal an die zweithöchste Bitposition 2 SB. Die Wege 531 und 536 übertragen Paketlängeninformationen zur dritt- bzw. vierthöchsten Bitposition 3 SB bzw. 4 SB des Schieberegisters 500. Der Weg 546 gibt ein Signal an die fünfthöchste Bitposition 5 SB, die angibt, daß die Datenstelle wenigstens eine vorbestimmte Zeit auf einen Sammelleitungszugriff nach Auftreten bestimmter qualifizierender Ereignisse in der Datenstelle gewartet hat. Der Weg 423 führt ein ein Schnappschuß-Bit darstellendes Signal zur sechsthöchsten Bitposition SSB.

Der in Fig. 2 gezeigte FIFO-Speicher 211 ist genauer in Fig. 6 dargestellt. Er weist einen Eingangspuffer 600, einen FIFO-Puffer 602 und einen Ausgangspuffer 604 auf. Der Paketlängendetektor 205 ist ebenfalls genauer in Fig. 6 gezeigt. Wie nachfolgend noch beschrieben wird, erkennt dieser Detektor, daß der Puffer 600 bzw. der Puffer 604 Pakete gleich oder kleiner als eine vorbestimmte Länge aufgenommen bzw. abgegeben hat, und legt eine entsprechende Information an einen Vorwärts- Rückwärts-Zähler 620 an. Der Stand des Zählers gibt dann jederzeit die Anzahl von Paketen mit der vorbestimmten Länge oder kleiner an, die sich im Augenblick im Puffer 602 befinden. Der Stand des Zählers 620 wird durch einen Umsetzer 625 überwacht, der die Einstellung von Flipflops 628 und 629 steuert. Informationen, die den Zustand dieser Flipflops angeben, steuern über Wege 208 und 209 Flipflops 530 und 535. Der Ausgang dieser Flipflops wiederum überträgt entsprechende Datenstellen-Parameterinformationen zum Schieberegister 500.

Datenpakete, die eine Datenstelle von dem bedienten Gerät 120 aufnimmt, gelangen von der Eingangs- Ausgangsschnittstelle 200 über den Weg 201 zum Eingangspuffer 600 des FIFO-Speichers 211. Das FIFO-Steuergerät 214 überträgt ein Signal über den Weg 215, um ein Datenpaket vom Eingangspuffer 600 über den Weg 601 zum FIFO- Puffer 602 und vom Eingangspuffer 600 über den Weg 203 zum Start- und Endedetektor 610 zu führen. Der Detektor 610 stellt die Paketgrenzen fest, indem er die jedem Paket zugeordneten, speziellen Paketgrenzen-Codierungen decodiert. Die Daten für die Paketgrenzen werden über den Weg 611 zum Schwellenwert-Vorwärtszähler 612 übertragen. Dieser nimmt Taktimpulse auf und stellt fest, ob ein Paket ein kurzes oder ein langes Paket ist, indem er die Anzahl von Taktzyklen zählt, die innerhalb der durch den Detektor 610 festgestellten Paketgrenzen liegen, und indem er diesen Zählwert mit einem vorbestimmten Paketlängenparameter vergleicht. Wenn der Zähler 612 ein Paket einer vorbestimmten Länge feststellt, beispielsweise ein kurzes Paket, so wird ein Impuls über den Weg 613 zum Vorwärts-Rückwärtszähler 620 übertragen. Dieser Impuls schaltet den Zähler 620 weiter, der in Verbindung mit dem Zähler 617 einen Zählwert für kurze Pakete im FIFO- Speicher 602 enthält. Der Vorwärts-Rückwärtszähler 620 gibt die Zähldaten für kurze Pakete über den Weg 621 zum qualifizierenden Paketumsetzer 625. Dieser Umsetzer decodiert die Zähldaten für kurze Pakete, um festzustellen, wie viele kurze Pakete im Augenblick im FIFO-Puffer 602 enthalten sind. Wenn der FIFO-Puffer 602 beispielsweise zwei oder mehr kurze Pakete enthält, so sendet der Umsetzer 625 einen positiven Impuls über den Weg 626 zur Einstellung eines SR-Flipflops 628 aus. Wenn der FIFO- Puffer 602 fünf oder mehr kurze Pakete enthält, so sendet der Umsetzer 625 einen positiven Impuls über die Wege 626 und 627 zum Setzen der SR-Flipflops 628 bzw. 629 aus. Diese Flipflops wiederum setzen die Flipflops 530 und 535.

Wenn der Datenstelle ein Sammelleitungszugriff gewährt wird, so sendet das FIFO-Steuergerät 214 ein Signal auf dem Weg 215 aus, um ein Datenpaket vom FIFO- Puffer 602 über den Weg 603 zum Ausgangspuffer 604 und über den Weg 204 zum Start-Ende-Detektor 615 zu führen. Der Detektor 615 findet die Paketgrenzen durch Decodieren der jedem Paket zugeordneten Paketgrenzen-Codierungen. Die Daten für die Paketgrenzen werden über den Weg 616 zum Schwellenwert-Vorwärtszähler 617 übertragen. Der Zähler 617 stellt fest, ob das Paket eine vorbestimmte Länge besitzt, beispielsweise ein kurzes Paket ist, indem er die Anzahl von Taktzyklen innerhalb der durch den Detektor 615 festgestellten Paketgrenzen zählt und diesen Zählwert mit einem vorbestimmten Paketlängenparameter vergleicht. Wenn der Zähler 617 beispielsweise ein kurzes Paket feststellt, so wird ein Impuls über den Weg 618 zum Vorwärts-Rückwärts-Zähler 620 übertragen. Dieser Impuls schaltet den Zähler 620 zurück, damit ein Zählwert für kurze Pakete im FIFO-Puffer 602 verbleibt. Der Zähler 620 überträgt die Zählwertdaten für kurze Pakete über den Weg 621 zum qualifizierenden Paketumsetzer 625, der - wie bereits erläutert - die Zähldaten für die kurzen Pakete decodiert, um festzustellen, wie viele kurze Pakete im Augenblick im FIFO-Puffer 602 gespeichert sind. Wenn der FIFO-Puffer 602 weniger als zwei kurze Pakete enthält, so sendet der Umsetzer 625 einen positiven Impuls über den Weg 630 aus, um das SR-Flipflop 628 zurückzusetzen. Wenn der FIFO-Puffer 602 weniger als fünf kurze Pakete enthält, so sendet der Umsetzer 625 einen positiven Impuls über den Weg 631 aus, um das SR- Flipflop 629 zurückzusetzen.

Die Q-Ausgangssignale dieser SR-Flipflops gelangen über Wege 208 und 209 zur Konkurrenz-Logikschaltung 218. Ein Signal hohen Pegels (H) am Q-Ausgang des SR- Flipflops 629 zeigt der Konkurrenz-Logikschaltung 218 an, daß wenigstens fünf kurze Pakete im FIFO-Puffer 602 gespeichert sind. Ein Signal H am Q-Ausgang des SR-Flipflops 628 gibt der Logikschaltung 218 an, daß zwei oder mehr kurze Pakete im FIFO-Speicher 602 gespeichert sind. Wenn die Q-Ausgänge der Flipflops 628 und 629 beide auf niedrigem Pegel (L) sind, dann befinden sich weniger als zwei kurze Pakete im FIFO-Puffer 602.

Die über den Weg 212 zum FIFO-Steuergerät 217 übertragenen Informationen beinhalten Belegungsinformationen, die angeben, ob der Puffer 602 voll, wenigstens halbvoll oder weniger als halbvoll ist.

Die Taktsammelleitung 103 überträgt die Bittaktsignale und die Rahmentaktsignale über den Weg 115-1 zur Konkurrenz-Logikschaltung 218. Das Bittaktsignal wird in der gesamten Konkurrenz-Logikschaltung 218 über den Weg 425 und das Rahmentaktsignal über den Weg 426 verteilt. Die Beziehung zwischen diesen beiden Taktsignalen ist im Zeitdiagramm in Fig. 3 dargestellt.

Wenn der FIFO-Puffer 602 voll ist, so geht das Voll-Signal auf H und wird vom FIFO-Steuergerät 214 über den Weg 207 zum D-Eingang des D-Flipflops 523 übertragen. Der H-Übergang des nächsten Rahmentaktsignals am Eingang CLK des D-Flipflops 523 setzt das Flipflop, so daß sein Q-Ausgang auf H geht. Dieses Q-Ausgangssignal wird über den Weg 524 zum Eingang MSB des Schieberegisters 500 geführt.

Wenn der FIFO-Puffer 602 wenigstens halbvoll ist, so geht das Halb-Voll-Signal vom FIFO-Steuergerät 214 auf H und gelangt über den Weg 206 zum D-Eingang des D-Flipflops 521 sowie zum unteren Eingang des ODER- Gatters 540. Das Signal H am Eingang des ODER-Gatters 540 läßt dessen Ausgang auf H gehen. Das Ausgangssignal H des ODER-Gatters 540 bereitet das UND-Gatter 542 über den Weg 541 vor. Der H-Übergang des nächsten Rahmentaktsignals am Eingang CLK des D-Flipflops 521 setzt das Flipflop und bewirkt, daß dessen Ausgang Q auf H geht. Das Q-Ausgangssignal des D-Flipflops 521 gelangt über den Weg 522 zum Eingang 2 SB des Schieberegisters 500.

Wenn der Paketlängendetektor 205 mehr als fünf kurze Pakete feststellt, so wird ein Signal H über den Weg 208 zum D-Eingang des D-Flipflops 530 geführt. Beim nächsten H-Übergang des Rahmentaktimpulses am Eingang CLK des D-Flipflops 530 wird das Flipflop gesetzt, so daß sein Ausgang Q auf H geht. Das Q-Ausgangssignal des D-Flipflops 530 wird über den Weg 531 zum Eingang 3 SB des Schieberegisters 500 übertragen. Wenn der Paketlängendetektor 205 wenigstens zwei kurze Pakete feststellt, so wird ein Signal U über den Weg 209 zum D-Eingang des D-Flipflops 535 sowie zum ODER-Gatter 540 übertragen. Das Signal durchläuft das Gatter 540 und gelangt an einen Eingang des UND-Gatters 542. Beim nächsten H-Übergang des Rahmentaktimpulses am Eingang CLK des D-Flipflops 535 wird das Flipflop gesetzt, so daß sein Ausgang Q auf H geht. Das Q-Ausgangssignal des D-Flipflops 535 wird über den Weg 536 zum Eingang 4 SB des Schieberegisters 500 gegeben.

Der positive Übergang des ersten Rahmentaktimpulses nach Umschalten der Ausgangsspannung des ODER-Gatters 540 auf H schaltet das UND-Gatter 542 durch, das dann ein Signal H an den Eingang CLK des Schwellenwert-Zählers 543 anlegt. Dieser zählt jeden empfangenen Rahmenimpuls, nachdem entweder der Weg 206 oder der Weg 209 auf H gegangen sind. Der Schwellenwert-Zähler 543 wird durch das Ausgangssignal H vom UND-Gatter 542 um einen Zählwert weitergeschaltet. Wenn der Zählwert einen vorgewählten Schwellenwert erreicht, geht sein Ausgang CNT ≦λτ N auf H. Dieses Ausgangssignal wird über die Leitung 544 zum Eingang D des D-Flipflops 545 übertragen. Das D-Flipflop 545 wird dann durch den H-Übergang des nächsten Rahmentaktimpulses am Eingang CLK gesetzt. Dadurch geht dessen Q-Ausgang auf H. Das Ausgangssignal Q des Flipflops 545 wird über den Weg 546 zum Eingang 5 SB des Schieberegisters 500 geführt.

Das UND-Gatter 550 erhält eines seiner beiden Eingangssignale vom Gatter 540 über den Weg 541. Das andere Eingangssignal ist der über den Weg 426 ankommende Rahmentaktimpuls. Das Gatter 550 hat die Aufgabe, den Schwellenwert-Zähler 543 über den Weg 551 zu löschen, wenn der nächste Rahmentaktimpuls auftritt, nachdem der Ausgang des Gatters 540 auf L gegangen ist. Das Gatter 540 geht auf L, wenn weder ein Signal H vorhanden ist, das ein Wenigstens-Halb-Voll-Bit auf dem Weg 206 darstellt, noch ein Bit H für einen Kurzpaket-Zählwert auf dem Weg 209 ansteht. Da der Eingang des Gatters 550, der das Signal vom Gatter 540 aufnimmt, invertiert ist, bewirkt ein Signal L auf dem Weg 541, daß der Rahmenimpuls über das Gatter 550 zum Schwellenwert-Zähler 543 geführt wird, wodurch der Zähler gelöscht wird. (Seine Ausgänge gehen auf L.) Wenn der Ausgang des Schwellenwert-Zählers 543 auf L geht, so wird dieses Signal L beim nächsten Rahmenimpuls nach demjenigen Rahmenimpuls, der den Schwellenwert-Zähler 543 gelöscht hat, in das Flipflop 545 eingegeben. Dies bewirkt, daß das an das Schieberegister 500 angelegte Signal 5 SB auf L geht. Der Schwellenwert- Zähler 543 und das Flipflop 545 bleiben beide im Ausgangszustand L, bis wenigstens eine der beiden Bedingungen auftritt, die ermöglichen, daß das Gatter 540 ein Ausgangssignal H liefert.

Nachfolgend werden diejenigen Schaltungen in Fig. 4 beschrieben, die einer Datenstelle die Möglichkeit geben, ihr Schnappschuß-Bit einzustellen, um eine Schnappschuß-Zeit immer dann zu definieren, wenn keine andere Datenstelle eine 1 als Schnappschuß-Bit (SSB) an Konkurrenz-Sammelleitungen 102 anlegt. Wenn eine Datenstelle zu Anfang an die Betriebsspannung angelegt wird, so werden alle Flipflops 410, 412, 418, 421 und 422 durch das Hauptlöschsignal zurückgesetzt, das über den Weg 416 an ihre Eingänge CLR angelegt ist. Wenn diese Flipflops zurückgesetzt sind, so ist ihr Ausgang Q auf L.

Ein Signal H für eine anstehende Anforderung wird über den Weg 216 vom FIFO-Steuergerät 214 zu einem Eingang des NAND-Gatters 430 und einem Eingang des UND-Gatters 417 geführt, wenn die Datenstelle einen Sammelleitungszugriff anfordert. Der H-Übergang des nächsten Rahmentaktimpulses ist an den anderen Eingang des NAND-Gatters 430 angelegt. Dadurch geht dessen Ausgang auf L. Das L-Ausgangssignal des NAND- Gatters 430 wird über den Weg 431 zum Vorsetzeingang des D-Flipflops 410 und zum Setzeingang des SR-Flipflops 412 geführt. Dadurch werden die Flipflops gesetzt, und ihre Ausgänge Q gehen auf H. Auf diese Weise wird die Datenstelle veranlaßt, mit dem Anlegen der Bits im Schieberegister 500 an die Konkurrenz-Sammelleitung 102 zu beginnen.

Der durch sechs teilende Zähler 514 zählt Bittaktimpulse, die über den Weg 425 an seinen Eingang CLK geführt werden, und zwar nach Anlegen jedes Rahmenimpulses an seinen Eingang R. Nach Zählung von fünf Bittaktimpulsen gibt der Zähler 514 den sechsten Bittaktimpuls von seinem Ausgang Q über den Weg 519 an den Eingang CLK des D-Flipflops 418. Die durch das Gatter 406 an die Konkurrenz- Sammelleitung 102 angelegten Bits gelangen von der Sammelleitung 102 über den Weg 114-1 an den Eingang des Gatters 417. Da das D-Flipflop 418 nur jeweils durch den sechsten Bittakt-Ausgangsimpuls vom Zähler 514 beaufschlagt wird, wird der Ausgang Q des Flipflops nur dann auf H gebracht, wenn der Ausgang des UND-Gatters 417 zu diesem Zeitpunkt auf H ist. Der Ausgang des UND-Gatters 417 ist zur Bittaktzeit 6 nur dann auf H, wenn keine 1- Werte im Augenblick durch anfordernde Datenstellenschaltungen als Schnappschuß-Bit an die Konkurrenz-Sammelleitung 102 angelegt. Das Q-Ausgangssignal des eingestellten Flipflops 418 wird über den Weg 419 an den Setzeingang des SR-Flipflops 422 geführt, um dessen Ausgang Q auf H einzustellen. Dieses Ausgangssignal H wird über den Weg 423 zum Eingang SSB des Schieberegisters 500 geführt. Dann wird das Schnappschuß-Bit durch den L-Übergang des nächsten Rahmentaktimpulses in das Schieberegister 500 geladen.

Damit die ansteigende Flanke des durch den Zähler 514 erzeugten Impulses das Schnappschuß-Bit richtig in das Flipflop 418 führt, muß durch richtige Auswahl der Bauteile dafür gesorgt werden, daß das Schnappschuß-Signal am D-Eingang des Flipflops 418 noch stabil ist, wenn der Taktimpuls vom Zähler 514 ankommt, da die gleiche ansteigende Flanke des Bittaktimpulses, die bewirkt, daß die Konkurrenz-Logikschaltung das Bit SSB auf die Konkurrenz-Sammelleitung 102 bringt, auch den Zähler 514 weiterschaltet. Für die meisten praktischen Verwirklichungen zeigt eine Zeitanalyse für den schlimmsten Fall, daß die Gesamtverzögerung, die sich durch die Kombination der durch das Schieberegister 500, das Gatter 404, das Sammelleitungs-Treibgatter 406, die Kapazität der Konkurrenz-Sammelleitung 102 und des Gatters 417 verursachten Verzögerungen ergibt, wesentlich größer als die Verzögerung über den Zähler 514 ist, so daß keine Schwierigkeit auftritt. Wenn jedoch für eine bestimmte Wahl von Logikbausteinen Schwierigkeiten auftreten, dann kann ein Verzögerungselement zwischen das Gatter 417 und den D-Eingang des Flipflops 418 eingefügt werden.

Das Gatter 409 stellt Nichtübereinstimmungen zwischen dem von jeder Datenstelle an die Sammelleitung angelegten Bit und der logischen Kombination des Bitwerts auf der Sammelleitung bei Anlegen jedes Bits fest. Eine Nichtübereinstimmung wird festgestellt, wenn eine Datenstelle eine 0 an die Sammelleitung zu einem Zeitpunkt gibt, wenn eine 1 durch eine andere Datenstelle angelegt wird.

Eine Datenstelle gewinnt Zugriff zur Paketsammelleitung 105, wenn ein Exklusiv-ODER-Gatter 409 keine Nichtübereinstimmung beim Auslesen des Inhaltes des Schieberegisters 500 und Anlegen an die Sammelleitung 102 feststellt. Der Ausgang Q der Flipflops 410 und 412 bleibt dann zu diesem Zeitpunkt auf H, und das Q-Ausgangssignal H vom SR-Flipflop 412 wird über den Weg 413 zum D-Eingang des Flipflops 421 übertragen. Der H-Übergang des nächsten Rahmentaktimpulses stellt den Ausgang Q des D-Flipflops 421 auf H ein. Das Q-Ausgangssignal des Flipflops 421 wird als Datenstelle-Ausgewählt-Signal auf den Weg 217 gegeben. Dieses Signal wird zum Rücksetzeingang des SR-Flipflops 422 übertragen, um dessen Ausgang Q auf L zu bringen. Dieses Q-Ausgangssignal vom SR- Flipflop 422 wird als 0 zum Eingang SSB des Schieberegisters 500 weitergeleitet. Das Rahmentaktsignal gelangt über den Weg 426 zum Ladeeingang des Schieberegisters 500. Wenn das Rahmentaktsignal auf L geht, werden die verschiedenen Bits auf den Eingangsleitungen des Schieberegisters 500 parallel in das Schieberegister geladen. Diese Bits stellen die Q-Ausgangssignale der Flipflops 523, 521, 530, 535, 545, das Schnappschuß-Bit auf dem Weg 523 und die zugeordnete Prioritätszahl von der Schaltung 527 dar. Die Bits werden dann seriell mittels des Bittaktes aus dem Schieberegister 500 geschoben, der über den Weg 425 an den Schiebeeingang des Schieberegisters angelegt ist. Bei jedem positiven Übergang des Bittaktes wird ein Bit aus dem Schieberegister 500 herausgeschoben. Als erstes wird das Bit MSB vom Schieberegister 500 über den Weg 501 zum Exklusiv-ODER-Gatter 404 gegeben, gefolgt von den Bits 2 SB, 3 SB . . . LSB, und zwar in dieser Reihenfolge. Die aus dem Schieberegister 500 gelesenen Bits werden durch das Exklusiv-ODER-Gatter 404 verarbeitet und - wie nachfolgend erklärt werden soll - zum NAND-Gatter 406 mit drei Eingängen übertragen.

Der durch sechs teilende Zähler 433 und das SR- Flipflop 435 geben die Möglichkeit, daß ein Signal L auf der Maskiersammelleitung 104 selektiv nur die Parameterbits maskiert, d. h. die Datenstellen-Belegungsbits, die Paketlängenbits, das Bit vom Zähler 543 und die Schnappschuß- Bits (Bits MSB . . . SSB), so daß ein Sammelleitungszugriff dann durch diejenigen dieser Bits, die nicht maskiert sind, und die Bits aus der Schaltung 527 gesteuert wird. Der Zähler 433 verhindert, daß irgendwelche Bits der Prioritätszahl aus der Schaltung 527 maskiert werden, so daß die zugeordnete Prioritätszahl der Datenstelle immer während eines Konkurrenzzyklus verfügbar ist. Der Zähler 433 gibt außerdem die Möglichkeit, daß ein Signal H auf der Polaritätssammelleitung 101 nur die Bits der zugeordneten Prioritätszahl invertiert, die aus dem Schieberegister 500 auf die Konkurrenz-Sammelleitung 102 ausgelesen werden. Dadurch wird verhindert, daß die Bits MSB . . . SSB invertiert werden.

Der Zähler 433 und das SR-Flipflop 435 werden zurückgestellt, wenn das an ihren Rückstelleingang über den Weg 426 angelegte Rahmentaktsignal auf H geht, wodurch ihr Ausgang Q auf L gelangt. Wenn die Bits MSB . . . SSB aus dem Schieberegister 500 gelesen werden, so wird das Q-Ausgangssignal L des SR-Flipflops 435 zum NOR-Gatter 437 übertragen. Dadurch wird das Gatter 437 vorbereitet, so daß es ein von der Maskiersammelleitung 104 über den Weg 118-1 empfangenes Signal L invertieren kann. Es wird dann ein empfangenes Maskiersammelleitungssignal L als Signal H vom NOR-Gatter 437 über den Weg 438 zum ODER-Gatter 440 weitergeleitet. Dieses Signal H verhindert, daß das Flipflop 410 während des Empfangs der Parameterbits (MSB . . . SSB) zurückgestellt wird, wie später beschrieben werden soll. Ein Maskiersammelleitungssignal H wird invertiert und als Signal L vom NOR-Gatter 437 über den Weg 438 zum ODER-Gatter 440 geführt. Dieses Signal L gibt die Möglichkeit, daß das Flipflop 410 bei einer durch das Gatter 409 festgestellten Nichtübereinstimmung zurückgestellt wird. Auf diese Weise kann jede beliebige Kombination von Parameterbits bei einem Konkurrenzzyklus ignoriert werden, aber die Parameterbits werden weiterhin auf die Konkurrenz-Sammelleitung 102 gegeben, so daß eine Einrichtung zur Sammlung von statistischen Daten für das Netzwerk (beispielsweise, wie oft wenigstens eine Datenstelle voll ist) nur die Konkurrenz-Sammelleitung 102 zu überwachen braucht.

Das Q-Ausgangssignal H des SR-Flipflops 435 wird außerdem über den Weg 436 zu einem Eingang des UND- Gatters 402 geführt. Dieses Signal L schaltet das UND- Gatter 402 ab und bringt seinen Ausgang auf L. Auf diese Weise wird verhindert, daß die Polaritätssammelleitung 101 die Parameterbits invertiert. Das Ausgangssignal L des UND-Gatters 402 gelangt über den Weg 403 an einen Eingang des Exklusiv-ODER-Gatters 404. Die aus dem Schieberegister 500 gelesenen Parameterbits werden über den Weg 501 an den anderen Eingang des Exklusiv-ODER-Gatters 404 geführt. Wenn das Bit vom Schieberegister 500 auf H ist, so ist das Ausgangssignal des Exklusiv-ODER-Gatters 404 auf H, und wenn das Bit vom Schieberegister 500 auf L ist, so ist das Ausgangssignal des Exklusiv-ODER-Gatters 404 auf L. Wenn demgemäß der obere Eingang des Exklusiv- ODER-Gatters 404 auf L gehalten wird, so werden die Eingangsbits vom Schieberegister 500 nicht invertiert und durch das Exklusiv-ODER-Gatter 404 zum mittleren Eingang des NAND-Gatters 406 mit drei Eingängen sowie über den Weg 405 zum unteren Eingang des Exklusiv- ODER-Gatters 409 übertragen.

Beim Auslesen jedes Parameterbits aus dem Schieberegister 500 durch den Bittakt schaltet der Bittakt außerdem den durch sechs teilenden Zähler 433 weiter. Nach Zählen von fünf Bittaktimpulsen sind die ersten fünf Bits (MSB . . . 5 SB) aus dem Schieberegister 500 herausgeschoben worden. Der Zähler 533 bringt dann seinen Ausgang auf H, wenn der nächste Taktimpuls entsprechend dem Bit SSB empfangen wird. Dieses Signal H gelangt über den Weg 434 zum Eingang S des SR-Flipflops 435 und stellt dessen Ausgang auf H ein. Das Ausgangssignal H des SR- Flipflops 435 wird zum NOR-Gatter 437 und zum NAND-Gatter 402 übertragen. Das Eingangssignal H des NOR-Gatters 437 bringt dessen Ausgang auf L. Das Ausgangssignal L des NOR-Gatters 437 wird über den Weg 438 zum ODER-Gatter 440 übertragen. Dies verhindert, daß ein Maskiersammelleitungssignal L die Bits der zugeordneten Prioritätszahl maskiert, da ein Signal L am Eingang des Gatters 437 dessen Ausgang nicht auf H bringen kann. Das Signal H vom SR-Flipflop 435 bereitet das UND-Gatter 402 vor. Dadurch kann ein Polaritätsumkehrsignal (Signal H) von der Polaritätssammelleitung 101 über das UND-Gatter 402 zum Exklusiv-ODER-Gatter 404 geführt werden.

Das Polaritätsumkehrsignal von der Polaritätssammelleitung 101 auf dem Weg 113-1 wird benutzt, um selektiv die Bits der zugeordneten Prioritätszahl zu invertieren, die aus der Datenstelle über den Weg 114-1 auf die Konkurrenz-Sammelleitung 102 gegeben werden. Ein Polaritätssignal L überträgt das Bit der Prioritätszahl nichtinvertiert zur Konkurrenz-Sammelleitung 102. Ein Polaritätssignal H gibt ein invertiertes Bit der Prioritätszahl zur Konkurrenz-Sammelleitung 102. Die Bits der Prioritätszahl werden selektiv durch das über den Weg 113-1 an das Exklusiv-ODER-Gatter 404 angelegte Polaritätssignal gesteuert, wie nachfolgend beschrieben werden soll.

Wenn das Polaritätssignal und das Bit der Prioritätszahl am Exklusiv-ODER-Gatter 404 beide auf H oder beide auf L sind, so ist das Ausgangssignal des Exklusiv- ODER-Gatter 404 L. Wenn das Polaritätssignal und das Bit der Prioritätszahl am Exklusiv-ODER-Gatter 404 verschieden sind (ein Signal auf H und ein Signal auf L), so ist das Ausgangssignal des Exklusiv-ODER-Gatters 404 auf H. Mit anderen Worten, ein Polaritätssignal L bewirkt, daß ein Bit der zugeordneten Prioritätszahl unverändert über das Exklusiv-ODER-Gatter 404 läuft, während ein Polaritätssignal H bewirkt, daß das Exklusiv-ODER- Gatter 404 ein invertiertes Bit der Prioritätszahl weiterleitet. Die Bits am Ausgang des Exklusiv-ODER-Gatters 404 werden durch das eingeschaltete NAND-Gatter 406 mit drei Eingängen invertiert und auf die Konkurrenz-Sammelleitung 102 gegeben. Außerdem werden die Bits vom Exklusiv- ODER-Gatter 404 zum Exklusiv-ODER-Gatter 409 weitergeleitet.

Der linke und rechte Eingang des NAND-Gatters 406 mit drei Eingängen werden entsprechend der nachfolgenden Erläuterung beaufschlagt. Der D-Eingang des D-Flipflops 442 ist auf H, wenn das Steuergerät ein Datenstellen- Betätigungssignal H über den Weg 119-1 zuführt. Der H- Eingang des nächsten Rahmentaktimpulses stellt das Flipflop ein, wodurch dessen Ausgang Q auf H geht. Das Q-Ausgangssignal des D-Flipflops 442 wird über den Weg 443 zum linken Eingang des UND-Gatters 406 geführt. Das D-Flipflop 442 bleibt gesetzt (wodurch sein Ausgang Q auf H bleibt), falls nicht ein Datenstellen-Abschaltsignal L vom Steuergerät zum D-Eingang des Flipflops geführt wird, um diese Datenstelle abzuschalten und zu verhindern, daß sie einen Sammelleitungszugriff verlangt.

Wenn diese Datenstelle einen Sammelleitungszugriff anfordert, so stellt das FIFO-Steuergerät 214 das Anforderungs-Vorhanden-Signal 216 auf H ein. Dieses Signal 216 gelangt über den Weg 216 zum unteren Eingang des UND- Gatters 417 und zum rechten Eingang des NAND-Gatters 430. Beide Gatter werden dadurch eingeschaltet. Wenn der nächste Rahmentaktimpuls auf H geht, so geht der Ausgang des NAND-Gatters 430 auf L. Das Ausgangssignal L des NAND- Gatters 430 wird zum L-Voreinstelleingang des D-Flipflops 410 und zum L-Einstelleingang des SR-Flipflops 412 über den Weg 431 gegeben. Der Q-Ausgang beider Flipflops gelangt dann auf H. Das Ausgangssignal Q des SR-Flipflops 412 wird über den Weg 413 zum rechten Eingang des NAND- Gatters 406 und zum D-Eingang des D-Flipflops 421 geführt.

Die vom Gatter 404 über den Weg 405 zum mittleren Eingang des eingeschalteten NAND-Gatters 406 mit drei Eingängen übertragenen Bits werden durch das NAND-Gatter invertiert und als Prioritätsbits über den Weg 407 zur Konkurrenz- Sammelleitung 102 gegeben.

Wenn die Prioritätsbits vom Exklusiv-ODER-Gatter 404 zum NAND-Gatter 406 mit drei Eingängen übertragen werden, gelangen sie außerdem über den Weg 405 zum Exklusiv- ODER-Gatter 409. Die logische Kombination der Prioritätsbits, die durch alle anfordernden Datenstellen (einschließlich der vorliegenden Datenstelle) auf die Konkurrenz-Sammelleitung 102 gegeben werden, wird von dieser Sammelleitung 102 zum Exklusiv-ODER-Gatter 409 übertragen. Da alle von der vorliegenden Datenstelle an die Konkurrenz-Sammelleitung angelegten Prioritätsbits durch das NAND-Gatter 406 mit drei Eingängen invertiert werden, stimmen die Eingangssignale des Exklusiv-ODER-Gatters 409 nicht überein, wenn der Ziffernwert des Prioritätsbits von der Konkurrenz-Sammelleitung 102 gleich dem des Prioritätsbit-Ausgangssignal vom NAND-Gatter 406 zur Sammelleitung 102 ist. Wenn die Eingangssignale des Exklusiv-ODER-Gatters 409 nicht übereinstimmen, bleibt der Ausgang des Gatters 409 auf H. Dieses Ausgangssignal H wird über den Weg 439 zum ODER-Gatter 440 geführt, so daß dessen Ausgang auf H geht. Das Ausgangssignal H des ODER-Gatters 440 gelangt zum D-Eingang des D-Flipflops 410. Dadurch kann dessen Q-Ausgang auf H bleiben. Das Ausgangssignal Q des Flipflops 410 wird dem invertierenden Rücksetzeingang des SR-Flipflops 412 über den Weg 411 zugeführt. Das Signal H am invertierenden Rücksetzeingang des SR-Flipflops 412 setzt das Flipflop nicht zurück, und dessen Ausgang Q bleibt auf H. Dieses Ausgangssignal H wird dem NAND- Gatter 406 zugeführt. Dadurch kann das NAND-Gatter weiterhin nachfolgende Prioritätsbits zur Konkurrenz- Sammelleitung 102 übertragen.

Die einzige Möglichkeit dafür, daß die Eingangssignale des Exklusiv-ODER-Gatters 409 übereinstimmen können, liegt dann vor, wenn ein Bit 0 durch die Datenstelle an die Sammelleitung gegeben wird und ein Bit 1 bereits auf der Sammelleitung ist (und angibt, daß eine andere Datenstelle höhere Priorität hat), oder wenn ein Bit 1 auf die Sammelleitung ausgegeben wird und ein Bit 0 zurückkommt (wodurch ein fehlerhaftes NAND-Gatter mit drei Eingängen angezeigt wird). In beiden Fällen schaltet sich die Datenstelle selbst aus dem Wettbewerb aus, wenn kein Maskiersammelleitungssignal L auf der Sammelleitung 104 vorhanden ist.

Das Maskiersammelleitungssignal kann einen Einfluß nur während der ersten sechs Bitzeiten (MSB . . . SSB) haben. Der Ausgang des NOR-Gatters 437 wird zu allen anderen Zeitpunkten durch das Q-Ausgangssignal H des SR- Flipflops 435 auf L gehalten. Ein Signal L von der Maskiersammelleitung 104 während der ersten sechs Bits bringt den Ausgang des NOR-Gatters 437 auf H. Das Ausgangssignal H des NOR-Gatters 437 gelangt über den Weg 438 zum ODER-Gatter 440, so daß dessen Ausgang auf H geht und verhindert, daß ein Signal L vom Ausgang des Exklusiv- ODER-Gatters 409 weitergeleitet wird, wenn das Gatter eine Nichtübereinstimmung feststellt. Wenn das NOR-Gatter 437 ein Signal H von der Maskiersammelleitung 104 empfängt, so geht der Ausgang des NOR-Gatters 437 auf L. Dadurch kann das ODER-Gatter 440 Bits vom Exklusiv-ODER- Gatter 409 weiterleiten.

Nachdem die ersten fünf Bits (MSB . . . SSB) zur Konkurrenz-Sammelleitung gegeben worden sind, wird das SR-Flipflop 435 durch den sechsten Taktimpuls gesetzt. Dadurch geht sein Ausgang Q auf H. Dieses Q-Signal wird zum NOR-Gatter 437 übertragen und bringt dessen Ausgang auf L. Dadurch wird verhindert, daß ein Maskiersammelleitungssignal über den Weg 438 zum ODER-Gatter 440 weitergeleitet wird. Wenn die Eingangssignale des Exklusiv- ODER-Gatters 409 übereinstimmen, so geht der Ausgang dieses Gatters auf L. Dieses Ausgangssignal L wird über den Weg 439 zum ODER-Gatter 440 übertragen. Dadurch wird dessen Ausgang auf L gebracht (da sein anderer Eingang durch das NOR-Gatter 437 auf L gehalten wird). Das Ausgangssignal L des ODER-Gatters 440 gelangt zum D-Eingang des D-Flipflops 410. Wenn der nächste Bittaktimpuls am Eingang CLK des D-Flipflops 410 auf H geht, so wechselt sein Ausgang Q auf L. Das Q-Ausgangssignal des D-Flipflops 410 wird über den Weg 411 zum L-Rückstelleingang des SR-Flipflops 412 übertragen, um dessen Q-Ausgang auf L zu bringen. Das Q-Ausgangssignal L des SR-Flipflops 412 wird zum D-Eingang des D-Flipflops 421 und zu einem Eingang des NAND-Gatters 406 mit drei Eingängen geführt. Das Signal L am Eingang des Gatters 406 schaltet das Gatter aus und bringt die Datenstelle aus dem Wettbewerb.

Die Datenstelle sendet dann keine weiteren Bits auf die Konkurrenz-Sammelleitung 102, bis das nächste Rahmentaktsignal auf H geht und das Anforderungs-Vorhanden- Signal vom FIFO-Steuergerät 214 auf H ist.

Claims (14)

1. Verfahren zur Zuteilung des Zugriffs zwischen einer Vielzahl von Einheiten (110) zu einer gemeinsamen Einrichtung, insbesondere einer gemeinsamen Sammelleitung (105), mit den Verfahrensschritten:

• a) jeder Einheit (110) wird eine dynamische Prioritätszahl mit einer Anzahl von festen Ziffern und mit variablen, höherwertigen Parameterziffern zugeordnet, die den augenblicklichen Zustand der jeweiligen Einheit wiedergeben;
• b) zur Ermittlung der ranghöchsten Einheit geben alle einen Zugriff anfordernden Einheiten (110) sequentiell und beginnend mit der höchstwertigen Ziffer die Ziffern ihrer Prioritätszahl auf einen gemeinsamen Anforderungsbus (102);
• c) jede anfordernde Einheit vergleicht sequentiell die jeweilige Ziffer auf dem Anforderungsbus (102) mit der entsprechenden Ziffer ihrer Prioritätszahl;
• d) nach einem Vergleichsergebnis, das eine rangniedere eigene Priorität erkennen läßt, gibt die jeweilige Einheit (110) nicht weiter Ziffern auf den Anforderungsbus (102) und scheidet aus der Zuteilungskonkurrenz aus;
• e) Zuteilen des Zugriffs an diejenige Einheit (110), welche als letzte in der Zuteilungskonkurrenz übrig bleibt;

gekennzeichnet durch die Merkmale

• f) in jeder Einheit wird die Zahl der auf eine Übertragung über die gemeinsame Einrichtung (105) wartenden Nachrichten, deren Länge eine vorgegebene Länge nicht übersteigt, überwacht;
• g) aus der Zahl der wartenden Nachrichten gemäß f) wird eine oder werden mehrere Parameterziffern der dynamischen Prioritätszahl abgeleitet.

2. Verfahren nach Anspruch 1, gekennzeichnet durch folgende Schritte:

• h) zu gewählten Zeitpunkten wird unter gemeinsamer Steuerung an eine allen Einheiten (110) gemeinsame Maskierleitung (104) ein Maskiersignal angelegt;
• i) bei Vorhandensein eines Markiersignals auf der Maskierleitung (104) wird verhindert, daß eine Parameterziffer Einfluß auf die Zuteilungskonkurrenz hat, so daß die Zuteilungskonkurrenz nur durch die verbleibenden Ziffern der Prioritätszahl entschieden wird.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Bestimmung der Zahl der auf eine Übertragung wartenden Nachrichten die folgenden Schritte umfaßt:

• k) Hochzählen eines Zählers (620) in der jeweiligen Einheit (110), wenn eine Nachricht, deren Länge die vorbestimmte Länge nicht übersteigt, in einem Pufferspeicher (211) der Einheit eintrifft;
• l) Herunterzählen des Zählers (620), wenn eine Nachricht gemäß k) bei einem Zugriff der Einheit (110) zu der gemeinsamen Einrichtung (105) aus dem Pufferspeicher (211) auf die gemeinsame Einrichtung ausgelesen wird;
• m) Umsetzen des Zählwertes des Zählers (620) in wenigstens eine Parameterziffer, wenn die Zahl der Nachrichten im Pufferspeicher (211) wenigstens einen vorbestimmten Wert erreicht.

4. Verfahren nach Anspruch 1, 2 oder 3, gekennzeichnet durch die folgenden Schritte:

• n) Messen der Zeit, die in einer Zugriff anfordernden Einheit (110) nach Eintreten eines bestimmten Ereignisses in der Einheit abläuft;
• o) Erzeugen eines Ausgangssignals, wenn dabei eine vorbestimmte Zeit abgelaufen ist;
• p) Erzeugen einer Parameterziffer unter Ansprechen auf das Ausgangssignal.

5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß einige der Parameterziffern in jeder anfordernden Einheit (110) durch folgende Verfahrensschritte erzeugt werden:

• q) Überwachen des Pufferspeichers (211) in der Einheit, um festzustellen, ob er weniger als X% oder zu X% oder vollständig mit Informationen gefüllt ist, die darauf warten, an die gemeinsame Einrichtung (105) angelegt zu werden;
• r) Umschalten eines ersten Logikbauteils (521) einer Einheit von einem ersten in einen zweiten Zustand, wenn der Pufferspeicher (411) der Einheit wenigstens zu X% gefüllt ist;
• s) Umschalten eines zweiten Logikbauteils (523) einer Einheit aus einem ersten in einen zweiten Zustand, wenn der Pufferspeicher (411) der Einheit voll ist, und
• t) Verwenden von Ausgangssignalen des ersten bzw. zweiten Logikbauteils als Parameterziffern in den höherstelligen Ziffern der dynamischen Prioritätszahl.

6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß wenigstens eine zusätzliche Parameterziffer (SSB) in jeder anfordernden Einheit (110) durch folgende Verfahrensschritte erzeugt wird:

• u) Prüfen, ob die zusätzliche Parameterziffer (SSB) auf dem gemeinsamen Anforderungsbus (102) liegt;
• v) Setzen der zusätzlichen Parameterziffer (SSB) in jeder einen Zugriff anfordernden Einheit (110), falls die zusätzliche Parameterziffer (SSB) beim Prüfen gemäß l) nicht auf dem Anforderungsbus (102) lag;
• w) Zuteilen der folgenden Zugriffe nur an Einheiten (110), in denen die zusätzliche Parameterziffer (SSB) gesetzt ist;
• x) Rücksetzen der zusätzlichen Parameterziffer (SSB) bei Gewährung des Zugriffs.

7. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1 mit einem Pufferspeicher (602) in jeder Einheit, der Nachrichten unterschiedlicher Länge aufnimmt, und mit einer Konkurrenzschaltung (218) in jeder Einheit (110), die folgenden Bauteile enthält:
Logikbauteile (521, 523, 530, 545) zur Erzeugung von Parameterziffern der jeweiligen Prioritätszahl, eine Logiksteuerschaltung zur Umschaltung der Logikbauteile aus einem ersten in einen zweiten Zustand unter Steuerung bestimmter, den augenblicklichen Zustand der jeweiligen Einheit beschreibender Parameter, eine Registerschaltung (500), in welche die von den Logikbauteilen (521, 523, 530, 535, 545) erzeugten Parameterziffern sowie feste Ziffern (527) der jeweiligen Prioritätszahl eingegeben werden, eine Überlagerungsschaltung (406) zum sequentiellen Anlegen der Ziffern der jeweiligen dynamischen Prioritätszahl an den Anforderungsbus (102), eine Vergleichsschaltung (409), die jeweils den Ziffernwert auf dem Anforderungsbus (102) mit dem entsprechenden Ziffernwert der jeweiligen dynamischen Prioritätszahl vergleicht, eine Schaltung (421), die bei einem vorgegebenen, eine rangniedere Priorität kennzeichnenden Ausgangssignal der Vergleichsschaltung (409) die Abgabe weiterer Ziffern an den Anforderungsbus (102) sperrt und die jeweilige Einheit (110) aus der Zuteilungskonkurrenz ausscheidet,
dadurch gekennzeichnet, daß in jeder Einheit (110) ein Detektor (205) vorgesehen ist, der feststellt, ob die Zahl der Nachrichten, die im Augenblick im Pufferspeicher (211) der Einheit abgelegt sind und deren Länge die vorgegebene Länge nicht übersteigt, einen vorbestimmten Wert übersteigt, und eine Schalteinrichtung (628, 629), die unter Ansprechen auf ein Ausgangssignal des Detektors wenigstens eines der Logikbauteile (535) aus einem ersten in einen zweiten Zustand umschaltet, um das Vorhandensein wenigstens der vorbestimmten Zahl von Nachrichten im Pufferspeicher (211) anzuzeigen und eine entsprechende Parameterziffer zu erzeugen.

8. Schaltungsanordnung nach Anspruch 7 zur Durchführung des Verfahrens nach Anspruch 2, dadurch gekennzeichnet, daß die Schaltungsanordnung eine Schaltung (124) aufweist, die unter gemeinsamer Steuerung zu den gewählten Zeitpunkten das Maskiersignal auf die Maskierleitung (104) gibt,
daß in der Konkurrenzschaltung (218) jeder Einheit (110) eine Inaktivierungsschaltung (440) vorgesehen ist, die unter Ansprechen auf ein Maskiersignal auf der Maskierleitung (104) die Vergleichsschaltung (409) sperrt, derart, daß einzelne Parameterziffern nicht an der Zuteilungskonkurrenz beteiligt sind.

9. Schaltungsanordnung nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß der Detektor (205) jeder Einheit (110) folgende Bauteile aufweist:
einen ersten Zähler (620), der die Anzahl der augenblicklich in der Einheit gespeicherten Nachrichten, deren Länge die vorgegebene Länge nicht übersteigt, abgibt,
einen zweiten Zähler (612) zur Erhöhung des ersten Zählers (620) immer dann, wenn der Pufferspeicher (211) der Einheit eine solche Nachricht aufnimmt,
einen dritten Zähler (617) zur Erniedrigung des ersten Zählers (620) immer dann, wenn eine derartige Nachricht aus dem Pufferspeicher (211) gelesen wird, nämlich dann, wenn die Einheit Zugriff zur gemeinsam benutzten Einrichtung (105) erhält,
einen an den ersten Zähler (620) angeschalteten Umsetzer (625), der feststellt, wenn der erste Zähler (620) einen vorbestimmten Zählwert enthält,
und daß die Schalteinrichtung (628, 629) einen Ausgang (626) des Umsetzers (625) mit dem ersten Logikbauteil (535) verbindet, um dieses aus einem ersten in einen zweiten Zustand immer dann umzuschalten, wenn der Pufferspeicher (211) wenigstens eine vorbestimmte Anzahl solcher Nachrichten enthält.

10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, daß die Logiksteuerschaltung in jeder Einheit (110) die Zeitspanne mißt, die in jeder Einheit nach einem vorbestimmten Ereignis verstrichen ist, und einen vierten Zähler (543) aufweist, um ein drittes Logikbauteil (545) aus einem ersten in einen zweiten Zustand zur Erzeugung eines Parameterbits umschaltet, das anzeigt, daß wenigstens eine vorbestimmte Zeitspanne in einer Einheit verstrichen ist.

11. Schaltungsanordnung nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß ein Ausgangspuffer (604) zur Überwachung des Pufferspeichers (601) in jeder Einheit vorgesehen ist, um festzustellen, ob der Pufferspeicher weniger als X Prozent oder X Prozent mit Information gefüllt oder voll mit Informationen ist, die durch die Einheit an die gemeinsam benutzte Einrichtung anzulegen sind,
daß in jeder Einheit (110) ein zweites Steuergerät (214) vorgesehen ist, das ein viertes Logikbauteil (521) aus einem ersten in einen zweiten Zustand umgeschaltet wird, wenn der Pufferspeicher (211) wenigstens X Prozent voll ist, und ein fünftes Logikbauteil (523) von einem ersten in einen zweiten Zustand dann umschaltet, wenn der Pufferspeicher (211) voll ist, und daß die Registerschaltung (500) das Ausgangssignal der Logikbauteile (521, 523) als Parameterziffern in die höherstelligen Positionen der dynamischen Prioritätszahl eingibt.

12. Schaltungsanordnung nach Anspruch 11, dadurch gekennzeichnet, daß ein sechstes Logikbauteil (422) in jeder Einheit vorgesehen ist, das zwischen einem ersten und einem zweiten Zustand ist (Speichern von SSB),
daß ein siebtes Logikbauteil (417, 418) in jeder Einheit enthalten ist, das aufzeichnet, wenn eine Anforderung für einen Zugriff zur gemeinsam benutzten Einrichtung vorhanden ist,
daß das siebte Logikbauteil ein Gatter (417) enthält, das an das sechste Logikbauteil (422) ein Signal liefert, um es aus dem ersten in den zweiten Zustand in jeder Einheit umzuschalten, bei der eine Bedienungsanforderung vorhanden ist,
und daß das sechste Logikbauteil (422) eine Ziffer als eine der Parameterziffern der dynamischen Prioritätszahl für die Einheit erzeugt, wenn es sich im zweiten Zustand befindet (SSB gespeichert).

13. Schaltungsanordnung nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß der Detektor (205) ein achtes Logikbauteil (629) aus einem ersten in einen zweiten Zustand umschaltet, um das Vorhandensein wenigstens einer zweiten vorbestimmten Anzahl von Nachrichten, deren Länge die vorbestimmte Länge nicht übersteigt, im Pufferspeicher (211) der Einheit anzuzeigen.