DE3311427A1 - Integrierter dynamischer schreib-lesespeicher - Google Patents

Description

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Siemens Aktiengesellschaft Unser Zeichen Berlin und München VPA 83 P 1 2 t 6 DE

Integrierter dynamischer Schreib-Lesespeicher

Die Erfindung "bezieht sich auf einen integrierten dynamischen Schreib-Lesespeicher, bei dem die aus einander gleichen Speicherzellen bestehende Speichermatrix über wenigstens einen Zeilendekoder und einen Spaltendekoder hinsichtlich der einzelnen Speicherzellen adressierbar ist, wobei die Adressierung nach den Matrixspalten jeweils durch einen Spaltenadreßtakt CAS und die Adressierung nach den Matrixzeilen jeweils durch einen Zeilenadreßtakt RAS eingeleitet wird, bei dem außerdem die Speichermatrix wenigstens eine redundante Zeile und/oder Spalte aufweist, die zunächst vom Normalbetrieb des Speichers ausgeschlossen und erst aufgrund einer besonderen Maßnahme für den Normalbetrieb - und zwar als Ersatz - verfügbar ist.

Bekanntlich beginnt bei vielen dynamischen Schreib-Lesespeichern, den sog. DRAM's, jeder Betriebszyklus mit dem Zeilenadreßtakt RAS (= row address-strobe), der sämtliche Zeilenadressen über die Adreßleitungen einliest und zwischenspeichert. Dabei wird mindestens eine der vorgesehenen Speicherzellen durch entsprechende Beaufschlagung der zugehörigen Zeilenleitungen (= Wortleitungen) auf die den einzelnen Spaltenleitungen (=Bitleitungen) zugehörenden Leseverstärker geschaltet. Letztere nehmen die in der jeweils adressierten Speicherzelle eingeschriebene digitale Information auf, die auf diese Weise zwischengespeichert und für den Datenausgang des Speichers zur Verfügung gestellt wird. Mit Beendigung des jeweiligen Auslesezyklus wird dann die zwischengespeicherte Information von dem betreffenden Leseverstärker wieder an die adressierte Speicherzelle zurückgegeben, wobei aufgrund des Zeilenadreßtakt RAS ein vom zugehörigen Spaltenadreßtakt völlig unab-

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hängiges Auffrischen der in der betreffenden Speicherzelle eingeschriebenen Information gegeben ist.

Der zweite Teil eines jeden Zugriffs wird von dem Spaltenadreßtakt CAS (= column address-strobe) eingeleitet, der die Spaltenadressen, d.h. also die Bitleitungsadressen, einliest und abspeichert. Entsprechend dem Zeilenauswahltakt RAS wird auch durch den Spaltenadreßtakt GAS die Dekodierung gesteuert. Der Spaltenadreßtakt CAS schaltet den mit der adressierten Speicherzelle verbundenen Anschluß des Leseverstärkers auf ein Zwischenregister, das gleichzeitig dazu dient, um die Daten nochmals zu verstärken.

Nun gibt es bekanntlich auch integrierte Halbleiterspeieher, deren Matrix zusätzliche Zeilen und Spalten enthält, die zunächst für den Normalbetrieb des Speichers an sich nicht vorgesehen sind. Tritt aber an einer oder mehreren Speicherzellen, die für den Normalbetrieb vorgesehen sind, ein Defekt auf, so besteht dann die Möglichkeit, die die defekte Zelle enthaltende Zeile oder Spalte durch eine redundante Zeile oder Spalte zu ersetzen, die dann durch entsprechende Maßnahmen für den Normalbetrieb, für den sie zunächst gesperrt sind, zugänglich gemacht, werden. Hierzu ist es üblich, die redundanten Zeilen und Spalten durch entsprechende Kurzschlußverbindungen von einem Ansprechen auf den Normalbetrieb abzuhalten. Die Aktivierung erfolgt dann durch Auftrennen dieser Kurzschlußverbindungen. Solche redundante Zeilen und Spalten werden häufig (vgl. "Elektronik" (1980), H. 22, S. 93, Kap. 2.7.1) eingesetzt, da sie eine Steigerung der Ausbeute bei der Herstellung solcher Matrixspeicher ermöglichen.

Nun ist bekanntlich bei dynamischen oder bei quasistatischen RAM's, die mit redundanten Speicherzellen versehen sind und die aufgrund festgestellter defekter Speicher-

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zellen in der soeben angedeuteten Weise "repariert" wurden, es von Bedeutung, eine Möglichkeit zu haben, bei der Serienfertigung solcher Speicher einen Chip, der einer · solchen Reparatur unterworfen wurde, von einem einwandfreien Chip der gleichen Fertigungsserie unterscheiden zu könen. Außerdem kann es wichtig sein, den Fehler trotz seiner aufgrund der Reparatur erreichten Unwirksamkeit lokalisieren zu können. Es wäre nämlich erwünscht, die diese Lokalisierung betreffende Information bereits vor Durchführung des den Normalbetrieb betreffenden Tests zur Verfügung zu haben. Außerdem wäre es günstig, wenn man dabei eine Trennung der für die Adressierung der im vornherein für den Normalbetrieb geplanten Speicherzellen dienenden Signale von den zur Adressierung der einzelnen vorgesehenen, redundanten Speicherzellen erforderlichen Signalen zur Verfügung hätte. Dann wäre es nämlich möglich, auch die durch den Einsatz von redundanten Zellen reparierten Speicherbausteine topologiergerecht zu prüfen und weitere Fehler leichter und besser zu analysieren.

In der Literaturstelle "Electronics" (März 24, 1982), S. 121 - 124, ist ein statischer RAM-Speicher beschrieben, der ebenfalls redundante Speicherzellen hat und der für die Erkennung von aktivierten redundanten Spalten einen sog. "Roll-Call-Circuit" einsetzt. Dieser Roll-Call-Kreis wird dadurch aktiviert, daß eine im Vergleich zu dem für den Normalbetrieb anzuwendenden Datenpegel größere Spannung am Dateneingangs-Pin angelegt und dann die Spaltenadressen zyklisch angewendet werden. Jedesmal, wenn dann eine durch eine redundante Spalte ersetzte Matrixspalte adressiert ist, erscheint am Datenausgang ein Signal logisch "1".

Die Aufgabe der vorliegenden Erfindung besteht nun darin, einen der eingangs gegebenen Definition entsprechenden dynamischen Schreib-Lesespeicher derart auszugestalten,

daß sowohl das Vorliegen eines Ersatzes von Speicherzellen aus dem für den Normalbetrieb vorgesehenen Zellenfeld durch redundante Speicherzellen als auch die Adressen von defekten Wortleitungen wie auch von defekten Bitleitungen durch einen logischen Pegel am Datenausgang des Speichers durch Anwendung einer dem Roll-Call-Modus entsprechenden Beaufschlagung angezeigt werden.

Hierzu ist gemäß der Erfindung bei einem der eingangs gegebenen Definition entsprechenden Schreib-Lesespeicher vorgesehen, daß der aufgrund der jeweiligen Adressierung mit den eingespeicherten digitalen Daten beaufschlagte und als Tristate-Treiber ausgestaltete Datenausgang des Speichers durch den Ausgang eines weiteren und als Dekoder ausgestalteten Schaltungsteils beeinflußt wird und daß dieser Schaltungsteil derart ausgestaltet und gesteuert ist, daß bei der Adressierung jeder der durch eine redundante Zeile bzw. Spalte ersetzten Zeilen bzw. Spalten des ursprünglich für den Normalbetrieb vorgesehenen Teils der Speichermatrix und bei gleichzeitiger externer Aktivierung des als Dekoder ausgebildeten weiteren Schaltungsteils dieser eine Sperrung des normalen Datenwegs von der Speichermatrix zum Tristate-Ausgang und das Erscheinen eines entsprechenden eindeutigen Anzeigesignals am Datenausgang des Speichers bewirkt.

Es wird also eine Möglichkeit angegeben, bei einem an sich in üblicher Weise ausgestalteten dynamischen Speicher durch einen in geeigneter Weise ausgestalteten und an den Datenausgang des Speichers geschalteten Hilfsdekoder die Adressen sowohl von defekten Wortleitungen als auch von defekten Bitleitungen durch einen logischen Pegel am Datenausgang des Speichers erkennbar zu machen.

Die Erfindung wird nun anhand der Figuren 1 bis 7 näher beschrieben. Dabei ist in Figur 1 das Blockschaltbild

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eines üblichen dynamisehen RAM-Speichers dargestellt, auf den die vorliegende Erfindung anwendbar ist. Figur 2 bringt das zugehörige Taktsteuerungs-Zeitdiagramm. Figur 3 stellt den Schaltplan für einen der Erfindung entsprechenden Dekoder dar, während Figur 3a die für den Normalbetrieb anzuwendende und ebenfalls auf den Tristateausgang geschaltete Datenausgangsschaltung des Speichers zeigt. Figur 4 bringt das Zeitdiagramm der für den Betrieb des Dekoders gemäß Figur 3 erforderlichen Impulse und Figur 5 das Zeitdiagramm der für den Roll-Call im Early-Write-Betrieb anzuwendenden Impulse. In Figur 6 ist das Blockschaltbild eines die für den Betrieb einer Anlage gemäß der Erfindung liefernden und von den Impulsen RAS, CAS und WS (= Schreibtakt), also von den bei dynamischen RAM-Speichern üblichen Impulsen gesteuerten Taktumformers dargestellt. In Figur 7 ist eine weitere Ausgestaltung des den Kern der Erfindung bildenden Ausgangsdekoders gezeigt,

Der in Figur 1 im Blockschaltbild dargestellte DRAM-Speicher ist mit redundanten Zeilen und Spalten versehen und verwendet eine Kontrollschaltung, wie sie in "1981 IEES . International Solid-State Circuits Conference", S. 84 und 85, in Figur 3 dargestellt ist. Sie ist jedoch im Vergleich zu der genannten Veröffentlichung in Figur 1 noch eingehender dargestellt. Der für den Normalbetrieb beabsichtigte Teil der Speichermatrix SP ist mit N, der Bereich der redundanten Zeilen mit RZ und der Bereich der redundanten Spalten mit RS bezeichnet. Von den Adreßeingängen A ,A.,..

...A her wird ein sowohl vom Spaltenadreßtakt CAS als

auch vom Zeilenadreßtakt RAS gesteuerter und als Demultiplexer ausgebildeter Adreßbuffer AB beaufschlagt, dessen mit χ. bzw. 5E. (i = 0, 1, 2, ....) bezeichnete Ausgänge für die Adressierung nach den Matrixzeilen und dessen mit

y. bzw. y. (j = 0, 1, 2,...) für die Adressierung nach

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den Matrixspalten - und zwar zunächst nur für das für den

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Normalbetrieb vorgesehene Zellenfeld N - zuständig sind. Hierzu sind jeweils zwei Adressierungsausgänge für die Zeilenansteuerung (also je zwei Ausgänge x.,x.) als auch jeweils zwei Adressierungsausgänge für die Spaltenansteuerung (also zwei Ausgänge y., y.) zu einem Paar zusammengefaßt, indem sie zueinander invertierte Adressiersignale führen.

Die für die Adressierung nach den Zeilen des für den No rmalbetrieb vorgesehenen und z.B. quadratischen Teils N der Speichermatrix SP vorgesehenen Ausgangspaare x_Q,x ... ...x ,x sind mit jeweils η Eingängen der den einzelnen Matrixzeilen zugeordneten NOR-Gatter GZ so verbunden, daß für jede mögliche Kombination- von Signalen an den Adreßeingängen A-....A des Adreßbuffers AB jeweils genau eine der Matrixzeilen im Bereich N der Speichermatrix SP durch den Ausgang des zugehörigen NOR-Gatters GZ unter Verwendung eines Verstärkers V aktiviert wird.

Die für die Adressierung nach den Spalten "des für den Normalbetrieb vorgesehenen Teil N der Speichermatrix vorgesehenen Ausgänge y.,y. des Adreßbuffers AB sind in ihrer Gesamtheit ebenfalls zur Steuerung von - nunmehr mit GS bezeichneten - NOR-Gattern vorgesehen, wobei den einzelnen Matrixspalten und damit Bitleitungen in dem für den Normal betrieb vorgesehenen Zellenfeld N der Speichermatrix SP jeweils ein solches NOR-Gatter GS zugeordnet ist. Auch hier, ist in Analogie zur Zeilenansteuerung jedem Ausgangspaar y-»y.; je ein Eingang jedes dieser NOR-Gatter GS zugeteilt.

Allerdings ist die Ansteuerung der Spalten des Zellenfelds N durch die NOR-Gatter GS etwas anders als die Ansteuerung der Matrixzeilen durch die NOR-Gatter GZ.

Dies liegt daran, daß die Speicherzellen und Vergleichszellen der Speichermatrix SP als einander gleiche Eintransistorspeicherzellen ausgebildet sind, wobei die zu jeweils einer Matrixzeile gehörenden Zellen mit dem Gate ihres

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Transistors an die der betreffenden Matrixzeile zugeordnete Wortleitung gelegt ist. Anders ist die Situation bezüglich der Spaltenleitungen, also der Bitleitungen. Jede dieser Bitleitungen ist (vgl. z.B. "1976 IEEE International Solid-State-Circuits Conference", S.128 und 129) in zwei Hälften unterteilt, die jeweils die Hälfte der pro Matrixspalte vorgesehenen Speicherzellen und je eine Vergleichszelle (Dummyzelle) aufweisen und an dem der Speicherkapazität der betreffenden Zelle abgewandten stromführenden An-Schluß des Schalttransistors der betreffenden Zelle angeschlossen sind, während der andere stromführende Anschluß des Schalttransistors mit der auf ein Bezugspotential bezogenen Speicherkapazität verbunden ist. Jede der beiden Bitleitungshälften ist mit ihrem einen Ende an je einem der bei den Signalanschlüsse des als Flip-Flop ausgebildeten Schreib Leseverstärker der betreffenden Matrixspalte angeschlossen, während am anderen Ende die Adressierung erfolgt!

Aus diesem Grunde sind die aus Figur 1 ersichtlichen Abweichungen hinsichtlich der Anschaltung der der Adressierung nach den Matrixspalten dienenden NOR-Gatter GS im Vergleich zu den der Adressierung nach den Matrixzeilen dienenden NOR-Gattern GZ vorgenommen. Der Ausgang jedes dieser NOR-Gatter GS steuert das Gate jeweils zweier MOS-Feldeffekttransistoren t, t, deren einer stromführender Anschluß (Source) an je einen der beiden informationsführenden und mit je einer Bitleitungshälfte der zugehörigen Matrixspalte verbundenen Anschlüsse des Schreib-Leseverstärkers gelegt ist, der der durch das betreffende NOR-Gatter GS jeweils zu adressierenden Matrixspalte zugeordnet ist. Der andere stromführende Anschluß des einen dieser beiden MOS-FET's, d.h. des Transistors t, liegt an dem das nichtinvertierte Ausgangssignal führenden Datenausgang D und der des anderen MOS-FET's t an dem das invertierte Ausgangssignal führenden Datenausgang D der Speichermatrix.

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Da die Speichermatrix SP redundante Zeilen und Spalten enthält, die im Aufbau den in dem Teil N der Speichermatrix SP vorgesehenen Spalten und Zeilen gleich sind und die im Bedarfsfall je eine schadhafte Zeile oder Spalte des Normalbereichs N zu ersetzen haben, sind zu diesem Zweck noch weitere Schaltungsteile vorgesehen, die wenigstens einen Zeilenredundanzdekoder ZRD bzw. einen Spaltenredundanzdekoder SRD bilden.

Bei jedem der vorgesehenen Zeilenredundanzdekoder ZRD ist jedem der der Adressierung nach den Matrixzeilen zugeordneten Adreßausgängen X₁ »x^ des Adreßbuffers AB je ein MOS-Feldeffekttransistor T zugeordnet, indem dessen Gate mit dem betreffenden Adreßausgang des Adreßbuffers AB verbunden ist. Die Gesamtheit der Sourceanschlüsse dieser Transistoren T liegt am Bezugspotential V und ihre Drains

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über je eine auftrennbare Verbindung F gemeinsam an der Source eines durch einen Takt 0_pR gesteuerten weiteren MOS-Feldeffekttransistors TS. Dieser liegt mit seinem Drain an dem ersten Versorgungspotential V und mit seinem Sourceanschluß nicht nur an den auftrennbaren Verbindungen F sondern auch noch am Gate eines weiteren MOS-Feldeffekttransistors TW. Dies Source dieses weiteren Transistors TW ist zur Steuerung je eines weiteren Eingangs jedes der zur Zeilenauswahl vorgesehenen NOR-Gatters GZ bestimmt .

Hierzu wird der Drainanschluß dieses weiteren Transistors TW durch ein getaktetes Drainpotential 0_ER beaufschlagt.

Der Sourceanschluß dieses weiteren Transistors TW ist schließlich einerseits an je einen Eingang der für die Steuerung der einzelnen Wortleitungen und damit für die Adressierung nach den Zeilen im normalen Zellenfeld N zuständigen NOR-Gatter GZ als auch über einen Verstärker V an je eine redundante Wortleitung in dem Ergänzungsteil RZ der Speicherzellenmatrix SP gelegt. Jede der vorgesehenen redundanten Zeilen und damit Wortleitungen ist auf die aus

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- fr- VPA 83 P 1 2 1 6 OE

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Figur 1 ersichtliche Weise mit je einem Zeilenredundanzdekoder ZRD verbunden, wobei die vorgesehenen Zeilenredundanzdekoder ZRD bezüglich ihrer Schaltung identisch sind. Die Taktsignale 0_ER zur Steuerung des Drainanschlusses der Transistoren TW sowie die Taktsignale 0_pR zur Steuerung des Gates des Transistors TS sind für alle Zeilenredundanzdekoder ZRD des Speichers gemeinsam.

Wie man leicht erkennt, wird jede der für den Normalbetrieb vorgesehenen Wortleitungen, also jede Wortleitung im Zellenfeld N, dann und nur dann mit dem Pegel "1" beaufschlagt, wenn an sämtlichen Eingängen des zugehörigen NOR-Gatters GZ eine "0" anhängig ist. Aufgrund der oben gemachten Feststellungen ist dies jeweils nur bei einer einzigen bestimmten Kombination der an den Ausgängen x.,x. des Adreßbuffers AB aufgrund der möglichen Adressierung der Fall sein. Außerdem müssen dann sämtliche auftrennbaren Verbindungen F in dem jeweils einer redundanten Zeile im Zellenfeld RZ jeweils zugeordneten Redundanzdekoder ZRD in Ordnung sein.

Soll nun eine vorgesehene Matrixzeile im Zellenfeld N durch eine redundante Zeile ersetzt werden, so muß der der betreffenden redundanten Zeile jeweils zugeordnete Redundanzdekoder ZRD so durch Auftrennen von Verbindungen F fest programmiert werden, daß beim Auftreten der der betreffenden Zeile im Zellenfeld N zugeordneten Zeilen-Adreßkombinat ion an den Ausgängen x.,x.des Adreßbuffers AB das dieser Zeile im Zellenfeld N jeweils zugeordnete NOR-Gatter GZ gesperrt wird und statt dessen der Transistor TW in dem der redundanten Zeile zugeordneten Zeilenredundanzdekoder den Takt 0_ER an die der redundanten Zeile zugeordnete Wortleitung im Zellenfeld RZ durchschaltet. Diesbezügliche Einzelheiten werden noch gebracht, da hier Übereinstimmung mit der Adressierung redundanter Matrixspalten gegeben ist. Vorerst wird jedoch noch kurz auf die Anschaltung der Spaltenadressierung eingegangen.

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Jeder Matrixspalte in dem für den Normalbetrieb vorgesehenen Zellenfeld N ist ebenfalls, wie bereits bemerkt, je ein als Spaltenadreßdekoder wirksames NOR-Gatter GS zugeordnet, dessen Eingänge durch die der Spaltenadressierung dienenden Adreßausgänge y^»y^ jeweils derart beaufschlagt sind, daß jeweils nur bei einer der betreffenden Matrixspalten allein zugeordneten Adreßkombination am Ausgang des der betreffenden Matrixspalte zugeordneten NOR-Gatters GS eine "1" erscheint. Diese "1" dient dann der Adressierung der betreffenden Matrixspalte im Zellenfeld N. Da nun bei dynamischen Speichern mit Eintransistors-Speicherzellen die Bitleitung aus zwei an je einem der beiden Signalanschlüsse des bereits erwähnten Schreib-Leseverstärker" gelegten Hälften besteht, müssen beide Teile für sich adressiert werden. Aus diesem Grund sind die beiden Signalanschlüsse des den einzelnen Matrix spalten jeweils zugeordneten Schreib-Leseverstärkers über die Source-Drainstrecke je eines Transistors t bzw. t an je einen der beiden Datenausgänge D bzw. D gelegt. Die Gates dieser beiden der betreffenden Matrixspalte jeweils zugeordneten Transistoren t, t werden von dem Ausgang des der betreffenden Matrixspalte zugeordneten NOR-Gatters GS beaufschlagt und gesteuert. Diese Sachlage ist bereits oben festgestellt worden.

Nun ist auch jeder redundanten Matrixspalte im Bereich RS je ein solches MOS-Transistorpaar t t zugeordnet, das in derselben Weise wie die Transistoren t bzw. t an die zugehörige Matrixspalte angeschlossen sind. Das das betreffende MOS-Transistorpaar t, t ansteuernde Signal wird jedoch nicht von einem NOR-Gatter GS sondern vom Ausgang eines - nur der betreffenden redundanten Matrixspalte jeweils zugeordneten - Spalten-Redundanzdekoders SRD geliefert. Dies bedeutet, daß jede der vorgesehenen redundanten Matrixspalten jeweils mit einem ihr zugeordneten Spalten-Redundanzdekoder SRD kombiniert ist.

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Im Aufbau stimmen in Fig. 1 die vorgesehenen Spalten-Redundanzdekoder SRD mit den Zeilen-Redundanzdekodern ZRD überein, so daß übereinstimmende Bezugszeichen in beiden Fällen verwendet sind. Der die Verbindung des Gates des Ausgangstransistors TW mit dem Versorgungspotential V

bildende Transistor TS wird bei allen Spalten-Redundanzdekodern SRD gemeinsam durch ein Taktsignal 0_pc gesteuert, das vom entsprechenden Taktsignal 0_p^ bei den Zeilen-Redundanzdekodern ZRD, wie aus Figur 2 hervorgeht, zeitlich abweicht. Dasselbe gilt für den den Drainanschluß des Ausgangstransistors TW in den vorgesehenen Spalten- -Redundanzdekodern SRD bei allen diesen Dekodern gemeinsam beaufschlagenden Taktimpuls 0-gp inbezug auf das entsprechende Taktsignal 0_pR bei den Zeilen-Redundanzdekodem ZRD. Schließlich ist noch zu bemerken, daß der durch die Source des Ausgangstransistors TW des einzelnen Spalten-Redundanzdekoders SRD gegebene Ausgang desselben an je einen Eingang aller der für die Spaltenadressierung zuständigen NOR-Gatter GS gelegt ist.

Die Zeitdiagramme der zum Betrieb eines DRAM-Speichers gemäß Fig. 1 erforderlichen Taktsignale sind in Fig. 2 dargestellt.

Um nun eine für den Normalbetrieb im Zellenfeld N vorgesehene Matrixspalte durch eine zur Verfügung stehende redundante Spalte zu ersetzen muß in Analogie zu den Verhältnissen bei dem Ersatz von Matrixzeilen durch je eine redundante Zeile der der betreffenden Matrixspalte zugeordnete Redundanzdekoder durcii Unterbrechung von Verbindungstellen F jeweils so eingestellt werden, daß beim Adressieren der im für den Normalbetrieb zuständigen Zellenfeld N zu ersetzenden Spalte einer der Spalten-Redundanzdekoder SRD anspricht und ein Signal 0 .

liefert, welches eine redundante Spalte aktiviert und gleichzeitig alle übrigen Spalten der normalen Speichermatrix N und damit auch die defekten Spalten deaktiviert.

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Zu erwähnen ist noch, daß die beiden Datenausgänge D und D des Speichers bevorzugt über einen Ausgangstreiber OL an einen Tristateausgang geführt sind, wie dies in der Patentanmeldung P 32 43 496.0 (= VPA 82 P 2022) näher beschrieben ist. In Fig. 1 und weiteren Figuren sind die Datenausgänge des Ausgangstreibers OL mit Do bzw. Do bezeichnet.

Um nun den bekannten DRAM-Speicher gemäß Figur 1 entsprechend der vorliegenden Erfindung weiter auszugestalten, wird .gemäß der Definition der vorliegenden Erfindung der als Tristateausgang ausgebildete Datenausgang durch den Ausgang eines weiteren und als Dekoder ausgestalteten Schaltungsteils beeinflußt und dieser Schaltungsteil so ausgestaltet, daß er als Roll-Call-Dekoder wirkt. Die Ausgestaltung wird vorteilhafter Weise in der aus Figur 3 ersichtlichen Weise vorgenommen. Da der zu steuernde Tristateausgang auch von den dem Speicher zu entnehmenden Daten passiert wird, ist es zweckmäßig den Tristateausgang in der aus Fig. 3a ersichtlichen Weise an den Datenausgangsbuffer OL des Speichers anzuschließen.

Figur 4 und Figur 5 zeigen die für die beiden Betriebsarten des in Figur 3 dargestellten Roll-Call-Dekoders erforderlichen Taktimpulse im Zeitdiagramm, während in Figur das Schaltbild einer für die Erzeugung der zum Betrieb des Roll-Call-Dekoders gemäß Fig. 3 erforderlichen Impulse geeigneten Anlage gezeigt ist. Eine zweckmäßige Darstellung des erfindungsgemäßen Roll-Call-Dekoders, die etwas von der Ausbildung gemäß Figur 3 abweicht und und ebenfalls in MOS-Technik dargestellt ist, bildet den Gegenstand der Figur 7 und die hierzu erforderliche Ergänzung des Impulsformers gemäß Figur 6 den Gegenstand der Figur 7a. Lediglich die Erzeugung der Impulse RAS, CAS und WE ist in den Zeichnungen nicht dargestellt, da hierzu etliche Anlagen bekannt sind.

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Das in Figur 3 gezeigte Schaltbild stellt einen sog. RoIl-Call-Dekoder dar, weil die mit seiner Hilfe mögliche Betriebsart eines DRAM-Speichers gemäß Fig. 1 dem an sich bekannten (vgl. Electronics/March 24, 1982, S. 121-124) Roll-Call-Modus entspricht. Während es sich beim Bekannten jedoch um den Einsatz dieses Modus bei einem statischen RAM handelt und der Betrieb dort ausschließlich auf einen Speicher abgestimmt ist, der nur redundante Bitleitungen, jedoch keine redundanten Wortleitungen aufweist, und bei dem außerdem die Adressen nicht gemultiplext sind, sollen im vorliegenden Fall diese Beschränkungen zum Wegfall kommen.

Der in Figur 3 dargestellte Roll-Call-Dekoder ist (ebenso wie die übrige Speicherschaltung) mit Hilfe von selbstsperrenden MOS-Feldeffekttransistoren vomselben Kanaltyp, aufgebaut, so daß die Integration zusammen mit den übrigen Teilen des Speichers, insbesondere auch mit der erforderlichen Impulsformeranlage gemäß Figur 6, keine besonderen technologischen Schwierigkeiten bereitet. Im Interesse der höheren Schaltgeschwindigkeit ist die Verwendung von η-Kanal MOS-FET's für die Realisierung günstiger als die von p-Kanal-MOS-FET's. Die Sehaltdiagramme und die angegebenen Spannungen sind deshalb auf den erstgenannten Fall ausgerichtet.

Zum Zwecke der Steuerung des in Fig. 3 dargestellten Dekoders gemäß der vorliegenden Erfindung ist zunächst der das auszuwertende Datensignal liefernde Signalausgang Do zur Steuerung eines ersten Ausgangstransistors T7 und der das hierzu invertierte Ausgangssignal liefernde Datenausgang So zur Steuerung eines zweiten Ausgangstransistors T8 vorgesehen. Dabei liegt der durch den direkten Ausgang Do des Speichers gemäß Fig. 1 gesteuerte Transistor T7 mit seinem Drain am ersten Versorgungspotential V und

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mit seinem Sourceanschluß an der Signalausgangsklemme DA des DRAM-Speichers. Der durch das invertierte Ausgangs-

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Datensignal und damit durch den Ausgang Do des Speichers gesteuerte Transistor T8 liegt mit seinem Sourceanschluß an dem als Bezugspotential verwendeten zweiten Versorgungspotential V und mit seinem Drain ebenfalls an der Signalausgangsklemme DA, so daß die beiden Ausgangstransistoren T7 und T8 bezüglich ihrer Source-Drainstrecken in Reihe geschaltet sind. Da die beiden Ausgangstransistoren vomselben Kanaltyp sind, bilden sie einen sog. Tristate-Ausgang, der in üblicher Weise durch den Ausgangstreiber OL der in Figur 1 dargestellten Speicherschaltung für einen dynamischen integrierten Halbleiterspeicher gesteuert ist, wobei die aus Fig. 3a ersichtliche Beaufschlagungsart sich besonders empfiehlt. Wesentlich für die Erfindung ist nun eine zusätzliche und vom Betriebszustand von redundanten Zeilen bzw. Spalten abhängige, zusätzliche Steuerung des Tristate-Ausgangs T7, T8.

Wie bereits dargelegt, ist jeder der vorgesehenen redundanten Zeilen in der Speichermatrix SP je ein Zeilen-Redundanzdekoder ZRD zugeordnet. Der Ausgang des jeweiligen Zeilen-Redundanzdekoders ZRD ist durch den Sourceanschluß des an seinem Drain durch den für alle Zeilen-Redundanzdekoder der Schaltung gemeinsamen Takt 0_ER beaufschlagten Transistors TW dieser Redundanzdekoder ZRD gegeben. Dieser Ausgang führt infolge einer Durchtrennung von Trennelementen F in dem betreffenden Dekoder ein " aufgrund der Durchtrennung programmiertes Signal 0_Ri· Dieses Signal 0„. wird, wie aus Fig. 1 ersichtlich, zur Adressierung der dem i-ten Zeilen-Redundanzdekoder ZRD. zugehörigen i-ten redundanten Wortleitung im Teil¹RZ der Speichermatrix SP verwendet. Es dient aber außerdem noch zu Steuerung je eines Transistors T„. im Roll-Call-Dekoder gemäß Figur 3.

Die Gesamtheit dieser durch je einen der vorgesehenen Zeilen-Redundanzdekoder ZRD₁ gesteuerten Transistoren (i = 1, 2,...) ist mit dem Drainanschluß an das erste

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Versorgungspotential V und mit den Sourceanschlüssen

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gemeinsam an den Drainanschluß eines weiteren MOS-FeIdeffekttransistors T5 gelegt, der die Verbindung zum BeZi

zugspotential V__ bildet und durch dasselbe Taktsignal

SS

PR gesteuert werden kann, das auch an dem Gate des den Anschluß zum Versorgungspotential V_„ bildenden MOS-FeId-

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effekttransistors TS in den einzelnen Zeilen-Redundanzdekodern ZRD liegt. Der zwischen den Transistoren T^ und dem Transistor T5 liegende gemeinsame Knoten ist über die Source-Drainstrecke eines weiteren MOS-Feldeffekttransistors T1 zur Steuerung des Tristate-Ausgangs T7» T8 vorgesehen. Dabei ist zunächst festzustellen, daß das Gate dieses weiteren MOS-FET's T1 durch den Ausgang eines UND-Gatters U kontrolliert wird, das seinerseits durch zwei Taktfolgen 0_RC und 0_pc gesteuert ist. Dabei ist die Taktfolge 0p_C diejenige Taktfolge, die gemeinsam bei den vorgesehenen Spalten-Redundanzdekodern SRD. (j = 1, 2,...,) das Gate des die Verbindung der in den betreffenden Spalten-Redundanzdekodern jeweils vorgesehenen Auftrennstellen F zum ersten Versorgungspotential V ^ bilden-

CC

den gemeinsamen MOS-Feldeffekttransistor TS steuert.

Die andere für die Steuerung des UND-Gatters U vorgesehene Impulsfolge 0rw-. ist hingegen bei der in Figur 1 dargestellten Schaltung bei den dort vorgesehenen Schaltungsteilen nicht verwendet. Sie ist hingegen für den Betrieb des Roll-Call-Dekoders gemäß Fig. 3 erforderlich und hat den aus Figur 4 bzw. Figur 5 ersichtlichen zeitlichen Verlauf. Der Drain des durch das UND-Gatter U gesteuerten

^O Transistors T1 ist gemeinsam mit dem Drain eines zweiten MOS-Feldeffekttransistors T2 zur Steuerung des Tristate-Ausgangs unter Vermittlung eines noch zu beschreibenden Schaltungsteils vorgesehen.

Ebenso wie den einzelnen Zeilen-Redundanzdekodern ist auch jedem der vorgesehenen Spalten-Redundanzdekoder SRD. je ein MOS-Feldeffekttransistor T_p. (j = 1, 2,...) zuge-

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. S3.

ordnet, der durch das vom Sourceanschloß des Ausgangstransistors TW des betreffenden Redundanzdekoders SRD. geliefert wird und der mit seinem Drainanschluß am ersten Versorgungspotential V liegt. Die Sourceanschlüsse dieser Transistoren T_n . bilden wiederum einen gemeinsamen Knoten, der einerseits über die Source-Drainstrecke des bereits genannten MOS-FET's T2 mit dem Drain des durch das UND-Gatter U gesteuerten MOS-FET's T1 verbunden ist und andererseits über die Source-Drainstrecke eines weiteren MOS-FET's T6 an das Bezugspotential V₀₀ anschaltbar ist. Hierzu wird das Gate dieses Verbindungstransistors Τβ durch diejenige Taktfolge 0_pp gesteuert, die auch für die Steuerung des die Verbindung der für die Programmierung des betreffenden Redundanzdekoders SRD. vorgesehenen,

auftrennbaren Verbindungsstellen F sum ersten Versorgungspotential V„_ bildenden MOS-Transistors TS zuständig ist. Dagegen ist für die Steuerung dieses weiteren Transistors T2 dessen Gate mit einer Taktfolge 0_EC beaufschlagt, die auch in den einzelnen Spalten-Redundanzdekodern SRD.

J am Drain des Transistors TW liegte

Zur Steuerung des Tristate-Ausgangs T7» T8 des Roll-Call-Dekoders gemäß Figur 3 sind nun die Drainanschlüsse der _?p. beiden Transistoren T1 und T2 gemeinsam über die Source-Drainstrecke eines Transfertransistors T3 an das Gate des am ersten Versorgungspotential V liegenden Transi-

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stors T7 des Tristate-Ausgangs T7,T8 angeschlossen. Au-■ ßerdem ist zur Steuerung des am Bezugspotential V_ss lie- _₀ genden Transistors T8 des Tristate-Ausgangs ein weiterer Transfertransistor T4 vorgesehen, der den Drainanschluß der beiden Transistoren T1 und T2 an das Gate des am Bezugspotential V liegenden Transistor schaltet. Dabei

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ist in dem gezeichneten Beispielsfall die Verbindung ,<- zwischen den Drains der beiden Transistoren T1, T2 zum Trasfertransistor TA· über einen Inverter i gegeben. Die-

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- xf- VPA 83 P 1 2 1 6 DE

All

ser Inverter könnte jedoch auch ■ in Alternative zu der in Figur 3 dargestellten Möglichkeit auf dem Weg zwischen den Transistoren T1 und T2 zum Transistor T7 des Tristate-Ausgangs T7, T8 vorgesehen sein. Beide Transfertransistoren T3 und T4 werden gemeinsam durch den · bereits für die Beaufschlagung des UND-Gatters U vergesehenen Takt 0_RC gesteuert. Eine Realisierung des UND-Gatters kann z.B. mittels eines selbstsperrenden MOS-FET geschehen, dessen Source und dessen Gate als je ein Signaleingang und dessen Drain als der Signalausgang des UND-Gatters U betrieben werden.

Durch die erfindungsgemäße Dekoderschaltung gemäß Fig. und die zugehörigen Steuerimpulse gemäß Fig. 4 bzw. Fig.

5 ist es nun möglich, die Adressen sowohl von defekten Wortleitungen als auch von defekten Bitleitungen eines RAM-Speichers mit dynamischer Peripherie und mit Adreßmultiplexing durch einen logischen Pegel am Ausgang DA der Tristate-Transistorkombination T7, T8 zu erkennen.

Das Zeitdiagramm gemäß Fig. 4 gibt den Zeitverlauf der zur Beaufschlagung des Dekoders gemäß Fig. 3 bei dem ausschließlich der Adressierung nach Wortleitungen dienenden Betrieb, dem sog. Only-RAS-Betrieb, erforderlichen Impulse RAS, 0pp> 0_Ri und 0_RC und das Zeitdiagramm gemäß Fig. 5 den Zeitverlauf der zur Beaufschlagung dieses Dekoders bei dem der Adressierung nach Bitleitungen dienenden Betrieb, dem sog. Early-Write-Betrieb, benötigten Impulse RAS, CAS, 0_pR, 0_Ri, 0_pc, 0_EC, 0_C . und 0_RC wieder. Diese Impulse sind in der aus Fig. 1 bzw. 3 bzw. 3a ersichtlichen Weise anzuwenden sind. Eine der Erzeugung dieser Impulse dienende Anlage wird noch anhand von Fig. 6 beschrieben.

Da die beiden Transistoren T7 und T8 auch jeweils durch je einen der beiden Datenausgänge Do bzw. Do des Ausgangstreibers OL gesteuert werden, empfiehlt es sich, den in

in Figur 1 ersichtlichen Ausgang dieses Ausgangstreibers OL in der aus Fig. 3a ersichtlichen Wen se an den aus den beiden Transistoren T7 und T8 gebildeten Tristate-Ausgang DA anzuschalten. Obwohl es im Prinzip möglich wäre, von einer Kombination des Datenausgangs mit dem Ausgang des Roll-Call-Dekoders abzusehen, empfiehlt sich eine solche Kombination aus verschiedenen Gründen. Einer der wichtigsten Gründe ist die Ersparnis an externen Anschlußelektroden, also Pins«

Zunächst ist im Hinblick auf Fig. 3a festzustellen, daß

die vom Speicher SP gelieferte Dateninformation D und die hierzu invertierte Information D an den Ausgangsbuffer OL gelangtρ der seinerseits durch vier verschiedene Sorten von Taktimpulsen, nämlich den Impulsen 0 , 0^, 0_C und ^₉ beaufschlagt ist. Hinsichtlich einer geeigneten Schaltung für den Ausgangstreiber OL kann wiederum auf die bereits genannte Patentanmeldung P 32 43 496.0 (=VPA 82 P 2022) (vgl. Fig. 5b) verwiesen werden, in der die .Taktimpulse 0_n,.0_n und ^_n zur Steuerung des Ausgangstreibers OL eingesetzt und die Funktion dieser Impulse beschrieben ist.'Der Takt 0_D ist bei solchen Schaltungen ebenfalls üblich, und hat die Aufgabe, ein Durchschalten der an den Datenausgängen D bzw. D anliegenden Daten an die Ausgänge Do bzw. Do des Buffers OL im Early-Write-Betrieb zu verhindern,,

Die Datenausgänge Do bzw. Do des Ausgangstreibers OL liegen am Gate je eines der beiden den Tristate-Ausgang DA bildenden Transistoren T7 bzw. T8, wobei der mit seinem Drain am ersten Versorgungspotential V_„ liegende Transi-

CC stör durch den das normale Datensignal liefernden Ausgang Do und der mit seiner Source am Bezugspotential V__ liegende Transistor T8 durch den das invertierte Daten- ■ signal liefernden Ausgang Do des Ausgangsbuffers OL gesteuert ist. Schließlich sind noch zwei Entladungstransistoren T9 bzw. T10 vorgesehen, die zwischen dem Ausgang Do bzw. Do liegen und die durch ein gemeinsames Signal

... .. --------3'3ί V427

VPA 83 P 1 2 1 6 DE

aktiviert werden. Dieses Steuersignal wird vom Ausgang

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eines UND-Gatters U geliefert, dessen einer Eingang durch den Spalten-Adreßtakt CAS und dessen anderer Eingang unter Vermittlung eines Inverters I von einem Taktimpuls 0_Dr, beaufschlagt ist, der, wie oben erwähnt, auch 'für .den Täktbetrieb .des Dekoders gemäß Fig. 3 be-

nötigt wird.

Im Zusammenhang mit Fig. 3a kann nun folgendes festgestellt werden: Die bei dynamischen RAM's übliche Ausgestaltung des Datenausgangs besteht aus dem als Ausgangsregister wirksamen Ausgangsbuffer OL, der die von der Speichermatrix SP stammenden Lesesignale D und D aufnimmt und verstärkt an die Gates der Transistoren T7 und T8 des TriStateausgangs weiterleitet. Eine von den Speicherbetriebstakten CAS (=Spalten-Adreßtakt) und WE (=Schreibeinleitungstakt) abgeleitete und durch die Takte 0 . 0_n,

ο υ

{J_n und 0-p. gegebene Steuerung sorgt jedoch dafür, daß diese Weiterleitung bei den Betriebsarten OnIy-RAS (siehe Electronic Design 13, June 21, 1979, S. 58-61, insbes. S.61 und Early-Write (»Electronics, April 28/1977, S.115-119,insb.

S.116") unterbleibt und der Datenausgang DA im Tristate-Zustand bleibt.

Erfindungsgemäß soll nun der Takt 0_RC nur dann den Wert logische "1" annehmen können, wenn der Roll-Call-Betrieb vorliegt, also m.a.W. der in Fig. 3 dargestellte und ebenfalls auf den Tristate-Ausgang T7 und T8 arbeitende Dekoder aktiviert wird. Dies kann ohne- einen zusätzlichen Pin am Speicherbaustein z.B. dadurch erreicht werden,indem eine Freigabe des Taktes 0_RC nur dann auftritt, wenn ein Schmitttrigger (vgl. Fig. 6) am Dateneingangsanschluß einen vom Normalbetrieb abweichenden Eingangspegel registriert. Der Takt 0_RC kann außerdem dafür verwendet werden, um etwa vorhandene und vom Spalten-Adreßtakt CAS gesteuerte Datenausgangskiller T9 und T10 (vgl. Fig. 3a) außer Kraft zu setzen.

3 3.1 .U 2 7

ar - γΡΑ 83 P 1 2 H DE

Die Funktionsweise des Dekoders gemäß Fig. 3 ist aufgrund der erfindungsgemäßen Schaltungstruktur derart, daß bei Roll-Call im Only-RAS-Betrieb (also bei Anwendung der Impulse gemäß Figur 4) bei entsprechend angelegter Wortadresse eine logische "1" am Datenausgang DA erscheint, wenn die zu der betreffenden Wortadresse (auf das Zellenfeld N bezogen) gehörende Wortleitung des Zellenfelds N durch eine redundante Wortleitung aus dem Bereich RZ ersetzt worden ist.

Bei Roll-Call im Early-Write-Betrieb- (d.h. also unter Verwendung der in Figur, 5 dargestellten Taktimpulse, erscheint dann am Datenausgang DA des Tristates T7» T8 eine logische "1", wenn bei angelegter Bitadresse die zur Bitadresse gehörende Bitleitung des für den Normalbetrieb vorgesehenen Zellenfelds N durch eine redundante Bitleitung (also eine Bitleitung aus dem Bereich RS der Speichermatrix SP) ersetzt worden ist. Der Transfer des Roll-Call-Dekodiersignals. auf den Datenausgang DA erfolgt über die Transfergates T3, T4, die durch den Takt 0 geöffnet werden»

Für das Auslesen der redundanten Bitleitungen muß gewährleistet sein, daß der Taktimpuls 0_RC zeitlich nach dem je wells korrespondierenden Taktimpuls 0pQ kommt, um zu verhindern, daß eine logische "1" über den durch das UND-Gatter U gesteuerten Transfertransistor T1 an die für die Steuerung des TriStateausgangs maßgebende Stelle, also an den Drain des Transistors T1, gelangt. Für das Auslesen der redundanten Bitleitungen ist die jeweils anliegen de Wortadresse bedeutungslos«,

Die von den einzelnen Spaltenredundanzdekodern SRDj gelieferten Impulse 0_n . gehen nur dann auf den Wert logisch "1", wenn über die einzelnen Bit-Redundanzdekoder (=Spaltenredundanzdekoder SRD) eine redundante Bitleitung angesprochen wird. Dieses Verhalten wird aus Fig. 1 unmit

- 2T - VPA 83 P 1 2 1 δ OE

telbar verständlich, dasselbe gilt auch für die Impulse 0_R., die von den Zeilen-Redundanzdekodern an den Roll-Call-Dekoder gem. Fig. 3 geliefert werden. Auch hier muß eine redundante Wortleitung über einen Zeilen-Redundanzdekoder angesprochen sein, damit der zugehörige Impuls 0_R., d.h. also eine-logische "1", an den Roll-Call-Dekoder abgegeben wird.

In Abweichung zu der aus Fig. 3 und 3a ersichtlichen Ausgestaltung kann sowohl der Roll-Call-Dekoder als auch der Speicherdatenausgang jeweils einen aus zwei Transistoren entsprechend Fig. 3 bzw. 3a T7 und T8 gebildeten Tr i-State-Ausgang haben, wobei dann die beiden Tristate-Ausgänge, die dem Ausgang DA entsprechen, auf einen gemeinsamen Ausgangspin geschaltet sind. Schließlich kann auch, wie bereits oben bemerkt, jedem der beiden Tristate-Ausgänge je ein Ausgangspin zugeordnet sein. Sowohl bei dem anhand der Fig. 3 bzw. 3a beschriebenen Fall als auch bei Verwendung eines einzigen Pins für zwei Tristate-Ausgänge (von denen der eine zum Roll-Call-Dekoder und der andere • zum Ausgangstreiber OL gehört) muß verhindert werden, daß das aus der Speichermatrix SP stammende Datensignal beim Betrieb im Roll-Call-Modus Einfluß auf den logischen Pegel am gemeinsamen Ausgangspin nehmen kann. Bei der anhand von Fig. 3 und 3a dargestellten Ausgestaltung ist dies durch die Taktführung erreicht. Ein evtl. vorgesehener Ladungskiller (T9, T10 gemäß Fig. 3a) muß dann durch den Takt 0_RC ausgeschaltet werden.

Die Taktimpulse 0_pR und 0_R. sind vom Zeilen-Adreßtakt MS, die Taktimpulse 0„„, 0__ und 0„ . sind vom Spalten-Adreßtakt CAS abhängig, die dann im Sarly-CAS durch einen RAS'-Impusl freigegeben werden.

Bei der in Fig. 6 dargestellten Impulswandlungsanlage hat man einen durch den Zeilen-Adreßtakt RAS gesteuerten Eingang, der über einen Verstärker V1 den zur Steuerung des Transistors T5 (Fig. 3) bzw. TS (Fig. 1) erforderlichen

So \ I 4 Z-/

83 P 12! 6DE

erforderlichen Impuls 0_pR liefert. Außerdem steuert der RAS-Impuls einen Inverter 11, dessen Ausgang unmittelbar an den einen Eingang und über ein erstes Verzögerungsglied VG1 an den anderen Ausgang eines ersten UND-Gatters U1 gelegt ist. Außerdem steuert der Ausgang des ersten Inverters den einen Eingang zweier weiterer UND-Gatter U2 und U3.

Der Ausgang des UND-Gatters U1 liefert die Impulse 0_ER, die ihrerseits an den Drain des Ausgangstransistors TW in den vorgesehenen Zeilen-Redundanzdekodern ZRD₁ gelegt sind und die zu dem anhand von Fig. 1 beschriebenen Verhalten dieser Dekoder führen. Der Impuls 0_ER wird außerdem an den Eingang eines zweiten Verzögerungsgliedes VG2 gegeben, dessen Ausgang zur Steuerung des oben erwähnten zweiten UND-Gatters U2 zusammen mit dem Ausgang des ersten Inverters 11 vorgesehen ist. Der Ausgang des zweiten UND-Gatters U2 liegt über die Serienschaltung zweier weiterer Verzögerungsglieder VG3 und VG4 an dem einen Eingang des dritten UND-Gatters U3, dessen anderer Eingang, wie bereits erwähnt, vom Ausgang des ersten Inverters 11 beaufschlagt ist«, Das dritte UND-Gatter U3 hat außerdem noch einen dritten Steuereingang, der von einem Dateneingangssignal DI unter Vermittlung eines Schmitt-Triggers ST gesteuert ist, und dessen Ausgang die Taktimpulse 0_RC liefert. Die Impulse 0_RC werden, wie bereits festgestellt wurde, zur Steuerung des UND-Gatters U sowie der beiden Transfertransistoren T3 und T4 bei dem erfindungsgemäßen Roll-Call-Dekoder gemäß Fig. 3 benötigt.

Wie aus Fig. 6 ersichtlich, liegt der Spaltenadreßtakt CAS ^J ebenfalls am Eingang eines Verstärkers, nämlich des Verstärkers V2, an dessen Ausgang die zur Steuerung des Ausgangsbuffers OL benötigten Taktimpulse ^abnehmbar sind. Die zu diesen Impulsen ^ invertierten Taktimpulse 0_C, die ebenfalls zur Steuerung des Ausgangsbuffers OL benötigt werden,werden vom Ausgang eines eingangsseitig von den Spaltenadreßtakten CAS gesteuerten Inverters 12 geliefert.

^VPA 83 P 1 2 1 δ OE

Dieser zweite Inverter 12 des Impulsformers gemäß Fig. 6 steuert außerdem den einen Eingang eines weiteren UND-Gatters U5, dessen anderer Eingang vom Ausgang des "bereits erwähnten zweiten UND-Gatters U2 des Impulsformers beaufschlagt ist. Der Ausgang dieses fünften UND-Gatters U5 liefert über einen weiteren Inverter 14 die Impulse 0p_C» die zur Steuerung des Gates des Transistors TS in den einzelnen Spalten-Redundanzdekodern SRD., zur Steuerung des

j UND-Gatters U im Dekoder gemäß Fig. 3 und des Transistors T6 in diesem Dekoder vorgesehen sind. Der Ausgang des fünften UND-Gatters U5 steuert über ein fünftes Verzögerungsglied VG5 den einen Eingang eines sechsten UND-Gatters U6, dessen anderer Eingang mit den vom Ausgang des fünften UND-Gatters U5 gelieferten Impulsen beaufschlagt ist. Der Ausgang des sechsten UND-Gatters U6 liefert die Taktimpulse 0_EC> d-ie zur Beaufschlagung des Drains der Ausgangstransistoren TW in den einzelnen Spalten-Redun^ danzdekodern SRD . benötigt werden. Schließlich liegt der Ausgang des sechsten UND-Gatters Uo am Eingang eines sechsten Verzögerungsgliedes VG6. Der Ausgang dieses sechsten Verzögerungsglieds VG6 steuert zusammen mit dem Ausgang des fünften UND-Gatters U5 ein siebentes UND-Gatter U7, dessen Ausgang die Impulse 0_Q liefert, die zur Taktsteuerung des Ausgangsbuffers OL gemäß Fig.

3a gebraucht werden.

Die bereits genannten und üblichen Schreibsignale WE steuern über einen dritten Inverter 13 zusammen mit dem Ausgang des fünften UND-Gatters U5 ein achtes UND-Gatter U8, welche die für die Steuerung des Ausgangsbuffers OL benötigten Impulse 0_D liefert.

Dabei ist noch folgendes festzustellen:

1.) Die Verzögerungsglieder sind einander gleich und

^JJ sind z.B. durch die Reihenschaltung zweier Inverter gegeben. Diese Inverter sind im Aufbau und in der Bemessung

^TCA 83 P 1 2 1 6 DE

- insbesondere bezüglich der Laufzeit - gleich den übrigen Invertern im Impulsformer.

2.) Aber auch die Verstärker werden bezüglich ihrer Laufzeit so eingestellt, daß diese Laufzeit mit der Laufzeit in den einzelnen Invertern übereinstimmt. Ein Beispiel, dies zu erreichen, ist in der Patentanmeldung P 32 43 496.0 (=VPA 82 P 2022) beschrieben.

3,) Die zur Steuerung des Schmitt-Triggers ST vorgesehenen Impulse DI sind mit den die zu speichernde Information bildenden und am Dateneingang des Speichers zu legenden Signalen identich. Dies bedeutet, daß der Eingang des Schmitt-Triggers ST mit dem Dateneingang des Speichers verbunden ist.

Die in Figur 3 dargestellte Ausgestaltung für den den Kern der Erfindung bildenden Roll-Call-Dekoder kann in der aus Figur 7 ersichtlichen Weise, die sich insbesondere auf die Ausgestaltung in MOS-Technik spezialisiert, etwas abgeändert werden, ohne daß dabei die von der Erfindung angestrebte Wirkung nachteilig beeinflußt werden kann. Dabei ist hinsichtlich der Beschreibung von Fig. 7 festzustellen, daß die mit der Ausgestaltung gemäß Fig. 3 übereinstimmenden Teile mit demselben Bezugszeichen, wie in Fig. 3, bezeichnet sind. Es ist auch verständlich, daß der in Fig. 7 dargestellte Roll-Call-Dekoder in derselben Weise, wie der Dekoder nach Fig. 3» mit den Datenausgängen Do und Do zusammengeschaltet wird.

Zum Unterschied gegenüber der Ausgestaltung gemäß Fig. 3 ist im Falle der Ausgestaltung gemäß Fig. 7 der durch die Sourceanschlüsse der von den Zeilen-Redundanzdekodern ZRD₁ gesteuerten MOS-FET's TRi, dem Drain des Transistors T5 und dem Eingang des Transistors T1 gebildete Knoten mit dem Drain eines weiteren Transistors T12 und dem Gate eines weiteren Transistors T13 verbunden. Beide Transisto-

g₃P ₁₂₁₆DE

< ZZ-

ren T12 und T13 liegen mit ihrem Sourceanschluß am Bezugspotential V . Außerdem liegt das Gate des Transistors T12 und der Drain des Transistors T13 über die Source-Drainstrekke eines weiteren MOS-FET's T11 am ersten Versorgungspotential V" , mit dem auch das Gate des zuletzt genannten Transi-

CC

stors T11 verbunden ist.

In entsprechender Weise ist der durch die Sourceanschlüsse der von den vorgesehenen Spalten-Redundanzdekodern SRD- beaufschlagten Transistoren T_n. und den Drainanschluß des Transistors To gebildete Knoten mit dem Drain eines Tran- " sistors T17 bzw. mit dem Gate eines weiteren MOS-FET's T18 verbunden, deren Sourceanschluß ebenfalls am Bezugspotential V liegt. Der Drain des Transistors T18 und das Gate

SS

des Transistors T18 sind ebenfalls über einen Transistor T16 an das erste Versorgungspotential V gelegt, mit dem auch

C C

das Gate des Transistors T16 verbunden ist.

Aufgrund der beschriebenen Ergänzungen der beiden Eingangsteile des Roll-Call-Dekoders ist der Sourceanschluß des Transistors T1 unmittelbar mit dem Drain von T12 und dem Gate von T13 verbunden, während die Source des Transistors T2 am Drain vin T17 und am Gate von T18 liegt.

Das Gate des Transistors T1 sowie das Gate des Transistors T2 erfährt zusätzlich zu der aus Fig. 3 ersichtlichen Ansteuerung jeweils noch eine weitere Ansteuerung. Das durch den MOS-Feldeffekttransistor T14 realisierte UND-Gatter U liegt mit seinem Ausgang (dem Drain von T14) am Gate von T1, und außerdem über einen vom Takt 0„_n gesteuerten Transistor T15 am Bezugspotential sowie an einem Kondensator C1, der durch ein (bei einer Schaltung gemäß Fig. 3 nichtvorgesehenes Taktsignal 0DQ₂ beaufschlagt ist und eine zusätzliche Steuerung des Gates von T1 bildet. Derselbe Takt 0Dq₂ l-^g^

über einen Kondensator C2 am Gate des Transistors T2. Außerdem erfolgt die Beaufschlagung des Gates von T2 unter Vermittlung eines Transistors T19, dessen Gate am ersten Ver-

- ^VPA 83 P 1 2 1 6 DE

sorgungspotential V liegt und dessen Drain mit dem Gate des zu steuernden Transistors T2 verbunden ist, während sein Sourceanschluß mit den zur Steuerung von T2 in Übereinstimmung mit Fig. 3 vorgesehenen Taktsignalen 0_EC beaufschlagt ist.

Weitere Abweichungen im Vergleich zu Fig. 3 sind bezüglich der Ansteuerung der beiden Tristate-Ausgangstransistoren T7 und T8 durch den vom Drain der beiden Transi-

TO stören T1 und T2 gebildeten Schaltungsknoten A festzustellen. So wird zur Steuerung des Transfertransistors T3 und des Transfertransistors T4 nicht der Impuls 0_RC sondern der Impuls 0ü_Cp ^verwendet, der mittels einer aus Fig. 7a ersichtlichen Ergänzung des Impulsformers gemäß Fig. 6 aus dem Zeilen-Adreßtakt RAS und dem Takt 0_RC abgeleitet werden kann. Aber auch der in Fig. 3 vorgesehene Inverter I wird bei der Ausgestaltung gemäß Fig.7 durch ein komplizierteres Schaltungsgebilde ersetzt.

Bei diesem Schaltungsgebildet ist ein Kondensator C3 vorgesehen, der durch den Impuls 0_RC2 beaufschlagt ist, und •der diesen an einen Knoten weiterleitet, der durch drei weitere MOS-Feldeffekttransistoren T21 und T22 sowie T23 bedingt ist. Bei dieser Transistorkonfiguration liegt der Transistor T21 mit seinem Drain am ersten Versorgungspotential V__ und mit seinem Sourceanschluß an dem besagten

C C

Knoten. Der Transistor T22 liegt mit seinem Drain an dem besagten Knoten und mit seiner Source am Bezugspotential V . Das zur Steuerung des Gates des Transistors T22 dienende Potential wird vom Knoten A, also dem Drain von T1 und T2, geliefert, der außerdem über die Source-Drainstrecke eines durch den Takt 0p„ gesteuerten Entladetransistor T20 mit dem Bezugspotential V verbunden ist.

S S

Das Gate des dritten an der Bildung des besagten Knotens beteiligten Transistors, also des Transistors T23, ist unmittelbar mit dem besagten Knoten, verbunden, während der Drain dieses Transistors T23 am Versorgungspotential

V und mit seinem Sourceanschluß einerseits am Sourcecc

anschluß des xum Transistor T8 des Tristate-Ausgangs leitenden Transfertransistors T4 liegt und anderseits über die Source-Drainstrecke eines weiteren MOS-Feldeffekttransistors T24, desen Gate unmittelbar mit dem Knoten A, also dem Drain von TT und T2, verbunden ist, an das Bezugspotential V gelegt ist. Wie bereits bemerkt, ist das Steuss

ersignal für den Transfertransistor T4 - ebenso wie beim Transfertransistor T3 - nicht wie bei Fig. 3 durch 0^n sondern durch Φ-αηο gegeben.

Zur Ableitung des Taktsignals 0_RC2 aus den Takten 0_RC und RAS ist ein UND-Gatter U9 vorgesehen (vgl. Fig. 7a), dessen Ausgang die Impulse 0_RC2 l^iefert und dessen einer Eingang unter Vermittlung eines Inverters 15 durch den Zeilenadreßtakt RAS und dessen anderer Eingang unter Vermittlung eines Verzögerungsgliedes VG7 durch den Takt 0_nrl gesteuert ist. Die in Fig. 7a dargestellte Ergänzung des Impulsformers gemäß Fig. 6 ist nach den dort angegebenen Richtlinien für die Bemessung von VG7 und 15 konstruiert.

Die in Fig. 7 dargestellte Ausgestaltung des Roll-Call-Dekoders gemäß der Erfindung hat folgende Vorteile:

Die RS-Flip-Flops T11, T12, T13 bzw. T16, T17, T18 sorgen dadür, daß die Signale an den Dekoderknoten trotz eventueller Störeinflüsse auch dann ein definiertes Potential behalten, wenn sowohl die Transistoren Tjy. und T5 bzw. Tp. und T6 gesperrt sind.

Die Transistoren T14 und T15 bilden das UND-Gatter U.

Die Transistoren T21, T22, T23, T24 bilden mit dem Kondensator C3 den Inverter I, wobei mittels des Kondensators C3 ein Bootstrap am Gate von T23 erfolgt, um am Eingang des Transfertransistors T4 im Falle der logischen "1" die vol-

331U27

- ,28 - VPA 83 P 1 2 1 6 DE

le Betriebsspannung.V_„ zu erreichen.

cc

Der Transistor T20 sorgt für ein definiertes Bezugspotential am Knoten A, fall weder T1 noch T2 öffnen.

C1, T14 bzw. C2 und T19 ermöglichen einen Bootstrap am Gate von T1 bzw.T2, um die volle Spannung der Dekoderknoten an den Punkt A der Schaltung zu bringen. Insbesondere im Falle von C1,T14 ist dabei ein gegenüber dem Takt 0 verzögerter Takt 0^q₂ ^von

7 Figuren

Patentansprüche

Claims (6)

" 331U27 VPA 83 P 1 2 1 6 DE Patentansprüche

1.1 Integrierter dynamischer Schreib-Lesespeicher, bei dem die aus einander gleichen Speicherzellen bestehende Speichermatrix über wenigstens einen Zeilendekoder und einen Spaltendekoder hinsichtlich der einzelnen Speicherzellen adressierbar ist, wobei die Adressierung nach den Matrixspalten jeweils durch einen Spalten-Adreßtakt CAS und die Adressierung nach den Matrixzeilen jeweils durch • einen Zeilenadreßtakt RAS eingeleitet wird, bei dem außerdem die Speichermatrix wenigstens eine redundante Zeile ■ und/oder Spalte aufweist, die zunächst vom Normalbetrieb des Speichers ausgeschlossen und erst aufgrund einer besonderen Maßnahme für den Normalbetrieb - und zwar als Ersatz - verfügbar ist, dadurch gekennzeichnet, daß der aufgrund der jeweiligen Adressierung mit den eingespeicherten digitalen Daten (Do, Do") beaufschlagte und als Tristate-Treiber (T7, T8) ausgestaltete Datenausgang (DA) des Speichers durch den Ausgang eines weiteren und als Dekoder ausgestalteten Schaltungsteils (Roll-Call-Dekoder) beeinflußt wird und daß dieser Schaltungsteil derart ausgestaltet und gesteuert ist, daß bei der Adressierung jeder durch eine redundante Zeile bzw. Spalte ersetzten Zeile bzw. Spalte des ursprünglich für den Normalbetrieb vorgesehenen Teils (N) der Speichermatrix (SP) und bei gleichzeitiger externer Aktivierung des als Dekoder ausgebildeten weiteren Schaltungsteils dieser eine Sperrung des normalen Datenwegs (Do, Do) von der Speichermatrix (SP) zum Tristate-Ausgang (DA) und das Erscheinen eines den Einsatz einer redundanten Zeile bzw. Spalte anstelle der adressierten und dem für den Normalbetrieb vorgesehenen Teil (N) der Speichermatrix (SP). anzeigenden einheitlichen Anzeigesignals an einem Signalausgang, insbesondere am Datenausgang (DA) des Speichers bewirkt.

2.) Vorrichtung nach Anspruch 1 , dadurch gekennzeichnet, daß zum Auslesen der Adressen defekter Zeilen eine ledig-

■ "" -3-31U27 - <S - VPA 83 P 1 2 1 6 DE

lieh vom Zeilenadreßtakt (RAS) abhängige Taktung des als Dekoder ausgebildeten und unmittelbar auf den Tristateausgang arbeitenden Schaltungsteils (Only-RAS-Zyklen) und zum Auslesen defekter Spalten eine Betätigung des Zeilenadreßtakts (RAS) sowie eine Betätigung des Spaltenadreßtakt's (CAS) Verwendung findet, wobei der Schreibimpuls (WE) vor oder gleichzeitig mit dem Spaltenadreßtakt (CAS) eintrifft oderdie Verzögerung zwischen den beiden korre- spondierenden Impulsen der beiden Sorten (CAS, WE) so klein eingestellt ist, daß eine Sperrung des normalen Datenwegs von der Speichermatrix zum Datenausgang (DA) gewährleistet ist (Early-Write-Zyklen).

3.) Vorrichtung nach Anspruch 1 oder 2, dadurch gekenn zeichnet, daß jeder der redundanten Matrixzeilen (RZ) und jeder der redundanten Matrixspalten (RS) je ein Redundanzdekoder (ZDR bzw, SDR) zugeordnet und dieser so ausgebildet ist, daß aufgrund einer bleibenden Einstellung dieses Redundanzdekoders dieser auf ein einer defekten Matrixzeile bzw. defekten Matrixspalte des für den Normalbetrieb vorgesehenen Teils (N) der Speichermatrix (SP) zugeordnetes Adressiersignal reagiert und stattdessen eine redundante Zeile bzw. Spalte aktiviert und außerdem ein zur Steuerung des den Signalausgang (DA) bil-"" denden Tristatetreibers (T7,T8) dienendes Signal so abgibt, daß dieses Signal nur beim Vorliegen des extern auszulösenden aktivierten Zustandes eines aus MOS-FeIdeffekttransistoren gebildeten Eingangs über den als Dekoder ausgestalteten Schaltungsteil auf den als Tristatetreiber (T7,T8) arbeitenden Datenausgang (DA) gelangt.

4.) Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß jedem Redundanzdekoder (RZD., RSD.) je ein durch den Ausgang desselben an seinem Gate gesteuerter und mit seinem Drainanschluß am ersten Versorgungspotential (V )

** CC

liegender MOS-Feldeffekttransistor (^T _Ri>^Tc^ ^{fesi: zu}S^e~ ordnet ist, daß dabei der Drainanschluß dieser Feldeffekt-

transistoren über einen getakteten MOS-Feldeffekttransistor (T5 bzw. Τ6) mit dem Bezugspotential (V ) verbunden

S S

ist und außerdem über getaktete Transfertransistoren (T3, '" T4 zur Steuerung des Tristateausgangs (T7, T8) verwendet ist.

5.) Vorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der dem einzelnen Zeilen-Redundanzdekoder (ZRD.) jeweils zugeordnete MOS-Feldeffekttransistor (Tn-) mit seinem Sourceanschluß mit dem Sourceanschluß des den übrigen Zeilen-Redundanzdekodern (ZRD.) jeweils zugeordneten MOS-Feldeffekttransistors (T_R.) unmittelbar verbunden ist und für die Verbindung der Sourceanschlüsse dieser Transistoren zum Bezugspotential (V ) ein gemeinsamer und durch ein

S S

erstes Taktsignal (0_pR) gesteuerter MOS-Feldeffekttransistor (T5) im Eingangsteil der als Dekoder ausgestalteten und auf den Tristateausgang arbeitenden Schaltung vorgesehen ist, daß außerdem der den einzelnen Spalten-Redundanzdekodern (RSD.) jeweils zugeordnete Feldeffekttransistör (T_n.) an seinem Sourceanschluß mit dem Sourceanschluß des den übrigen Spalten-Redundanzdekodern (SRD.) jeweils zugeordneten MOS-Feldeffekttransistors (T_n.) unmittelbar verbunden und für die Verbindung dieser Sourceanschlüsse zum Bezugspotential (V__) ebenfalls ein gemeinsamer und

S S

durch ein zweites Taktsignal ίΦ-ρη) gesteuerter MOS-Feldeffekttransistor (T6) vorgesehen ist, daß dabei die Sourceanschlüsse der durch die Zeilen-Redundanzdekoder (ZRD.) gesteuerten MOS-Feldeffekttransistoren (Td-) gemeinsam an den Sourceanschluß eines unter Vermittlung eines seinerseits durch das zweite Taktsignal (0p_C) als auch durch ein drittes Taktsignal (0o_C) beaufschlagten UND-Gatters (U) gesteuerten - ersten Transfertransistors (T1) sowie die Sourceanschlüsse der durch die Spalten-Redundanzdekoder (SRD.) gesteuerten MOS-Feldeffekttransistoren (T_r.) im Eingangsteil des als Dekoder ausgebildeten Schaltungsteils an den Sourceanschluß eines zweiten und durch ein viertes Taktsignal (0_EC) gesteuerten Transfertransistors

3'3'1U27

• *■' ^VPA 83 P 121 6DE

(T2) gelegt sind, daß weiterhin die miteinander verbundenen Drainanschlüsse der beiden Transfertransistoren (T1, T2 T2) einerseits unter Vermittlung eines dritten und durch das dritte Taktsignal (0_nr,) gesteuerten Transfertransi-

CT3J ^KO

storsttan das - insbesondere auch durch das vom Speicher stammende Datensignal (Do, Do) gesteuerte Gate des am ersten Versorgungspotential (V" ) liegenden Ausgangstransistors (T7) geschaltet sind, während sie andererseits über die Serienschaltung eines Inverters (I) und eines vierten - ebenfalls vom dritten Taktsignal (0_RC) gesteuerten Transfertransistors (T4) an das - insbesondere auch von dem aus dem Speicher stammenden invertierten Datensignal (Do) gesteuerte - Gate des am Bezugspotential (V )

ss

liegenden MOS-Peldeffekttransistors (T8) der beiden den Tristateausgang bildenden Transistoren (T7,T8) gelegt ist.

6.) Vorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die von der Speichermatrix (SP) an deren Datenausgängen (D, D) anfallenden Informationsdaten über einen taktgesteuerten Ausgangstreiber (OL) an den Tristateausgang (T7,T8) gelangen, daß hierzu der dem direkten Signal entsprechende Datenausgang (Do) des Ausgangstreibers (OL) mit dem Gate des am ersten Versorgungspotential (V ) liegenden MOS-Feldeffekttransistors (T7) des Tristateausgangs und außerdem über die Source-Drainstrekke eines ersten Sntladetransistors (T9) mit dem Bezugspotential (V__e) verbunden ist, daß außerdem der dem invertier-

ten Datensignal entsprechende Datenausgang (Do) des Ausgangstreibers (OL) mit dem Gate des am Bezugspotential (V__) liegenden Transistors (T8) des Tristateausgangs (T7,T8) verbunden ist und außerdem über einen weiteren Entladetransistor (T10) mit dem Bezugspotential (V ) verbunden ist und daß schließlich die beiden Entladetransistoren (T9, T10) gemeinsam durch den Ausgang eines UND-Gatters (U ) gesteuert sind, dessen einer Eingang vom Spaltenadreßtakt (CAS) und dessen zweiter Eingang - unter Vermittlung eines Inverters (I) von dem sowohl das UND-Gatter (U) als auch

'331H27 83P ,2UGE

den dritten Transfertransistor (T3) sowie den vierten Transfertransistor (T4) schaltenden Taktimpuls C0o_C) gesteuert sind.

7.) Vorrichtung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß zur Erzeugung der zur Steuerung des UND-Gatters (U) sowie des dritten und vierten Transfertransistors (T3, T4) erforderlichen Taktimpulse (0_RC) der Zeilenadreßtakt (RAS) an den Eingang eines ersten Inverters *

(H) gelegt und der Ausgang dieses ersten Inverters (H) zur Steuerung eines ersten UND-Gatters (U1) derart vorgesehen ist, daß der eine-Eingang dieses UND-Gatters (U1) unmittelbar durch den Inverter (H) und der andere Eingang des UND-Gatters durch den Inverter (H) über ein erstes Verzögerungsglied (VG1) beaufschlagt ist, daß ferner der Ausgang dieses ersten UND-Gatters (U1) zur Beaufschlagung eines zweiten Verzögerungsglieds (VG2) und dessen Ausgang zur Steuerung eines zweiten UND-Gatters (U2) dient, dessen anderer Eingang unmittelbar durch den Ausgang des ersten Inverters (H) beaufschlagt ist, und daß schließlich der Ausgang des zweiten UND-Gatters (U2) unter Verwendung zweier hintereinander geschalteter weiterer Verzögerungsglieder (VG3, VG4) an den einen Eingang des die gewünschten Taktimpulse (0_RC) für das UND-Gatter (U) und das Gate des dritten bzw. vierten Transfertransistors (T3,T4) liefernden Ausgangs-UND-Gatters (U3) des Taktformers gelegt ist, dessen anderer Eingang unmittelbar durch den Ausgang des ersten Inverters (H) gesteuert ist, während sein letzter Eingang am Ausgang eines -Schmitt-Triggers (ST) liegt, der seinerseits durch ein vom normalen Singangspegel abweichendes Eingangssignal (Di) aktivierbar ist.

8.) Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß-zur Steuerung des im Eingangsteil des Dekoders vorgesehenen und die Verbindung der von den Spalten-Redundanzdekodern gesteuerten Transistoren (Tp-) zum Bezugspotential (V ) bildenden MOS-Peldeffekttransistors (T6)

S Ξ

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Taktimpulse (0pp) verwendet sind, die ihrerseits vom Ausgang eines Inverters (14) geliefert werden, der vom Ausgang eines UND-Gatters ((U5) gesteuert wird, dessen einer Eingang vom Ausgang des zweiten UND-Gatters (U2) in dem vom Zeilenadreßtakt (RAS) gesteuerten Teil des Impulsformers und dessen zweiter Eingang durch den Ausgang eines weiteren Inverters (12) gesteuert ist, dessen Eingang von den Spalten-Adreßtakten (CAS) beaufschlagt ist.

9.) Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die von dem für die Steuerung des die Impulse (0pr) liefernden Inverters (14) zuständigen fünften UND-Gatters (U5) gelieferten Impulse zur Steuerung eines weiteren UND-Gatters (U6) vorgesehen sind, indem der eine Eingang dieses UND-Gatters (U6) unmittelbar an den Ausgang des 'steuernden UND-Gatters (U5) gelegt ist, während die Steuerung des zweiten Eingangs des weiteren UND-Gatters (U6) durch den Ausgang des steuernden UND-Gatters (U5) unter Vermittlung eines Verzögerungsgliedes (VG5) erfolgt, und daß am Ausgang des gesteuerten UND-Gatters (U6) die.zur Beaufschlagung des Gates des zweiten Transfertransistors (T2) in dem auf den Tristateausgang (T7,T8) geschalteten Dekoder erforderlichen Impulse (0-p) abnehmbar sind.

10.) Vorrichtung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß der Impulsformer derart weiter ausgestaltet ist, daß er aufgrund der Beaufchlagung mit dem Zeilen-Adreß-Takt (RAS) und dem Spaltenadreßtakt (CAS) gleichzeitig auch die zur Steuerung des Datenausgangstreibers (ÖL) erforderlichen Taktimpulse (0_D, 0_Q, 0_C,(^) liefert.

12.) Vorrichtung nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, daß die verwendeten Verzögerungsglieder auf gleiche Laufzeit eingestellt sind.

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1%, )Vorrichtung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß der den ersten Transfertransistor (T1) und den zweiten Transfertransistor (T2) mit den Transistoren (T7, T8) des Tristateausgangs verbindende Schaltungsteil, sowie die Steuerung dieser "beiden Transfertransistoren (T1,T2) auf deren Source- und Gateseite entsprechend Figur 7 ausgestaltet ist.

13.) Vorrichtung nach einem der Ansprüche 5 his 12, dadurch gekennzeichnet, daß das den ersten Transfertransistor. (T1-) steuernde UND-Gatter (U) durch einen MOS-Feldeffekttran-.sistor (T14) gegeben ist.