DE3317295A1

DE3317295A1 - Logikschaltung

Info

Publication number: DE3317295A1
Application number: DE19833317295
Authority: DE
Inventors: Kiichiro Tokyo Tamaru
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-05-13
Filing date: 1983-05-11
Publication date: 1983-11-24
Also published as: DE3317295C2; US4924117A; JPS58197920A

Description

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PATENT- UND RECHTSANWÄLTE

PATENTANWÄLTE DIPL.-INe. W. EITLE · DR. RER. NAT. K. HOFFMANN · DIPL.-ΙΝβ. W. LEHN DIPL-ING. K. FOCHSLE ■ DR. RER. NAT. B. HANSEN · DR. RER. NAT. K-A. BRAUNS · DIPL.-ΙΝβ. K. DIPL₁-INB. K. KOHLMANN · RECHTSANWALT A. NETTE

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38 670

TOKYO SHIBAURA DENKI KABUSHIKI KAISHA Kawasaki-shi / Japan

Logikschaltung

Die Erfindung betrifft eine Logikschaltung, speziell zur Verwendung in VLSI-Systemen. ECLs (emittergekoppelte Logik) wurden neuerdings in verschiedenen schnell arbeitenden Logikschaltungen eingesetzt. ECLs sind vom Grunde her Differentialverstärker, die mit sehr hohen Geschwindigkeiten arbeiten und sich zur Integration eignen.

Wenn phasengleiche Eingangssignale einer bisher üblichen Logikschaltung zugeführt werden, sind die Logikausgänge unbestimmt, und ma°n erhält manchmal Ausgangssignale von entgegengesetzter Phase. In großen Logikschaltungen sind sehr viele derartige einzelne Logikkreise integriert, und wenn die große Logikschaltung einige Fehler aufweist, werden die Ausgangssignale mit entgegengesetzter Phase abgegeben. Daraus folgt, daß es unmöglich ist, die inneren Fehler tatsächlich zu entdecken.

Der Erfindung liegt folglich die Hauptaufgabe zugrunde, eine Logikschaltung zu schaffen, deren Fehler genau und leicht durch Überprüfen der Beziehung zwischen den von

XBELLASTRASSE 4 · D-8OOO MÜNCHEN 81 · TELEFON CO 893 911O 87 · TELEX Ο5-29819 CPATHE]) · TELEKOPIERER 918356

• ♦ ·

-βAusgangsklemmen abgegebenen Signale festgestellt werden kann. Mit Hilfe der Erfindung wird deshalb eine ECL-Schaltung geschaffen, die dadurch gekennzeichnet ist, daß eine Schaltung, die dazu dient, die Ausgangssignale in derselben Phasenbeziehung zu halten, wenn die Eingangssignale in derselben Phasenbeziehung aufgenommen werden, mit dem Ausgangskreis der Logikschaltung verbunden ist.

Wenn folglich gemäß der Erfindung Eingangssignale in derselben Phasenbeziehung aufgenommen werden, werden Ausgangssignale in derselben Phasenbeziehung abgegeben. Wenn also eine Vielzahl derartiger Logikschaltungen in eine großräumige Logikschaltung integriert ist, werden die Eingangssignale in derselben Phasenbeziehung auf die Ausgangsklemmen übertragen und treten dort auf, so daß durch Prüfen der Zustände der Ausgangssignale leicht und mit Sicherheit festgestellt werden kann, ob die ausgedehnte Logikschaltung irgendwelche Fehler aufweist.

Die erfindungsgemäßen Logikschaltungen sind besonders dafür geeignet, in VLSI-Systeme eingebaut zu werden, die mit einer Vielzahl von Logikschaltungen arbeiten.

Die Erfindung wird nachfolgend anhand einiger Ausführungsbeispiele in Verbindung mit der Zeichnung näher erläutert. Es zeigen:

Fig. 1 das Schaltbild einer bisher üblichen ECL-Schaltung;

Fig. 2 das Schaltbild einer ersten Ausführungsform der Erfindung;

Fig. 3 das Schaltbild einer zweiten Ausführungsform der Erfindung.

Zunächst wird anhand der Fig. 1 kurz der Stand der Technik erläutert, um die Probleme deutlicher hervorzuheben. In Fig. 1 ist eine übliche ECL-NAND- oder UND-Schaltung dargestellt. Die Schaltung erhält eine positive Spannung Vcc und eine negative Spannung V . Ein erster Differentialverstärker besteht aus einem Paar von Transistoren T und T₂, während ein zweiter Differentialverstärker ein Paar Transistoren T-, und T. aufweist, die mit. Widerständen R. , R₂ und R₃ zwischen die positive und die negative Quelle Vcc bzw. V gelegt sind.

Logische Eingangssignale, die in Phasenopposition zueinander stehen, werden an der ersten Eingangsklemme A und einer zweiten Eingangsklemme A¹ der Logikschaltung zugeleitet. In gleicher Weise werden einer dritten Eingangsklemme B und einer vierten Eingangsklemme B¹ logische Differentialeingangssignale zugeleitet. Die erste Eingangsklemme A ist mit der Basis des Transistors T₁, die zweite Eingangsklemme A' mit der Basis des Transistors T₂, die dritte Eingangsklemme B mit der Basis des Transistors T- und die vierte Eingangsklemme B¹ mit der Basis des Transistors T verbunden. Die nachfolgende Tabelle 1 ist eine Verknüpfungstabelle für den Fall der NAND-Operation der Logikschaltung.

Tabelle 1

A	A¹	B	B'	C	C
1	0	1	0	0	1
1	0	0	1	1	0
0	1	1	0	1	0
0	1	o¹	1	1	0

Damit bei dieser Logikschaltung der normale Operationsvorgang abläuft, muß ein Paar von Signalen in Phasenopposition gleichzeitig der ersten und zweiten Eingangsklemme A bzw. A¹ zugeführt werden, z.B.

A = 1, A¹ = 0. Gleiches gilt für die dritte und vierte Eingangsklemme B bzw. B'. Bei dieser Art Logikschaltung besteht die Schwierigkeit, daß die Ausgangssignale unbestimmt sind, wenn die Eingangssignale phasengleich sind.

Die in Fig. 2 gezeigte Logikschaltung unterscheidet sich von der bekannten nach Fig. 1 dadurch, daß ein Schaltungsteil, der als Haltekreis bezeichnet wird, aus den Transistoren T₁. bis T- hinzugefügt ist.

Die Transistoren T_c und T, stellen eine Parallelschaltung dar, die mit einer Ausgangsleitung, die zu einer ersten Ausgangsklemme C führt, verbunden ist. Gleiches gilt für die Transistoren T_ und Tg, die eine Parallelschaltung bilden, welche über einen Transistor Tg mit einer Ausgangsleitung verbunden ist, welche zu einer zweiten Ausgangsklemme C¹ führt. Die Basen der Transistoren Τ- und T₇ sind mit der ersten Eingangsklemme A, die Basen der Transistoren T_fi und Tg mit der zweiten Eingangsklemme A¹ und die Basis des Transistors T_R mit der dritten Eingangsklemme B verbunden.

Als Nächstes wird anhand der Tabelle 2 die Funktionsweise des ersten Ausführungsbeispiels beschrieben. Wenn die normalen Eingangssignale, die zueinander in Phasenopposition stehen, zugeführt werden, wird einer der Transistoren T- oder T_fi bereit geschaltet, weil die Transitoren zueinander parallel liegen. Die Transistoren T_ und Tg liegen zueinander in Reihe und Transistor Τ» ist mit der ersten Ausgangsklemme C verbunden, so daß entweder der Transistor T_ oder der Transistor T_q

gesperrt ist. Als Folge davon werden zueinander in Phasenopposition befindliche Ausgangssignale erzeugt. Das heißt, auf Eingangssignale hin, die in Phasenopposition stehen, werden Ausgangssignale, die ebenfalls in Phasenopposition stehen, hervorgebracht. Mit anderen Worten, bei Normalbetrieb arbeitet die erste Ausführungsform der Erfindung genau so wie die Logikschaltung bekannter Art gemäß Fig.

Als Nächstes wird die Schaltung in ihrer Arbeitsweise bei phasengleichen Eingangssignalen betrachtet.

Tabelle

A ; A-	B	B¹	C	C
l ; 0	1	0	0	1
I ¹	0	1	1	0
I	1	1	0	0
0 1	0	0	1	1
■ ·	1	0	1	0
	0	1	1	0
i ! ι	1		ο	0
	0	0	1	1
	1	0	0	0
ο · ο	0	1	0	0
	1	1	0	0
	0	0	1	1
	1	0	1	1
0	1	1	1
	¹ .	1	¹
0	0	1	1

(1) Wird ein Logikwert "1" auf die erste und die zweite Eingangsklemme A, A¹ abgegeben, so sind die Transistoren T., T₂, T₅, T₆, T₇ und T₉ bereit geschaltet, so daß auf beiden Ausgangsklemmen C und C logische Werte "0" erscheinen mit Ausnahme, wenn an der dritten und vierten Ausgangsklemme B und B¹ ein logischer Wert "0" zugeführt wird. Wenn die Logikeingänge an der dritten und vierten Eingangsklemme B und B¹ "0" sind, erscheinen an den Ausgangsklemmen C und C die Logikwerte "1

"1"

(2) Werden den Eingangsklemmen A und A¹ Logikwerte "0" zugeführt, so werden die Transistoren T₁, T_, T_, T_fi, T₇ und Τ- gesperrt, so daß von den Ausgangsklemmen C und C¹ Ausgangslogikwerte "1" aufgenommen werden können, gleichgültig welche Eingangswerte der dritten und vierten Eingangsklemme B und B¹ zugeführt werden. Dies hängt damit zusammen, daß die Transistoren T₁, T_, T_, Τ-, T₇, T₈ und Tg in Reihe zu den Transistoren T₃ und T. liegen.

(3) Weitere Beziehungen zwischen den Eingängen und Ausgängen sind in Tabelle 2 dargestellt* Wenn die der ersten und zweiten Eingangsklemme A und A' zugeführten Eingangssignale oder die der dritten und vierten Eingangsklemme B und B¹ zugeführten Eingangssignale phasengleich sind, erscheinen an den Ausgangsklemmen C und C phasengleiche Ausgangssignale.

Eine zweite Ausführungsform ist in der Fig. 3 dargestellt. Sie unterscheidet sich von der ersten Ausführungsform nach Fig. 2 dadurch, daß MOS-Transistoren zum Einsatz kommen und daß anstelle der Lastwiderstände R₁ und R_ die MOS-Transistoren T_Q und T angeordnet sind. Die Funktionsweise des zweiten Ausführungsbeispiels läßt sich leicht aus der Beschreibung des ersten verstehen, so daß hier keine nähere Erläuterung vorgenommen wird.

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Die Erfindung ist bisher anhand des NAND/UND-Gate beschrieben worden. Der Fachmann wird aber verstehen, daß ein NOR/ODER-Gate vorliegt, wenn an die Stelle der ersten und zweiten Eingangsklemme A, A' die dritte und vierte Eingangsklemme B, B¹ tritt, während die dritte und vierte Eingangsklemme B, B¹ gegen die erste und zweite Eingangsklemme A, A¹ vertauscht wird. Auch ist ein Austausch der in der Beschreibung erwähnten NPN-Transistoren durch PNP-Transistoren möglich, ohne daß vom Gedanken der Erfindung abgewichen wird.

Wenn bei der Erfindung den Eingangsklemmen phasengleiche Signale zugeführt werden, treten auch an den Ausgangsklemmen phasengleiche Signale auf. Es kann deshalb das Versagen sehr großer integrierter Logikschaltungen mit einer Vielzahl diskreter Komponenten leicht dadurch überprüft werden, daß die Signale an den Ausgangsklemmen geprüft werden. Um VLSI-Systerne bisher prüfen zu können, wurde ein Eingangssignal, das zu einem Ausgangssignal führt, welches sich von dem von einem normalen VLSI-System abgegebenen Ausgangssignal unterscheidet, zugeführt. Eine solche Prüfmethode ist deswegen nicht günstig, weil die Schaltungen dadurch größer werden und weil es schwierig ist, derartige Eingangssignale für die Prüfung zu erzeugen.

Leerseite

Claims

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1. Logikschaltung mit wenigstens zwei Paaren von Eingangsklemmen, denen Eingangssignale in Phasenopposition zuführbar sind, und Ausgangsklemmen für die Bereitstellung logischer Ausgangssignale, die den Logik-. zuständen der Eingangssignale entsprechen, gekennzeichnet durch Halteschaltungsmittel (T₅-T₉), die mit der Logikschaltung verbunden sind, um die Ausgangssignale in derselben Phase zu halten, wenn den Eingangsklemmen ein Eingangssignalpaar derselben Phase zugeleitet wird.

2. Logikschaltung nach Anspruch 1 , dadurch gekennzeichnet , daß die Logikschaltungsmittel eine erste Schaltung aus einem ersten Transistor (T₁) und einem zweiten Transistor (T_) aufweisen, die zueinander parallel liegen und deren Emitter zusammengeschaltet sind und denen ein erstes Paar von Eingangssignalen zugeführt wird, zweite Schaltungsmittel

^BELLASTRASSE 4 · D-SOOO MÖNCHEN 81 · TELEFON CO89} 911087 · TELEX Ο5-29619 (PATHE} · TELEKOPIERER 018356

mit einem dritten und einem vierten Transistor (T-, T.), die zueinander parallel liegen und deren Emitter miteinander verbunden sind, während ihnen ein zweites Paar von Eingangssignalen zuführbar ist, während der dritte Transistor (T₃) mit den ersten Schaltungsmitteln (T., T„) in Reihe liegt, der vierte Transistor (T.) mit dem Kollektor des zweiten Transistors (T„) über die Halteschaltungsmittel verbunden ist, wobei die erste Ausgangsklemme und die zweite Ausgangsklemme mit den jeweiligen Kollektoren des ersten bzw. zweiten Transistors (T₁, T-) verbunden sind.

3. Logikschaltung nach Anspruch 2, dadurch gekennzeichnet , daß in dmHalteschaltungsmitteln drit- te Schaltungsmittel, die einen fünften Transistor (Tj. ) und einen sechsten Transistor (T,) aufweisen, die zueinander parallel liegen, deren Emitter zusammengeschaltet sind und denen das erste Eingangssignalpaar zugeführt wird und die zwischen die zweite Ausgangsklemme und den vierten Transistor (T.) geschaltet sind, und vierte Schaltungsmittel vorhanden sind, bei denen ein Signal des ersten Eingangssignalpaares einem siebten Transistor (T_) und das zweite Signal des ersten Signalpaares einem neunten Transistor (T_q) zuführbar ist und diese Transistoren zwischen der ersten Ausgangsklemme und dem vierten Transistor (T.) in Reihe liegen, während ein achter Transistor (T₀)

dem siebten Transistor (T_) parallelgeschaltet ist, und ihm ein Eingangssignal des zweiten Eingangssignalpaares zugeführt wird.

4. Logikschaltung nach Anspruch 1 , dadurch gekennzeichnet , daß eine erste Schaltungseinrichtung einen ersten MOS-Transistor (T₁) und einen zweiten

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MOS-Transistor (T-) aufweist, die zueinander parallel liegen, deren Source-Bereiche zusammengeschaltet sind und denen ein erstes Paar von Eingangssignalen zugeführt wird, eine zweite Schaltungseinrichtung einen dritten MOS-Transistor (T-.) und einen vierten MOS-Transistor (T.) aufweist, die zueinander parallel liegen, deren Sourcebereiche miteinander verbunden sind, und denen ein zweites Paar von Eingangssignalen zugeführt wird, wobei der dritte MOS-Transistor (T-,) mit der ersten Schaltungseinrichtung (T-, T_) in Reihe liegt, während der vierte MOS-Transistor (T.) mit dem Drainbereich des zweiten MOS-Transistors (T₂) über eine Halteschaltung (T₅, T_g) in Verbindung ist, und daß eine erste Ausgangsklemme (C) und eine zweite Ausgangsklemme (C) jeweils mit einem Drainbereich des ersten bzw. zweiten MOS-Transistors (T

T_) verbunden sind.

5. Logikschaltung nach Anspruch 4, dadurch gekennzeichnet, daß in der Halteschaltung eine dritte SchaltungseinrichtTing, welche einen fünften MOS-Transistor (T_c) und einen sechsten MOS-Transistor (T,) enthält, die zueinander parallel geschaltet sind, deren Source-Bereiche miteinander verbunden sind und denen das erste Paar von Eingangssignalen zugeführt wird, wobei die dritte Schaltungseinrichtung zwischen die zweite Ausgangsklemme (C) und den vierten MOS-Transistor (T.) geschaltet ist, und eine vierte Schaltungseinrichtung vorhanden sind, in der ein siebter MOS-Transistor (T_), dem das eine Eingangssignal des ersten Eingangssignalpaares, und ein neunter MOS-Transistor (T_), dem das andere Eingangssignal des ersten Eingangssignalpaares zugeführt werden, zueinander in Reihe geschaltet sind zwischen die erste Ausgangsklemme (C) und den vierten MOS-Transistor (T₄) und in der ein achter MOS-Transistor (T₃)

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dem siebten MOS-Transistor (T_) parallel geschaltet ist, welchem ein Eingangssignal des zweiten Eingangssignalpaares zugeführt wird.