DE3329773A1 - Process and arrangement for synchronous edge adaptation of a plurality of clock-synchronous data streams - Google Patents

Process and arrangement for synchronous edge adaptation of a plurality of clock-synchronous data streams

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Abstract

Digitally switched clock-synchronous data streams change on the one hand due to phase jitter and on the other hand, running in a way dependent on the through-connect path, the mutual timing relationship of their switching edges. According to the invention, their synchronous adaptation, required for multiplexing, is performed by intermediate storage SP1, SP2 and interrogation twice - offset by a chosen time interval - of all the data streams, comparison in pairs and automatic shifting of the two interrogation times if there is inequality of the two interrogated values obtained for one (or even more than one) of the data streams, until there is no longer inequality. This achieves the effect that the interrogation time does not lie in the uncertain region of the switching edge in the case of any of the data streams. Consequently, an undefined signal state cannot be read out. The offset of the interrogation times is brought about by a time-delay circuit upstream of the clock input of one of the two storage registers. The offset is preferably less than a period of the synchronising clock f of the data streams, divided by the number (n) of the said streams. If there is inequality in one or more of the pairs of interrogated values, a zero pulse a<+> brings about, by gating one pulse out of an auxiliary clock n.f, multiplied (in PLL), a clock (n.f)<+>, and thus a phase shift by (2 pi )/n in the read clock f<+> obtained therefrom by division FT. Consequently, n different interrogation time positions per period of the synchronising clock f can be set automatically. (n+p) interrogation time positions are produced with a ... Original abstract incomplete. <IMAGE>

Description

Die Erfindung betrifft ein Verfahren und eine zugehörigeThe invention relates to a method and an associated one

Anordnung zur zeitgleichen Flankenanpassung mehrerer taktsynchroner Datenflüsse. Sollen diese Datenflüsse mit einem gemeinsamen Takt in einem synchronen Multiplexer zu einem einzigen Ausgangsdatenfluß zusammengefaßt werden, so gelingt dieses im allgemeinen nur dann, wenn die Schaltflanken aller einzelnen Datenflüsse entweder gleichzeitig auftreten oder innerhalb eines bestimmten Bruchteils der Periodendauer des Taktsignals liegen. Ist dieses nicht der Fall, so müssen d-iese Schaltflanken durch geeignete Maßnahmen verschoben werden, bis sie zeitgleich bzw. innerhalb des bestimmten Zeitbereichs auftreten.Arrangement for simultaneous edge adjustment of several isochronous Data flows. Should these data flows with a common clock in a synchronous Multiplexers are combined to form a single output data flow, so it succeeds this generally only if the switching edges of all individual data flows either occur simultaneously or within a certain fraction of the period of the clock signal. If this is not the case, then these switching edges must be be postponed by suitable measures until they occur at the same time or within the occur in a certain time range.

Fig. 1 zeigt ein üblicherweise verwendetes Verfahren zur Flankenanpassung. Die n Datenflüsse 1 bis n werden in einem svnchronen Multiplexer MX zu einem Multiplexdatenfluß m zusammengefaßt, wobei die Taktfrequenz des Multiplexers I<X und gleichzeitig auch die Taktfrequenz des Ausgangsdatenflusses die n-fache Frequenz des Taktes der einzelnen Datenflüsse mit der Frequenz f ist.Fig. 1 shows a commonly used method for flank adaptation. The n data flows 1 to n become a multiplex data flow in a synchronous multiplexer MX m summarized, with the clock frequency of the multiplexer I <X and at the same time also the clock frequency of the output data flow is n-times the frequency of the clock of the individual data flows with the frequency f.

Der Datenfluß i (1 L i tn) ist derjenige Datenfluß, dessen Schaltflanken im Bezug zu den anderen Datenflüssen zeitlich als letzte erscheinen. Dieser Datenfluß i wird direkt mit einem (zugehörigen) Eingang des Multiplexers MX verbunden, während alle anderen Datenflitsse durch Zwischenschalten von Verzögerungsschaltungen mit den Verzögerungazeiten t1 bis tn zeitlich dem Datenfluß i angepaßt werden. Diese Verzögerungsschaltungen können aus unterschiedlich langen Leitungen bestehen oder auf elektronischem Wege wie z. B. durch das Zwischenschalten eines oder mehrerer Pufierverstärker mit bestimmten Signalverzögerungszeiten realisiert werden.The data flow i (1 L i tn) is the data flow whose switching edges appear last in relation to the other data flows. This data flow i is connected directly to an (associated) input of the multiplexer MX, while all other data flows by interposing delay circuits the delay times t1 to tn are adapted in time to the data flow i. These Delay circuits can consist of lines of different lengths or electronically such as B. by interposing one or more Buffer amplifiers can be implemented with certain signal delay times.

Die Taktfrequenz n . f des Multiplexers MX wird im allgemeinen mittels eines als phasengeregelter Oszillator aufgebauten Frequenzvervielfachers PLL aus der Frequenz f gewonnen, die nachfolgend auch kurz als Takt f bezeichnet wird.The clock frequency n. f of the multiplexer MX is generally by means of a frequency multiplier PLL constructed as a phase-controlled oscillator the frequency f obtained, which is also referred to below as clock f.

Dieses herkömmliche Verfahren versagt dann, wenn die Datenflüsse 1 bis n bezüglich ihrer Schaltflanken zeitlich nicht starr zueinander eintreffen, sondern die Schaltflanken jedes Datenflusses innerhalb einer aktimpulsdauer des Taktes f beliebig veränderliche lagen annehmen können. Dies ist insbesondere dann der Fall, wenn die Datenflüsse über eine digitale Vermittlungastelle geführt werden, in der sich " je nach durchgeschaltetem Weg - nach jedem neuen Vermittlungsvorgang für jeden Datenfluß unterschiedliche laufzeiten ergeben.This conventional method fails when the data flows 1 until n do not arrive rigidly with respect to one another in terms of their switching edges, but the switching edges of each data flow within a pulse duration of the Clock f can assume any variable positions. This is especially true the case when the data flows are routed through a digital switching center, in which "depending on the connected path - after each new switching process different runtimes result for each data flow.

Der Erfindung liegt somit die Aufgabe zugrunde, ein Verfahren und eine zugehörige Schaltungsanordnung zu schaffen die diese läsufzeitunterschiede selbstständig ausgleicht und den Ausgleich immer dann neu durchführt, wenn sich die zeitlichen Lagen der Schaltflanken der Datenflüsse um einen Mindestbegrag zueinander geändert haben.The invention is therefore based on the object of a method and to create an associated circuit arrangement that eliminates these running time differences independently compensates and always carries out the compensation again when the temporal positions of the switching edges of the data flows by a minimum relative to one another have changed.

Diese Aufgabe ist durch die im Hauptanspruch gekennzeichnete Erfindung gelöst, Die Unteransprüche betreffen vorteilhafte Weiterbildungen der Erfindung.This object is characterized by the invention characterized in the main claim The subclaims relate to advantageous developments of the invention.

Die Erfindung bietet den Vorteil, einen Zeitausgleich immmer nur dann durchzuSffhrens wenn die Gefahr besteht, daß durch Abtastung mindestens eines der Datenflüsse im Bereich der Schaltflanke ein nicht eindeutiges logisches Signal dem Multiplexer zugeführt wird, bzw. ein mit Fhasenjitter besufachlagter Datenfluß unregelmäßig vor oder nach den Schaltflanken abgetastet wird und dadurch eine sehr hohe Fehlerwahrscheinlichkeit entsteht.The invention offers the advantage of always only time compensation to be carried out if there is a risk that at least one of the Data flows in the area of the switching edge an ambiguous logical signal Multiplexer is supplied, or a data flow associated with phase jitter is irregular is scanned before or after the switching edges and therefore a very high probability of errors arises.

Vorteilhaft ist weiterhin, daß diese inordnung aus relativ einfachen, handelsüblichen und preiswerten Bauteilen aufgebaut ist.It is also advantageous that this arrangement consists of relatively simple, commercially available and inexpensive components.

Ausführungsbeispiele der Erfindung werden anhand von Fig. 2a bis 4 näher erläutert.Exemplary embodiments of the invention are illustrated in FIGS. 2a to 4 explained in more detail.

Fig, 2a, 2b zeigen eine bevorzugte Ausführungsform der Erfindung nach Anspruch 4, Fig.. 3a, 3b zeigen eine in Anspruch 10 gekennzeichnete Teilschaltung zur Erhöhung der Anzahl der möglichen Abfragezeitpunkte und Fig. 4 zeigt eine in Anspruch 11 gekennzeichnete Teilschaltung zur Unterdrückung fehlerhafter Abfragezeitpunktverschiebungen.2a, 2b show a preferred embodiment of the invention Claim 4, Fig. 3a, 3b show a sub-circuit characterized in claim 10 to increase the number of possible query times and FIG. 4 shows an in Subcircuit characterized in claim 11 for suppressing erroneous interrogation time shifts.

Nach Fig. 2a, 2b besteht die Anordnung aus einem ersten Speicherregister SP1, einem zweiten Speicherregister SP2, einem Vergleicher V, einer negierenden monostabilen Kippstufe M, einem Frequenzvervielfacher PLL, einem ersten UND-Glied Ul, einem Frequenzteiler FT und einer Zeitverzögerungsachaltung T. Die Datenflüsse 01 bis n gelangen parallel an die Eingänge der beiden taktmäßig flankengesteuerten n-stufigen und einstelligen Speicherregister SP1 und SP2. Der diesen Datenflüssen 1 bis n gemeinsame Takt f mit der Frequenz f wird in bekannter Weise in dem als phasengeregelter Oszillator aufgebauten Frequenzvervielfacher PIL mit dem Faktor n multipliziert (die entstandene Frequenz n. f wird als Takt ne f des dieser Anordnung nachgeschalteten Multiplexers benötigt) und über das als Torschaltung wirkende erste UND-Glied U1 dem Frequenzteiler FT zugeführt. Da der Teilungsfaktor des Frequenzteilers FT gleich dem Vervielfachungsfaktor des Frequenzvervielfachers PLL ist, steht als Ausgangssignal des Frequenzteilers FT ein Takt fcmit der gleichen Frequenz gemeinsamen Taktes aber mit einer von n möglichen Phasenlagen zu dieser Frequenz f zur Verfügung. Das erste Speicherregister SP1 wird durch den in der Zeitverzögerungsschaltung T verzögerten Takt f+ zum Einspeichern seiner Eingangssignale veranlaßt, wahrend das zweite Speicherregister SP2 vom unverzögerten Takt f+ angesteuert wird. Die Ausgangssignale gleicher Stufen der beiden Speicherregister SP1 und SP2 werden imTergleicherV miteinander verglichen,der bei Nichtübereinstimmung mindestens eines der n Ausgangssignalpaare einen Impuls abgibt. Der Impuls a wird in der monostabilen Kippstufe mit negiertem Ausgang in den NULL°Impuls a+ der Länge (####) umgewandelt.According to FIGS. 2a, 2b, the arrangement consists of a first storage register SP1, a second storage register SP2, a comparator V, a negating one monostable multivibrator M, a frequency multiplier PLL, a first AND element Ul, a frequency divider FT and a time delay circuit T. The data flows 01 to n reach the inputs of the two pulse-controlled edge-controlled inputs in parallel n-level and single-digit storage registers SP1 and SP2. Of these data flows 1 to n common clock f with the frequency f is known in the as phase-controlled oscillator built-up frequency multiplier PIL with the factor n multiplied (the resulting frequency n. f is used as the clock ne f of this arrangement downstream multiplexer required) and via the first acting as a gate circuit AND element U1 is fed to the frequency divider FT. Because the division factor of the frequency divider FT is equal to the multiplication factor of the frequency multiplier PLL, stands as Output signal of the frequency divider FT a clock fc with the same frequency common Clock but with one of n possible phase positions to this frequency f available. The first storage register SP1 is in the time delay circuit T delayed clock f + causes its input signals to be stored, while the second storage register SP2 of the undelayed Clock f + driven will. The output signals of the same stages of the two storage registers SP1 and SP2 are compared with each other in the peer-to-peer agreement, at least in the case of non-agreement one of the n output signal pairs emits a pulse. The momentum a is in the monostable Flip-flop with negated output converted into ZERO ° pulse a + length (####).

Der NULL-Impuls a + sperrt am ersten Ulm-Glied Ul einen Impuls des Taktes n f und erreicht dadurch eine Phasenverschiebung des Taktes £+ von {2 n59 . Durch dieses n Ausblenden von Impulsen des Taktes ne f sind n verschiedene Zeitlagen der Flanken des Taktes f+ innerhalb einer Taktperiode des Taktes f möglich. Mindestens eine dieser n Zeitlagen wird aber mit hoher Wahrscheinlichkeit so liegen, daß die Ausgangssignalpaare der beiden Speicherregister SP1 und SP2 übereinstimmen und somit die Datenflüsse 1 bis n mit den Ausgangdatenflüssen +1 bis +2 ebenfalls übereinstimmen. Die zeitlich identische Ausspeicherung der Datenflüsse 1 bis n aus dem ersten Speicherregister SP1 erzielt die gewünschte Flankengleichheit der Ausgangsdatenflüsse +1 bis Für den eher unwahrscheinlichen Fall, daß bei Jeder der n möglichen Zeitlagen des Taktes f+ immer mindestens ein Ausgangssignalpaar der beiden Speicherregister SP1 und SP2 nicht übereinstimmt, kann die Schaltung z. B. 80 abgeändert werden, daß der Frequenzvervielfacher PLL die Frequenz f auf 6n + p) f f vervielfacht und der Frequenzteiler FT die dann entstandene Frequenz (n + p) ef durch (n + p) teilt. Dadurch stehen für die Frequenz bzw. den Takt 9+ insgesamt n + p unterschiedliche Zeitlagen zur Verfügung, also p mehr, als die n Datenflüsse 1 bis n, eo däß mit Sicherheit Idendität zwischen den Datenflüssen 1 bis n und den zugehörigen Ausgangsdatenflüssen +1 bis +n erreicht wird. Selbstverständlich muß in diesem Fall die Länge des NuLL-Impulses a + der Impulslänge der Frequenz (n + p) e f entsprechen.The ZERO pulse a + blocks a pulse of the first Ulm element Ul Clock n f and thereby achieves a phase shift of clock £ + of {2 n59 . As a result of this n fading out of pulses of the clock ne f, n different time slots are available the edges of the clock f + possible within a clock period of the clock f. At least one of these n time slots will, however, with a high probability lie in such a way that the Output signal pairs of the two storage registers SP1 and SP2 match and thus the data flows 1 to n also match the output data flows +1 to +2. The temporally identical withdrawal of the data flows 1 to n from the first memory register SP1 achieves the desired edge equality of the output data flows +1 to For the rather unlikely case that for each of the n possible time slots of the measure f + always at least one output signal pair of the two storage registers SP1 and SP2 does not match, the circuit can e.g. B. 80 can be modified that the frequency multiplier PLL multiplies the frequency f to 6n + p) f f and the frequency divider FT then that resulting frequency divides (n + p) ef by (n + p). This represents the frequency or the clock 9+ a total of n + p different time slots are available, that is p more than the n data flows 1 to n, eo that with certainty identity between the data flows 1 to n and the associated output data flows +1 to + n will. In this case, of course, the length of the NuLL pulse must be a + der The pulse length corresponds to the frequency (n + p) e f.

Ist die Erhöhung p gleich n oder ein Vielfaches von n, so kann durch einfache Frequenzteilung die für den Multiplexer benötigte Frequenz ne f gewonnen werden. Für unterschiedliche Werte von p muß Jedoch eine eigene aktaufbereitung für den Multiplexer vorgesehen werden.If the increase p is equal to n or a multiple of n, then through simple frequency division obtained the frequency ne f required for the multiplexer will. For different values of p, however, a separate file processing must be carried out provided for the multiplexer.

Das in Fig. 2b dargestellte Ausführungsbeispiel der Erfindung kann zur Erhöhung der möglichen Anzahl der Zeitlagen des Taktes f+ und somit der Abfragezeitpunkte der beiden Speicherregister SP1 und SP2 in seinem Logik- und Taktateuerungsteil nach Fig. 3b so ausgebildet werden, daß sich die Zeitlagenanzahl auf (n + 1 + m) erhöht (m = 0, 1, 2, ,.. (n - 1)). Dies geschieht entsprechend Anspruch 10 dadurch,daß der Ausgang der monostabilen Kippstufe M mit dem Eingang eines Zählers Z verbunden ist, der die positiven oder negativen Schaltflanken der NULI-Impulse a+ zählt und eine Zählkapazität von n + m aufweist. Für die Zählerstände O bis n - 1 des Zählers Z hat sein erster Ausgang ein Ausgangssignal z1 von logisch Null und für die Zählerstände n bis n + m ein Ausgangssignal z1 von logisch EINS. Die Ausgangssignale z2 des zweiten Ausgangs sind zu den Ausgangssignalen zl des ersten Ausgangs invertiert. Nach Erreichen seines maximalen Zählerstandes schaltet sich der Zähler Z selbstständig wieder auf den Zählerstand NULL zurück.The embodiment of the invention shown in Fig. 2b can to increase the possible number of time slots of the clock f + and thus the query times the two storage registers SP1 and SP2 in its logic and clock control part be designed according to Fig. 3b so that the number of time slots is (n + 1 + m) increased (m = 0, 1, 2,, .. (n - 1)). This is done according to claim 10 in that the output of the monostable multivibrator M is connected to the input of a counter Z. which counts the positive or negative switching edges of the NULI pulses a + and has a counting capacity of n + m. For the counter readings O to n - 1 of the counter Z has its first output an output signal z1 of logic zero and for the counter readings n to n + m an output signal z1 of logical ONE. The output signals z2 of the second Output are inverted to the output signals zl of the first output. After reaching the counter Z switches itself on again after its maximum counter reading returns the count to ZERO.

Ein zusätzlicher zweiter Ausgang des Frequenzvervielfachers PLL führt die Frequenz n , die durch negieren der Frequenz n. f am ersten Ausgang des Frequenzvervielfachers PLL entsteht und zu dieser dadurch um aphasenverschoben ist.An additional second output of the frequency multiplier PLL leads the frequency n obtained by negating the frequency n. f at the first output of the frequency multiplier PLL arises and is therefore out of phase with it.

Das Ausgangssignal z2 steuert ein zweites Ulm-Glied U2 und das Ausgangssignal z1 steuert ein drittes UND-Glied U3.The output signal z2 controls a second Ulm element U2 and the output signal z1 controls a third AND element U3.

Hierdurch gelangt zum ersten UND-Glied 1 über ein ODER-Glied 0 vom Frequenzvervielfacher PLL in Abhängigkeit vom Zählerstand des Zählers Z entweder der Takt ne f über das zweite Ulm-Glied U2 oder der phasenverschobene Takt n ef über das dritte UND-Glied U3.This arrives at the first AND element 1 via an OR element 0 from Frequency multiplier PLL depending on the count of the counter Z either the clock ne f via the second Ulm element U2 or the phase-shifted clock nef via the third AND element U3.

Somit steht nach der Teilung der Frequenz (n e f) + im Frequenzteiler FT eine Frequenz f+ zum(ggf. verzögerten) Ansteuern der beiden Speicherregister SP1 und SP2 in Fig.Thus after the division of the frequency (ne f) + is in the frequency divider FT a frequency f + for (possibly delayed) control of the two storage registers SP1 and SP2 in Fig.

2a zur Verfügung 5 die nicht nur die n möglichen Zeitlagen hat, die sich bei den Zählerständen O bis n - 1 des Zählers Z in ihrer Phase um 2 n untereinander unterscheiden, sondern zasatzlich m + 1 Zeitlagen hat, und zwar bei den Zähleretänden n bis n + m,wobei diese Zeitlagen um phasenverschoben gegenüber den Zeitlagen bei den Zählerständen O bis n - 1 sind0 Im allgemeinen genügt es, wenn m = 0 gewählt wird und der Zähler dadurch eine Zählkapazität von n (# n + 1 Zählerstände) hat.2a available 5 which not only has the n possible time slots that in the case of the counts O to n − 1 of the counter Z, their phase is 2 n below one another differentiate, but also has m + 1 time slots, namely at the meter stands n to n + m, these time slots being out of phase with the time slots the counter readings 0 to n - 1 are 0 In general, it is sufficient if m = 0 is selected and the counter thereby has a counting capacity of n (# n + 1 counter readings).

Nach Fig. 2b und 3a wird der Ausgangsimpuls a des Vergleichers V unmittelbar zur Ansteuerung der monstabilen Kippstufe M verwendet. Liegt die Verarbeitungszeit des (schnellen) VergleichereV unterhalb der Verzbgerungszeit der Zeitverzögerungsschaltung T, so können kurzzeitig - während dieser Verzögerungszeit - fehlerhafte Ausgangsimpulse a auftreten, obwohl alle n Ausgangssignalpaare der beiden Speicherregister SP1 und SP2 Ubereinstimmung zeigen. Diese fehlerhaften Impulse a verursachen eine unnötige und dadurch fehlerhafte Zeitlagenverschiebung des Taktes f und somit eine fehlerhafte Abfragezeitpunktverschiebung der beiden Speicherregister SP1 und SP2.According to Fig. 2b and 3a, the output pulse a of the comparator V is immediate used to control the monstable multivibrator M. Is the processing time of the (fast) comparator V below the delay time of the time delay circuit T, faulty output pulses can briefly - during this delay time a occur although all n output signal pairs of the two storage registers SP1 and Show SP2 match. These erroneous pulses a cause an unnecessary one and thereby an incorrect time slot shift of the clock f and thus an incorrect one Request time shift of the two storage registers SP1 and SP2.

Durch die in Fig. 4 gezeigte Erweiterung der Schaltungsanordnung um ein viertes Ulm-Glied U4 und einen zusätzlichen negierten Ausgang des ltequenzteilers PT, der den zum Takt f+ inversen Takts führt, werden diese fehlerhaften Impulse 8 unterdrückt. Dieses vierte Ulm-Glied U4 ist zwischen den Ausgang des Vergleichers V und den Eingang der monostabilen Kippstufe M geschaltet. Es wird einerseits mit dem Impuls a und andererseits mit dem Takt F beaufschlagt. Am Ausgang des vierten Ulm-Glieds U4 kann somit nur dann ein Impuls a'an die monostabile Kippstufe M abgegeben werden, wenn ein entsprechender Impuls a vom Vergleicher V während einer ganzen Periode des Taktes f+ vorhanden ist.By expanding the circuit arrangement shown in FIG a fourth Ulm element U4 and an additional negated output of the frequency divider PT, which leads to the inverse clock to clock f +, these erroneous pulses become 8 suppressed. This fourth Ulm element U4 is between the output of the comparator V and the input of the monostable multivibrator M switched. It will be the one with the pulse a and on the other hand with the clock F applied. At the exit of the fourth Ulm element U4 can therefore only deliver an impulse a 'to the monostable multivibrator M if a corresponding pulse a from the comparator V during a whole Period of the clock f + is present.

Claims (12)

Verfahren und Anordnung zur zeitgleichen Flankenanpassung mehrerer takt synchroner Datenfldsse (12) Patentansprüche 1 Verfahren zur zeitgleichen Flankenanpassung mehrerer takt synchroner Datenflüsse (01 bis n) mit einem gemeinsamen Takt (f), d a d u r zu c h g e k e n n z e i c h -n e t , daß alle atenflüsse (1 bis n) gleichzeitig abgefragt werden und nach einer konstanten Zeitspanne erneut abgefragt werden und daß bei Ungleichheit der beiden Abfragewerte mindestens eines Datenflusses die Abfragezeitpunkte zeitlich verschoben werden, bis die Abfragewerte für jeden Datenfluß gleich sind.Method and arrangement for the simultaneous flank adjustment of several clock synchronous data flow (12) Patent claims 1 method for simultaneous edge adaptation several clock synchronous data flows (01 to n) with a common clock (f), d a d u r to c h g e k e n n n z e i c h -n e t that all data flows (1 to n) at the same time be queried and queried again after a constant period of time and that if the two query values are unequal, at least one data flow determines the query times shifted in time until the query values are the same for each data flow. 2 Verfahren nach Anspruch 19 dadurch gekennzeichnet, daß die konstante Zeitspanne kleiner als eine laktperiode des gemeinsamen Takts (f) ist.2 The method according to claim 19, characterized in that the constant Period of time is less than one lactation period of the common clock (f). 3 Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die konstante Zeitspanne kleiner als eine Taktperiode geteilt durch die Anzahl (n) der Datenflüsse ist.3 The method according to claim 2, characterized in that the constant Time span less than one clock period divided by the number (n) of data flows is. 4 Anordnung zur Ausübung das Verfahrens nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, - daß ein a-stufiges einstelliges erstes Speicherregister (SP1) und ein n-atufiges einstelliges zweites Speicherregister (SP2) eingangaseitig stufenweise parallelgeschaltet sind und mit den Datenflüssen (01 bis n) beaufschlag sind, - daß die jeweils r Ausgang beider Speicherregister (SP1, SP2) an einem Vergleicher (V) geschaltet sind, - daß an einen Frequenzvervielfacher (PLL) in Fig. 2b, bzw. 3b der gemeinsame Takt (f) angeschaltet ist, - daß der Ausgang dea Frequenzvervielfachers (PLL) an den ersten Eingang eines ersten UND-Glieds (U1) geschaltet ist, - daß der Ausgang des Vergleichers (v) an den zweiten Eingang des ersten UND-Glieds (U1) geschaltet ist, - daß dem ersten UD-lied (U1) ein Frequenzteiler (FT) nachgeschaltet ist, - daß der Takteingang des ersten Speicherregisters (SP1) mit dem Ausgang des Frequenzteilers (FT) über eine Zeitverzögerungsschaltung (s) verbunden ist und daß der Takteingang des zweiten Speicherregisters (SP2) direkt mit dem Ausgang des Frequenzteilers (FT) verbunden ist.4 arrangement for performing the method according to one of claims 1 to 3, characterized in that - that an a-stage single-digit first storage register (SP1) and an n-level single-digit second storage register (SP2) on the input side are gradually connected in parallel and are charged with the data flows (01 to n) are, - that the respective r output of both storage registers (SP1, SP2) at a comparator (V) are connected, - that a frequency multiplier (PLL) in Fig. 2b, or 3b the common clock (f) is switched on, - that the output of the frequency multiplier (PLL) is connected to the first input of a first AND element (U1), - that the The output of the comparator (v) is connected to the second input of the first AND element (U1) is, - That the first UD song (U1) is followed by a frequency divider (FT) is, - that the clock input of the first memory register (SP1) with the output of the Frequency divider (FT) is connected via a time delay circuit (s) and that the clock input of the second memory register (SP2) directly to the output of the frequency divider (FT) is connected. 5 Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß der Vervielfachungsfaktor des Frequenzvervielfachers (PLL) gleich dem Teilungsfaktor des Frequenzteilers (FT) ist. 5 arrangement according to claim 4, characterized in that the multiplication factor of the frequency multiplier (PLL) equal to the division factor of the frequency divider (FT) is. 6 Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Vervielfachungsfaktor gleich der Anzahl n der Datenflüsse ist. 6 arrangement according to claim 5, characterized in that the multiplication factor is equal to the number n of data flows. 7 Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß der Vervielfachungsfaktor gleich n + 1 ist. 7 arrangement according to claim 6, characterized in that the multiplication factor equals n + 1. 8 Anordnung nach Anspruch 4, dadurch gekennzeichnet, daß eine negierende monostabile Kippstufe (M in Fig. 2b, 3a bzw. 4)zwischen den Ausgang des Vergleichers (V) und den zweiten Eingang des ersten UND-Glieds (U1) geschaltet ist. 8 arrangement according to claim 4, characterized in that a negating monostable multivibrator (M in Fig. 2b, 3a or 4) between the output of the comparator (V) and the second input of the first AND gate (U1) is connected. 9 Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß die Ausgangsimpulslänge der monostabilen Kippstufe (M) dem Kehrwert der Ausgangsfrequenz des Frequenzvervielfachers (PLOT) entspricht. 9 arrangement according to claim 8, characterized in that the output pulse length of the monostable multivibrator (M) is the reciprocal of the output frequency of the frequency multiplier (PLOT) corresponds. 10 Anordnung nach Anspruch 9, dadurch gekennzeichnet, - daß der monostabilen Kippstufe (M) ein Zähler (Z in Fig. 3b)nachgeschaltet ist, dessen erster Ausgang logisch NULL und dessen zweiter Ausgang logisch EINS für die Zählerstände 0 bis n - 1 ist und dessen erster Ausgang logisch EINS und dessen zweiter Ausgang logisch NULL für die Zählerstände n bis n + m ist, daß der zweite Ausgang des Zählers (Z) mit dem ersten Eingang eines zweiten Ulm-Glieds (U2 in Fig. 3b) verbunden ist, - daß der erste Ausgang des Zählers (Z) mit dem ersten Eingang eines dritten Ulm-Glieds (U3 in Fig. 3b) verbunden ist, - daß der nichtnegierte Ausgang des Frequenzvervielfachers (PLL) mit dem zweiten Eingang des zweiten Ulm-Glieds (U2) verbunden ist - daß der negierte Ausgang des Frequenzvervielfachers (PLL) mit dem zweiten Eingang des dritten Ulm-Glieds (U3) verbunden ist, - daß der Ausgang des zweiten Ulm-Glieds (U2) und der Ausgang des dritten Ulm-Glieds (U3) mit den Eingängen eines ODER-Glieds (O) verbunden sind und - daß der Ausgang des ODER-Glieds (0) mit dem ersten Eingang des ersten UED-Glieds (U1) verbunden ist (Fig. 3b).10 arrangement according to claim 9, characterized in - that the monostable Flipper (M) is followed by a counter (Z in Fig. 3b), the first output of which logical ZERO and the second output of which is a logical ONE for the counter readings 0 to n - 1 and its first output is logical ONE and its second output is logical ZERO for the counter readings n to n + m is that the second output of the counter (Z) with the first input of a second Ulm element (U2 in Fig. 3b) is connected, - that the first output of the counter (Z) to the first input of a third Ulm element (U3 in Fig. 3b) is connected, - that the non-negated output of the frequency multiplier (PLL) is connected to the second input of the second Ulm element (U2) - that the negated output of the frequency multiplier (PLL) to the second input of the third Ulm element (U3) is connected, - that the output of the second Ulm element (U2) and the output of the third Ulm element (U3) with the inputs of an OR element (O) are connected and - that the output of the OR gate (0) with the first input of the first UED element (U1) is connected (Fig. 3b). 11 Anordnung nach Anspruch 10, dadurch gekennzeichnet, daß m eine ganze Zahl von 0 bis n 1 1 ist.11 arrangement according to claim 10, characterized in that m one integer from 0 to n 1 is 1. 12 Anordnung nach Anspruch 119 dadurch gekennzeichnet, - daß der Ausgang des Vergleichers (V) an den ersten Eingang eines vierten Ulm-Glieds (U4 in Fig. 4) geschaltet ist, - daß der negierte Ausgang des Frequenzteilers (FT) an den zweiten Eingang des des vierten Ulm-Glieds (U4) geschaltet ist und - daß der Ausgang des vierten Ulm-Glieds (U4) an den Eingang der monostabilen Kippstufe (M) geschaltet ist (Fig. 4).12 arrangement according to claim 119, characterized in that - that the output of the comparator (V) to the first input of a fourth Ulm element (U4 in Fig. 4) is connected, - that the negated output of the frequency divider (FT) to the second Input of the fourth Ulm element (U4) is connected and - that the output of the fourth Ulm element (U4) connected to the input of the monostable multivibrator (M) is (Fig. 4).
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