DE3412676C2

DE3412676C2 -

Info

Publication number: DE3412676C2
Application number: DE3412676A
Authority: DE
Inventors: Yutaka Tokio/Tokyo Jp Kumagai
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1983-04-04
Filing date: 1984-04-04
Publication date: 1988-03-10
Also published as: GB2137785A; GB8408684D0; US4667330A; GB2137785B; JPS59185097A; DE3412676A1; JPS6236319B2

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung nach dem Oberbegriff des Anspruchs 1.

Vor kurzem wurde eine Halbleiterspeichervorrichtung mit großer Speicherkapazität, beispielsweise ein statischer Speicher mit 256 KBit und ein dynamischer Speicher mit 1 MBit entwickelt, was die Entwicklung der Halbleiterherstel lungsverfahren widerspiegelt. Aufgrund der komplizierten Struktur und des großen Umfangs einer Speicheranordnung in einer Halbleiterspeichervorrichtung ist es jedoch schwierig, eine Halbleiterspeichervorrichtung zu schaffen, die keine defekten Zellen aufweist.

Wenn eine vollständige Halbleiterspeichervorrichtung ohne defekte Zellen gewünscht wird, so nimmt die Ausbeute von Halbleiterspeichervorrichtungen beträchtlich ab, wodurch die Herstellungskosten erhöht werden.

Demzufolge werden Halbleiterspeichervorrichtungen mit teilweise defekten Zellen (teilweise guter Speicher (PGM), oder weitgehend guter Speicher (MGM)) verwendet, um die Kosten eines elektronischen Systems zu vermindern.

Herkömmlicherweise wird jede Speicherzelle einer Halb leiterspeichervorrichtung vorher gemessen und die Adres se einer defekten Zelle wird in einer externen CPU- Steuereinheit des Systems gespeichert, das so program miert ist, daß die Adresse der defekten Zelle nicht verwendet wird.

Zum besseren Verständnis des Ausgangspunkts der Erfin dung wird bereits an dieser Stelle auf die Zeichnungen Bezug genommen. In Fig. 1, die sich aus Fig. 1A und Fig. 1B zusammensetzt, ist ein Blockschaltbild eines bekannten elektronischen Systems dargestellt, bei dem eine Halbleiterspeichervorrichtung mit einigen defek ten Zellen verwendet wird.

Bei der dargestellten Ausführungsform weist ein IC- Speicher-Chip 16 einen Zeilenadreß-Treiber 1, einen Zeilenadreß-Dekoder 2, eine Speicheranordnung 3 mit einigen defekten Zellen, einen Spaltenadreß-Treiber 4, einen Spaltenadreß-Dekoder 5, einen Multiplexer 6, eine Dateneingangsschaltung 7, eine Datenausgangs schaltung 8 und eine Schreib(freigabe)schaltung 9 auf. Eine CPU-Speichersteuerschaltung 10 weist eine Steuerschaltung 11, ein Adressenregister 12, ein Ein gangsdatenregister 13, ein Ausgangsdatenregister 14 und eine Entscheidungs- bzw. Verknüpfungsschaltung 15 auf. Die CPU-Speichersteuerschaltung 10 erreicht die Feststellung einer defekten Zelle in einem Speicher- Chip 16 (Schritt 1) durch Vergleich der Eingangsdaten mit den Ausgangsdaten der ausgewählten Zelle, Ein speichern einer Adresse der defekten Zelle (Schritt 2) und Schreiben und/oder Auslesen einer Information in oder aus einer normalen Zelle (Schritt 3).

Das Eingangsdatenregister 13 in der Speichersteuerschal tung 10 speichert die Eingangsinformation in die Spei cheranordnung 3. In der Lesephase eines Speichers, wenn die Steuerschaltung 11 eine Adresse der Speicheranord nung 3 auswählt, speichert das Eingangsdatenregister 13 richtige Eingangsdaten, die eingespeichert werden sol len, in die ausgewählte Adresse und gleichzeitig spei chert das Ausgangsdatenregister 14 die Ausgangsdaten D _OUT der ausgewählten Adressenzelle.

Die Entscheidungs- bzw. Verknüpfungsschaltung 15 ver gleicht den Inhalt des Eingangsdatenregisters 13 mit dem Inhalt des Ausgangsdatenregisters 14. Wenn diese beiden Daten nicht miteinander übereinstimmen, wird die zu diesem Zeitpunkt ausgewählte Adresse als eine defek te Adresse angesehen und in dem Adressenregister 12 ge speichert. Der Speicher-Chip 16 wird so verwendet, daß die im Adressenregister 12 gespeicherte defekte Adresse nicht zugänglich ist.

Das herkömmliche System nach Fig. 1 hat jedoch die Nach teile, daß die Software oder das Programm zum Feststellen einer defekten Zelle in der externen CPU-Speichersteuer schaltung 10 sehr kompliziert ist und es sehr lange Zeit in Anspruch nimmt, eine defekte Adresse festzustellen, da die Zelle durch eine externe CPU ausgelesen werden muß. Es ist deshalb unmöglich, die Kosten eines elek tronischen Systems zu vermindern, obwohl eine Speicher anordnung mit einigen defekten Zellen verwendet wird.

Aus der GB-PS 15 69 784 ist eine Halbleiterspeichervorrich tung bekannt, bei der einmalig im Zuge der Inbetriebnahme die Adressen defekter Speicherzellen in einem programmierbaren Speicher abgelegt werden und im Betrieb nach Adressierung einer defekten Speicherzelle ein die Speichervorrichtung verwendender Rechner mittels eines Unterprogramms einen Lese-Vergleichs-Zyklus ausführt und erforderlichenfalls die zu speichernde Informationen in Komplementform speichert. Die Speicherung von Informationen mit Hilfe der bekannten Speichervorrichtung ist daher aufwendig und zeitinten siv. Überdies werden Speicherzellen, die erst später defekt werden, nicht mehr erfaßt, so daß Fehler bei der Speicherung von Informationen auftreten kön nen.

Es ist daher Aufgabe der Erfindung, eine Halbleiterspeicher vorrichtung gemäß Oberbegriff des Anspruchs 1 zu schaffen, die bei geringem Software- und Zeitaufwand bezüglich eines mit der Speichervorrichtung verwendeten Rechners eine fehlerfreie Informationsspeiche rung bei fehlerhaften Speicherzellen ermöglicht.

Diese Aufgabe wird bei einer Halbleiterspeichervorrichtung der eingangs genannten Art mit Hilfe der in Anspruch 1 ge kennzeichneten Merkmale gelöst.

Eine vorteilhafte Ausgestaltung der Erfindung ist dem Unteranspruch zu entnehmen.

Damit wird eine Halbleiterspeichervorrichtung geschaffen, bei der die Kosten gering sind. Dies wird auch dadurch ermöglicht, daß die Selbstdiagnoseeinrichtung zum Fest stellen einer defekten Zelle auf dem gleichen Chip wie die Speicheranordnung vorgesehen ist.

Eine Ausführungsform der Erfindung wird anhand der Zeich nung näher beschrieben. Es zeigt

Fig. 1 ein Blockschaltbild eines bekannten Systems mit einer Halbleiterspeichervorrichtung mit einigen defek ten Zellen und einer Speichersteuerschaltung;

Fig. 2 ein Blockschaltbild einer erfindungsgemäßen sta tischen Halbleiterspeichervorrichtung mit einer Selbst diagnoseschaltung und

Fig. 3 die Zeitablauffolge im Betrieb der Halbleiter speichervorrichtung nach Fig. 2.

Fig. 2, die sich aus den Fig. 2A und 2B zusammen setzt, zeigt eine erfindungsgemäße Ausführungsform eines statischen Halbleiterspeicher-Chips. Dabei ist mit dem Bezugszeichen 1 ein Zeilenadreß-Treiber gekennzeichnet, der ein externes Zeilenadreß-Eingangssignal AD empfängt und ein Paar von internen Adreß-Signalen A und ab gibt, mit dem Bezugszeichen 2 ein Zeilenadreß-Dekoder, der entsprechend den internen Zeilenadreß-Signalen A und eine der Wortleitungen X ₁ bis X _n auswählt, mit dem Bezugszeichen 3 eine Speicheranordnung mit n (Zei len) x m (Spalten) Zellen. Mit dem Bezugszeichen 4 ist ein Spaltenadreß-Treiber gekennzeichnet, der entspre chend einem externen Spaltenadreß-Eingangssignal ein Paar von internen Adreß-Signalen B und liefert, mit dem Bezugszeichen 5 ein Spaltenadreß-Dekoder zum Aus wählen einer der Bit-Leitungen Y ₁ bis Y _m entsprechend den internen Spaltenadreß-Signalen B und , und mit dem Bezugszeichen 6 ein Multiplexer, der entsprechend dem Ausgangssignal der Spaltenadreß-Dekoder 5 ein Datensig nal von der Speicherzelle zu den Datenleitungen D und abgibt.

Eine Freigabesteuerschaltung 9 liefert das Schreibsteuer signal Φ _W und das Lesesteuersignal Φ _R entsprechend dem Schreib(freigabe)signal . Eine Datenausgangsschaltung 8 gibt entsprechend dem Schreibsteuersignal Φ _W eine Speicherzelleninformation von den Datenleitungen D und an die Datenausgangsklemme D _OUT ab. Eine Datenein gangsschaltung 7 liefert entsprechend dem Lesesteuer signal Φ _R ein Dateneingangssignal D _IN wahlweise an die Datenleitungen D und und eine Vorladeschaltung bezie hungsweise Vorlaufladeschaltung 17 lädt entsprechend ei nem Vorladesignal Φ _P alle Bitleitungen der Speicheran ordnung 3 auf das Quellenpotential V _DD auf.

Es wird angenommen, daß die Speicheranordnung 3 eine de fekte Zelle aufweist. Beispielsweise soll die Zelle M ₂₂ defekt sein.

Die Dateneingangsschaltung 7 weist eine Pufferschaltung mit MOS-Transistoren Q ₁ bis Q ₄, eine Umkehrstufe und NOR-Schaltungen auf.

Die Datenausgangsschaltung 8 weist einen Verstärker und eine NOR-Schaltung auf.

Die Freigabesteuerschaltung 9 weist ein Paar von in Reihe geschalteten Umkehrstufen auf.

Die erfindungsgemäße Halbleiterspeichervorrichtung weist weiterhin eine Selbstdiagnoseschaltung 18 auf, die ein Fehlersignal dann liefert, wenn das Signal auf den Daten leitungen D und vom ursprünglich zu speichernden Signal verschieden ist. Das Signal auf den Datenleitungen D und wird durch das Schreibsteuersignal Φ _W aus der Speicher zelle sofort nach dem Einspeichern des Signals in die Speicherzelle ausgelesen. Die Selbstdiagnoseschaltung 18 besteht beispielsweise aus einer Assoziativspeicher schaltung, die aufweist: eine Speicher schaltung 19 mit MOS-Transistoren Q ₇, Q ₈, Q ₉ und Q ₁₀, Schalttransistoren Q ₅ und Q ₆, durch die ein Signal an die Datenleitungen D und zu einer Speicherschaltung durch das Schreibsteuersignal Φ _W angelegt wird, MOS-Tran sistoren Q ₁₁ und Q ₁₂, die durch das Potential am Punkt B und das Potential an der Datenleitung gesteuert werden, sowie MOS-Transistoren Q ₁₃ und Q ₁₄, die durch das Poten tial am Punkt A und das Potential an der Datenleitung D gesteuert werden, und die Umkehrstufe.

Die Betriebsweise der erfindungsgemäßen Halbleiterspei chervorrichtung wird anhand von Fig. 3 beschrieben. Da bei soll das Zeilenadreß-Signal und das Spaltenadreß- Signal in der Schreibzyklusdauer t _wc die normale Zelle M ₁₁ durch die Schreibleitung X ₁ und die Bitleitung Y ₁ aus wählen und das Vorladesignal Φ _P befindet sich auf nied rigem bzw. L-Pegel. Das Schreib(freigabe)signal be findet sich zu diesem Zeitpunkt auf hohem bzw. H-Pegel, die Steuersignale Φ _Wbzw. Φ _R auf L- bzw. H-Pegel und die Datenausgangsleitungen D und der Dateneingangsschal tung 7 auf H-Pegel, wie es aus den Fig. 3(b), 3(d), 3(e) und 3(f) zu ersehen ist. Damit wird die Datenausgangs schaltung 8 an der Abgabe eines Ausgangssignals gehindert und die MOS-Transistoren Q ₅ und Q ₆ in der Selbstdiagnose schaltung 18 befinden sich in AUS-Zustand.

Wenn während der Zeitdauer t _wp das Schreib(freigabe)signal L-Pegel hat, wird das Dateneingangssignal D _IN, das auf H-Pegel liegen soll, der Dateneingangsschaltung 7 zu geführt und die Datenleitungen D bzw. kommen auf H- bzw. L-Pegel und die Information auf den Datenleitungen D und wird in der Speicherzelle M ₁₁ gespeichert (siehe Fig. 3(f)). Außerdem kommen die MOS-Transistoren Q ₅ und Q ₆ in der Selbstdiagnoseschaltung 18 in den EIN-Zustand, so daß die Information auf den Datenleitungen D und in der Speicherschaltung 19 gespeichert werden. Es ist hier anzumerken, daß sich die Transistoren Q ₁₁ bzw. Q ₁₂ im EIN- bzw. AUS-Zustand und die Transistoren Q ₁₃ bzw. Q ₁₄ im AUS- bzw- EIN-Zustand befinden.

Damit liefert die Ausgangsklemme P der Schaltung 18 ein Ausgangssignal auf L-Pegel.

Danach ändert das Schreib(freigabe)signal auf L-Pegel und das Vorladesignal Φ _P auf H-Pegel, so daß der Inhalt der Speicherzelle M ₁₁ sofort den Datenleitungen D und zugeführt wird und die MOS-Transistoren Q ₅ und Q ₆ in den AUS-Zustand kommen. Da angenommen wurde, daß die Spei cherzelle M ₁₁ normal ist, befinden sich die Datenlei tungen D bzw. auf H- bzw. L-Pegel. Damit befinden sich die MOS-Transistoren Q ₁₂ bzw. Q ₁₄ im AUS- bzw. EIN-Zu stand und die Ausgangsklemme P der Selbstdiagnoseschal tung 18 hält L-Pegel, wodurch angezeigt wird, daß es sich um eine normale Zelle handelt.

Danach wird angenommen, daß die (fehlerhafte bzw. de fekte) Speicherzelle M ₂₂ durch die Wortleitung X ₂ und die Bitleitung Y ₂ durch das Zeilenadreß-Signal und das Spaltenadreß-Signal während der Schreibzyklusdauer t _wc ausge wählt wird und das Vorladesignal Φ _P sich auf L-Pegel be findet. Zu diesem Zeitpunkt befindet sich das Schreib (freigabe)signal auf H-Pegel, die Steuersignale Φ _W bzw. Φ _R auf L- bzw. H-Pegel und die Datenausgangslei tungen D und in der Dateneingangsschaltung 7 beide auf H-Pegel, wie aus den Fig. 3(b), 3(d), 3(e) und 3(g) zu ersehen ist. Damit wird die Datenausgangsschal tung 8 daran gehindert, ein Ausgangssignal abzugeben und die MOS-Transistoren Q ₅ und Q ₆ in der Selbstdiagnose schaltung 18 befinden sich im AUS-Zustand.

Wenn dann das Schreib(freigabe)signal während der Zeitdauer t _wp auf L-Pegel kommt, wird das Dateneingangs signal D _IN, das sich beispielsweise auf L-Pegel befindet, der Dateneingangsschaltung 7 zugeführt und die Datenlei tungen D bzw. kommen auf H- bzw. L-Pegel und die In formation auf den Datenleitungen D und wird in der Speicherzelle M ₂₂ (siehe Fig. 3(g)) gespeichert.

Gleichzeitig kommen die MOS-Transistoren Q ₅ und Q ₆ der Selbstdiagnoseschaltung 18 in den EIN-Zustand und die Information auf den Datenleitungen D und wird in der Speicherschaltung 19 gespeichert. Zu diesem Zeitpunkt befinden sich die Transistoren Q ₁₁ bzw. Q ₁₂ im EIN- bzw. AUS-Zustand und die Transistoren Q ₁₃ bzw. Q ₁₄ im AUS- bzw. EIN-Zustand. Damit liefert die Ausgangsklemme P ein Ausgangssignal mit L-Pegel.

Wenn dann das Schreib(freigabe)signal sich auf L-Pegel und das Vorladesignal Φ _p auf H-Pegel ändert, so wird der Inhalt der Speicherzelle M ₂₂ sofort ausgelesen und den Datenleitungen D und zugeführt und die MOS-Transis toren Q ₅ und Q ₆ kommen in den AUS-Zustand.

Es wird nun angenommen, daß die Speicherzelle M ₂₂ in ir gendeiner Hinsicht defekt ist und die Datenleitungen D bzw. sich auf L- bzw. H-Pegel befinden. Damit befinden sich die MOS-Transistoren Q ₁₂ bzw. Q ₁₄ auf EIN- bzw. AUS-Zustand und das Ausgangssignal an der Ausgangsklemme P ändert sich von L- auf H-Pegel. Diese Änderung an der Ausgangsklemme P zeigt den Fehler einer Speicherzelle an. Damit wird beim Auftreten einer defekten Zelle die Tat sache des Vorhandenseins einer defekten Zelle dann ge messen, wenn die Information in die defekte Zelle einge schrieben wird.

Wie bereits oben beschrieben wurde, weist die erfindungs gemäße Halbleiterspeichervorrichtung eine Selbstdiagnose schaltung 18 auf, die mißt bzw. feststellt, ob das Signal am Ende bzw. dem rückwärtigen Teil jeder Schreibdauer t _WP richtig in die Zelle eingespeichert wird, so daß eine externe Speichersteuerschaltung eine defekte Zelle nicht feststellen muß. Damit wird eine Speichersteuerschaltung mit einem gespeicherten Programm vereinfacht und die Be triebsweise des Umschaltens von einer defekten auf eine normale Zelle wird schnell erreicht.

Damit ist der Betrieb einer Speichersteuerschaltung selbst dann nicht kompliziert, wenn einige der Speicher zellen defekt sind, so daß die Gesamtkosten, einschließ lich sowohl der Speichervorrichtung als auch der Spei chersteuerschaltung vermindert werden.

Bisher wurde lediglich die Ausführungsform einer stati schen Halbleiterspeichervorrichtung beschrieben. Selbst verständlich kann die Erfindung auch auf eine dynamische Halbleiterspeichervorrichtung mit großem Speichervermögen und/oder eine Speicherschaltung in einem Mikroprozessor und einer Integrierten Schaltung (LSI) verwendet werden.

Liste der Bezugszeichen 1 Zeilenadreß-Treiber
2 Zeilenadreß-Dekoder
3 Speicheranordnung
4 Spaltenadreß-Treiber
5 Spaltenadreß-Dekoder
6 Multiplexer
7 Dateneingangsschaltung
8 Datenausgangsschaltung
9 Schreib(freigabe)schaltung
10 CPU-Speichersteuerschaltung
11 Steuerschaltung
12 Adreß-Register
13 Eingangsdatenregister
14 Ausgangsdatenregister
15 Entscheidungs- bzw. Verknüpfungsschaltung
16 Speicher-Chip
17 Vorladeschaltung
18 Selbstdiagnoseschaltung
19 Speicherschaltung

Claims

1. Halbleiterspeichervorrichtung mit

- einer eine Vielzahl von in Matrixform angeordneten Spei cherzellen aufweisenden Speicheranordnung zum Speichern von Informationen;
- einer Datenleitung, die selektiv mit Bitleitungen der Speicheranordnung verbindbar ist;
- einer mit der Datenleitung verbundenen Dateneingangsschal tung zum Einschreiben einer Information in eine ausgewähl te Speicherzelle,

gekennzeichnet durch

-eine mit der Datenleitung (D, ) verbundene Selbstdiagno seschaltung (18) mit einer Speichereinrichtung (19), die während einer frühen Phase (t _WP) eines Schreibzyklus' (t _WC) eine in eine ausgewählte Speicherzelle der Speicher anordnung (3) zu speichernde Information abspeichert;
- eine während einer späteren Phase (t _WR) des Schreib zyklus' (t _WC) die aus der ausgewählten Speicherzelle zu rückgelesene Information mit der in der Speichereinrich tung (19) gespeicherten Information vergleichende Ver gleichseinrichtung,
- wobei die Selbstdiagnoseschaltung (18) während der späte ren Phase (t _WR) des Schreibzyklus' (t _WC) ein Fehlersignal (P) erzeugt, wenn die Informationen, die in der Speicher zelle und in der Speichereinrichtung (19) gespeichert sind, nicht übereinstimmen.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Selbstdiagnoseschaltung (18) einen Assoziativ speicher (19) zum Vergleich der Daten aufweist.