DE3418213A1

DE3418213A1 - Decision circuit

Info

Publication number: DE3418213A1
Application number: DE19843418213
Authority: DE
Inventors: Wilhelm Dr. 8000 München Wilhelm
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1984-05-16
Filing date: 1984-05-16
Publication date: 1985-11-21

Abstract

A decision circuit for improving the decision clarity in the regeneration of a serial input signal (4), consisting of an even number of power of two D-flipflops which are connected in parallel with the input signal (4) and are controlled with a frequency which is reduced from the clock frequency (1) by the power of 2, and which interrogate the input signal (4) sequentially in the clock grid (1), and of a multiplexer which assembles the output signals of the D-flipflops in the interrogation sequence again to form the output signal (7, 16). As a result of the distribution of the decision load to a plurality of parallel flipflops, a longer decision time is available for each individual one of them. <IMAGE>

Description

EntscheiderschaltunqDecision-maker switching

Die Erfindung betrifft eine digitale Entscheiderschaltung zur Signalaufbereitung nach dem Oberbegriff des Patentanspruchs 1.The invention relates to a digital decision circuit for signal processing according to the preamble of claim 1.

Über Nachrichtenkabelstrecken übertragene serielle Digitalsignale müssen in gewissen Abständen regeneriert werden, da die dämpfenden und bandbegrenzenden parasitären Eigenschaften der Übertragungsstrecke längenabhängig geringere Amplituden und mehr oder weniger verschliffene Signalanstiegs- und -abfallflanken bewirken. Die Signalaufbereitungsschaltung hebt die Amplituden auf Normpegel an und richtet die Signale auf das Tastraster aus. Die Amplitudenentscheidung und die Einphasung in das Taktraster übernehmen dabei sogenannte Entscheider-Flipflops.Serial digital signals transmitted over communications cables must be regenerated at certain intervals, as the damping and band-limiting parasitic properties of the transmission path, length-dependent lower amplitudes and cause more or less smooth signal rising and falling edges. The signal conditioning circuit raises the amplitudes to the standard level and adjusts them the signals on the touch grid. The amplitude decision and the phasing So-called decision-maker flip-flops take over the clock grid.

Diese bestehen üblicherweise aus D-Flipflops, d.h. bistabilen taktgesteuerten Kippschaltungen zur Speicherung der am D(aten)-Eingang liegenden Variablen.These usually consist of D flip-flops, i.e. bistable clock-controlled Flip-flops for storing the variables at the D (aten) input.

Die Entscheidungsschärfe ist ein wichtiges Gütemaß für ein derartiges Flipflop. Ein D-Flipflop verhält sich in der Nähe der Schaltschwelle zwischen den beiden Logikpegeln des Daten eingangs wenig entscheidungsfreudig und verharrt in einem metastabilen Zustand, der kein auswertbares Ausgangssignal erlaubt. Dieser metastabile Zustand dauert unso länger, je größer die internen Zeitkonstanten und je kürzer die Taktimpulse sind und je näher das Eingangssignal an der Schaltschwelle liegt.The sharpness of decision is an important quality measure for such a thing Flip-flop. A D flip-flop behaves near the switching threshold between the at both logic levels of the data is not very decisive at the beginning and remains in a metastable state that does not allow an evaluable output signal. This metastable state lasts us longer, the larger the internal time constants and the shorter the clock pulses and the closer the input signal to the switching threshold lies.

Nach dem Stand der Technik verbessert man die Entscheidungsschärfe durch die Kettenschaltung zweier D-Flipflops, mit denen allerdings nur ein metastabiles Verhalten bis zu einer halben Taktperiode toleriert wird, oder durch das Anbieten größerer Eingangssignale mit Hilfe eines Vorverstärkers, für den sich nur ein Verstärker hoher Bandbreite und hoher Stabilität eignet, da sonst zusätzliche Entscheidungsfehler auftreten.According to the prior art, the sharpness of decision is improved through the daisy chain connection of two D flip-flops, with which, however, only one metastable Behavior is tolerated up to half a clock period, or by offering larger input signals with the help of a preamplifier for which there is only one amplifier high bandwidth and high stability, otherwise additional decision errors appear.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, die Entscheidungsschärfe der Entscheiderstufe durch schaltungstechnische Maßnahmen zu verbessern.The present invention is based on the object of the sharpness of decisions to improve the decision-making level by means of circuitry measures.

Diese Aufgabe wird bei einer Schaltung der eingangs erwähnten Art erfindungsgemäß durch die Merkmale des Kennzeichens des Patentanspruchs 1 gelöst.This task is achieved with a circuit of the type mentioned at the beginning solved according to the invention by the features of the characterizing part of claim 1.

Azsgestaltungen des Erfindungsgedankens sind in Unteransprüchen gekennzeichnet.Features of the inventive concept are characterized in the subclaims.

Die Erfindung wird nachfolgend anhand von vier Figuren näher erläutert.The invention is explained in more detail below with reference to four figures.

Fig. 1 zeigt als Blockschaltbild ein Ausführungsbeispiel einer erfindungsgemäßen Entscheiderschaltung, Fig. 2 zeigt das der erfindungsgemäßen Schaltung nach Fig. 1 zuzuordnende Impulsdiagramm, Fig. 3 zeigt als Blockschaltbild ein zweites Ausführungsbeispiel einer erfindungsgemäßen Entscheiderschaltung und Fig. 4 zeigt ein der erfindungsgemäßen Schaltung nach Fig. 3 zugeordnetes Impulsdiagramm.Fig. 1 shows as a block diagram an embodiment of an inventive Decision-making circuit, FIG. 2 shows that of the circuit according to the invention according to FIG. 1, FIG. 3 shows a second exemplary embodiment as a block diagram a decision circuit according to the invention and FIG. 4 shows one of the according to the invention Circuit according to FIG. 3 associated pulse diagram.

Grundgedanke der vorliegenden Erfindung ist es, die Entscheidungslast auf mehrere parallele Flipflops zu verteilen und so jedem Einzelflipflop mehr Zeit für die Amplitudenentscheidung zur Verfügung zu stellen. Da die Entscheidungsschärfe multiplikativ vom Eingangssignalhub und exponentiell von der auf die charakteristische Flipflop-Zeitkonstante r (9S300 ps) bezogenen Wartezeit TW abhängt, lassen sich so überproportionale Verbesserungen erzielen. Die Wartezeit TW ihrerseits hängt vom Kehrwert der Taktfrequenz ab.The basic idea of the present invention is to reduce the decision burden to distribute it over several parallel flip-flops and so each individual flip-flop more time for the To provide amplitude decision. Since the Decision sharpness multiplicatively from the input signal swing and exponentially from the waiting time related to the characteristic flip-flop time constant r (9S300 ps) TW depends, disproportionate improvements can be achieved. The waiting time TW for its part depends on the reciprocal of the clock frequency.

Die erfindungsgemäße Schaltung nach Fig. 1 realisiert diesen Gedanken durch zwei parallele D-Flipflops, die mit der halben Taktfrequenz betrieben werden können. Der Toleranzbereich für metastabile Zustände dehnt sich dann auf eine volle Taktperiode aus. Anschließend werden die aufbereiteten Signale in einem Multiplexer zum Ausgangssignal zusammengefaßt.The circuit according to the invention according to FIG. 1 implements this idea by two parallel D-flip-flops that are operated at half the clock frequency can. The tolerance range for metastable states then expands to a full one Clock period off. The processed signals are then processed in a multiplexer combined to form the output signal.

Die zu halbierende Taktfrequenz 1 liegt am Takteingang eines ersten D-Flipflops F1, dessen Ausgangssignal 2 den Takteingang Cl eines zweiten D-Flipflops F2 und ein Eingangssignal des Multiplexers MX bildet. Das inverse Ausgangssignal 3 des Flipflops F1 ist auf seinen Eingang D rückgekoppelt, stellt das Taktsignal Cl eines dritten Flipflops F3 dar und ist an einen weiteren Eingang des Multiplexers MX gelegt. Das zu regenerierende Signal 4 liegt an den Dateneingängen D der Flipflops F2 und F3, deren Ausgänge 5 und 6 ebenfalls zum Multiplexer MX führen.The clock frequency 1 to be halved is at the clock input of a first D flip-flops F1, the output signal 2 of which is the clock input Cl of a second D flip-flop F2 and an input signal of the multiplexer MX. The inverse output signal 3 of the flip-flop F1 is fed back to its input D and provides the clock signal Cl of a third flip-flop F3 and is connected to a further input of the multiplexer MX laid. The signal 4 to be regenerated is applied to the data inputs D of the flip-flops F2 and F3, the outputs 5 and 6 of which also lead to the multiplexer MX.

Der Multiplexer MX faßt, im Blockschaltbild nach Fig. 1, die Signale 2 und 5 sowie 3 und 6 jeweils in AND-Gattern zusammen, deren Ausgangssignale in einem nachfolgenden OR-Gatter zum regenerierten Ausgangs signal 7 zusammengesetzt werden.The multiplexer MX, in the block diagram of FIG. 1, collects the signals 2 and 5 as well as 3 and 6 each together in AND gates, the output signals of which are shown in a subsequent OR gate to the regenerated output signal 7 composed will.

Die Wirkungsweise der erfindungsgemäßen Schaltung nach Fig. 1 läßt sich am einfachsten anhand des in Fig. 2 dargestellten Impulsdiagramms klarmachen. Ein D-Flipflop hat die Aufgabe, die an seinem Dateneingang jeweils anliegende binäre Information erst beim Eintreffen der nächsten steuernden Taktflanke am Ausgang wirksam werden zu lassen und bis zum Eintreffen des darauf folgenden Steuersignals zu speichern. Durch Rückkopplung des inversen Ausgangssignals 3 auf den Dateneingang D des Flipflops F1 läßt sich sehr einfach der für die Entscheiderschaltung nach Fig. 1 erforderliche Frequenzteiler schaffen. In Fig. 2 ist angenommen, daß jeweils die negative Flanke des Taktes 1 die drei Flipflops steuert.The operation of the circuit according to the invention according to FIG. 1 can be The easiest way to make it clear is to use the timing diagram shown in FIG. A D-flip-flop has the task of the binary Information only becomes effective when the next controlling clock edge arrives at the output and stored until the next control signal arrives. By feeding back the inverse output signal 3 to the data input D of the flip-flop F1 can be very simply the one required for the decision circuit according to FIG Create frequency divider. In Fig. 2 it is assumed that in each case the negative edge of clock 1 controls the three flip-flops.

Aus dem Taktsignal 1 mit der Periodendauer T0 entstehen mit Hilfe des Flipflops F1 die komplementären Steuersignale 2 und 3 mit der doppelten Periodendauer 2To für die eigentliche Entscheiderschaltung. Das Datensignal 4 mit seinen verschliffenen Anstiegs- und Abfallflanken wird abwechselnd nach jeweils zwei Taktperioden 1 mit Hilfe der Flipflops F2 und F3 abgefragt. Aus diesem Grund können die Flipflops mit der halben Taktfrequenz betrieben werden. Die die Signale 5 und 6 generierenden Flipflops F2 und F3 haben somit jeweils eine Taktperiodendauer T0 zur Einstellung zur Verfügung. Erst dann werden die Signale 5 und 6 mit Hilfe der Steuersignale 2 und 3 im Multiplexer MX zum Ausgangssignal 7 - gegeben durch die logische Signalverknüpfung 7 = 2 . 5 + 3 . 6 -zusammengesetzt.From the clock signal 1 with the period T0 arise with the help of the flip-flop F1 the complementary control signals 2 and 3 with twice the period 2To for the actual decision circuit. The data signal 4 with its smoothed Rising and falling edges are alternately 1 with every two clock periods Queryed with the help of flip-flops F2 and F3. For this reason, the flip-flops can with can be operated at half the clock frequency. Those generating signals 5 and 6 Flip-flops F2 and F3 thus each have a clock period T0 for setting to disposal. Only then are the signals 5 and 6 with the help of the control signals 2 and 3 in the multiplexer MX to the output signal 7 - given by the logical signal combination 7 = 2. 5 + 3. 6 -composed.

Die Flanken des Ausgangssignals 7 sind gegenüber denen des Eingangssignals erheblich versteilert und, unter Berücksichtigung der Gatterlaufzeit, neu auf das Taktraster ausgerichtet.The edges of the output signal 7 are opposite to those of the input signal considerably steepened and, taking into account the gate delay, new to the Clock grid aligned.

In einer weiteren Ausgestaltung des Erfindungsgedankens läßt sich die Entscheidungsschärfe der Schaltung nach Fig. 1 dadurch weiter verbessern, daß man das Eingangssignal 4 statt auf nur zwei auf 2n Flipflops, n = 2, 3,...., verteilt und den Flipflopsteuertakt entsprechend auf 2n Taktperioden erweitert. Fig. 3 zeigt als Blockschaltbild eine als Ausführungsbeispiel anzusehende erfindungsgemäße Schaltung mit vier Flipflops, mit der der Toleranzbereich für metastabiles Verhalten, d.h. die Wartezeit TW, auf drei Taktperiodenauern To anwächst.In a further embodiment of the inventive concept, the sharpness of decision of the circuit according to FIG. 1 further improve in that the input signal 4 is distributed to 2n flip-flops, n = 2, 3, ... instead of just two and the flip-flop control clock expands accordingly to 2n clock periods. Fig. 3 shows as a block diagram of a circuit according to the invention which is to be regarded as an exemplary embodiment with four flip-flops, with which the tolerance range for metastable behavior, i.e. the waiting time TW increases to three clock periods To.

Das Taktsignal 1 mit der zu verlängernden Periodenzeitdauer T0 liegt an den Takteingängen Cl der beiden Flipflops F4 und F5 des Frequenzteilers FT. Der inverse Ausgang von F5 ist auf den Dateneingang D von F4, der Ausgang von-F4 auf den Eingang D von F5 gelegt. Die komplementären Ausgänge der Frequenzteiler-Flipflops steuern die Entscheiderflipflops F7 bis F10, die das an ihren Dateneingängen D liegende zu regenerierende Datensignal 4 abfragen, über ihre Takteingänge Cl und den Multiplexer MUX, der die Ausgangssignale der Flipflops F7 bis F10 zum Ausgangssignal 16 zusammengefaßt. Die Steuersignale der Flipflops F7 bis F10 sind das Ausgangssignal 8 von Flipflop F4, das Ausgangssignal 10 von Flipflop F5, das inverse Ausgangs signal 9 von Flipflop F4 und das inverse Ausgangssignal 11 von Flipflop F5.The clock signal 1 with the period T0 to be extended is present at the clock inputs Cl of the two flip-flops F4 and F5 of the frequency divider FT. Of the The inverse output of F5 is on data input D of F4, the output of -F4 on placed the input D of F5. The complementary outputs of the frequency divider flip-flops control the decision-maker flip-flops F7 to F10, which is at their data inputs D. Interrogate data signal 4 to be regenerated, via its clock inputs Cl and the multiplexer MUX, which combines the output signals of flip-flops F7 to F10 to form output signal 16. The control signals of the flip-flops F7 to F10 are the output signal 8 of the flip-flop F4, the output signal 10 from flip-flop F5, the inverse output signal 9 from flip-flop F4 and the inverse output signal 11 from flip-flop F5.

Die Ausgänge der Entscheiderflipflops F7 bis F10 liegen an je einem von vier AND-Gattern des Multiplexers MUX, denen ein OR-Gatter mit dem Ausgang 16 nachgeschaltet ist, und werden mit Hilfe der Taktsignale 8 bis 11 sequentiell abgefragt. Zum Ausgang 12 von Flipflop F7 gehören die Signale 8 und 10, zum Ausgang 13 von Flipflop F8 die Signale 9 und 10, zum Ausgang 14 von Flipflop F9 die Signale 9 und 11 und die letzte AND-Verknüpfung ist mit dem Ausgangssignal 15 von Flipflop F10 und den Signalen 8 und 11 erfüllt.The outputs of the decision maker flip-flops F7 to F10 are each at one of four AND gates of the multiplexer MUX, which have an OR gate with the output 16 is connected downstream, and are queried sequentially with the help of the clock signals 8 to 11. Signals 8 and 10 belong to output 12 of flip-flop F7, and output 13 of Flip-flop F8 the signals 9 and 10, to the output 14 of flip-flop F9 the signals 9 and 11 and the last AND operation is with the output signal 15 by flip-flop F10 and signals 8 and 11 met.

Die Wirkungsweise des in Fig. 3 dargestellten erfindungsgemäßen Schaltungsbeispiels läßt sich wieder anhand des in Fig. 4 angegebenen Impulsdiagramms verstehen. Die Flipflopsteuerung erfolge auch in diesem Fall durch die negative Taktflanke.The mode of operation of the circuit example according to the invention shown in FIG. 3 can again be understood from the timing diagram given in FIG. the In this case too, flip-flop control takes place via the negative clock edge.

Die beiden in Serie geschalteten Flipflops F4 und F5 des Frequenzteilers vervierfachen die Taktdauer T0 des Taktsignals 1. Die komplementären Taktsignale 8 bis 11 steuern die parallel am Datensignal 4 liegenden Flipflops F7 bis F10 so, daß die wirksamen Flanken das Datensignal 4 nach je einer Taktdauer T0 sequentiell in der Signalreihenfolge 8, 10, 9 und 11 abfragen. Ebenso müssen die Ausgangssignale 12 bis 15 der Flipflops F7 bis F10 sequentiell mit Hilfe des Multiplexers MUX wieder zum regenerierten Ausgangssignal 16 zusammengefaßt werden: Für die vier Signale 12 bis 15 und bei vierfacher Frequenzteilung muß jedem Signal genau eine Taktzeitdauer To das zugeordnete AND-Gatter offenstehen.The two series-connected flip-flops F4 and F5 of the frequency divider quadruple the clock duration T0 of the clock signal 1. The complementary clock signals 8 to 11 control the parallel flip-flops F7 to F10 connected to data signal 4 in such a way that that the effective edges sequentially the data signal 4 after a clock duration T0 query in the signal sequence 8, 10, 9 and 11. The output signals must also 12 to 15 of the flip-flops F7 to F10 sequentially with the help of the multiplexer MUX can be combined to form the regenerated output signal 16: For the four signals 12 to 15 and with fourfold frequency division, each signal must have exactly one cycle time To the assigned AND gate are open.

Die gleiche Steuertakt-Zuordnung wie bei den Eingängen der Flipflops F7 bis F10 gilt auch bei ihren Ausgängen bzw. den Eingängen der AND-Gatter des Multiplexers MUX.The same control clock assignment as for the inputs of the flip-flops F7 to F10 also apply to their outputs or the inputs of the AND gates of the multiplexer MUX.

Zur Erfüllung der Abfragebedingung des Multiplexers MUX liegt zusätzlich an jedem AND-Gatter noch ein um eine Taktzeitdauer To versetztes Steuersignal; in diesem Fall ergeben sich die Kombinationen 8/10/12, 10/9/13, 9/11/14 und 11/8/15. Wie beispielsweise aus der AND-Verknüpfung 8 . 10 zu erkennen ist, steht dem zugeordneten Flipflop F7 die dreifache Taktzeit To als Wartezeit T W bzw.To meet the query condition of the multiplexer MUX is also at each AND gate another control signal offset by a clock period To; in in this case the combinations 8/10/12, 10/9/13, 9/11/14 and 11/8/15 result. For example from the AND operation 8. 10 can be seen, is the assigned Flip flop F7 three times the cycle time To as the waiting time T W or

Toleranzzeit für metastabile Zustände zur Verfügung.Tolerance time for metastable states is available.

Der Aufwand an Bauelementen einer erfindungsgemäßen Schaltungsanordnung ist gegenüber dem Stand der Technik größer, doch ist dieser Gesichtspunkt beim Aufbau der Gesamtschaltung in einem integrierten Baustein unerheblich. Die erfindungsgemäße Schaltungsanordnung eignet sich besonders für einen symmetrischen Aufbau mit bipolaren Transistoren, wobei die für eine hohe Entscheidungsschärfe geltende Voraussetzung, daß die Entscheiderflipflops gleichartg aufgebaut sind, sich bei einer monolithischen Integration leicht erfüllen läßt.The expenditure on components of a circuit arrangement according to the invention is greater than the prior art, but this aspect is constructive the overall circuit in an integrated module is insignificant. The inventive Circuit arrangement is particularly suitable for a symmetrical structure with bipolar Transistors, whereby the prerequisite for a high degree of sharpness of decision, that the decision-making flip-flops are constructed in the same way, in a monolithic Integration can easily be fulfilled.

6 Patentansprüche 4 Figuren6 claims 4 figures

Claims

Claims rY semiconductor circuit arrangement, consisting of a, an even power of two assigned number of memory cells (F2, F3; F7-F10) and a multiplexer (Mx, MUx), the complementary signals (2, 3; 8-11) with a compared to a clock frequency (1) with the help of a frequency divider (F1; FT) around the Power of two lower frequency can be controlled, d u r c h e -k e n n z e i c h n e t that one at the inputs of the memory cells (F2, F3; F7-F10) in parallel applied input signal (4) sequentially from the memory cells (F2, F3; F7-F10) is queried and the results at the outputs of the memory cells (F2, F3; F7-F10) Signals from the multiplexer (MX, MUX) in the query sequence of these memory cells can be combined to form the output signal (7, 16).

2. Semiconductor circuit arrangement according to claim 1, d a -d u r c h it is noted that the memory cells (F2, F3; F7-F10) are D flip-flops.

3. Semiconductor circuit arrangement according to claim 1 or 2, d a d u r c h g e k e n n n z e i c h n e t that the frequency divider (F1; FT) from one of the Half a power of two corresponding number of D flip-flops 8 (F1; F4, F5) is formed.

4. Semiconductor circuit arrangement according to Claim 1 to 3, d a d u r c h e k e n n n n e i c h n e t that the multiplexer (MX; MUX) is one of the powers of two contains the corresponding number of AND and a summarizing OR link.

5. Semiconductor circuit arrangement according to Claim 1 to 4, d a d u r It is noted that the memory cells (F2, F3; F7-F10) control complementary signals (2, 3; 8-11) offset from one another by a clock grid (T O) are.

6. Semiconductor circuit arrangement according to Claim 1 to 5, d a d u r c h e k e n n n n e i c h n e t that the outputs of the memory cells (F2, F3; F7-F10) associated conjunctions of the multiplexer (MX; MUX) each only for one clock period (To) can be prepared by the control signals (2, 3; 8-11) or their combinations.