DE3606406A1

DE3606406A1 - Konfigurierbares logikelement

Info

Publication number: DE3606406A1
Application number: DE19863606406
Authority: DE
Inventors: William S. Santa Clara Calif. Carter
Original assignee: Xilinx Inc
Current assignee: Xilinx Inc
Priority date: 1985-02-27
Filing date: 1986-02-27
Publication date: 1986-08-28
Also published as: JPH0645912A; DE3645224C2; US4706216A; DE3645221C2; US4758985A; CA1255364A; JPH0446488B2; JPS61224520A; GB2171546B; GB8604761D0; GB2171546A

Description

Beschreibung

Die Erfindung bezieht sich allgemein auf ein konfigurierbares Logikelement und im besonderen auf ein konfigurierbares Logikelement, das aus einem konfigurierbaren kombinatorischen Logikelement, einem konfigurierbaren Speicherelement und einer konfigurierbaren Ausgangssignal-Auswahllogik zusammengesetzt ist- Die Ausgangssignale des konfigurierbaren Speicherelemente dienen als Eingangssignale sowohl für das konfigurierbare kombinatorische Logikelement als auch für die Ausgangssignal-Auswahllogik. Die Ausgangssignale der Ausgangssignal-Auswahllogik werden aus den Eingangssignalen des kombinatorischen Logikelements und den Ausgangssignalen des Speicherelements ausgewählt.

ι»/ In der US-Patentanmeldung 06/588 478 mit der Bezeichnung "Konfigurierbares Logik-Array", angemeldet am 12. März 1984, ist eine Struktur beschrieben, die es ermöglicht, die Konfiguration einer fertigen integrierten Schaltung von Zeit zu Zeit zu ändern (selbst wenn die inteqrierte Schaltung in einem System installiert ist), um auf diese Weise irgendeine aus einer Vielzahl von logischen Funktionen von ein und derselben integrierten Schaltung ausführen zu lassen. Dies wird durch eine Anzahl "konfigurierbarer logischer Elemente" (im folgenden kurz als "konfigurierbare Logikelemente" bezeichnet) erreicht, von denen jedes derart konfigurierbar ist, daß es in Abhängigkeit von der Aufgabe, die es jeweils erfüllen soll, eine von mehreren logischen Funktionen ausführt. Unter der Bezeichnung "konfigurierbares Logikelement" wird eine Kombination von Einrichtungen verstanden, die durch Schalter elektrisch untereinander verbindbar sind, wobei diese Schalter in Abhängigkeit von Steuerbits gesteuert werden, die auf dem Chip gespeichert (oder zu dem Chip übertragen) werden, wodurch eine von mehreren logischen Funktionen ausgeführt wird. Das in der genannten Patentanmeldung offenbarte konfigurierbare Logikelement kann alle Schaltungselemente, z.B. UND-Glieder, Flip-Flops, Inverter,

NOR-Glieder, Exklusiv-ODER-Glieder usw. enthalten, die zur Ausführung einer oder mehrerer Funktionen, und von Kombinationen dieser Funktionen zur Bildung komplexerer Funktionen erforderlich sind. Die spezielle von einem konfigurierbaren Logikelement auszuführende Funktion wird durch Steuersignale bestimmt, die dem konfigurierbaren Logikelement von einer Steuerlogik zugeführt werden. In Abhängigkeit von den Steuersignalen kann ein konfigurierbares Logikelement als UND-Glied, ODER-Glied, NOR-Glied, NAND-Glied wirken oder irgendeine andere von mehreren logischen Funktionen erfüllen, ohne daß seine physikalische Struktur sich ändert. Die auf dem Chip ausgebildete Struktur ermöglicht es, daß das konfigurierbare Logikelement eine Vielzahl von Funktionen ausüben kann. Dies geschieht dadurch, daß die Steuerlogik Steuersignale speichert und erzeugt, die die Konfiguration des konfigurierbaren Logikelements steuern.

In einem Ausführungsbeispiel werden die Steuersignale von einer Steuerlogik gespeichert und übertragen, die einstückig mit dem die konfigurierbaren Loqikelemente enthaltenden integrierten Schaltungs-Chip und als Bestandteile desselben ausgebildet ist. Auf Wunsch können die Steuerinformationen jedoch auch außerhalb der integrierten Schaltung gespeichert und/oder erzeugt und über Pins zu dem konfigurierbaren Logikelement übertragen werden.

Im allgemeinen wird eine gegebene Gruppe von Steuersignalen in Form von Steuerbits von der Steuerlogik zu einem konfigurierbaren Logikelement übertragen, um dessen Konfiguration zu steuern. Die dem konfiqurierbaren Logikelement auf dem integrierten Schaltungs-Chip jeweils zuzuführende Gruppe von Steuerbits ist von der Funktion abhängig, die von dem konfigurierbaren Loqikelement auf dem Chip ausgeführt werden soll.

Der Erfindung liegt die Aufgabe zugrunde, ein konfigurierbares Logikelement zu schaffen, das in der Auswahl der Funk-

tionen, die es auszuführen vermag, besonders vielseitig ist.

Diese Aufgabe wird durch eine konfigurierbare Loqikelement mit den Merkmalen des Patenanspruchs 1 gelöst. 5

Das konfigurierbare Logikelement gemäß der Erfindung beinhaltet ein kombinatorisches Logikelement, ein Speicherelement und eine Ausgangssignal-Auswahllogik, die jeweils durch Steuerbits konfiguriert werden. Ausgewählte Eingangssignale des konfigurierbaren Logikelement bilden zusammen mit ausgewählten "Rückkopplungs"-Signalen aus dem Speicherelement die Eingangssignale für das kombinatorische Logikelement. Die Eingangssignale des konfigurierbaren Logikelements bilden zusammen mit den Ausgangssignalen des kombinatorischen Logikelements die Eingangssignale des konfigurierbaren Speicherelements. Die Ausgangssignal-Auswahllogik liefert Ausgangssignale, die aus den Ausgangssignalen des kombinatorischen Logikelements und des Speicherelements ausgewählt werden .

Vorteilhafte Ausgetaltungen und Weiterbildungen der Erfindung sind in den weiteren Ansprüchen beschrieben, auf die hiermit ausdrücklich verwiesen wird.

Im folgenden sei die Erfindung anhand der Zeichnungen näher erläutert:

Flg. 1 zeigt einige der verschiedenen logischen Funktionen, die von einem konfigurierbaren Logikelement in einem konfigurierbaren Logik-Array ausführbar sind,

Fig. 2 zeigt die interne logische Struktur eines konfigurierbaren Logikelements zur Ausführung mehrerer Funktionen zweier Variabler A und B,

Fig. 3A zeigt eine 16-Bit-RAM-Schaltung, in der jeder der möglichen Eingangszustände identifizierbar und 2 Funktionen ausgeführt werden können,

Fig. 3B zeigt eine Wählstruktur zur Auswahl eines von 16 Bit

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zur Ausführung von 2 Funktionen und zur Übertragung dieser Bits zu einer Ausgangsleitung,

Fig. 3C zeigt ein mögliches Karnaugh-Diagramm für die Struktur von Fig. 3A,

Fig. 3D zeigt die Logik-Glieder, die sich dadurch darstellen lassen, daß in dem Karnaugh-Diagramm von Fig. 3C an den Schnittpunkten der ersten und zweiten Zeilen und der ersten Spalte eine binäre "1" eingesetzt wird,

Fig. 4A zeigt mehrere konfigurierbare Logikelemente (dargesteilt sind neun Logikelemente), die zusammen mit programmierbaren Verbinderanordnungen, die zwischen ausgewählten Leitungen vorgesehen sind und die Realisierung ermöglichen, und zusammen mit ausgewählten Eingangs/Ausgangs-Anschlüssen (I/O-Pads) und Verbindüngen der Leitungen zwischen Logikelementen auf ei

nem integrierten Schaltungs-Chip ausgebildet sind,

Fig. 4B zeigt die Zeichenerklärung für die Verbindungen zwischen sich kreuzenden Leitungen in Fig. 4B,

Fig. 5 zeigt einen Teil einer Schaltung einer neuartigen Kombination von statischem und dynamischem Schiebe

register, das sich für die Verwendung bei dem konfigurierbaren Logik-Array gemäß der Erfindung eignet ,

Fig. 6A bis 6H zeigen verschiedene Wellenformen zur Erläuterung der Wirkungsweise der Struktur von Fig. 5,

Fig. 7 zeigt ein konfigurierbares Logikelement gemäß der Er findung,

Fig. 8 zeigt eine mögliche Ausführunasform des konfigurierbaren Logikelements von Fig. 7,

Fig. 9 zeigt eine Ausführungsform des Speicherelements 121 von Fiq. 8.

Die folgende Beschreibung soll die Erfindung lediglich veranschaulichen, ohne sie zu beschränken. Der einschlägige Fachmann wird durch die gegebene Offenbarung ohne weiteres in die Lage versetzt, andere Ausführungsbeispiele zu schaffen .

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Die US-Patentanmeldung Ser.-Nr. 588 478 mit der Bezeichnung "Konfigurierbares Logik-Array" wird hiermit als Referenz eingeführt.

Zur Erklärung des speziellen konfigurierbaren Logikelements gemäß der Erfindung ist es notwendig, die konfigurierbaren Logikelemente und die allgemeine Verbindungsstruktur des in der genannten Patentanmeldung beschriebenen konfigurierbaren Logik-Arrays zu erläutern.

Fig. 1 zeigt bestimmte logische Funktionen, die sich von einem konfigurierbaren Logikelement realisieren lassen. Die in Fig. 1 dargestellten 28 Funktionen dienen lediglich zur Veranschaulischung. Auf Wunsch lassen sich auch andere (nicht dargestellte) Funktionen von einem konfigurierbaren Logikelement realisieren. Folgende Funktionen sind gezeigt:

Element Funktion
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1 UND-Glied

2 NAND-Glied

3 UND-Glied mit invertiertem Eingang

4 NAND-Glied mit invertiertem Eingang 5 ODER-Glied

6 NOR-Glied

7 Exklusiv-ODER-Glied

8 Exklusiv-NOR-Glied

9 UND-Glied mit drei Eingängen 10 NAND-Glied mit drei Eingängen

11 ODER-Glied mit drei Eingängen

12 NOR-Glied mit drei Eingängen

13 ODER-Glied mit einem ein UND-Glied enthaltenden Eingang

14 NOR-Glied mit einem ein UND-Glied enthaltenden Eingang

15 UND-Glied mit einem ein ODER-Glied enthalten-

den Eingang

16 NAND-Glied mit einem ein ODER-Glied enthaltenden Eingang

17 UND-Glied mit drei Eingängen, von denen einer invertiert ist,

18 NAND-Glied mit drei Eingängen, von denen einer invertiert ist,

19 ODER-Glied mit drei Eingängen, von denen einer invertiert ist,

20 NOR-Glied mit drei Eingängen, von denen einer

invertiert ist,

21 Multiplexer zur Auswahl eines von zwei Eingängen

22 Multiplexer zur Auswahl eines von zwei Eingängen mit einem invertierten Eingang

23 D-Flip-Flop mit Rücksetzung

24 Set-Reset-Verriegelungsschaltung

25 D-Flip-Flop mit Rücksetzung und invertiertem Ausgang

26 Set-Reset-Verriegelungsschaltung mit Rückstellung und invertiertem Ausgang

27 D-Flip-Flop mit Setzeingang

28 D-Flip-Flop mit Setzeingang und invertiertem Ausgang.

Es lassen sich natürlich auch andere logische Funktionen in einem konfigurierbaren Loqikelement realisieren.

Fig. 2 zeigt die innere logische Struktur eines möglichen konfigurierbaren Logikelements, das alle sinnvollen Basisfunktionen der beiden Variablen A und B ausführen kann, wobei die Funktionen durch Konfigurationssteuersignale CO, CO, Cl, Z\_, ....C5 ausgewählt werden, die an Steuerleitungen CO, CO, Cl, C^_-, ...C5 anliegen. (In diesem Beispiel sind alle Steuerleitungen mit den Gates von N-Kanal-Transistoren vom Anreicherungstyp verbunden). Zur Verwirklichung einer UND-Glied-Funktion unter Verwendung der in Fig. 2 dargestellten

Struktur werden die mit A und B bezeichneten Eingangsleitungen hinter den Invertern 21 bzw. 22 mit dem UND-Glied 25 verbunden. Dies geschieht durch Signale mit hohem Pegel auf den Konfigurationssteuerleitunqen Cl und CO, die wegen ihrer Verbindung mit den Gates der N-Kanal-Transistoren 29c und 29d letztere in den leitenden Zustand steuern.

An die Konfigurationssteuerleitungen C^ und £_1 werden Signale mit niedrigem Pegel angelegt, durch die die Ausgangssignale der Inverter 21 und 22 von dem UND-Glied 25 getrennt werden. Zusätzlich wird an die Leilung C5 ein Signal mit hohem Pegel angelegt, durch das das UND-Glied 25 aktiviert wird. Somit wirkt das mit drei Eingängen versehene UND-Glied 25 für die Signale A und B als UND-Glied mit zwei Eingängen.

Das Ausgangssignal des UND-Glieds 25 bildet ein Eingangssignal für das NOR-Glied 26. Ein zweites Eingangssignal des NOR-Glieds 26 wird von dem Ausgangssignal des UND-Glieds 24 gebildet. Das Ausgangssignal des UND-Glieds 24 wird auf einer logischen "0" gehalten, indem eine loaische "D" an die Konfiqurationssteuerleitunq C4 anqeleat wird. Die Steuersignale C2 und C3 sind somit wirkungslos, d.h. diese Signale können einen hohen oder einen niedrigen Pegel haben, ohne daß dadurch das Ausgangssignal des UND-Glieds 24 beeinflußt wird. Da das Ausgangssignal des UND-Glieds 24 eine logische "0" ist und da das Tristatesteuereingangssignal für das NOR-Glied 26 eine logische "0" ist, wirken das UND-Glied 25, das UND-Glied 24 und das NOR-Glied 26 in bezug auf die Eingangssignale A und B zusammmen als NAND-Glied. Da das Tristatesteuereingangssignal für das NOR-Glied 27 (außer während des Rücksetzens) eine logische "0" ist, dient das NOR-Glied 27 in bezug auf das Ausgangssignal des NOR-Glieds 26 als Inverter. Das Ausgangssignal des NOR-Glieds 26 wird dem Gate des N-Kanal-Transistors 29a zugeführt, (dessen Source mit Erde und dessen Drain mit der Ausgangsleitung 28 verbunden ist).

Das Komplement des Ausgangssignals des NOR-Glieds 26 wird dem Gate des N-Kanal-Transistors 29b zugeführt, (dessen Source mit einer Versorgungsspannung und dessen Drain sowohl

mit der Ausgangsleitung ZB als auch mit dem Drain des N-Kanal-Transistors 29a verbunden ist). Somit wirken die N-Kanal-Transistoren 29a und 29b in bezug auf das Ausgangssignal des NOR-Glieds 26 als Inverter. Die in der beschriebenen Weise konfigurierte Struktur gemäß Fig. 2 erfüllt damit in bezug auf die Signale A und B die Funktion eines UND-Glieds.

In ähnlicher Weise lassen sich andere logische Funktionen erzeugen, indem die den Konfigurationssteuerleitungen Cl bis C5 zugeführten Steuersignale in geeigneter Weise ausgewählt werden, um die geeigneten Durchgangstransistoren und Verknüpfungsglieder in der Struktur zu aktivieren.

Fig. 3A zeigt ein 16-ßit-RAM, das als Antwort auf irgendeine von sechzehn möglichen Kombinationen von Eingangssignalen ein Ausganqssignal erzeugen kann. Eingangssignale A und B steuern den X-Dekoder derart, daß eine der vier Spalten in dem 16-Bit-RAM ausgewählt wird. Die Eingangssignale C und D steuern den Y-Dekoder derart, daß eine der vier Zeilen in dem 16-Bit-RAM ausgewählt wird. Das 16-Bit-RAM erzeugt ein Ausgangssignal, das für das Bit an dem Schnittpunkt der ausgewählten Zeile und Spalte kennzeichnend ist. Es gibt sechzehn solcher Schnittpunkte und damit sechzehn derartige Bits.

Mit 16 Bit lassen sich 2 verschiedene Kombinationen von Funktionen dargestellt werden. Wenn ein NOR-Glied von den 16 Bits in dem RAM nachgebildet werden soll, hat das Karnaugh-Diagramm für das RAM die in Fig. 3C dargstellte

3Γ Form. In Fig. 3C haben alle Bits mit Ausnahme des Bits an dem Schnittpunkt der ersten Zeile, (die A=O, B=O repräsentiert), und der ersten Spalte, (die C=O und D=O repräsentiert), den Wert "0". Falls eine weniger häufig verwendete Funktion von dem 16-Bit-RAM erzeugt werden soll, (z.B. ein "1"Ausgangssignal für A=I, B=O, C=O und D=O), so wird eine binäre "1" an dem Schnittpunkt der zweiten Spalte und der ersten Zeile gespeichert. Wenn eine binäre "1" sowohl dann

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gewünscht wird, wenn ArO, B=O, C=O und D=O, als auch dann, wenn A=I, B=O, C=O und D=O, wird eine binäre "1" an dem den Schnittpunkten der ersten Spalte mit der ersten und der zweiten Zeile gespeichert. Die durch ciieses Laden des RAM repräsentierte logische Schaltung ist in Fig. 3D dargestellt. Somit ermöglicht das RAM von Fig. 3A eine elegante und einfache Realisierung irgendeiner von 2 logischen Funktionen.

Fig. 3B zeigt eine andere Struktur zur Gewinnung irgendeines beliebigen von sechzehn Auswahlbits. Jedes von sechzehn Registern 0 bis 15 in der vertikalen Spalte links, die mit "16 Auswahlbits" bezeichnet ist, enthält ein ausgewähltes Signal, entweder eine binäre "1" oder "0". Durch Auswahl der geeigneten Kombination von A, B, C und D wird ein bestimmtes Bit, das an einer speziellen der 16 Speicherstellen des 16-Auswahlbit-Registers gespeichert ist, zu der Ausgangsleitung übertragen. Um beispielsweise das in dem mit "1" bezeichneten Register gespeicherte Bit zu der Ausgangsleitunq zu übertragen, wird das Signal A, B, C, D an die so bezeichneten Leitunqen angelegt. Um das mit "15" bezeichnete Signal in der sechzehnten Speicherposition des 16-Auswahlbit-Registers zu der Ausgangsleitung zu übertragen, wird das Signal A, J3, £, [) an die entsprechenden Spalten angelegt. Durch Verwendung dieser Struktur läßt sich ebenfalls irgendeine von 2 logischen Funktionen realisieren.

Fig. 4A zeigt ein (im folgenden auch kurz als "CLA" bezeichnetes) konfigurierbares Logik-Array, das neun konfigurierbare Logikelemente enthält, (die im folgenden auch kurz als "CLE" bezeichnet werden). Jedes der neun konfigurierbaren Logikelemente CLE 40-1 bis CLE 40-9 hat mehrere Eingangsleitungen und eine oder mehrere Ausgangsleitungen. Jede Eingangsleitung besitzt mehrere Zugangsverbindungspunktem, durch die jeweils eine ausgewählte Zwischenverbindungsleitung mit der Eingangsleitung verbindbar ist. Die Zugangsverbindungspunkte für die Eingangsleitung 2 des CLE 40-7 sind

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in Fig. 4A mit Al bis A4 bezeichnet. Die Zugangsverbindungspunkte für die anderen Einqangsleitungen sind schematisch indiziert, ihre Benennungen aus Gründen der Übersichtlichkeit jedoch nicht alle eingetragen. In ähnlicher Weise hat jede Ausgangsleitung jedes CLEs mehrere Zugangsverbindungspunkte, die jeweils die Ausgangsleitung mit einem entsprechenden Exemplar der Zwischenverbindungsleitungen verbinden. Die Zugangsverbindungspunkte sind für jede Ausgangsleitung jedes CLEs in Fig. 4A schematisch indiziert. Die Zugangsverbindungspunkte für die Ausgangsleitung des CLE 40-7 sind mit Bl bis B5 bezeichnet. Die Leitungen in Fig. 4A, die weder Eingangsleitungen noch Ausgangsleitungen sind, werden als Zwischenverbindungsleitungen und die Verbindungspunkte, die die keine Zuganqsverbindungspunkte sind, werden als Zwischenverbindungspunkte bezeichnet.

Wie aus Fig. 4A weiter hervorgeht, sind neun Logikelemente auf einem integrierten Schaltungs-Chip zusammen mit programmierbaren Verbindungspunkten und einer Zwischenverbindungsstruktur ausgebildet, die Zwischenverbindungsleitungen und programmierbare Zwischenverbindungspunkte zur Verbindung verschiedener Leitungen mit anderen Leitungen umfaßt. Die Zwischenverbindungsstruktur umfaßt eine Gruppe von Zwischenverbindungsleitungen und programmierbaren Verbindungspunkten, die die Zwischenverbindungsleitungen untereinander verbinden und die Eigenschaft haben, daß für jede Zwischenverbindungsleitung in der Zwischenverbindungsstruktur eine Programmierung der Zwischenverbindungspunkte vorgesehen ist, die die gegebene Zwischenverbindunqsleitung mit einer oder mehreren anderen Leitunqen der Zwischenverbindungsstruktur verbindet. Darüberhinaus ist eine solche Programmierung der V'erbindungspunkte (sowohl der Zugangsverbindungspunkte als auch der Zwischenverbindungspunkte) vorgesehen, daß für eine bestimmte Ausgangsleitung irgendeines CLEs in dem CLA und für irgendeine bestimmte Eingangsleitung eines anderen CLEs in dem CLA eine Programmierung der Verbindungspunkte vorhanden ist, durch die die bestimmte Ausgangsleitung mit der be-

stimmten Eingangsleitung verbindbar ist. Eine elektrischer Weg von einer bestimmten Ausqangsleitung zu einer bestimmten Eingangsleitung verläuft immer über wenigstens zwei Zugangsverbindungspunkte und wenigstens einen Abschnitt einer Zwischenverbindungsleitung. Ein elektrischer Weg beispielsweise von der Ausgangsleitung des CLE 40-8 zu der zweiten Eingangsleitung des CLE 40-9 enthält die Zugangsverbindungspunkte A7 und B7 und den markierten Abschnitt P einer Zwischenverbindungsleitung. Ein elektrischer Weg von einer Ausgangsleitung eines CLE zu einer Eingangsleitung eines anderen CLE verläuft typisch ebenfalls über einen oder mehrere Zwischenverbindungspunkte. Jedes der Logikelemente 40-1 bis 40-9 repräsentiert eine Schaltungskollektion, wie sie in Fig. 2 dargestellt ist, oder eine ähnliche Struktur, die sich in der oben beschriebenen Weise derart konfigurieren läßt, daß sie irgendeine beliebige von mehreren logischen Funktionen ausführen kann.

Zur Programmierung der Schaltung (sowohl der konfigurierbaren Zwischenverbindunqspunkte als auch der konfigurierbaren Logikelemente) werden ausgewählte Signale an die als Konfigurationssteuerleitungen identifizierten Eingangsleitungen angelegt, wodurch in jedem Logikelement die gewünschte logische Funktion erzeugt und die logischen Elemente wunschgemaß miteinander verbunden werden. In Fig. 4A ist keine bestimmte Leitung als Eingangsleitung für die Konfigurationssteuersignale identifiziert. Es kann jedoch irgendein spezielles I/0-Pad zu diesem Zweck ausgewählt werden. Die Konfigurationssteuerbits können dem konfiqurierbaren Logik-Array je nach dem konstruktiven Aufbau entweder seriell oder parallel zugeführt werden, wobei sie dann in einem Programmregister (Fig. 5) gespeichert werden. Alternativ können die Konfigurationssteuerbits auch in einem Speicher auf dem Schaltungs-Chip gespeichert werden. Zusätzlich kann ein weiteres I/0-Pad für ein Eingangstaktsignal verwendet werden, der unter anderem für das Einlesen der Konfigurationssteuersignale in das Programmregister verwendet wird. Wenn das in

Fig. 4A gezeigte konfigurierbare Logik-Array konfiguriert wurde, werden ausgewählte Ausgangssiqnale AP-I bis 40-9 ausgewählten I/O-Pads zugeführt. Fig. 4B zeigt die Bedeutung der in Fig. 4A benutzten Verbindungssymbole. 5

Zur Konfigurierung eines Logikelements (z.B. des Logikelements 40-1 (Fig. 4A) muß eine Anzahl von Bits an die Konfigurationssteuerleitungen, z.B. die in Fig. 2 dargestellten Leitungen CO bis C5 angelegt werden. Zu diesem Zweck wird z.B. ein Schieberegister als Bestandteil jedes konfigurierbaren Logikelements benutzt. Fig. 5 zeigt ein Schieberegister, das hierfür verwendbar ist. Das Schieberegister gemäß Fig. 5 besitzt zwei Basisspeicherzellen. Jede Speicherzelle kann ein Informationsbit speichern. Natürlich enthält das verwendete Schieberegister soviele Speicherzellen, wie erforderlich sind, um das Logikelement, von dem das Schieberegister ein Bestandteil ist, in seine gewünschte Konfiguration zu bringen. Im Betrieb wird ein Eingangssignal an die Eingangsleitung 58 angelegt. Dieses in Fig. 6D dargestellte Eingangssignal enthält einen Bitstrom, der in dem Schieberegister in Form von Konfigurationssteuerbits gespeichert wird, durch die das Logikelement zur Durchführung einer gewünschten logischen Funktion oder ein Zugangsverbindungspunkt oder ein zwischen Zwischenverbindungsleitungen liegender Zwischenverbindungspunkt in der im folgenden kurz beschriebenen Weise konfigurierbar (programmierbar) sind. Somit repräsentiert die an die Einqangsleitung angelegte Impulsfolge solche Impulse, die nach ihrer Speicherung in den Speicherzellen des Schieberegisters die Konfiqurationssteuerbits derart aktivieren, daß die gewünschten funktioneilen und/oder Zwischenverbindungsergebnis erzielt werden. Wenn beispielsweise die Schaltung nach Fig. 2 zu einem UND-Glied zu konfigurieren ist, werden die Impulse CO, Cl, C2, C3, C4 und C5 von 1, 1, X, X, 0, 0, 1 repräsentiert.

Die der Einganqsleitunq 58 zuqeführte Impulsfolqe wird mit den Taktimpulsen öl und o2 synchronisiert, die an die Leitungen 57 bzw. 59 angelegt werden. So geht in der ersten Periode das Taktsignal öl nach HIGH (Fig. 6A), das Taktsignal o2 ist hingegen LOW (Fig. 6B), das HOLD-Signal (Fig.

6C) ist während des Schiebens ebenfalls LOW und erleichtert dadurch das Durchschieben der Daten durch die in Reihe miteinander verbundenen Speicherzellen 5-1, 5-2 usw. des Schieberegisters. Beim Einbringen des Bitmusters 01010 in das Schieberegister findet folgende Vorgänge statt: Das Eingangssignal an der Leitung 58 ist etwa während des ersten Halbzyklus der Taktperiode ti LOW, das Ausgangssignal £1 des Inverters 51-1 geht in Abhängigkeit von dem LOW-Zustand des Eingangssignals und dem HIGH-Zustand von öl nach HIGH und aktiviert den Durchschaltetransistor 53-1. Einige Zeit nach dem Beginn der ersten Taktperiode ti geht das Taktsignal öl nach LOW (Fig. 6Aj und das Taktsignal o2 geht kurz danach auf HIGH (Fig. 6B), wodurch der Durchschaltetransistor 55-1 aktiviert wird. Infolgedessen wird das HIGH-Ausgangssignal Q[I von dem Durchschaltetransi s tor 55-1 an die Einganqsleitung des Inverters 52-1 gegeben und erzeugt an dessen Ausgangsleitung ein Ausgangssignal LOW. Am Ende der Periode ti hat das Ausgangssignal Ql (Fig. 6F) des Inverters 52-1 deshalb LOW-Pegel. Die Ausgangssignale £2 und Q2 der Inverter 51-2 und 52-2 in der zweiten Speicherzelle sind noch unbestimmt, da sich noch kein bekanntes Signal zu der zweiten Speicherzelle 5-2 fortgepflanzt hat, um die'Signale dieser Inverter in einen definierten Zustand zu bringen.

Zu Beginn der (in Fig. 6A mit t2 bezeichneten) zweiten Periode geht öl nach HIGH (Fig. 6a), während o2 LOW ist (Fig. 6B), da es in den LOW-Zustand übergangen war, bevor die Periode ti endete. Das Eingangssignal (Fig. 6D) ist nun auf HIGH angestiegen und repräsentiert damit eine binäre "1".

Damit ist das Ausgangssignal £1 des Inverters 51-1 nach LOW gegangen. Das Ausgangssignal Ql des Inverters 52-1 bleibt LOW, da der Durchschaltetransistor 55-1 von dem LOW-Pegel

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des Signal o2 gesperrt gehalten wird. Einige Zeit nach Beginn der zweiten Periode geht öl nach LOW und nach einer weiteren Zeitspanne geht o2 nach HIGH. In diesem Zeitpunkt wird das Ausgangssignal £1 über den Durchschaltetransistor 55-1 zu dem Inverter 52-1 übertragen und dadurch das Ausgangssignal Ql des Inverters 52-1 auf HIGH gebracht. Mittlerweile hat während der Periode t2 das zuvor auf LOW liegende Signal an Ql das Ausgangssignal £2 des Inverters 51-2 auf HIGH-Pegel gebracht, wodurch der Durchschaltetransistor 53-2 aktiviert wurde. Der Wechsel von o2 von LOW nach HIGH in der zweiten Hälfte der Periode t2 aktivierte den Durchschaltetransistors 55-2, der seinerseite das Ausgangssignal Q2 des Inverters 52-2 auf LOW treibt. Auf diese Weise wird das Eingangssignal an der Leitung 58 (Fig. 6D) durch alle Speicherzellen 5-1, 5-2, 5-3 usw. des Schieberegisters übertragen. Bei der Übertragung der gewünschten Information in das Schieberegister wird das HOLD-Signal (Fig. 6C) aktiviert (d.h. auf HIGH gebracht), wodurch die Rückkopplungsleitunqen 50-1, 50-2, 50-3 usw. von den Ausgangsleitungen der Inverter 52 mit den Eingangsleitunqen der Inverter 51 verbunden werden, so daß die Information dann in jeder Speicherzelle Undefiniert gehalten wird. Im Betreib wird das in einer gegebenen Speicherzelle, z.B. in 5-1 gespeicherte Signal mit einer Konfigurationssteuer- oder einer Zwischenverbindungsdurchschalteeinrichtung verbunden.

Die Ausgangssignale Ql, £1, Q2, £2, usw. des Schieberegisters werden direkt mit den (Konfigurations-)Steuereingängen eines Logikelements oder den Durchschalteeinrichtungen der Zwischenverbindungspunkte verbunden.

Wenn öl LOW ist, können o2 und HOLD auf HIGH gebracht werden, wodurch die Daten Undefiniert gehalten werden. Das gesamte Schieberegister kann gesetzt oder gelöscht werden, indem die Eingänge mit öl und o2 beide HIGH und das HOLD-Signal LOW gesetzt oder gelöscht wird, es muß hinreichend Setz/Rücksetz-Zeit für die Ausbreitung der Signale durch die

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gesamte Länge des Schieberegisters gegeben sein, um das Schieberegister auf diese Weise zu löschen. Diese Zeit hännt selbstverständlich von der Länge des Schieberegisters ab.

Das Schieberegister arbeitet in seiner dynamischen Phase, indem es die als Ladung auf den Gates der (in Fig. 5 nicht dargestellten weil allgemein bekannten) Transistoren verschoben wird, die in den Invertern 51-1, 52-1, 51-2, 52-2 usw. des Schieberegisters enthalten sind. Der Aufbau solcher Inverter ist bekannt und wird nicht im einzelnen beschrieben. Die Verwendung eines dynamischen Schieberegisters ist wichtig, weil ein dynamisches Schieberegister nur sechs Transistoren verwendet und somit sehr wenig Fläche benötigt. Durch Hinzufügen nur eines weiteres Transistors wird das dynamische Schieberegister in eine statische Verriegelungsschaltung umgewandelt. Auf diese Weise läßt sich das dynamische Schieberegister (die statische Verriegelungsschaltung) leicht eines konfigurierbaren Logikelements herstellen, ohne daß die Schaltung wesentlich komplexer A'ird oder erhebliche Halbleiterfläche beansprucht. Wegen des HOLD-Signals kann das dynamische Schieberegister zu einer statischen Verriegelungsschaltung werden, weil das Schieberegister im HOLD-Zustand die Daten automatisch auffrischt. Eine separate Auffrischschaltung ist deshalb nicht erforderlich.

Aus der vorangehenden Beschreibung geht klar hervor, daß das dynamische Schieberegister (die statische Verriegelungsschaltung) keine Auffrischung benötigt, nachdem es einmal in einem Haltezustand verriegelt ist. Dies wird durch die Rückkopplungsschaltung erreicht, die z.B. in der Speicherzelle 5-1 die Leitungen 50-1 und den Durchschaltetransistor 54-1 umfaßt.

Fig. 7 zeigt ein Blockschaltbild des konfigurierbaren Logikelements 99 gemäß vorliegender Erfindung, das eine konfigurierbare Kombinationslogik 100, eine konfigurierbare Speicherschaltung 120 und eine konfigurierbare Ausgangssrignal-

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Auswahl logik 140 umfaßt. Die Kombinatecnaligik 100 nimmt die \' binären Einganqssiqnale für das kor.ficurierbare Logikelement 99 sowie M "Rückkopplungs"-Si·^ Ie aus der Speicherschaltung 120 auf. Die Kombinationslogik 100 läßt sich in zahlreiche Konfigurationen 'r ηgen. Jede dieser Konfiguration entspricnt einer oder mehreren ausget-Lnlten kombinatorischen logischen Funktionen einer oder mehrerer ausgewählter Untergruppen der der Kombinatio.isloeik zugeführten Einganqssignale. Da die Kombinationslogzx 100 konfigurierbar ist, iäßt sich sie zur Ausführung ν ' : '.sr unterschiedlicher Funktionen verwenden. Darüberhinau nen zwei oder mehr ausgewählte Funktionen gleichzeitig ausgeführt werden, die dann an separaten Ausgangsleitungen des konfigurierbaren Loqikelements 100 erscheinen.

Dies im folgenden näher ausgeführt: Die Kombinationslogik 100 wählt K binäre Eingangssignale aus ihren M+N binären Eingangssignalen aus (K^M+N). Die Kombinationslogik 100 spricht auf mehrere Gruppen von Werten einer ersten Gruppe von Konfigurationssteuersignalen an, die wenigstens eine erste Gruppe von Werten beinhalten, für die die konfigurierbare Kombinationslogik 100 eine erste Gruppe von Funktionen ausführt, von denen jede eine Funktion einiger der genannten K Binärsignale ist, sowie eine zweite Gruppe von Werten, für die die konfigurierbare Kombinationslogik IOD eine zweite Gruppe von Funktionen ausführt, den jede eine Funktion einiger der genannten K Binärsignale ist, wobei die erste Gruppe von Funktionen sich von der zweiten Gruppe von Funktionen unterscheidet.

Bei e^-tera Ausführungsbeispiel besitzt die Kombinationslogik 10ü eine erste Konfiguration, die eine Funktion ausführt,

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die aus 2 binärwertiger Funktionen dieser K Binärsignale auswählbar ist, und eine zwtite Konfi: u—stion, die sowohl

₇(K-1) eine Funktion ausführt, die auswählbar ist aus den 2 binärwertigen Funktionen eines ersten Satzes von (K-I) aus K ausgewählten binären Einqangssignalen, als auch eine Funk-

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tion, die auswählbar ist aus den 2 binärwertiqen Funktionen eines zweiten Satzes von (K-I) aus K ausgewählten binären Eingangssignalen. (Der zweite Satz von K-I Signalen muß sich von dem ersten Satz nicht unterscheiden.) Die Operation der Kombinationslogik 100 wir nach der Betrachtung des spezifischen Ausführungsbeispiels von Fig. 8, das später erläutert wird, leicht verständlich.

Die Speicherschaltung 120 ist ebenfalls konfigurierbar und läßt sich so programmieren, daß sie in Abhängigkeit von ihrer Konfiguration eines oder mehrere Speicherelemente enthält, von denen jedes z.B. eine transparente Verriegelungsschaltung mit Setz- und Rücksetzsteuerung, ein D-Flip-Flop mit Setz- und Rücksetzsteuerung, einen Flankendetektor, eine Stufe eines Schieberegisters oder eine Stufe eines Zählers darstellt. Die konfigurierbare Speicherschaltung 120 nimmt die auf einem Bus 161 auftretenden Ausgangssignale der Kombinationslogik 100, ferner ein Taktsignal sowie ausgewählte Exemplare der K Eingangssignale der Kombinationslogik 100 auf, die an dem Eingangsbus anliegen. Die Ausgangssignal-Auswahllogik 140 ist derart konfiguriert, daß die Ausgangssignale liefert, die aus den Ausgangssignalen der Kombinationslogik und der Speicherschaltung ausgewählt sind.

Fig. 8 zeigt die Details eines Ausführungsbeispiels des konfigurierbaren Logikelements 99 von Fig. 9. In Fig. 8 sind die vier Eingangssignale des konfigurierbaren Logikelements 99 mit A, B, C, D bezeichnet (d.h. N=4). Da die Speicherschaltung 120 nur ein einziges Rückkopplungssignal Q an den Schalter 107 liefert, ist H=I. In Fig. 8 ist K=4, da die Signale A, B, C und eines der Signale D oder Q aus den fünf Signalen A, B, C, D und Q ausgewählt werden. Die konfigurierbare Kombinationslogik 100 beinhaltet konfigurierbare Schalter 101 bis 107, 113 und 114, 8-Bit-RAMs 108 und 109, l-von-8-Auswahllogiken 110 und 111, Hultiplexer 112 und zu den Schaltern 113 und 114 führende Konfigurationssteuerleitungen 115. Jeder der konfigurierbaren Schalter wird durch

QS

Steuerbits aus einem (nicht dargestellten) Programmregister, die an die Leitungen (von denen nur die Leitung 115 dargestellt ist) angelegt werden, in der oben beschriebenen Weise konfiguriert. Der Schalter 101 läßt sich derart konfigurieren, daß er das Signal A als Ausgangssignal liefert, oder aber derart, daß er das Signal B als Ausgangssignal liefert.

In ähnlicher Weise kann jeder der Schalter 102 bis 107 so konfiguriert werden, daß er eines seiner beiden Eingangssignale als Ausgangssignal auswählt. So liefert z.B. für eine Auswahl von Konfigurationssteuerbits der Schalter 107 das Signal D, und die Binärsignale A, C, D werden durch Schalter 101 bis 103 bzw. 104 bis 107 sowohl zu einer von acht Auswahllogiken 110 und einer von acht Auswahllogiken 111 gegeben. Für jede der acht möglichen Kombinationen der Binärsignale A, C und D wählt die Auswahllogik 110 ein einziges Speicherelement in dem RAM 108 an und gibt das an der gewählten Stelle gespeicherte Bit aus. Eine der acht Auswahllogiken 111 verfährt in ähnlicher Weise mit dem 8-Bit-RAM

109. Der Multiplexer 112 liefert je nach dem Zustand des Signals B entweder das Ausgangssignal der Auswahllogik 110 oder das Ausgangssignal der Auswahllogik 111. Für diese Konfiguration bewirkt das an die Leitung 115 angelegte Steuerbit, daß die Schalter 113 und 114 das Ausgangssignal des Multiplexers 112 gleichzeitig zu den Ausgangsleitungen Fl und F2 der Kombinationslogik 100 durchgeschaltet wird.

Die beiden 8-Bit-RAMs 108 und 109 können mit binären Bits auf 2 unterschiedliche Arten programmiert werden. Jede Programmierungsauswahl des 8-Bit-RAMs veranlaßt die Kombinationslogik des Elements 100 zur Ausführung einer der

16 2^ή
2 =2 möglichen logischen Funktionen der vier binären Variablen A, B, C und D (K ist hier gleich 4). (Eine logische Funktion ist eine binär bewertete Funktion binärer Variabler).

Für eine andere Auswahl von Konfigurationssteuerbits liefert

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der Schalter 107 das Rückkopplungssignal 0 von der Speicherschaltung 120, und die Schalter 101 bis 103 und 104 bis und 113 bis 114 werden wie zuvor konfiguriert. Dann führt

die Kombinationslogik 100 eine der 2 = 2 möglichen logi-

sehen Funktionen der vier binären Variablen A, R, C und Q für

jede Programmwahl der beiden 8-Bit-RAMs 108 und 109 aus. (Hier ist wieder K=4-).

Für eine andere Auswahl der Konfigurationssteuerbits liefern die Schalter 101 bis 103 Signale A, C und Q und die Schalter 104 bis 106 die Signale B-, C und Q. Das an die Leitung 115 angelegte Steuersignal veranlaßt die Schalter 113 und 114, das Ausgangssignal der Auswahllogik 110 an die Leitung F2 bzw. das Ausgangssignal der Auswahllogik 111 an die Leitung Fl zu geben. Somit führt diese Konfiguration auf der Leitung

R 7
Fl eine der 2 = 2 logischen Funktionen der drei binären Variablen A, C und Q für jede der 2 möglichen Programmierungen des 8-Bit-RAMs 108 und an der Leitung F2 eine der 2 logischen Funktionen der drei binären Variablen B, C und

p 9 -?

Q für jede der 2=2 möglichen Programmierungen des RAM aus.

Allgemein gilt, daß für eine beliebige erste Auswahl von drei der vier Variablen A, B, C und D/Q und für irgendeine zweite Auswahl von drei der vier Variablen A, B, C und D/Q eine Konfiguration des kombinatorischen Loqikelements 100

_?3
gegeben ist, die eine der 2 logischen Funktionen der ersten Auswahl von drei Variablen auf der Ausgangsleitung F2 für jede der 2 möglichen Programmierungen des 9-Bit-

_?3
RAMs 108 und eine der 2 logischen Funktionen der zweiten Auswahl von drei Variablen auf der Ausgangsleitung Fl für jede d

führt.

jede der 2 möglichen Programmierungen des RAM 109 aus-

In einem anderen (nicht dargestellten) Ausführungsbeispiel kann jedes der 8-Bit-RAMs "unterteilt" werden, indem man jedes mit zwei zusätzlichen 1:4-Auswahllogiken versieht, so

daß beliebige vier Binärfunktionen von zwei der Variablen A, B, C und D/Q auf vier zusätzlichen Ausgangsleitungen des Logikelements 100 implementiert werden.

In einem weiteren (nicht dargestellten) Ausführungsbeispiel ist ein 32-Bit-RAM vorgesehen und die Signale A, B, C und D und das Rückkopplungssignal Q (K ist also gleich 5) werden sämtlich dazu verwendet, in einer Konfiguration ein von

₇5
2^Δ binären Funktionen zu implementieren, die allen Programmierungen des 32-Bit-RAMs entsprechen (Hier ist N = 4, M=I und K=5).

In einer weiteren (nicht dargestellten) Konfiguration mit N=A, M=I und K=5 werden eine erste binäre Funktion Fl der Variablen A, B und C und eine zweite binäre Funktion F2 der Variablen B, C und D sowie eine dritte binäre Funktion F3 der Variablen B, C, D und Q implementiert. Es ist zu beachten, daß

₂K< ₊ 2^Ki ₊ 2^Ki = 2^K,

wobei K^' die Anzahl der Variablen ist, von denen F^ Funktion für i = 1, 2, 3 ist.

Es sei noch einmal auf Fig. 8 verwiesen. Es ist auch zu beachten, daß die konfigurierbaren Schalter 101, 102 und 103 eine Untergruppe ihrer Eingangssignale auswählen und diese ausgewählte Untergruppe auf einer l:l-Basis an ausgewählte Eingangsleitungen der Schaltung 111 liefern. In Abhängigkeit von einer Wertegruppe von Konfigurationssignalen liefern beispielsweise die Schalter 101, 102 und 103 das Signal A an die Leitung 110-3, das Signal B an die Leitung 110-2 und das Signal C an die Leitung 110-1.

Die Ausgangssignale auf den Leitungen Fl und F2 bilden Eingangssignale der konfigurierbaren Speicherschaltung 120. Die Signale A, C und D bilden ebenfalls Eingangssignale für die Speicherschaltung 120. Die konfigurierbare Speicherschaltung 120 beinhaltet programmierbare Schalter 122, 123, 126, 127

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und 128, Exklusiv-ODER-Gieder 124, 129 und 130, UND-Glieder 125, 131 und 132 sowie ein Speicherelement 121". Das Speicherelement 121 besitzt eine Setz-, eine Rücksetz-, eine Dateneingabe- und eine Takteingangsleitung, die mit S, R, D bzw. Ck bezeichnet sind, sowie Ausganqsleitungen Qpp und Q|_ß

Die Schalter 123, 126, 127 und 128 sind jeweils so konfiguriert, daß sie eines ihrer Eingangssignale als Ausgangssignal durchschalten. Die den Setz-, Takt- und Rücksetzeingangsleitungen des Speicherelements 121 zugeordneten Setz-, Takt- unf Rücksetzfunktionen sind alle aktiv HIGH, jede von ihnen kann jedoch auch aktiv LOW relativ zu dem Ausgangssignal der Schalter 123, 127 bzw. 129 gemacht werden, indem eine logische "1" an die Leitungen IHVS, INVC und INVR der Exklusiv-ODER-Gieder 124, 129 bzw. 130 angelegt wird. (Falls an die Leitungen INVS, INVC und INVR eine logische "0" angelegt wird, ist die Polarität der Ausgangssignale der Exklusiv-ODER-Gieder 124, 129 und 130 die gleiche wie diejenige der Eingangssignale. Falls eine logische "1" an die Leitungen INVS, INVC und INVR angelegt wird, sind die Ausgangssignale der Exklusiv-ODER-Gieder 124, 129 und 130 gegenüber den Eingangssignalen invertiert).

Die UND-Glieder 125, 131 und 132 werden aktiviert, indem eine logische "1" an die Eingangsleitungen ENS, ENC bzw. ENR angelegt wird. (Durch Anlegen einer logischen "0" werden sie deaktiviert). Falls an eine der Eingangsleitungen ENS, ENC oder ENR eine logische "0" angelegt wird, ist das Ausgangssignal des UND-Gliedes eine logische "0" und die zugehörige Funktion der Speicherschaltung 121 wird unabhängig vom Zustand des entsprechenden Exklusiv-ODER-Giedes deaktiviert. Qpp liefert ein Flip-Flop-Ausgangssignal und Qi « liefert ein Verriegelungsausgangssignal, wie es weiter unten in Verbindung mit Fig. 9 erläutert wird. Der konfigurierbare Schalter 122 wählt eines der binären Signale an den Leitungen Qpp und Q|_a aus und das Ausgangssignal Q des Schalters 122 ist das Eingangssignal für die Ausgangssignal-Aus-

wahllogik 140 und die konfigurierbare Kombinationslogik 100.

Fig. 9 zeigt ein Ausführungsbeispiel der Speicherschaltung 121. Das Speicherelement 121 umfaßt zwei D-Verriegelungsschaltungen LAl und LA2, die zueinander in Reihe geschaltet und damit die Funktion eines Flip-Flops haben. Die Verriegelungsschaltung LAl umfaßt N-Kanal-Durchschaltetransistoren Pl und P2 und NOR-Glieder Gl und G2. Die Gates der Durchschaltetransistoren Pl und P2 werden von den Signalen £j<

bzw. CK gesteuert. Die Verriegelungsschaltung LA2 ist ähnlich aufgebaut und umfaßt N-Kanal-Durchschaltetransistoren P3 und Ph und NOR-Glieder G3 und G4. Die Gates der Durchschaltetransistoren P3 und P4 werden durch die Signale CK bzw. CJK gesteuert. Die D-Eingangsleitung ist die Dateneingangsleitung der Verriegelungsschaltung LAl. Die S-Eingangsleitung dient als Setz-Eingangsleitung der Verriegelungsschaltung LAl und als Rücksetz-Eingangsleitung der Verriegelungsschaltung LA2.

Das Ausgangssignal J3i λ des NOR-Gliedes Gl ist mit der Daten-Eingangsleitung der Verriegelungsschaltung LA2 verbunden. Die Ausgangsleitung Q^ ist mit der Ausgangsleitung des NOR-Gliedes G2 der Verriegelungsschaltung LAl verbunden, und die Ausgangsleitung Qpp ist mit der Ausgangsleitung des NOR-Gliedes G3 der Verriegelungsschaltung LA2 verbunden.

Die konfigurierbare Speicherschaltung 120 (Fig. 8) arbeitet als transparente Verriegelungsschaltung mit Setzen und Rücksetzen durch den zur Konfigurierung dienenden Schalter 122 zur Verbindung der Ausgangsleitung Q mit der Ausgangsleitung Q|_ß. Das Ausgangssignal auf der Leitung Q^ folgt dem Eingangssignal, solange das Taktsignal CK LOW ist. Das Ausgangssignal auf der Leitung Q^ wird gehalten, wenn das Taktsignal CK nach HIGH geht, wodurch der Durchschaltetransistor Pl qesperrt und der Durchschaltetransistor P2 leitend wird. Auf diese Weise wird das Datensignal zu der Ausgangsleitung

3*

i^ übertragen

Die Speicherschaltung 120 kann auch so konfiguriert werden, daß sie als D-Flip-Flop mit Setzen und Rücksetzen arbeitet. In dieser Konfiguration ist der Schalter 126 so konfiguriert, daß er das Signal auf der Leitung Fl auswählt. Die Gatter 125, 131 und 132 werden aktiviert, indem eine logische "1" an die Leitungen ENS, ENC bzw. ENR angelegt wird. Dann wird der Schalter 122 so konfiguriert, daß er das Aus-

ID gangssignal auf der Leitung QVp des Speicherelements 121 auswählt. Das Speicherelement 121 kann schließlich auch als D-Flip-Flop ohne Setzen und Rücksetzen konfiguriert werden, indem die oben beschriebene Konfiguration durch Anlegen einer "0" an die Leitungen ENS und ENR modifiziert wird.

Die konfigurierbare Speicherschaltung 120 kann ferner auch als RS-Verriegelungsschaltung konfiguriert werden, indem die UND-Glieder 125 und 122 aktiviert und das UND-Glied 131 deaktiviert wird, so daß an der Ck-Eingangsleitung des Speicherelements 121 eine logische "0" als Eingangssignal geliefert wird. Die logische "0" auf der Leitung Ck sperrt den Durchschaltetransistor P3 und schaltet den Durchschaltetransistor P4 durchlässig. Der Schalter 122 wird dann so konfiguriert, daß er das Ausgangssignal auf der Leitung Qpp auswählt.

Schließlich kann die Speicherschaltung 120 auch als Flankendetektor konfiguriert werden. Um das Speicherelement 120 beispielsweise als Detektor ansteigende Flanken zu konfigurieren, wird das UND-Glied 125 deaktiviert, so daß es eine logische "0" an die Eingangsleitung S anlegt; das UND-Glied 120 wird aktiviert, so daß es ein Taktsignal an die Eingangsleitung Ck weitergibt, und der Schalter 126 wird so konfiguriert, daß er die Eingangsleitung 126a auswählt, so daß eine logische "1" an die Eingangsleitung D geliefert wird. Der UND-Glied 132 wird aktiviert. Eine logische "1" als Rücksetzsignal zwingt das Ausgangssignal an Qpp auf den

Pegel einer logischen "0". Ein Taktsignal LOW sperrt die Durchschaltetransistoren P2 und P3 und schaltet den Durchschaltetransistor Pl durchlässig, so daß das NOR-Glied Gl die logische "1" auf der Leitung D invertieren kann und an dem Schaltungsknoten Qj « eine logische "0" erscheint. Wenn das Taktsignal ansteigt, werden die Transistoren Pl und P4 gesperrt und die Transistoren P2 und P3 eingeschaltet. Die logische "0" an dem Schaltungsknoten £_LA wird durch das NOR-Glied 23 invertiert, so daß an der Ausgangsleitung Qpp eine logische "1" erscheint, die die Detektion einer ansteigenden Flanke signalisiert. Qp-p wird dann durch Verwe-odung des Rücksetz-Eingangs auf "0" zurückgesetzt, und der Flankendetektor steht zur Erfassung der nächsten ansteigenden Flanke bereit. (Es ist zu beachten, daß beim Abfallen des Taktsignals die Transistoren P2 und P3 gesperrt und der Transistor P4 eingeschaltet wird und das Signal an Qpp ein logische "0" bleibt und seinen Zustand bis zur nächsten ansteigenden Flanke nicht ändert).

Die Speicherschaltung 120 kann in ähnlicher Weise als Detektor für abfallende Flanken konfiguriert werden, indem eine logische "1" an die Leitung INUC des Exklusiv-0DER-Giedes 129 angelegt wird. Die Schaltung 120 kann auch als Stufe eines Schieberegisters oder als Stufe eines Zählers betrieben werden.

Die Ausganqssignal-Auswahllogik 140 beinhaltet konfigurierbare Schalter 141 und 142, die jeweils so konfiguriert sind, daß sie unter den auf den Leitungen Fl und F2 auftretenden Ausgangssignalen der Kombinationslogik 100 und dem Ausgangssignal des Speicherelements 120 eines auswählen.

In den folgenden Patentansprüchen bedeutet die Aussage, daß eine "Einrichtung eine Konfiguration aufweist", daß dieses Einrichtung in Abhängigkeit von einer ausgewählten Gruppe von Werten einer Gruppe von Konfigurationssteuersignalen konfigurierbar sind und nach ihrer Konfiguration durch diese ausgewählte Gruppe von Werten eine bestimmte Funktion ausführen.

Claims

Patentansprüche

( IJKonfigurierbares Logikelement *

eine Einrichtung zum Empfang einer ersten Vielzahl von N binären Eingangssignalen,

eine Einrichtung zum Empfang einer zweiten Vielzahl von M binären Rückkopplungssignalen,

eine Auswahleinrichtung zur Auswahl von K der genannten M+N binären Signale, (wobei K_<M+N),

eine kombinatorische Logikeinrichtung zum Empfang der K binären Signale von der Auswahleinrichtung, wobei diese kombinatorische Logikeinrichtung eine Mehrzahl von Konfigurationen zur Erzeugung binärer Ausgangssignale aufweist,

eine mehrere mögliche Konfigurationen aufweisende konfigurierbare Speicherschaltung zum Empfang ausgewählter Exemplare der binären Ausgangssignale der konfigurierbaren kombinatorischen Logikeinrichtunq und ausgewählter Exemplare der N binären Eingangssignale und zur Erzeugung der M binären Rückkopplungssignale,

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sowie eine konfigurierbare Auswahllogik mit Mitteln zum Empfanq der von der kombinatorischen Loqikeinrichtuno erzeugten Ausqangssignale und der von der konfigurierbaren Speicherschaltung erzeugten M binären Signale sowie mit Mitteln zur Auswahl von Ausgangssignalen unter den von der Auswahllogik empfangenen 5ignalen.
2. Konfigurierbares Logikelement nach Anspruch I,

gekennzeichnet durch

eine Einrichtung zum Empfang einer ersten Vielzahl von N binären Eingangssignalen,

eine Einrichtung zum Empfang einer zweiten Vielzahl von M binären Rückkopplungssignalen,

eine Auswahleinrichtung zur Auswahl von K der genannten M+N binären Signale, (wobei K<M+N),

eine kombinatorische Logikeinrichtung zum Empfang der K binären Signale von der Auswahleinrichtung, wobei diese kombinatorische Logikeinrichtung eine Mehrzahl von Konfigurationen aufweist, unter denen sich zumindest folgende Konfi- ** 20 gurationen befinden:

{$ - eine erste Konfiguration, in der die kombinatorische

Logikeinrichtung eine erste Gruppe von binären Ausgangssignalen erzeugt, von denen jedes eine Funktion einiger der K binären Signale darstellt, - sowie eine zweite Konfiguration, in der die konfigurierbare kombinatorische Logikeinrichtung eine zweite Gruppe von binären Ausganqssignalen erzeugt, von denen jedes eine Funktion einiger der K binären Signale darstellt, wobei die Gruppe von Funktionen, die von der ersten Gruppe von binären Signalen repräsentiert wird, nicht die gleiche ist wie die Gruppe von Funktionen, die von der zweiten Gruppe von binären Signalen repräsentiert wird,

eine konfigurierbare Speicherschaltung - mit einer Mehrzahl von Eingangsleitungen zum Empfang einer Mehrzahl von Eingangssignalen, die diesen Eingangsleitungen auf einer eins-zu-eins-Basis entspre-

chen, wobei die Eingangssignale ausgewählte Exemplare der genannten binären Ausgangssignale der kombinatorische Logikeinrichtung sowie ausgewählte Exemplare der N binären Eingangssignale umfassen, - mit Speichermitteln zur Speicherung von Daten mit wenigsten einer ersten und einer zweiten Eingangsleitung und wenigstens einer Ausgangsleitung,

- mit einer ersten Einrichtung, die eine erste Konfiguration aufweist, in der sie ein erstes ausgewähltes Exemplar der genannten Eingangssignale der konfigurierbaren Speicherschaltung an die erste Eingangsleitung der Speichermittel liefert,

- sowie mit einer ersten Einrichtung, die eine erste und eine zweite Konfiguration aufweist, bei der sie ein zweites bzw. ein drittes ausgewähltes Exemplar der genannten Einqangssignale der konfigurierbaren Speicherschaltung an die zweite Eingangsleitung der Speichermittel liefert,

- wobei die Speichermittel die genannte zweite Vielzahl von H binären Signalen in Abhängigkeit von den von der

ersten und der zweiten Einrichtung gelieferten Signalen erzeugt,
sowie eine konfigurierbare Auswahllogik mit

- einer Einrichtung zum Empfang der von der kombinatorisehe Logikeinrichtung erzeugten Ausgangssignal und der von der konfigurierbaren Speicherschaltung erzeugten M binären Signale

- und einer Einrichtung zur Auswahl von Ausgangssignalen unter den von der Auswahllogik empfangenen Signalen.
3. Konfigurierbares Logikelement nach Anspruch 2, dadurch gekennzeichnet, daß die zweiten Speichermittel der konfigurierbaren Speicherschaltung eine dritte Konfiguration aufweisen, bei der sie das Komplement des zweiten ausgewählten

Exemplars der an ihrer zweiten Eingangsleitung anliegenden Eingangssignale auswählt.
4. Konfiaurierbares Loqikelement nach Anspruch 1, Gekennzeichnet durch

eine Einrichtung zum Empfang einer ersten Vielzahl von N binären Eingangssignalen,

eine Einrichtung zum Empfang einer zweiten Vielzahl von M binären Rückkopplungssignalen,

eine Auswahleinrichtung zur Auswahl von K der M+N binären Signale aus der genannten ersten und der genannten zweiten Vielzahl, (wobei K<M+N),
eine konfigurierbare kombinatorische Logikeinrichtung

- mit einer ersten konfigurierbaren Einrichtung zum Empfang der K binären Eingangssignale, die wenigstens eine erste Konfiguration aufweisen, bei der sie eine erste Gruppe von Ausgannssignalen erzeugt, die eine erste Untergruppe der K Eingangssignale darstellt, sowie eine zweite Konfiguration, bei der sie eine zweite Gruppe von Ausgangssignalen erzeugt, die eine zweite Untergruppe der K Eingangssianale darstellt, wobei die erste Gruppe mit der zweiten Gruppe nicht übereinstimmt,

- mit ersten Speichermitteln mit einer Mehrzahl von Speicherplätzen zur Speicherung jeweils eines binären Bits,

- mit einer ersten Speicherplatz-Auswahleinrichtung zum Empfang der Ausgangssignale der ersten konfigurierbaren Einrichtung und zur Auswahl eines Speicherpiat.zes in den ersten Speichermitteln in Abhängigkeit von den Ausgangssignalen der ersten konfigurierbaren Einrichtung und zur Abgabe eines ersten Ausgangssignals, das das an dem genannten ausgewählten Speicherplatz in den ersten Speichermitteln gespeicherte binäre Bit repräsentiert, eine konfigurierbare Speicherschaltung

- mit einer Mehrzahl von Eingangsleitungen zum Empfang einer Mehrzahl von Eingangssignalen, die diesen Eingangsleitungen auf einer eins-zu-eins-Basis entsprechen, wobei die Eingangssignale ausgewählte Exemplare der genannten binären Ausgangssignale der kombinatori-

sehe Logikeinrichtung sowie ausgewählte Exemplare der N binären Eingangssignale umfassen,

- mit Speichermitteln zur Speicherung von Daten mit wenigsten einer ersten und einer zweiten Eingangsleitung und wenigstens einer Ausgangsleitung,

- mit einer ersten Einrichtung, die eine erste Konfiguration aufweist, bei der sie ein erstes ausgewähltes Exemplar der genannten Eingangssignale der konfigurierbaren Speicherschaltung an die erste Eingangsleitung der Speichermittel liefert,

- sowie mit einer ersten Einrichtung, die eine erste und eine zweite Konfiguration aufweist, bei der sie ein zweites bzw. ein drittes ausgewähltes Exemplar der genannten Eingangssiqnale der konfigurierbaren Speicherschaltung an die zweite Einganqsleitung der Speichermittel liefert,

- wobei die Speichermittel die genannte zweite Vielzahl von M binären Signalen in Abhängigkeit von den von der ersten und der zweiten Einrichtung gelieferten Signalen erzeugt,

sowie eine konfigurierbare Auswahllogik

- mit einer Einrichtung zum Empfang der von der kombinatorische Logikeinrichtung erzeugten Ausgangssignal und der von der konfigurierbaren Speicherschaltung erzeugten M binären Signale

- und einer Einrichtung zur Auswahl von Ausgangssignalen unter den von der Auswahllogik empfangenen Signalen.
5. Konfigurierbares Logikelement nach Anspruch 4, dadurch gekennzeichnet, daß die konfigurierbare kombinatorische Logikeinrichtung ferner folgende Teile umfaßt:

eine zweite konfigurierbare Einrichtung zum Empfang der genannten K binären Einganqssignale, die wenigstens eine erste Konfiguration aufweist, in der sie eine dritte Gruppe von Ausgangssignalen erzeugt, welche eine dritte und eine vierte Untergruppe der genannten K Eingangssignale ist, sowie eine zweite Konfiguration, in der sie eine vierte

Gruppe von Ausoangssignalen erzeugt, die eine vierte Untergruppe der K Eingangssignale darstellt, wobei die dritte Gruppe mit der vierten Gruppe nicht übereinstimmt, zweite Speichermittel mit einer Mehrzahl von Speicherplatzen zur Speicherung jeweils eines binären Bits,

eine zweite Speicherplatz-Auswahleinrichtung zum Empfang der Ausgangssignale der zweiten konfigurierbaren Einrichtung und zur Auswahl eines Speicherplatzes in den zweiten Speichermitteln in Abhängigkeit von den Ausgangssignalen der zweiten konfigurierbaren Einrichtung und zur Abgabe eines zweiten Ausgangssignals, das das an dem genannten ausgewählten Speicherplatz in den rweiten Speichermitteln gespeicherte binäre Bit repräsentiert,

eine Steuerlogik zum Empfang der ersten und zweiten Ausgangssignale der ersten und zweiten Speicherplatz-Auswahleinrichtung, die eine erste Konfiguration aufweist, in der sie ein erstes Ausgangssignal liefert, das mit dem ersten Ausgangssignal der ersten Speicherplatz-Auswahleinrichtung übereinstimmt, sowie ein zweites Ausganqssignal, das mit dem zweiten Ausgangssignal der zweiten Speicherplatz-Auswahleinrichtunq übereinstimmt, wobei diese Steuerlogik ferner eine zweite Konfiguration aufweist, in der sie ein Ausqangssignal liefert, das aus den ersten und zweiten Ausgangssignalen der ersten und zweiten Speicherplatz-Auswahleinrichtung ausgewählt ist,

wobei die genannten Eingangssignale der konfigurierbaren Speicherschaltung ferner ausgewählte Exemplare der Ausgangssignale der Steuerlogik umfassen,

und wobei die Empfangseinrichtung der konfigurierbaren Auswahllogik das Ausgangssignal der Steuerlogik empfängt.
6. Konfigurierbares Logikelement nach Anspruch 5, dadurch gekennzeichnet, daß die zweite Einrichtung der konfigurierbaren Speicherschaltung eine dritte Konfiguration aufweist, bei der sie das Komplement des zweiten ausgewählten Exemplars der an ihrer zweiten Eingangsleitung anliegenden Eingangssignale auswählt.

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7. Konfigurierbares Logikelement nach Anspruch 5, dadurch gekennzeichnet, daß die Anzahl der Signale in der ersten, der zweiten, der dritten und der vierten Gruppe von Ausgangssignalen der ersten und zweiten konfigurierbaren Einrichtung der konfigurierbaren kombinatorischen Logikeinrichtung L beträgt, wobei L eine ausgewählte positive ganze Zahl größer oder gleich K ist.
8. Konfigurierbares Logikelement nach Anspruch 7, dadurch gekennzeichnet, daß L = K-I ist.
9. Konfigurierbares Logikelement nach Anspruch 8, dadurch

I/ 1

gekennzeichnet, daß die ersten Speichermittel 2 Speicherplätze haben, die alle programmierbar und wiederprogrammierbar sind, und daß die zweiten Speichermittel 2^ Speicherplätze haben, die alle programmierbar und wiederprogrammierbar sind.
10. Konfigurierbares Logikelement nach Anspruch 2, 3, 7, 8 oder 9, dadurch gekennzeichnet, daß die zweite Einrichtung

der konfigurierbaren Speicherschaltung Mittel zur Erzeugung eines ersten konstanten Signals beinhaltet und eine vierte Konfiguration aufweist, bei der sie dieses erste konstante Signal an die zweite genannte zweite Leitung liefert. 25
11. Konfigurierbares Logikelement nach Anspruch 10, dadurch gekennzeichnet, daß die erste Einrichtung der konfigurierbaren Speicherschaltung Mittel zur Erzeugung eines zweiten konstanten Signals sowie Mittel zur Erzeugung eines dritten konstanten Signals beinhaltet und eine zweite und eine dritte Konfiguration aufweist, bei der sie das zweite bzw. das dritte konstante Signal an die genannte erste Eingangsleitung anlegt.
12. Konfigurierbares Logikelement nach Anspruch 11, dadurch gekennzeichnet, daß die erste Eingangsleitung der Speichermittel der konfigurierbaren Speicherschaltung eine Datenein-

gangsleitung ist, daß die zweite Eingangsleitung der Speichermittel der konfigurierbaren Speicherschaltung eine Takteingangsleitung ist, und daß die Speichermittel ferner eine Setz- und eine Rücksetzeingangsleitung besitzen. 5
13. Konfigurierbare kombinatorische Logikschaltung für ein konfigurierbares Logikelement nach Anspruch 1, gekennzeichnet durch

eine erste konfigurierbare Einrichtung zum Empfang der K binären Eingangssignale, die wenigstens eine erste Konfiguration aufweisen, bei der sie eine erste Gruppe von Ausgangssignalen erzeugt, die eine erste Untergruppe der K Eingangssignale darstellt, sowie eine zweite Konfiguration, in der sie eine zweite Gruppe von Ausgangssignalen erzeugt, die eine zweite Untergruppe der K Eingangssignale darstellt, wobei die erste Gruppe mit der zweiten Gruppe nicht übereinstimmt ,

erste Speichermittelnmit einer Mehrzahl von Speicherplätzen zur Speicherung jeweils eines binären Bits, sowie eine erste Speicherplatz-Auswahleinrichtunq zum Empfang der Ausgangssignale der ersten konfigurierbaren Einrichtung und zur Auswahl eines Speicherplatzes in den ersten Speichermitteln in Abhängigkeit von den Ausgangssignalen der ersten konfigurierbaren Einrichtung und zur Abgabe eines ersten Ausgangssignals, das das an dem genannten ausgewählten Speicherplatz in den ersten Speichermitteln gespeicherte binäre Bit repräsentiert.
14. Konfigurierbare kombinatorische Logikschaltung nach Anspruch 13, ferner gekennzeichnet durch

eine zweite konfigurierbare Einrichtung zum Empfang der genannten K binären Eingangssignale, die wenigstens eine erste Konfiguration aufweist, in der sie eine dritte Gruppe von Ausgangssignalen erzeugt, welche eine dritte und eine vierte Untergruppe der genannten K Eingangssignale ist, sowie eine zweite Konfiguration, in der sie eine vierte Gruppe von Ausgangssignalen erzeugt, die eine vierte Unter-

- α 4

gruppe der K Eingangssignale darstellt, wobei die dritte Gruppe mit der vierten Gruppe nicht übereinstimmt,

zweite Speichermittel mit einer Mehrzahl von Speicherplätzen zur Speicherung jeweils eines binären Bits, eine zweite Speicherplatz-Auswahleinrichtung zum Empfang der Ausgangssignale der zweiten konfigurierbaren Einrichtung und zur Auswahl eines Speicherplatzes in den zweiten Speichermitteln in Abhängigkeit von den Ausgangssignalen der zweiten konfigurierbaren Einrichtung und zur Abgabe eines zweiten Ausgangssignals, das das an dem genannten ausgewählten Speicherplatz in den zweiten Speichermitteln gespeicherte binäre Bit repräsentiert,

sowie eine Steuerlogik zum Empfang der ersten und zweiten Ausgangssignale der ersten und zweiten Speicherplatz-Auswahleinrichtung, die eine erste Konfiguration aufweist, bei der sie ein erstes Ausgangssignal liefert, das mit dem ersten Ausgangssignal der ersten Speicherplatz-Auswahleinrichtung überseinstimmt, sowie ein zweites Ausgangssignal, das mit dem zweiten Ausgangssignal der zweiten Speicherplatz-Auswähleinrichtung übereinstimmt, wobei diese Steuerlogik ferner eine zweite Konfiguration aufweist, bei der sie ein Ausgangssignal liefert, das aus den ersten und zweiten Ausgangssignalen der ersten und zweiten Speicherplatz-Auswahleinrichtung ausgewählt ist.
15. Konfigurierbare Logikschaltung nach Anspruch 14, dadurch gekennzeichnet, daß die Anzahl der Signale in der ersten, der zweiten, der dritten und der vierten Gruppe von Ausgangssignalen L beträgt, wobei L eine ausgewählte positive ganze Zahl größer oder gleich K ist.
16. Konfigurierbare Logikschaltung nach Anspruch 15, dadurch gekennzeichnet, daß L = K-I ist.
17. Konfigurierbare Logikschaltung nach Anspruch 16, dadurch gekennzeichnet, daß die ersten Speichermittel 2^K~* Speicherplätze haben, die alle programmierbar und wiederprogrammier-

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I/ J

bar sind, und daß die zweiten Speichermittel 2 Speicherplätze haben, die alle programmierbar und wiederprogrammierbar sind.
18. Konfigurierbare Speicherschaltung für ein konfigurierbares Logikelement nach Anspruch 1,
gekennzeichnet durch

Speichermittel zur Speicherung von Daten mit wenigstens einer ersten und einer zweiten Eingangsleitung, eine erste Gruppe aus einer oder mehreren Eingangsleituneine erste Gruppe aus einer oder mehreren Eingangsleitungen, die der genannten ersten Eingangsleitung entsprechen, wobei jede Eingangsleitung dieser ersten Gruppe zum Empfang eines zugeordneten Eingangssignals dient,

eine zweite Gruppe aus einer oder mehreren Eingangsleitungen, die der genannten zweiten Eingangsleitung entsprechen, wobei jede Eingangsleitung dieser zweiten Gruppe zum Empfang eines zugeordneten Eingangssignals dient,

eine erste Einrichtung, die für jede gegebene Leitung der genannten ersten Gruppe eine zugeordnete Konfiguration aufweist, bei der sie das auf der genannten gegebenen Leitung auftretende Eingangssignal an die erste Eingangsleitung liefert,

und eine zweite Einrichtung, die für jede gegebene Leitung der genannten zweiten Gruppe eine zugeordnete Konfiguration aufweist, bei der sie das auf der genannten gegebenen Leitung auftretende Eingangssignal an die zweite Eingangsleitung liefert,

wobei die Speichermittel in Abhängigkeit von den von der ersten und der zweiten Einrichtung gelieferten Signalen ein oder mehrere Ausgangssignale erzeugen.
19. Konfigurierbare Speicherschaltung nach Anspruch 18, dadurch gekennzeichnet, daß die zweite Einrichtung für eine gegebene Leitung der zweiten Gruppe eine zugeordnete zweite Konfiguration aufweist, bei der sie das Komplement des auf dieser gegebenen Leitung auftretenden Signals an die genannte zweite Eingangsleitung liefert.

3606Α06
20. Konfigurierbare Speicherschaltung nach Anspruch 18, dadurch gekennzeichnet, daß die zweite Einrichtung Mittel zur Erzeugung eines ersten konstanten Signals beinhaltet und eine Konfiguration aufweist, bei der sie dieses erste konstante Signal an die zweite genannte zweite Leitung liefert.
21. Konfigurierbare Speicherschaltung nach Anspruch 20, dadurch gekennzeichnet, daß die erste Einrichtung Mittel zur Erzeugung eines zweiten konstanten Signals sowie Mittel zur Erzeugung eines dritten konstanten Signals beinhaltet und eine erste und eine zweite zusätzliche Konfiguration aufweist, bei der sie das zweite bzw. das dritte konstante Signal an die genannte erste Eingangsleitung anlegt.