DE3612730A1 - Processor system - Google Patents

Processor system

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DE3612730A1
DE3612730A1 DE19863612730 DE3612730A DE3612730A1 DE 3612730 A1 DE3612730 A1 DE 3612730A1 DE 19863612730 DE19863612730 DE 19863612730 DE 3612730 A DE3612730 A DE 3612730A DE 3612730 A1 DE3612730 A1 DE 3612730A1
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing

Abstract

The invention concerns a processor system with a program memory and a data memory, which are addressable in blocks and which blocks are tested cyclically, occasionally or once only after powerup, by self-test or diagnostic programs. The distinguishing features are: A memory reserve of several blocks (TB) is provided. If a faulty memory block (TB) is recognised, the processor (CPU) no longer accesses it. The operating function of the faulty block (TB) is taken over by a fault-free block from the memory reserve, in which the current program modules and/or data from the faulty block are stored, or in which the current programs and/or data are loaded by a loading and if necessary generating program. The block from the memory reserve is then released for access by the operating program.

Description

Die Erfindung bezieht sich auf ein Prozessor-System gemäß Oberbegriff des Anspruchs 1.The invention relates to a processor system according to Preamble of claim 1.

Solche Systeme sind bekannt und beispielsweise in den Sy­ stemen DIVES bzw. Compatriot eingesetzt. Diese Systeme sind zwar mit Eigentest- oder Diagnose-Programmen ausgestattet, im Falle eines Fehlers werden die Systeme jedoch in einen un­ definierten Betriebszustand versetzt und geben lediglich Feh­ leralarm.Such systems are known and for example in the Sy standards DIVES or Compatriot used. These systems are equipped with self-test or diagnostic programs, in the event of an error, however, the systems will be un defined operating state and only give mis alert.

Der vorliegenden Erfindung lag deshalb die Aufgabe zugrunde, ein Prozessor-System der eingangs genannten Art anzugeben, welches in der Lage ist, auch nach einem Speicherfehler wei­ terzuarbeiten.The present invention was therefore based on the object to specify a processor system of the type mentioned at the outset, which is able to know even after a memory error to work.

Diese Aufgabe wurde gelöst mit den im Patentanspruch 1 ge­ kennzeichneten Merkmalen.This object has been achieved with the ge in claim 1 characterized features.

Optimale Ausgestaltungen ergeben sich durch die Unteransprü­ che.Optimal designs result from the subclaims che.

Das erfindungsgemäße Prozessor-System weist die Vorteile auf, daß bei Ausfall oder Fehler eines Speichermoduls das System nicht total seine Betriebsfunktionen einstellt, son­ dern durch Ersatzschaltung eines freien, unbenutzten, reser­ vierten Speichermoduls, welches mit dem entsprechenden Pro­ gramm bzw. mit den entsprechenden Daten geladen wird, die Betriebsfunktionen weiterhin aufrechterhält.The processor system according to the invention has the advantages that if a memory module fails or fails, the System does not totally stop operating, son by replacing a free, unused, spare fourth memory module, which with the corresponding Pro grams or with the corresponding data that is loaded Operational functions continue to be maintained.

Es folgt nun die Beschreibung der Erfindung anhand der Fi­ gur, die ein Ausführungsbeispiel darstellt. There now follows the description of the invention with reference to FIG gur, which is an embodiment.  

Die Figur zeigt einen zentralen Prozessor CPU sowie einen ROM- und einen RAM-Speicher, welche aus einzelnen Teilblöc­ ken TB oder Modulen bestehen. Beide Speicher sind durch ei­ nen Daten- und Steuerbus mit dem Prozessor und miteinander verbunden. Adressiert werden die beiden Speicher zum einen über je einen Low-Adreßbus, das sind die Adressen innerhalb eines ROM- oder RAM-Teilblockes, sowie über je einen High- Adreßbus HAB zur Auswahl der einzelnen RAM- bzw. ROM-Teil­ blöcke TB. Dieser High-Adreßbus HAB enthält einen High-Adreß­ schalter HAS, welcher z. B. durch ein EEPROM realisiert ist. Hier wird die logische Adresse, welche vom Prozessor aufgeru­ fen wird, umgesetzt in die physikalische, d. h. körperliche Adresse des Teilblockes. Über den Datenbus sind die EEPROMs ebenfalls ansteuerbar. Bei einer gleichen Blockaufteilung für RAM und ROM können ein High-Adreßbus HAB und ein High-Adreßschalter HAS einge­ spart werden, beide Speicher sind dann über einen einzigen High-Adreßbus mit dem Prozessor verbunden. Mit der Einführung eines solchen High-Adreßschalters ist es nun möglich, derselben logischen Adresse auf der Prozessor­ seite eine andere physikalische Adresse auf der Speicher- Hardwareseite zuzuweisen, nämlich die körperliche Adresse eines freien Reservespeicher-Teilblockes für einen fehler­ haften Teilblock. Auf diese Weise ist es z. B. möglich, daß ein zu 80% im RAM- Speicherbereich intaktes System bei einer Reservekapazität von 20% RAM-Speicher dann immer noch zu 100% arbeitsfähig ist. Minimalfehler führen dann nicht zu konkreten Systemaus­ fällen.The figure shows a central processor CPU and a ROM and a RAM memory, which consist of individual sub-blocks TB or modules. Both memories are connected to the processor and to each other by a data and control bus. The two memories are addressed on the one hand via a low-address bus, that is the addresses within a ROM or RAM sub-block, and via a high-address bus HAB for selection of the individual RAM or ROM sub-blocks TB . This high-address bus HAB contains a high-address switch HAS , which, for. B. is realized by an EEPROM. Here the logical address which is called by the processor is converted into the physical, ie physical address of the sub-block. The EEPROMs can also be controlled via the data bus. With the same block allocation for RAM and ROM, a high-address bus HAB and a high-address switch HAS can be saved; both memories are then connected to the processor via a single high-address bus. With the introduction of such a high-address switch, it is now possible to assign the same logical address on the processor side to a different physical address on the memory hardware side, namely the physical address of a free spare memory sub-block for a faulty sub-block. In this way it is e.g. B. possible that an 80% intact RAM system with a reserve capacity of 20% RAM is still 100% operational. Minimal errors then do not lead to specific system failures.

Auch für Programm-Module beispielsweise in PROMs sind ähnli­ che Lösungsstrukturen denkbar, wobei eine Datenfluß-Analyse über die Wechselbeziehungen zwischen den einzelnen Software- Modulen die Module ermitteln soll, welche für eine Minimal­ funktion fehlerfrei zur Verfügung stehen müssen. Hier muß dann kein gesamter Software-Eigentest vorliegen, sondern es können die Module einzeln getestet werden.Program modules, for example in PROMs, are similar che solution structures conceivable, with a data flow analysis about the interrelationships between the individual software  Modules the modules should determine which for a minimal function must be available without errors. Here must then there is no complete software self-test, but it the modules can be tested individually.

Claims (7)

1. Prozessor-System mit Programm- und Datenspeicher, welche in Blöcken adressierbar sind und welche Blöcke zyklisch, von Zeit zu Zeit oder einmalig nach dem Einschalten mit­ tels Eigentest- bzw. Diagnoseprogrammen geprüft werden,
dadurch gekennzeichnet,
daß eine Speicherreserve von eini­ gen Blöcken (TB) vorgesehen ist,
daß, wenn ein fehlerhafter Speicherblock (TB) erkannt wird, auf diesen vom Prozessor (CPU) kein Zugriff mehr er­ folgt,
daß die Betriebsfunktion des fehlerhaften Blockes (TB) durch einen fehlerfreien Block aus der Speicherreserve übernommen wird, in dem die aktuellen Programm-Module und/oder Daten des fehlerhaften Blockes eingespeichert sind oder in den mittels eines Lade- und ggf. Generier­ programms die aktuellen Programme und/oder Daten geladen werden und der anschließend für den Zugriff des Betriebs­ programms freigegeben wird. 1. Processor system with program and data memory which can be addressed in blocks and which blocks are checked cyclically, from time to time or once after switching on using self-test or diagnostic programs,
characterized,
that a memory reserve of some blocks (TB) is provided,
that if a faulty memory block (TB) is recognized, it is no longer accessed by the processor (CPU) ,
that the operating function of the defective block (TB) is taken over by an error-free block from the memory reserve, in which the current program modules and / or data of the defective block are stored or in which the current programs are loaded by means of a loading and possibly generating program and / or data are loaded and then released for access to the operating program. 2. Prozessor-System nach Anspruch 1, dadurch gekennzeichnet, daß die Übernahme mittels einer Umschaltung vorbereitet wird, welche mittels eines Adreßzuordners (HAS) , durch den die physikallische Adresse des Ersatzblockes (TB) der lo­ gischen Adresse des fehlerhaften Blockes (TB) zugeordnet wird, durchgeführt wird.2. Processor system according to claim 1, characterized in that the transfer is being prepared by means of a switch which associated by means of a Adreßzuordners (HAS), through which the physikallische address of the replacement block (TB) of the lo cal address of the defective block (TB) is carried out. 3. Prozessor-System nach Anspruch 2, dadurch gekennzeichnet, daß der Adreßzuordner durch einen Adressenhalter, bei­ spielsweise durch einen EEPROM realisiert ist.3. Processor system according to claim 2, characterized in that that the address allocator by an address holder, at is implemented for example by an EEPROM. 4. Prozessor-System nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß durch den Prozessor (CPU) Feh­ ler-Meldungen oder -Alarm gegeben wird, wenn ein fehler­ hafter Block erkannt wird.4. Processor system according to one of the preceding claims, characterized in that error messages or alarms are given by the processor (CPU) when a faulty block is detected. 5. Prozessor-System nach Anspruch 4, dadurch gekennzeichnet, daß die Nummer des fehlerhaften Blocks ausgegeben wird. 5. Processor system according to claim 4, characterized in that the number of the faulty block is output. 6. Prozessor-System nach Anspruch 4 oder 5, dadurch gekenn­ zeichnet, daß die Fehler-Ausgabe Informationen über den Grad der Betriebsfunktionsfähigkeit und über die Speicher­ reservekapazität enthält.6. Processor system according to claim 4 or 5, characterized records that the error output information about the Degree of operational functionality and across the stores reserve capacity included. 7. Prozessor-System nach Anspruch 4, 5 oder 6, dadurch ge­ kennzeichnet, daß die Fehler-Ausgabe Informationen über die verfügbaren und nicht verfügbaren Programm-Module bzw. über die anreizbaren und nicht anreizbaren Prozesse enthält. 7. Processor system according to claim 4, 5 or 6, characterized ge indicates that the error output information about the available and unavailable program modules or about the incentive and non-incentive processes contains.
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