DE3638632A1

DE3638632A1 - Halbleiterspeicher

Info

Publication number: DE3638632A1
Application number: DE19863638632
Authority: DE
Inventors: Junzo Yamada
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1985-11-12
Filing date: 1986-11-11
Publication date: 1987-05-14
Also published as: DE3638632C2; US4747080A; KR900009124B1; KR870005391A

Description

Die Erfindung betrifft einen Halbleiterspeicher mit einer Selbstkorrekturfunktion, das heißt es wird ein Bitfehler innerhalb des Speichers selbsttätig korrigiert.

Bei einem bekannten Halbleiterspeicher mit einer Funktion zur Korrektur eines internen Bitfehlers werden horizontale und vertikale Paritätscodes für eine Vielzahl von mit einer einzigen Wortleitung verbundenen Speicherzellen verwendet. Speicherzellen an einer identischen Wortleitung und eine erforderliche Anzahl von hinzugefügten Paritätszellen sind in einer zweidimensionalen logischen Ebene abgeordnet und Paritätsdaten werden zur Herstellung einer geraden Parität sowohl in horizontalen und vertikalen Anordnungen gespeichert. Die Fehlerkorrektur wird mittels eines Korrektursignals durchgeführt, das durch eine UND-Verknüpfung eines Paars von horizontalen und vertikalen Anordnungen, zu denen ein Ausgangsbit gehört, erhalten wird. Wie beispielsweise in der US-PS 14 56 980 beschrieben ist, besitzt der Halbleiterspeicher mit einer Selbstkorrekturfunktion entsprechend dem vorgenannten Verfahren grundsätzlich eine Zellmatrixanordnung, die Paritätszellen, einen Multiplexer zum Ableiten eines Ausgangs aus der Zellmatrixanordnung, eine Auswahlschaltung zur Auswahl horizontaler und vertikaler Anordnungen, zu welchen ein Ausgangsbit gehört, ein Paar von Paritätsprüfschaltungen zum Prüfen der Paritäten der horizontalen und vertikalen Anordnungen, une eine Korrekturschaltung zur Korrektur des Multiplexerausgangs unter Verwendung einer UND-Verknüpfung der Ausgangssignale der Paritätsprüfschaltungen. Der Speicher hat normalerweise eine Vielzahl von Wortleitungen.

Im Halbleiterspeicher mit einer Selbstkorrekturfunktion gemäß der vorgeschriebenen Ausführung müssen jedoch Paritätsschaltungen mit einem Eingang, die die Paritätsprüfschaltungen für die horizontalen und vertikalen Anordnungen darstellen, für die jeweiligen horizontale und vertikale Anordnungen bildende Bitleitungen vorgesehen sein. Wenn jedoch die Paritätsschaltungen mit einem Eingang in Zuordnung zu den jeweiligen Bitleitungen vorhanden sind, können sie nicht innerhalb der Zellmatrixanordnung, sondern müssen zwangsläufig um diese herum angeordnet sein, da die horizontalen und vertikalen Anordnungen aus allen Bereichen ausgewählt werden für die Eingabe in die Paritätsschaltungen mit einem Eingang. Wenn die Speicherkapazität erhöht wird, verlängern sich aus diesem Grund die sich von jeder Bitleitung zu den Paritätsschaltungen mit einem Eingang erstreckenden Leiterzüge, wodurch die Speicherminiaturisierung und der Spielraum für den Schaltungsentwurf eingeschränkt werden. Zusätzlich nimmt mit steigender Speicherkapazität der Abstand zwischen benachbarten Bitleitungen ab. Wenn daher die vorgenannte Anordnung bei einem Zugriffsspeicher (RAM) im Megabit- Bereich eingesetzt wird, stellt die Anordnung der Paritätsschaltungen mit einem Eingang ein ernsthaftes Problem dar. Bei dem bekannten Halbleiterspeicher mit Selbstkorrekturfunktion sind die Operationsgeschwindigkeiten der horizontalen und vertikalen Paritätsprüfoperationen unausgeglichen, da ein Horizontalanordnungsauswahlschalter zwischen die Zellmatrixanordnung und den Multiplexer geschaltet ist und die Leiterzulängen zwischen den Bitleitungen und den Paritätsschaltungen mit einem Eingang unterschiedlich und auch sehr groß sind. Dies verhindert eine Fehlerkorrektur mit hoher Geschwindigkeit. Da zusätzlich die Paritätsprüfung unter Benutzung des Ausgangs der Auswahlschaltung erfolgt, der von der Zellmatrixanordnung während der Operation des Speichers extern ausgelesen wird, entspricht die Operationszeit nach den Paritätsprüfungen einem Anwachsen der Zugriffszeit des Speichers, wodurch wiederum eine Hochgeschwindigkeitsoperation verhindert wird.

Es ist daher die Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicher mit einer Selbstkorrekturfunktion zu schaffen, bei dem die Leiterzuglängen zwischen den jeweiligen Bitleitungen und den Paritätsschaltungen sehr kurz sind, um einen kompakten Halbleiterspeicher mit hoher Operationsgeschwindigkeit zu realisieren. Weiterhin soll der Halbleiterspeicher hinsichtlich seiner Entwurfsmöglichkeiten einen weiten Spielraum bieten. Auch soll die Anzahl der Paritätsschaltungen reduziert sein im Vergleich zu den bekannten Halbleiterspeichern, wodurch ebenfalls das Problem des Entwurfs solcher Paritätsprüfschaltungen erleichtert wird. Der Halbleiterspeicher soll auch eine kurze Zugriffszeit nach dem Auslesen aus einer Zellmatrixanordnung besitzen.

Diese Aufgabe wird erfindungsgemäß gelöst durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale. Vorteilhafte Ausbildungen des erfindungsgemäßen Halbleiterspeichers ergeben sich aus den Unteransprüchen.

Es werden aneinandergrenzende, mit jeder Wortleitung verbundene Zellen in eine Vielzahl von Bereichsgruppen für eine jeweils vorbestimmte Anzahl von Zellen in jeder Bereichsgruppe zu verschiedenen horizontalen und vertikalen Anordnungen gehören. Durch diese Gruppierung kann eine Auswahlschaltung eine Zelle aus jeder der die horizontalen und vertikalen Anordnungen bildenden Bereichsgruppen auswählen. Paritätsschaltungen sind mit dem Ausgang der Auswahlschaltung verbunden. Wenn ein Fehler auftritt, wird der ausgelesene Zelleninhalt geändert unter Verwendung der Ausgangssignale der Paritätsprüfschaltungen.

Der erfindungsgemäße Halbleiterspeicher kennzeichnet sich daher durch eine Vielzahl von Speicherzellen, die in eine Vielzahl von Bereichsgruppen unterteilt sind, Datenspeichern und in einer Matrix angeordnet sind; eine Vielzahl von Paritätszellen, die mit den Bereichsgruppen der Speicherzellen assoziiert sind, zur Bildung zu horizontaler und vertikaler Paritätscodes zusammen mit den Daten in den Speicherzellen der jeweiligen Bereichsgruppen der Speicherzellen; Wortleitungen zur gleichzeitigen Auswahl der Vielzahl von Speicherzellen und der Paritätszellen; Bitleitungen für den Austausch von Daten mit den Speicherzellen; Paritätsbitleitungen für den Austausch von Paritätsbitdaten mit den Paritätszellen; Auswahlschaltungen für die Auswahl von Daten aus den Speicherzellen und von Paritätsdaten aus den Paritätszellen in der Bereichsgruppe, zu der eine zu prüfende Speicherzelle gehört; eine Einrichtung zur Durchführung der Paritätsprüfung für eine Vielzahl von Daten von den Auswahlschaltungen; und eine Einrichtung zur selbsttätigen Korrektur eines Bitfehlers unter Verwendung des Ausgangssignals aus der Prüfeinrichtung, wobei die in Bereichsgruppen unterteilten Speicherzellen und die mit diesen kombinierten Paritätszellen so angeordnet sind, daß sie nicht den gleichen horizontalen und vertikalen Anordnungen der Matrix angehören.

Die Erfindung wird im folgenden anhand von in den Figuren dargestellten Ausführungsbeispielen näher erläutert. Es zeigen:

Fig. 1A und 1B schematische Darstellungen zur Erläuterung des Funktionsprinzips des Halbleiterspeichers;

Fig. 2 eine weitere schematische Darstellung entsprechend Fig. 1 für ein anderes Ausführungsbeispiel eines Halbleiterspeichers;

Fig. 3 (3A und 3B) eine detaillierte Schaltungsanordnung, die das in Fig. 1 gezeigte Funktionsprinzip verkörpert;

Fig. 4 (4B und 4C) eine Schaltungsanordnung, die ein anderes Ausführungsbeispiel des Halbleiterspeichers verkörpert;

Fig. 4A eine schematische Darstellung der Beziehung zwischen Bereichsgruppen von Speicherzellen und Paritätszellen und die horizontalen und vertikalen Anordnungen im Ausführungsbeispiel nach Fig. 4;

Fig. 5 und 6 Schaltungsdiagramme mit den detaillierten Anordnungen der Paritätsprüfschaltungen für die horizontalen und vertikalen Anordnungen nach Fig. 4;

Fig. 7 (7A und 7B) eine Schaltungsanordnung für ein weiteres Ausführungsbeispiel des Halbleiterspeichers;

Fig. 8 ein Zeitdiagramm zur Erläuterung des zeitlichen Funktionsablaufs in der Schaltungsanordnung nach Fig. 7;

Fig. 9 und 10 detaillierte Schaltungsanordnungen für die in Fig. 7 gezeigte Anfangseinstellschaltung;

Fig. 11 (11A und 11B) eine Schaltungsanordnung für ein weiteres Ausführungsbeispiel eines Halbleiterspeichers;

Fig. 12 und 13 detaillierte Schaltungsanordnungen des in Fig. 11 gezeigten Spaltencodierers;

Fig. 14 eine Schaltungsanordnung eines Fehlertrennsignal- und Überzahlauswahlaktivierungssignal-Generators;

Fig. 15 einen Schaltungsteil für die in der Schaltungsanordnung nach Fig. 11 verwendete Fehlertrennung;

Fig. 16 eine Schaltungsanordnung einer Hochgeschwindigkeits-Paritätsprüfschaltung;

Fig. 17 (17A und 17B) eine Schaltungsanordnung für noch ein weiteres Ausführungsbeispiel eines Halbleiterspeichers; und

Fig. 18 bis 20 (18A bis 20B) Schaltungsanordnungen von ebenfalls weiteren Ausführungsbeispielen eines Halbleiterspeichers.

Die Fig. 1A und 1B dienen zur Erläuterung des Funktionsprinzips des erfindungsgemäßen Halbleiterspeichers. Fig. 1A zeigt eine Anordnung, bei der neun Speicherzellen 1 und sieben Paritätszellen 2, d. h. insgesamt sechzehn Zellen, mit einer einzigen Wortleitung 3 verbunden sind, wobei die jeweiligen Zellen mit C 1 bis C 16 bezeichnet sind ausgehend von der obersten Zelle in Übereinstimmung mit ihrer jeweiligen örtlichen Position. Die Paritätszellen 2 unterscheiden sich von den anderen Zellen durch ihre doppelte Umrahmung. Die Zellen C 4, C 7, C 8, C 10, C 12, C 13 und C 16 sind demzufolge Paritätszellen und die verbleibenden Zellen sind Speicherzellen. Fig. 1B zeigt eine Anordnung, in der die sechzehn Zellen gemäß Fig. 1A in einer zweidimensionalen Adressenebene untergebracht sind, die ein einfaches Verständnis der identischen horizontalen und vertikalen Anordnungen erlaubt. Diese Anordnung stellt den Schlüssel zur vorliegenden Erfindung dar. Entsprechend Fig. 1B gehören vier Zellen der gleichen Bereichsgruppe zu verschiedenen horizontalen und vertikalen Anordnungen, da die einzelnen Bereichsgruppen jeweils vier einander benachbarte Zellen nach Fig. 1A enthalten, d. h. C 1 bis C 4, C 5 bis C 8, C 9 und C 13bis C 16. Dies bedeutet mit anderen Worten, daß sechzehn Zellen in einer 4 × 4-Matrix angeordnet sind. Die Zellen C 1 bis C 4 in der ersten Bereichsgruppe sind in einer diagonalen Linie angeordnet, die sich von der oberen linken Ecke bis zur unteren rechten Ecke der Matrix erstreckt. Die Zellen C 5, C 6 und C 7 der Zellen C 5 bis C 8 in zweiten Bereichsgruppe sind über der diagonalen Linie angeordnet und die verbleibende Zelle C 8 befindet sich in der unteren linken Ecke. Von den Zellen C 9 bis C 12 in der dritten Bereichsgruppe sind die Zellen C 9 und C 10 rechts oberhalb der Zellen C 5, C 6 und C 7 angeordnet und die verbleibenden Zellen C 11 und C 12 befinden sich angrenzend an die Zelle C 8 und parallel zur diagonalen Linie, d. h. in einer Linie, die sich zur rechten Seite hin nach unten neigt. Von den Zellen in der vierten Bereichsgruppe ist die Zelle C 13 in der rechten oberen Ecke angeordnet und die anderen Zellen C 14, C 15 und C 16 liegen zwischen den Zellen C 1 bis C 4 in der ersten parallel zu der diagonalen Linie, d. h. auf einer zur rechten Seite hin nach unten geneigten Linie.

Wenn die horizontalen und vertikalen Anordnungen durch die vorstehend geschilderte Zellenmatrix gebildet werden, kann eine horizontale oder vertikale Anordnung, zu welcher einer zu korrigierende Zelle gehört, ausgewählt werden durch Auswahl eines Zelleninhalts aus jeder der Bereichsgruppen C 1 bis C 4, C 5 bis C 8, C 9 bis C 12 und C 13 bis C 16. Wenn zum Beispiel der Zelleninhalt der Zelle C 6 ind Fig. 1B zu korrigieren ist, werden eine horizontale Anordnung, die durch das Bezugszeichen 12 gekennzeichnet ist, d. h. die Zellen C 14, C 2, C 6 und C 10, und eine vertikale Anordnung, die mit dem Bezugszeichen 13 versehen ist, d. h. die Zelle C 9, C 6, C 3 und C 16 ausgewählt. In diesem Fall können die Horizontalanordnungs- und Vertikalanordnungsauswahlschalter die gleiche Struktur aufweisen, da die auszuwählenden Zellen jeweils in den obengenannten vier Bereichsgruppen enthalten sind.

Fig. 2 zeigt ein anderes Aufteilungsverfahren gemäß der vorliegenden Erfindung, bei dem die Zellen in jeder Bereichsgruppe C 1 bis C 4, C 5 bis C 8, C 9 bis C 12 und C 13 bis C 16 zu verschiedenen vertikalen und horizontalen Anordnungen gehören, so wie dies in Fig. 1B der Fall ist. Hierbei sind die Zellen C 4, C 5, C 7, C 11, C 12, C 15 und C 16 Paritätszellen und sie sind anders als die Paritätszellen in Fig. 1A, d. h. die Zellen C 4, C 7, C 8, C 10, C 12, C 13 und C 16, angeordnet. Es sind sechzehn Zellen in einer 4 × 4-Matrix angeordnet, und die Zellen C 1 bis C 4 in der ersten Bereichsgruppe liegen auf einer diagonalen Linie, die sich von der oberen linken Ecke zur unteren rechten Ecke der Matrix erstreckt. Die Zellen C 9, C 10 und C 11 der Zellen C 9 bis C 12 in der dritten Bereichsgruppe befinden sich angrenzend an die diagonale Linie über dieser, und die verbleibende Zelle C 12 ist in der unteren linken Ecke angeordnet. Die Zellen C 8 und C 5 der Zellen C 5 bis C 8 in der zweiten Bereichsgruppe liegen rechts oberhalb der Zellen C 9, C 10 und C 11, und die verbleibenden Zellen C 6 und C 7 befinden sich angrenzend an die Zellen C 12 auf einer parallel zur diagonalen Linie verlaufenden Linie, die zur rechten Seite hin nach unten geneigt ist. In der vierten Bereichsgruppe ist die Zelle C 16 in der oberen rechten Ecke angeordnet und die anderen Zellen C 13, C 14 und C 15 befinden sich zwischen den Zellen C 1 bis C 4 in der ersten Bereichsgruppe, die sich entlang der diagonalen Linie erstrecken, und den Zellen C 6 und C 7 in der zweiten Bereichsgruppe auf einer parallelen zur diagonalen Linie, d. h. zur rechten Seite hin in abwärts geneigter Richtung. Wenn die horizontalen und vertikalen Anordnungen durch die vorbeschriebene Matrix gebildet werden, können die horizontale und vertikale Anordnung, zu welcher eine zu korrigierende Zielzelle gehört, durch Auswahl eines Zelleninhalts aus jeder der Bereichsgruppen C 1 bis C 4, C 5 bis C 8, C 9 bis C 12und C 13 bis C 16 in der gleichen Weise wie bei der Anordnung nach Fig. 1B ausgewählt werden.

Die Art der Selektion der horizontalen und vertikalen Anordnungen bei dem erfindungsgemäßen Halbleiterspeicher ist nicht auf die vorbeschriebenen Fälle beschränkt, sondern es sind verschiedene Modifikationen ohne weiteres möglich.

Fig. 3 zeigt ein Ausführungsbeispiel eines Halbleiterspeichers mit einer Selbstkorrekturfunktion entsprechend der vorliegenden Erfindung. Diese Speicher weist Speicherzellen 1, Paritätszellen 2 zur Aufnahme von Paritätsdaten der Speicherzellendaten, Wortleitungen 3, Bitleitungen 4, Paritätsbitleitungen 5, einen Spaltendecodierer 6 mit einem unteren Spaltendecodierer 6-1 und einem oberen Spaltendecodierer 6-2 zum Empfang von Spaltenadressen A 2 und A 3, einen Multiplexer 7, Paritätsschaltungen 8 mit einem Eingang zur Schaltung von Leitungswegen für die Übertragung von zwei Bezugsspannungen "H" und "L" entsprechend den Eingangsdaten, Horizontalanordnungsauswahlschalter 10 und Vertikalanordnungsauswahlschalter 11 auf. Das Bezugssymbol INV 1 stellt einen Inverter dar, das Bezugssymbol AND 1 ein UND-Glied, das Bezugssymbol EOR 1 ein Exklusiv-ODER-Glied, die Bezugssymbole Q 1 bis Q 4 Transistoren und die Bezugssymbole T 1 bis T 8 die Horizontalanordnungs- und Vertikalanordnungsauswahlschalter 10 und 11 bildende Transistoren. Im gezeigten Ausführungsbeispiel stellen vier Horizontalanordnungsauswahlschalter 10 eine Horizontalanordnungsauswahleinrichtung 18 und vier Vertikalanordnungsauswahlschalter 11 eine Vertikalanordnungsauswahleinrichtung 19 dar. Die vier Paritätsschaltungen 8 mit je einem Eingang (Übertragungs- Exklusiv-ODER-Glieder), die mit den Ausgängen der jeweiligen Horizontalanordnungsauswahlschalter 10 verbunden sind, sind zu einer Gruppe zusammengefaßt zur Bildung einer Horizontalanordnungsparitätsprüfschaltung 20, und die vier Paritätsschaltungen 8 mit je einem Eingang, die mit den Ausgängen der jeweiligen Vertikalanordnungsauswahlschalter 11 verbunden sind, sind zu einer Gruppe zusammengefaßt zur Bildung einer Vertikalanordnungsparitätsprüfschaltung 21.

Jede Paritätsschaltung 8 tauscht die Verbindungsbeziehung zwischen Knotenpunkten N 1 und N 2 und Knotenpunkten N 3 und N 4 aus unter Verwendung der Transistoren Q 1, Q 2, Q 3 und Q 4 in Abhängigkeit von einem Eingangssignal und einem komplementären bzw. invertierten Signal. Die Schaltungen 8 sind in Serie miteinander verbunden. Eine Paritätsschaltung 8, bei der das Ausgangssignal vom Horizontalanordnungsauswahlschalter 10 zu einem Knotenpunkt N 12 geliefert wird, wird im folgenden näher beschrieben. Der Knotenpunkt N 12 ist mit den Gate-Elektroden der Transistoren Q 1 und Q 2 und mit den Gate-Elektroden der Transistoren Q 3 und Q 4 über den Inverter INV 1 verbunden. Die Ausgangselektroden der Transistoren Q 1 und Q 3 sind über den Knotenpunkt N 1 mit einem Anschluß Vcc einer Leistungsquelle verbunden und die andere Ausgangselektrode des Transistors Q 1 und eine Ausgangselektrode des Transistors Q 4 sind mit dem entspechenden Knotenpunkt N 1 der nächsten Paritätsschaltung 8 verbunden, die den Knotenpunkt N 13 aufweist. Die andere Ausgangselektrode des Transistors Q 4 und eine Ausgangselektrode des Transistors Q 2 sind mit der Erdpotentialklemme der Leistungsquelle verbunden. Die andere Ausgangselektrode des TransistorsQ 2 und eine Ausgangselektrode des Transistors Q 3 sind mit dem entsprechenden Knotenpunkt N 2 der nächsten Paritätsschaltung 8, die den Knotenpunkt N 13 aufweist, verbunden. Wenn daher ein zum Knotenpunkt N 12 geliefertes Signal den Pegel "H" besitzt, werden die Transistoren Q 1 und Q 2 eingeschaltet und verbinden die Spannung Vcc der Leistungsquelle und das Erdpotential mit den Knotenpunkten N 1 und N 2 der nächsten Paritätsschaltung 8 mit dem Knotenpunkt N 13. Wenn im Gegensatz hierzu das zum Knotenpunkt N 12 gelieferte Signal den Pegel "L" hat, werden die Transistoren Q 3 und Q 4 ausgeschaltet und verbinden den Leistungsquellenanschluß Vcc mit dem Knotenpunkt N 2 der nächsten Paritätsschaltung 8, die den Knotenpunkt N 13 aufweist, und das Erdpotential mit deren Knotenpunkt N 1.

Jeder Horizontalanordnungsauswahlschalter 10 der Horizontalanordnungsauswahleinrichtung 18 besitzt die Transistoren T 1 bis T 4 gemäß den Einheiten der genannten Bereichsgruppen, so daß die jeweiligen Transistoren mit den Bitleitungen der zugeordneten Zellen in den Bereichsgruppen verbunden sind und ihre Ausgänge gemeinsam zu dem einen Eingang einer Paritätsschaltung 8 geführt sind. Die jeweiligen Transistoren sind aufeinanderfolgend ausgewählt gemäß dem Ausgangssignal des unteren Spaltedecodierers 6-1. Beispielsweise sind die mit den Zellen C 1, C 5, C 9 und C 13 in den jeweiligen Bereichsgruppen verbundenen Bitleitungen mit der einen Ausgangselektrode des zugeordneten Transistors T 1 verbunden. Diese Transistoren T 1 werden durch ein A 1 A 0-Ausgangssignal des unteren Spaltendecodierers 6-1 eingeschaltet und übertragen den Inhalt der jeweilgen Zellen nach außen. Die mit den Zellen C 2, C 6, C 10 und C 14 in den jeweiligen Bereichsgruppen verbundenen Bitleitungen sind mit einer Ausgangselektrode der zugeordneten Transistoren T 2 verbunden. Diese Transistoren T 2 werden durch ein A 1 A 0- Ausgangssignal des unteren Spaltendecodierers 6-1 eingeschaltet und übertragen den Inhalt der zugeordneten Zellen nach außen. In gleicher Weise übertragen die Transistoren T 3 und T 4 der jeweiligen Horizontalanordnungsauswahlschalter 10 den Inhalt der zugeordneten Zellen nach außen über die Bitleitungen. Die anderen Ausgangselektroden der Transistoren T 1 bis T 4 jedes Horizontalanordnungsauswahlschalters 10 sind gemeinsam verbunden und dann zu den Knotenpunkten N 12, N 13, N 14 und N 15 einer Paritätsschaltung 8 mit jeweils einem Eingang geführt.

Der erste Vertikalanordnungsauswahlschalter 11 der Vertikalanordnungsauswahleinrichtung 19 weist die Transistoren T 5 bis T 8 gemäß den Einheiten der genannten Bereichsgruppen auf, so daß die jeweiligen Transistoren mit den Bitleitungen der zugeordneten Zellen in der Bereichsgruppe verbunden sind und ihre Ausgänge gemeinsam zu einer Paritätsschaltung 8 geführt sind. Die jeweiligen Transistoren werden aufeinanderfolgend durch das Ausgangssignal des oberen Spaltendecodierers 6-2 ausgewählt. Zum Beispiel ist die mit der Zelle C 1 in einer Bereichsgruppe verbundene Bitleitung an eine Ausgangselektrode des Transistors T 5 angeschlossen. Der Transistor T 5 ist durch ein A 3 A 2-Ausgangssignal des oberen Spaltendecodierers 6-2 eingeschaltet und überträgt den Inhalt der zugeordneten Zelle nach außen. Die mit der Zelle C 2 einer Bereichsgruppe verbundene Bitleitung ist zu einer Ausganselektrode des Transistors T 6 geführt. Der Transistor T 6 wird durch ein A 3 A 2-Ausgangssignal des oberen Spaltendecodierers 6-2 eingeschaltet und überträgt den Inhalt der zugeordneten Zelle nach außen. In gleicher Weise übertragen die Transistoren T 76 und T 8 des ersten Vertikalanordnungsauswahlschalters 11 den Inhalt der zugeordneten Zellen über die Bitleitungen nach außen. Die anderen Ausgangselektroden der Transistoren T 5 bis T 8 jedes Vertikalanordnungsauswahlschalters 11 sind miteinander verbunden und dann an die Knotenpunkte N 16, N 17, N 18 und N 19 jeweils einer der Paritätsschaltungen 8 mit je einem Eingang angeschlossen. Der zweite Vertikalanordnungsauswahlschalter 11 erhält die Ausgangssignale vom oberen Spaltendecodierer 6-2 um ein Bit verschoben, da die Positionen der den Transistoren zugeordneten Zellen um eine Stelle verschoben sind. Das von dem oberen Spaltendecodierer 6-2 zu jeden der folgenden Vertikalanordnungsauswahlschalter gelieferte Ausgangssignal wird in bezug auf den Vertikalanordnungsauswahlschalter der vorhergehenden Stufe ebenfalls um ein Bit verschoben.

Die Funktion der vorgeschriebenen Schaltung wird im folgenden beschrieben anhand eines Falles, bei dem der Inhalt in der Zelle C 6 korrigiert werden soll. Der Inhalt der Zellen C 2, C 10 und C 14, die der gleichen horizontalen Anordnung angehören wie die Zelle C 6, wird ausgewählt durch die Transistoren T 2 der jeweiligen Horizontalanordnungsselektionsschalter 10 in Abhängigkeit von A 1 A 0-Ausgangssignal des unteren Spaltendecodierers 6-1 und werden zu den zugeordneten Knotenpunkten N 12, N 13, N 14 bzw. N 15 übertragen. In gleicher Weise werden die Inhalte der Zellen C 3, C 9 und C 16, die zu der gleichen vertikalen Anordnung wie die Zelle C 6 gehören, durch die Transistoren T 7 der Vertikalanordnungsauswahlschalter 11 ausgewählt in Abhängigkeit von einem A 3 A 2-Ausgangssignals des oberen Spaltendecodierers 6-2 und zu dem jeweiligen Knotenpunkt N 16, N 17, N 18 und N 19 übertragen. Danach werden die Horizontalanordnungsparitätsprüfung und die Vertikalanordnungsparitätsprüfung gleichzeitig in den Serienschaltungen der Paritätsschaltungen 8 durchgeführt. Der Ausgangsknotenpunkt N 20 der Paritätsschaltung 8 in der letzten Stufe der Horizontalanordnungsparitätsprüfung und der Ausgangsknotenpunkt N 21 der Paritätsschaltung 8 in der letzten Stufe der Vertikalanordnungsparitätsprüfung sind mit dem UND-Glied AND 1 verbunden und das durch die UND-Verknüpfung gewonnene Signal wird zum Knotenpunkt N 22 geliefert. In Abhängigkeit von dem Ausgangssignal des UND-Glieds AND 1 wird das Signal an einem Ausgangsknotenpunkt N 23 des Multiplexers 7 durch das Exklusiv-ODER-Glied EOR 1 korrigiert und zu einer Ausgangsklemme geliefert. Auf diese Weise wird die selbsttätige Korrektur durchgeführt.

Bei dieser Anordnung sind die Zellen in Bereichsgruppen unterteilt und eine einer Zelle in jeder Bereichsgruppe zugeordnete Bitleitung wird ausgewählt und mit der Paritätsschaltung verbunden. Daher können die Paritätsschaltungen mit je einem Eingang angrenzend an die Auswahlschalter und innerhalb der Spaltensystemschaltung angeordnet werden, wodurch die Leitungsverbindungen zwischen den Bitleitungen und den Paritätsschaltungen verkürzt werden und ein Halbleiterspeicher realisiert werden kann, der kompakter ist und eine höhere Operationsgeschwindigkeit besitzt als die herkömmlichen Speicher. Ein Vergleich der herkömmlichen Anordnung mit derjenigen der vorliegenden Erfindung zeigt, daß die beim herkömmlichn Speicher erforderlichen 16 mit den jeweiligs zugeordneten Bitleitungen verbundenen Paritätsschaltungen mit je einem Eingang auf vier reduziert werden können. Die Horizontalparitätsprüfschaltung kann durch die gleiche Schaltungsanordnung realisiert werden wie die Vertikalanordnungsparitätsprüfschaltung. Selbst wenn der Abstand zwischen benachbarten Bitleitungen reduziert wird, kann der Speicherentwurf in einfacher Weise durchgeführt werden und die Größe für einen zusätzlichen Schaltkreis für die Fehlerkorrektur kann herabgesetzt werden. Zusätzlich kann der Spielraum für den Schaltungsentwurf des Speichers im Vergleich zum herkömmlichen Speicher erhöht werden. Da die Horizontal- und Vertikalparitätsprüfschaltungen in der gleichen Schaltungsanordnung zusammengefaßt werden können, kann eine Hochgeschwindigkeitsfehlerkorrektur mit einem guten Geschwindigkeitsausgleich erreicht werden. Da die Paritätsprüfschaltungen parallel zum Lesezugriff im Multiplexer angesteuert werden können, kann die Signalzugriffszeit nach dem Auslesen von Daten aus der Zellenmatrixanordnung im Vergleich zu herkömmlichen Speichern verkürzt werden, wodurch die Verzögerung in der Zugriffszeit verringert wird.

Im beschriebenen Ausführungsbeispiel ist der spaltende Codierer aus Gründen der Einfachheit im oberen Bereich der Zeichnung dargestellt. Dieser kann jedoch auch in der Speicherzellenanordnung angrenzend an den Horizontal- oder Vertikalanordnungsauswahlschalter angeordnet werden. Alternativ hierzu können die Ausgänge der oberen und unteren Spaltendecodierer einer logischen UND-Verknüpfung unterzogen und dem Multiplexer als Spaltedecodiererausgangssignal eingegeben werden. Hierdurch kann ein weiterer kompakter Halbleiterspeicher mit Selbstkorrekturfunktion realisiert werden.

Die Fig. 4 und 5 zeigen ein anderes Ausführungsbeispiel des vorliegenden Halbleiterspeichers, bei dem eine einzige Stufe der in Serie geschalteten Paritätsschaltungen gemäß dem vorhergehenden Ausführungsbeispiel in eine Vielzahl von Stufen unterteilt ist zur Realisierung eines weiteren kompakten und mit Hochgeschwindigkeit arbeitenden Speichers. In diesem Ausführungsbeispiel sind aus Gründen der Einfachheit 25 Bitspeicherzellen und 11 Bitparitätszellen mit einer einzigen Wortleitung verbunden. Demgemäß ist die vertikale und horizontale Anordnung der Speicher- und Paritätszellen wie in Fig. 4A in einer Modifikation der in Fig. 1B dargestellten Anordnung gezeigt. Dies bedeutet genauer gesagt, daß alle einander benachbarten Zellen in jeder Bereichsgruppe C 1 bis C 6, C 7 bis C 12, . . ., C 31 bis C 36 aus jeweils 6 Bits zu verschiedenen horizontalen und vertikalen Anordnungen gehören. Die gleichen Bezugszeichen in den Fig. 4 und 5 kennzeichnen gleiche Teile oder Teile mit gleicher Funktion wie die in Fig. 3. Ausgänge H 0 bis H 5 eines unteren Spaltendecodierers 6-1 in einem Spaltendecodierer 6 entsprechenden Decodiersignalen für die Spaltenadressen A 0 bis A 2 und ausgänge V 0 bis V 5 eines oberen Spaltendecodierers 6-2 entsprechen Decodiersignalen für Spaltenadressen A 3 bis A 5. In Fig. 4 sind eine Horizontalanordnungsparitätsprüfschaltung mit dem Bezugszeichen 20 und eine Vertikalanordnungsparitätsprüfschaltung mit dem Bezugszeichen 21 versehen, deren genauere Ausgestaltung in Fig. 5 dargestellt ist. Die Arbeitsweise der Schaltung wird in bezug auf einen Fall erläutert, bei dem der Inhalt der Zelle C 8 in Fig. 5 korrigiert werden soll.

Der Inhalt der Zellen C 2, C 14, C 20, C 26 und C 32, die der gleichen horizontalen Anordnung angehören wie die Zelle C 8, werden durch Horizontalanordnungsauswahlschalter 10 einer Horizontalanordnungsauswahleinrichtung 18 in Abhängigkeit von einem Ausgangssignal H 1 des unteren Spaltendecodierers 6-1 ausgewählt und jeweils zu einem von Knotenpunkten N 50, N 51, N 52, N 53, N 54 und N 55 übertragen. In gleicher Weise wird der Dateninhalt der Zellen C 3, C 13, C 24, C 29 und C 34, die der gleichen vertikalen Anordnung angehören wie die Zelle C 8, durch Vertikalanordnungsauswahlschalter 11 einer Vertikalanordnungsauswahleinrichtung 19 in Abhängigkeit von einem Ausgangssignal V ₂ des oberen Spaltendecodierers 6-2 ausgewählt und jeweils zu einem der Knotenpunkte N 60, N 61, N 62, N 63, N 64 und N 65 übertragen. Die Serienschaltungen von Paritätsschaltungen mit jeweils einem Eingang (Übertragungs-Exklusiv- ODER-Glieder) 8 sind kaskadenförmig in zwei Stufen miteinander verbunden, wie in Fig. 5 dargestellt ist, und ein 6-Bit-Horizontalparitätsprüfungsergebnis sowie eine 6-Bit Vertikalparitätsprüfungsergebnis werden an den Knotenpunkten N 20 und N 21 mit hoher Geschwindigkeit ausgelesen. Die in Fig. 5 dargestellte Mehrstufenanordnung wird mit höherer Geschwindigkeit als eine Serienschaltung einer Einstufenanordnung betrieben und, wenn die Anzahl der Eingangsbits ansteigt, wird die Wirkung der kaskadenförmig verbundenen Vielfachstufen noch vergrößert.

Danach werden die Daten an einem Knotenpunkt N 23 als dem Ausgang eines Multiplexers 7 korrigiert in Verknüpfung mit den Daten an den Knotenpunkten N 20 und N 21 und dann zu einer Ausgangsklemme geliefert.

Fig. 6 zeigt ein weiteres Ausführungsbeispiel der Paritätsprüfschaltung 20 bzw. 21, d. h. eine Echt/Komplementärsignal-Paritätsschaltung. Die Bezugssymbole ϕ ₁ und ϕ ₂ bedeuten Takteingangssignale und das Bezugszeichen 8′ kennzeichnet Paritätsschaltungen mit je einem Eingang, die den Paritätsschaltungen 8 entsprechen und die komplementäre Signale von den horizontalen oder vertikalen Anordnungen empfangen. Da die Bitleitungen in einem normalen Speicher komplementäre Bitleitungspaare darstellen, wird die Anordnung mit den Schaltungen 8′ in der Praxis eher gewählt als die mit den Schaltungen 8. Mit dem Bezugssymbol INV 2 sind Inverter gekennzeichnet. Wenn der Speicher in Bereitschaft steht, haben die Taktsignale ϕ ₁ und ϕ ₂ den Pegel "L", wodurch die Transistoren Q 1, Q 2 und Q 3 abgeschaltet sind und die Ausgangsknotenpunkte aller Schaltungen 8′ auf Erdpotential liegen (alle Knotenpunkte N 50 bis N 55 und N 50′ bis N 55′ sind auf den Pegel "H"). Während des Betriebs, bei dem die Taktsignale ϕ ₁ und ϕ ₂ vom "L"-Pegel zum "H"-Pegel übergehen, wird, nachdem die Komplementärsignale an den Knotenpunkte N 50 bis N 55 und N 50′ bis N 55′ auftreten, die Schaltoperation eingeleitet und das 6-Bit Paritätsprüfergebnis erscheint am Knotenpunkt N 20. Wenn die Taktsignale ϕ ₁ und ϕ ₂ zur gleichen Zeit wirksam werden, d. h. wenn das Signal ϕ ₂ gleich dem Signal ϕ ₁ ist, fließt ein vorübergehender geringer Durchgangsstrom. Wenn jedoch die Paritätsprüfung mit hoher Geschwindigkeit durchgeführt wird, ist die vorbeschriebene dynamische Paritätsprüfung wirksam bei einem Speicher mit einem Vorladungsintervall, wie beispielsweise einem dynamischen Zugriffsspeicher (RAM).

Wenn man die in den Fig. 4 bis 6 gezeigten Anordnungen mit einer konventionellen Anordnung vergleicht, können die den jeweiligen Bitleitungen zugeordneten Paritätsprüfschaltungen, die für die Horizontalanordnungsparitätsprüfung erforderlich sind, durch die gleichen Schaltungsanordnungen realisiert werden wie die für die Vertikalanordnungsparitätsprüfung. Wenn ein Abstand zwischen benachbarten Bitleitungen reduziert wird, kann ein Schaltplanentwurf leicht durchgeführt werden und die Größe des zusätzlichen Schaltkreises für die Fehlerkorrektur kann reduziert werden. Zusätzlich kann die horizontale und vertikale Paritätsprüfung mit derselben Schaltungsanordnung erreicht werden und die Paritätsprüfschaltungen können durch eine kaskadenförmige Verbindung einer Vielzahl von Stufen der Paritätsschaltungen realisiert werden, wodurch eine Fehlerkorrektur mit hoher Geschwindigkeit und einem guten Geschwindigkeitsausgleich möglich ist. Insbesondere im Vergleich mit dem Fall der Verwendung einer einzigen Stufe der in Serie verbundenen Paritätsschaltungen kann die Operationszeit der Paritätsprüfschaltung verkürzt werden. Wenn die Anzahl der Paritätsbits ansteigt, wird diese Wirkung noch weiter vergrößert.

Die Fig. 7 bis 10 zeigen noch ein anderes Ausführungsbeispiel der vorliegenden Erfindung, bei dem eine Anfangseinstellfunktion vorgesehen ist zur weitgehenden Reduzierung einer Initialisierungszeit der Speicherzellen und Paritätszellen.

Fig. 7 zeigt die grundlegende Schaltungsanordnung. Die gleichen Bezugszeichen in Fig. 7 kennzeichnen die gleichen Teile wie mit den gleichen Bezugszeichen versehenen in Fig. 2. Die Schaltungsanordnung nach Fig. 7 enthält weiterhin Festwertspeicherzellen 24 für die Einstellung von Anfangsbedingungen, eine Wortleitung 25 für die Festwertspeicherzellen 24, einen Wortleitungstreiber 26 zum Betrieb der Wortleitung 25 für die Festwertspeicherzellen und einen Wortleitungstreiber 27 zum Betrieb der normalen Wortleitungen. Die Festwertspeicherzellen 24 sind mit der Wortleitung 25 und auch mit den Bitleitungen 4 der jeweiligen Speicherzellen 1 verbunden. Die in dieser Schaltungsanordnung verwendeten Paritätsschaltungen 8 oder 8′ werden durch Taktsignale ϕ ₁ und ϕ ₂ wirksam gemacht, wie in Fig. 6 gezeigt ist, und jede besitzt einen Eingang. In diesem Fall besitzt die Paritätsschaltung 8 einen Eingang, der nur ein wahres Signal empfängt, und die Paritätsschaltung 8′ kann einen Eingang besitzen, der wahre bzw. echte und komplementäre Signale empfängt. Weiterhin kann die Paritätsschaltung 8 in die Paritätsschaltung 8′ umgewandelt werden.

Im folgenden wird beschrieben, wie mit der gezeigten Anordnung eine Einstellung von Anfangsbedingungen erfolgt. Fig. 8 stellt ein Zeitdiagramm dar, in welchem, wenn ein Initialisierungsauswahlsignal INIT auf dem Pegel "H" ist, der Initialisierungsbetrieb wirksam ist, und, wenn es den Pegel "L" besitzt, der Normalbetrieb wirksam ist. Wenn ein Referenztaktsignal RAS für ein Reihensystem den Pegel "L" besitzt, wird der Speicher aktiviert. Dieses Zeitdiagramm dient zur Verdeutlichung eines Falles, bei dem, nachdem eine Reihenadresse auf den Stand i, i+1 und i+2 im Initialisierungsbetrieb gebracht ist, der Zugriff zur Reihenadresse i im Normalbetrieb erfolgt. Die Bezugszeichen 3 _i, 3 _i+1 und 3 _i+2 bedeuten Wortleitungen, die den jeweiligen Reihenadressen zugeordnet sind. Die Initialisierung kann für einige oder alle der Reihenadressen durchgeführt werden. Die Fig. 9 und 10 zeigen Schaltungen des Wortleitungstreibers 26 für die Festwertspeicherzellen 24 und des Wortleitungstreibers 27 für die Speicherzellen 1. Wenn das Initialisierungsauswahlsignal INIT den Pegel "H" besitzt, wird eine Wortleitung 3 für die ausgewählten Speicherzellen 1 aktiviert, ebenso wie die Wortleitungen 25. Daher werden aufgrund der Aktivierung der Wortleitungen 25 für die Festwertspeicherzellen 24 in diesem enthaltene "0"-Stapeldaten in allen Speicherzellen 1 und Paritätszellen 2 entlang der einzelnen Wortleitung 3 über die Bitleitungen 4 und Paritätsleitungen 5 eingespeichert, wie in Fig. 7 gezeigt ist. Im Normalbetrieb wird das Signal INIT nicht zum Wortleitungstreiber 26 geliefert und die Wortleitungen 25 ist nicht aktiviert, so daß eine normale Speicheroperation durchgeführt werden kann. Bei dieser Anordnung kann die Initialisierungszeit im Vergleich zu der konventionellen Bit-für- Bit-Initialisierung erheblich verkürzt werden, da alle Speicherzellen und Paritätszellen entlang der Wortleitungen in einem Zyklus initialisiert werden können. (Unter der Annahme, daß der Speicher eine Größe von 16 Megabit und eine Zykluszeit von 1 µs besitzt, benötigt die Initialisierung 4 ns, d. h. sie ist auf 1/4000 der Zeit, die ein konventioneller Speicher, nämlich 16 sec, benötigt, reduziert). Die Anordnung gemäß dieser Ausführung kann eine Festwertspeicherzelle enthalten, die "1"-Stapeldaten speichert, zusätzlich zu den Festwertspeicherzellen 24, die "0"-Stapeldaten speichern, und wenn ein gewünschtes Festwertspeicherzellenmuster vorgesehen ist, können die gewünschten Initialisierungsdaten mit hoher Geschwindigkeit eingeschrieben werden. Es ist zu beachten, daß das zu dem Wortleitungstreiber 26 für die Festwertspeicherzellen gelieferte Signal INIT extern eingegeben oder intern erzeugt werden kann. Wenn beispielsweise das Signal INIT intern erzeugt wird, erfolgt, wenn es auf den Pegel "L" gesetzt wird, eine Initialisierung zum Einstellen eines Lese/Schreib(R/W)Signals mit dem Pegel "L" in einem CAS-Signal, bevor der RAS- Auffrischungsbetrieb als normler Zugriffsspeicherauffrischungsbetrieb eingestellt wird. Für die Initialisierung können, wenn eine Vielzahl von Wortleitungen gleichzeitig aktiviert wird, die Zellen zur gleichen Zeit initialisiert werden. Im Fall der Anordnung nach Fig. 7 werden die Bitleitungsdaten durch die Horizontal- und Vertikalanordnungsauswahleinrichtung 18 bzw. 19 ausgewählt und dann den Paritätsschaltungen 8 eingegeben. Wenn jedoch Bitleitungspaare repräsentierende Signale, wie sie in einem normalen Zugriffsspeicher verwendet werden, zur Eingabe in die Paritätsschaltungen ausgewählt werden, kann ein Inverter (INV 1 in Fig. 7) fortgelassen werden, oder die die Echt/Komplementär-Signale empfangenden Paritätsschaltungen 8′ werden eingesetzt. Zusätzlich kann die Bitleitungskapazität reduziert werden, wenn hinsichtlich der Anordnung der Auswahleinrichtungen die Daten auf den Bitleitungspaaren von Torschaltungen aufgenommen werden.

Die vorstehende Beschreibung bezieht sich auf einen dynamischen Zugriffsspeicher. Die vorliegende Erfindung betrifft jedoch selbstverständlich in gleicher Weise auch einen statischen Zugriffsspeicher.

Die Fig. 11 bis 17 zeigen ein weiteres Ausführungsbeispiel eines Halbleiterspeichers, bei dem defekte der Spaltensystemschaltungen zusätzlich zu zufälligen Zahlenfehlern durch Hinzufügen von Hilfs- oder Überzahlbitleitungen korrigiert werden können. Die gleichen Bezugszeichen in Fig. 11 dienen zur Kennzeichnung gleicher Teile oder Funktionen wie in Fig. 3. In Fig. 11 verwendet die Schaltungsanordnung bei Berücksichtigung der echten und komplementären Signale, wie dies in einer normalen Speicheranordnung der Fall ist, die auf den Bitleitungen 4 (oder 5) oder 4′ (oder 5′) auftretenden komplementären Signale. Die Anordnung enthält Ersatzspeicherzellen 1′, Ersatzparitätszellen 2′, Ersatzwortleitungen 3′, eine Bitleitung 4′ jedes Bitleitungspaars, die mit einer Bitleitung 4 kombiniert ist, und eine Paritätsbitleitung 5′ jedes Paritätsbitleitungspaars, die mit einer Paritätsbitleitung 5 kombiniert ist. Praktisch sind die Speicherzellen in einer zweidimensionalen Anordnung zusammen mit den Paritätszellen angeordnet. Ein Spaltendecodierer enthält untere Spaltendecodierer 6-1′ und obere Spaltendecodierer 6-2′, und die decodierten Adressen sind innerhalb der jeweiligen Blöcke angezeigt. Die Adressen nach dem Durchgang durch die unteren Spaltendecodierer zirkulieren jede vier Bits, und die Adressen nach dem Durchgang durch die oberen Spaltendecodierer zirkulieren jede vier Bits um ein Bit. Mit diesem Decodiersignal kann eine Auswahllogik, so wie sie anhand von Fig. 11 dargestellt ist, durchgeführt werden.

Aus Gründen der Einfachheit werden die jeweiligen Komponente in eine Horizontalanordnungsauswahleinrichtung 36 (36-1 bis 36-4) und eine Vertikalanordnungsauswahleinrichtung 37 (37-1 bis 37-4) eingegeben. Jedoch wird ein UND-Verknüpfungssignal eines Ausgang eines unteren Spaltendecodierers und eines Ausgangs eines oberen Spaltendecodierers, die einem identischen Bitleitungspaar zugeordnet sind, normalerweise in einen Multiplexer 7 als ein Spaltendecodiersignal eingegeben. (Dies gilt auch für Überzahlzellen). Die Fig. 11 zeigt Überzahlbitleitungspaare 44 und 44′, Überzahlzellen RC 1 und RC 2, Überzahlersatzzellen RD 1 und RD 2, eine Vorladungsschaltung 45, eine Horizontalanordnungsüberzahlauswahleinrichtung 48, eine Vertikalanordnungsüberzahlauswahleinrichtung 49, Komponenten 50-1 von unteren Überzahlspaltendecodierern, Komponenten 50-2 von oberen Überzahlspaltendecodierern, Komponenten und Schaltungskomponenten 50-3 und 50-4 für eine Defekttrennung. Die Paritätsschaltungen 8 (8′-1 bis 8′-10) mit je einem Eingang entsprechen den Paritätsschaltungen 8 mit der Ausnahme, daß sie sowohl echte als auch deren komplementäre Signale empfangen. Fig. 12 zeigt die Komponenten der unteren bzw. oberen Überzahlspaltendecodierer (50-1 und 50-2) und Fig. 13 die Komponenten der unteren bzw. oberen Spaltendecodierer, in den Programmelemente 51 und 52 elektrisch oder durch Laser gebrochen und unwirksam gemacht werden oder schaltungsmäßig verriegelt werden, so daß sie elektrisch ausgeschaltet werden. Wenn ein einer defekten Adresse zugeordnetes gewünschtes Programmelement 51 ausgeschaltet ist, kann eine untere oder obere defekte Spaltenandresse in dem Überzahlspaltendecodierer registriert werden. Wenn ein gewünschtes Programmelement 52 ausgeschaltet wird, kann ein defekter unterer oder oberer Spaltendecodierausgang auf dem Pegel "L" fixiert werden. Es ist zu beachten, daß das Bezugssymbol CAS einen Vorladungstakt anzeigt. Daher werden Daten aus einer defekten Zelle nicht und stattdessen die in einer Überzahlzelle gespeicherten Daten ausgegeben. Fig. 14 zeigt einen Generator zur Erzeugung von Defekttrennungssignalen REH _i und REV _i ( i ist 1 oder 2) und Überzahlauswahlaktivierungssignale REH _i und REV _i. In diesem Ausführungsbeispiel sind zwei Paar Überzahlbitleitungen vorgesehen. Wenn eine extern eingegebene untere bzw. obere Spaltenadresse mit einer defekten unteren bzw. oberen Spaltenadresse übereinstimmt, nimmt das Signal REH _i bzw. REV _i den Pegel "H" an (oder das Signal REH _i bzw. REV _i nimmt den Pegel "L" an). (Andernfalls sind sie im umgekehrten Zustand). Fig. 15 zeigt Schaltungskomponenten für die Defekttrennung, die in Fig. 11 durch die Bezugszeichen 50-3 und 50-4 gekennzeichnet sind. Wenn Programmelemente 53, die den Programmelementen 51 und 52 gleichartig sind, in den Horizontal- und Vertikalanordnungsauswahleinrichtungen, zu denen die defekte Bitleitung gehört, ausgeschaltet werden, werden Signale mit dem Pegel "H" erzeugt. Die Betriebsweise wird im folgenden beschrieben anhand von Fällen, bei denen (1.) der Inhalt einer Speicherzelle C 6 ausgelesen wird, die Zelle C 6 selbst ein falsches Bit enthält und Daten A 1 A 0 und A 3 A 2 in 50-1′ und 50-2′ gespeichert sind zum Ersetzen der Zelle C 6 durch die Überzahlzelle RC 1 und (2.) eine Zelle C 10, die zur gleichen horizontalen Anordnung wie die Zelle C 6 gehört, ein falsches Bit enthält und Daten A 1 A 0 und A 3 A 2 in 50-1′ bzw. 50-2 gespeichert sind zum Ersetzen der Zelle C 10 durch die Überzahlzelle RC 1. (Daher sind die Defekttrennungssignale REH ₁ und REV ₁ und die Überzahlauswahlaktivierungssignale sind REH ₁ und REV ₁). Im Fall (1) sind der obere und untere Spaltendecodierer 6-1′ und 6-2′, die der Zelle C 6 zugeordnet sind, auf dem Pegel "L" festgehalten, da das Programmelement 52 ausgeschaltet ist. Da das Programmelement 51 ausgeschaltet ist, haben die Signale REH ₁ und REV ₁ den Pegel "H" und die Signale REH ₁ und REV ₁ den Pegel "L". Wenn nur die Ausgänge der Schaltungskomponenten 50-3 und 50-4 für die Defekttrennung in den Horizontal- und Vertikalanordnungsauswahlschaltungen 36-2 und 37-2, zu denen das mit der Zelle C 6 verbundene Bitleitungspaar gehört, das Programmelement 53 ausschalten, sind die Ausgänge hiervon auf dem Pegel "H" festgehalten. Aufgrund dieser Zustände treten mit einer Zelle C 2 assoziierte Bitdaten an einem Knotenpunkt N 12, auf "H" festgehaltene Daten am Knotenpunkt N 13, da die mit der Zelle C 6 assoziierten Bitdaten getrennt sind, mit einer Zelle C 10 assoziierte Bitdaten an einem Knotenpunkt N 14, mit einer Zelle C 14 assoziierte Bitdaten an einem Knotenpunkt N 15 und mit der Zelle RC 1 assoziierte Bitdaten an einem Knotenpunkt N 30 auf. Wenn das Taktsignal ϕ ansteigt, wird die aus den Paritätsschaltungen 8′-1 bis 8′-10 bestehende Horizontalanordnungsparitätsprüfschaltung in Betrieb gesetzt. Da der Knotenpunkt N 13 auf dem Pegel "L" und der zugeordnete Knotenpunkt N 13′ auf dem Pegel "L" festgehalten sind, werden zu dieser Zeit die Eingangssignale A und B für die Paritätsschaltung 8′-2 mit einem Eingang als Ausgangssignale C und D zu der stromabwärts liegenden Paritätsschaltung mit einem Eingang gesandt. Von einem Knotenpunkt N 20 aus gesehen, treten 4-Bit Paritätssignale an den Knotenpunkten N 12, N 14, N 15 und N 30 auf. Dies bedeutet, daß der Überzahlbitinhalt der Zelle RC 1 anstelle des Bitinhalts der Zelle C 6 zu der Horizontalanordnungs-Bereichsgruppe gehört. In gleicher Weise treten der mit der Zelle C 3 assoziierte Bitinhalt an einem Knotenpunkt N 16, ein auf "H" festgelegtes Signal an einem Knotenpunkt N 17, der mit einer Zelle C 9 assoziierte Bitinhalt an einem Knotenpunkt N 18, der mit einer Zelle C 16 assoziierte Bitinhalt an einem Knotenpunkt N 19 und der mit der Zelle RC 1 assoziierte Bitinhalt an einem Knotenpunkt N 31 auf. Auf diese Weise können 4-Bit-Paritätssignale an den Knotenpunkten N 16, N 17, N 19 und N 31 erhalten werden. Daher erscheint an einem Knotenpunkt N 22 ein Korrektursignal und der Überzahlzelleninhalt der Zelle RC 1 anstelle der Zelle C 6, welche durch den Multiplexer 7 ausgewählt ist, wird korrigiert und ausgegeben, falls ein Knotenpunkt N 22 auf dem Pegel "H" liegt.

Im Fall (2) werden die Ausgänge der der Zelle C 10 zugeordneten unteren und oberen Spaltendecodierer 6-1′ und 6-2′ auf dem Pegel "L" festgehalten, da das Programmelement 52 ausgeschaltet ist. Jedoch ist die angesteuerte Zelle die Zelle C 6 und ihre untere Spaltenadresse A 1 A 0 ist die gleiche wie die der Zelle C 10. Da somit die defekte Zelle in der horizontalen Richtung vorhanden ist, gehen das Signal REH ₁ auf den Pegel "H" und das Signal REH ₁ auf den Pegel "L" über, und da keine defekte Zelle in der vertikalen Richtung vorhanden ist, gehen das Signal REV ₁ auf den Pegel "L" und das Signal REV ₁ auf den Pegel "H" über. Wenn die Ausgänge der Schaltungskomponenten 50-3 und 50-4 für die Defekttrennung in den Horizontal- und Vertikalanordnungsauswahlschaltungen 36-3 und 37-3, zu welchen das mit der Zelle C 10 verbundene Bitleitungspaar gehört, das Programmelement 53 ausschalten, sind die Ausgänge davon auf dem Pegel "H" festgehalten. Aufgrund dieser Zustände treten der mit der Zelle C 2 assoziierte Bitinhalt am Knotenpunkt N 12, der mit der Zelle C 6 assoziierte Bitinhalt am Knotenpunkt N 13, das auf "H" festgehaltene Signal am Knotenpunkt N 14, da der mit der Zelle C 10 assoziierte Bitinhalt abgetrennt wurde, der mit der Zelle C 14 assoziierte Bitinhalt am Knotenpunkt N 15 und der mit der Zelle RC 1 assoziierte Bitinhalt am Knotenpunkt N 30 auf. Wenn das Taktsignal ϕ ansteigt, wird die Horizontalanordnungsparitätsprüfschaltung aus den Paritätsschaltungen 8′-1 bis 8′-5 in Betrieb gesetzt. Zu dieser Zeit wird die mit dem Knotenpunkt verbundene Paritätsschaltung 8′-3 mit einem Eingang in der gleichen Weise wie die Paritätsschaltungen 8′-2 im Fall (1) betrieben. Aus der Sicht vom Knotenpunkt N 20 aus erscheint ein 4-Bit- Paritätssignal an den Knotenpunkten N 12, N 13, N 15 und N 30. Dies bedeutet, daß der Überzahlbitinhalt der Zelle RC 1 anstelle des Bitinhalts der Zelle C 10 zur Horizontalanordnungs-Bereichsgruppe gehört. Andererseits erscheinen der mit der Zelle C 3 assoziierte Bitinhalt am Knotenpunkt N 16, der mit der Zelle C 6 assoziierte Bitinhalt am Knotenpunkt N 17, der mit der Zelle C 9 assoziierte Bitinhalt am Knotenpunkt N 18, der mit der Zelle C 16 assoziierte Bitinhalt am Knotenpunkt N 19 und ein auf dem Pegel "H" fixiertes Signal am Knotenpunkt N 31, da das Signal REV ₁ den Pegel "H" besitzt. Daher tritt ein 4-Bit-Paritätssignal der Knotenpunkte N 16, N 17, N 18 und N 19 am Knotenpunkt N 21 der Vertikalanordnungsauswahleinrichtung auf. Somit erscheint ein der Zelle C 6 zugeordnetes Korrektursignal, das das Horizontalanordnungsparitätsprüfergebnis wiedergibt, in welchem der Inhalt der Zelle C 10 durch den der Zelle RC 1 ersetzt ist, am Knotenpunkt N 22. Demgemäß wird der Inhalt der Zelle C 6 vom Multiplexer 7 durch das Korrektursignal am Knotenpunkt N 22 korrigiert und dann ausgegeben. Auf diese Weise werden die Ausgänge des dem defekten Bitleitungspaar zugeordneten oberen und unteren Spaltendecodierers auf den Pegel "L" gesetzt, die obere und untere, dem Defektbitadressenpaar zugeordnete Spaltenadresse im oberen und unteren, dem Überzahlbitleitungspaar zugeordneten Spaltendecodierer registriert, und die Programmelemente der Schaltungskomponenten für die Defekttrennung in den Horizontal- und Vertikalanordnungsauswahlschaltungen, zu denen das Defektbitleitungspaar gehört, ausgeschaltet. Hierdurch kann, selbst wenn irgendeine Speicherzelle einschließlich der Überzahlzellen angesteuert wird, eine Fehlerkorrekturfunktion gleichartig realisiert werden. Wenn eine Vielzahl von Überzahlbitleitungspaaren verwendet wird, können die Signale REH ₁, REH _i, REV _i und REV _iund die Schaltungselemente 50-3 und 50-4 für die Defekttrennung in Zuordnung zu der Anzahl von Überzahlbitleitungspaaren vorbereitet werden. Wie zum Beispiel in Fig. 11 gezeigt ist, können, wenn zwei Überzahlbitleitungspaare verwendet werden, die Signale REH ₁, REH ₂, REH ₁, REH ₂, REV ₁, REV ₂, REV ₁ und REV ₂ und die Transistoren enthaltenden Schaltungskomponenten 50-1 und 50-2 vorbereitet werden. Fig. 16 zeigt eine 17-Bit- Paritätsprüfschaltung, die erforderlich ist, wenn die Datenbitlänge 256 Bits und die Paritätsbitlänge 33 Bits entsprechen, wie dies in der Praxis verwendet wird, und bei der zwei Stufen von Paritätsprüfschaltungen kaskadenförmig miteinander verbunden und Beschleunigungsschaltungen (Inverter in Fig. 16) an Verbindungsbereichen eingesetzt sind, wodurch ein Hochgeschwindigkeitsbetrieb ermöglicht wird. Wie durch die Blöcke 54 und 55 in Fig. 16 angezeigt ist, kann, wenn ein Eingangssystem von einem Überzahlbit und normalen Bits und die Anzahl der Stufen von Serien verbundenen Paritätsschaltungen mit einem Eingangs geeignet gesetzt sind, eine Verzögerungszeit infolge der Einführung der Paritätsschaltung mit einem Eingang für das Überzahlbit eliminiert werden. (Das bedeutet in Fig. 16, daß die für die Paritätsprüfung erforderliche Zeit die gleiche bleibt, unabhängig davon, ob das Überzahlbit hinzugefügt wird oder nicht). Daher kann eine eine Überzahlbitleitung enthaltende Fehlerkorrekturschaltung auf dem Chip ohne eine verzögerte Fehlerkorrekturzeit realisiert werden.

Fig. 17 zeigt noch ein weiteres Ausführungsbeispiel des erfindungsgemäßen Halbleiterspeichers, in dem Überzahlzellen und Überzahlbitleitungen in Biteinheiten vorgesehen sind, die eine Horizontal- und Vertikalanordnungsbereichsgruppe bilden. Hierbei ist ein Paar Überzahlbitleitungen zu vier Bitleitungen hinzugefügt, wie durch einen Block 56 angedeutet ist, und Überzahlauswahlschaltungen (36′ und 37′) sind in Auswahleinrichtungen sowohl in den horizontalen als auch in den vertikalen Anordnungen angeordnet. Hierdurch können die Schaltungskomponenten 50-3 und 50-4, die in der Ausführung nach Fig. 11 für die Defekttrennung erforderlich sind, fortgelassen werden, und das Defektbitleitungspaar kann nur durch Ausschaltung von Programmelementen der oberen und unteren Spaltendecodierer und der unteren und oberen Überzahlspaltendecodierer, die der defekten Spaltenadresse zugeordnet sind, zu dem Überzahlbitleitungspaar geschaltet werden.

Für einen Schreibzugriff in einem erfindungsgemäßen Speicher mit Selbstkorrektur müssen nur zwei Dateninhalte in Paritätszellen der Horizontal- und Vertikalanordnungen, zu denen eine beim Schreiben angesteuerte Speicherzelle gehört, auf den neuesten Stand gebracht werden. In einem tatsächlichen Speicher ist, da benachbarte Speicher- und Paritätszellen so angeordnet sind, daß sie verschiedenen Code-Bereichsgruppen angehören, eine zu einer anderen Code-Bereichsgruppe gehörende Zelle beispielsweise zwischen den Zellen C 1 und C 2 in Fig. 11 vorhanden, wie in der US-PS 44 56 980 beschrieben ist. Wenn daher in zwei benachbarten Zellen je ein Fehler auftritt, können diese durch verschiedene Korrekturcodes berichtigt werden.

In Fig. 18 ist noch ein weiteres Ausführungsbeispiel des erfindungsgemäßen Halbleiterspeichers ersichtlich, bei welchem defekte in Reihensystemschaltungen zusätzlich zu zufälligen Zahlenfehlern durch Hinzufügen von Überzahlwortleitungen korrigiert werden können. Die gleichen wie in Fig. 3 verwendeten Bezugszeichen kennzeichnen in Fig. 18 gleiche Teile oder Funktionen. Fig. 18 enthält weiterhin Überzahlspeicherzellen 1′, Überzahlparitätszellen 2′, eine Überzahlwortleitung 3′, einen Wortleitungsschaltkreis 64 und Reihenadressen X ₀ bis X _i.

Die Funktion dieser Schaltungsanordnung ist folgende: Zum Beispiel wird eine Adresse einer defekten Wortleitung, die während der Herstellungsprüfung festgestellt wurde, im Wortleitungsschaltkreis 64 registriert, beispielsweise eines Laserprogramms oder einer elektrischen Sicherung; und die Übereinstimmung/Nichtübereinstimmung zwischen einer extern zugeführten Reihenadresse (X ₀ bis X _i) und der registrierten defekten Wortleitungsadresse wird geprüft. Wenn hier zwischen eine Übereinstimmung festgestellt wurde, wird die Überzahlwortleitung 3′ anstelle der defekten Wortleitung ausgewählt, so daß ein normaler Speichervorgang durchgeführt wird. Da die Fehlerkorrektur mit Hilfe der Überzahlwortleitung 3′ die Fehlerkorrekturfunktion gemäß der vorliegenden Erfindung und ihre Durchführungsgeschwindigkeit nicht herabsetzt, kann ein Halbleiterspeicher mit hoher Zuverlässigkeit und hoher Ausbeute für die Defekt- und Fehlerkorrekturfunktion realisiert werden.

Fig. 19 zeigt ebenfalls ein Ausführungsbeispiel des erfindungsgemäßen Halbleiterspeichers, bei dem eine Vielzahl von konventionellen Zwei-Eingangs- oder Vier-Eingangs-Exklusiv- ODER-Gliedern anstelle der Exklusiv-ODER-Glieder vom Übertragungstyp, die im vorangehenden Ausführungsbeispiel dargestellt wurden, eingesetzt sind zur Bildung von Paritätsprüfschaltungen. Die gleichen wie in Fig. 3 verwendeten Bezugszeichen kennzeichnen in Fig. 19 gleiche Teile und Funktionen. Die Exklusiv-ODER-Glieder EOR 2 und EOR 3 sind gleichartig mit dem Exklusiv-ODER- Glied EOR 1. Eine Horizontalanordnungsparitätsprüfschaltung 20 wird durch drei Exklusiv-ODER- Glieder EOR 2 und eine Vertikalanordnungsparitätsprüfschaltung 21 durch drei Exklusiv-ODER-Glieder EOR 3 gebildet.

Die Arbeitsweise dieser Schaltungsanordnung wird in bezug auf den Fall erläutert, daß der Dateninhalt der Zelle C 6 korrigiert werden soll. Die Dateninhalte der Zellen C 2, C 10 und C 14, die zu der gleichen horizontalen Anordnung gehören wie die Zelle C 6 werden mittels eines Horizontalanordnungsauswahlschalters 10 aufgrund von Ausgangssignalen A 1 A 0 eines unteren Spaltendecodierers 6-1 ausgewählt und jeweils zu einem von Knotenpunkten N 12, N 13, N 14 und N 15 übertragen. In gleicher Weise werden die Dateninhalte der Zellen C 3, C 9 und C 16, die zu der gleichen vertikalen Anordnung wie die Zelle C 6 gehören, durch einen Vertikalanordnungsauswahlschalter 11 aufgrund eines Ausgangssignals A 3 A 2 eines oberen Spaltendecodierers 6-2 ausgewählt und jeweils zu einem von Knotenpunkten N 16, N 17, N 18 und N 19 übertragen. Danach werden die Horizontal- und Vertikalanordnungspartätsprüfung in gleicher Weise durch eine Serienschaltung von Zwei-Eingangs- Exklusiv-ODER-Gliedern EOR 2 in der Horizontalanordnungsparitätsprüfschaltung 20 und eine Serienschaltung von Zwei-Eingangs-Exklusiv- ODER-Gliedern EOR 3 in der Vertikalanordnungsparitätsprüfschaltung 21 durchgeführt. Die Ausgangssignale der Exklusiv-ODER-Glieder EOR 2 und EOR 3 erscheinen an den Knotenpunkten N 20 und N 21 und werden durch ein UND-Glied AND 1 einer logischen UND-Verknüpfung unterzogen. Das Datensignal am Knotenpunkt N 23 als dem Ausgang eines Multiplexers 7 wird durch die Kombination der am Knotenpunkt N 22 auftretenden Paritätsprüfergebnisse korrigiert und über ein Exklusiv- ODER-Glied EOR 1 zu einem Ausgangsanschluß geliefert. Ein Vergleich der vorliegenden Schaltungsanordnung mit der konventionellen Anordnung zeigt, daß 16 Paritätsschaltungen mit einem Eingang, d. h. die den jeweiligen Bitleitungen zugeordneten, fortgelassen werden können, und daß Vertikal- und Horizontalanordnungsparitätsprüfvorgänge jeweils durch drei normal verwendete Zwei-Eingangs- Exklusiv-ODER-Glieder vorgenommen werden können. Wenn ein Abstand zwischen benachbarten Bitleitungen reduziert wird, kann ein Schaltungsentwurf leicht durchgeführt werden, wodurch die Größe einer zusätzlichen Schaltung für die Fehlerkorrektur herabgesetzt wird. Da die Paritätsprüfungen in der Horizontal- und Vertikalrichtung durch die gleichen Paritätsprüfschaltungen erfolgen, kann eine Hochgeschwindigkeitsfehlerkorrektur mit gutem Geschwindigkeitsausgleich erfolgen.

Fig. 20 zeigt noch einen weiteren Halbleiterspeicher gemäß der vorliegenden Erfindung, in welchem eine Überzahlwortleitung 3′, Überzahlspeicherzellen 1′, Überzahlparitätszellen 2′ und ein Wortleitungsschaltkreis 64 zu der Anordnung nach Fig. 19 hinzugefügt sind. In Fig. 20 zweigen die Bezugssymbole X ₀ bis X _i Reihenadressen an und C 1′ bis C 16′ entsprechen jeweils C 1 bis C 16. Diese Anordnung weist eine Redundanzeinrichtung mittels eines Überzahlwortleitungsersatzes zur Verbesserung der Fertigungsausbeute auf. Zum Beispiel wird die Adresse einer während der Prüfung festgestellten defekten Wortleitung im Wortleitungsschaltkreis 64 beispielsweise mit Hilfe eines Laserprogramms oder einer elektrischen Sicherung registriert. Wenn der Speicher benutzt wird, wird die Übereinstimmung/Nichtübereinstimmung zwischen einer extern gelieferten Reihenadresse (X ₀ bis X _i) und der registrierten defekten Wortleitungsadresse geprüft. Wenn eine Übereinstimmung festgestellt wird, wird die Überzahlwortleitung anstelle der defekten Wortleitung gewählt und hierdurch die normale Speicheroperation durchgeführt. Da die Fehlerkorrektur mittels der Überzahlwortleitung die Fehlerkorrekturfunktion gemäß der vorliegenden Erfindung und deren Durchführungsgeschwindigkeit nicht herabsetzt, kann ein Halbleiterspeicher mit großer Zuverlässigkeit und hoher Ausbeute durch die Defekt- und Fehlerkorrekturfunktion geschaffen werden.

Claims

1. Halbleiterspeicher mit einer Selbstkorrekturfunktion, gekennzeichnet durch
eine Vielzahl von Speicherzellen (1), die in eine Vielzahl von Bereichsgruppen unterteilt sind, Datenspeichern und in einer Matrix angeordnet sind;
eine Vielzahl von Paritätszellen (2), die mit den Bereichsgruppen der Speicherzellen (1) assoziiert sind, zur Bildung horizontaler und vertikaler Paritätscodes zusammen mit den Daten in den Speicherzellen (1) der jeweiligen Bereichsgruppen der Speicherzellen (1);
Wortleitungen (3) zur gleichzeitigen Auswahl der Vielzahl von Speicherzellen (1) und der Paritätszellen (2);
Bitleitungen (4) für den Austausch von Daten mit den Speicherzellen (1);
Paritätsbitleitungen (5) für den Austausch von Paritätsbitdaten mit den Paritätszellen (2);
Auswahlschaltungen (10, 11) für die Auswahl von Daten aus den Speicherzellen (1) und von Paritätsdaten aus den Paritätszellen (2) in der Bereichsgruppe, zu der eine zu prüfende Speicherzelle (1) gehört;
eine Einrichtung zur Durchführung der Paritätsprüfung für eine Vielzahl von Daten von den Auswahlschaltungen; und
einen Einrichtung zur selbsttätigen Korrektur eines Bitfehlers unter Verwendung des Ausgangssignals aus der Paritätsprüfeinrichtung,
wobei die in Bereichsgruppen unterteilten Speicherzellen (1) und die mit diesen kombinierten Paritätszellen (2) so angeordnet sind, daß sie nicht den gleichen horizontalen und vertikalen Anordnungen der Matrix angehören.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Paritätsprüfeinrichtung eine Horizontalanordnungsparitätsprüfschaltung (21) umfaßt und daß diese Schaltungen den gleichen Schaltungsaufbau besitzen.

3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Paritätsprüfeinrichtung Paritätsschaltungen (8) mit einem Eingang aufweist.

4. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß die Paritätsprüfeinrichtung Exklusiv-ODER-Glieder (EOR 2, EOR 3) aufweist.

5. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Paritätsprüfeinrichtung den Bereichsgruppen zugeordnete Päritätsschaltungen (8) aufweist, die in Reihe miteinander verbunden sind.

6. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Paritätsprüfeinrichtung den Bereichsgruppen zugeordnete Paritätsschaltungen (8) mit einem Eingang aufweist und daß eine Mehrzahl von Stufen von Serienschaltungen dieser Paritätsschaltungen kaskadenförmig miteinander verbunden sind.

7. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß jeder der Paritätsschaltungen (8) eine Echt/ Komplementärdatenschaltungsanordnung aufweist und daß der Ausgang einer Endstufe der serienverbundenen Paritätsschaltungen mit den serienverbundenen Paritätsschaltungen in der nächsten Stufe verbunden ist.

8. Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, daß die Vielzahl der Stufen serienverbundener Paritätsschaltungen (8) durch ein einziges Taktsignal erregt wird.

9. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß eine Vielzahl von Speicherzellen (24), die in Zuordnung zu den Speicherzellen (1) und den Paritätszellen (2) angeordnet sind, zur Einstellung einer Anfangsbedingung,
eine weitere mit den Speicherzellen (24) für die Anfangseinstellung verbundene Wortleitung (25), und
eine mit der weiteren Wortleitung (25) zum Betreiben der Speicherzellen (24) für die Anfangseinstellung während dieser Einstellung verbundene Einrichtung (26) vorgesehen sind, wobei die Speicherzellen (24) für die Anfangseinstellung mit den Bitleitungen (4) der zugeordneten Speicherzellen (1) und Paritätszellen (2) verbunden sind.

10. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß zusätzlich zu den Paritätsbitleitungen (5) angeordnete Überzahlbitleitungen und den mit den Überzahlbitleitungen und den Wortleitungen (3) verbundene Überzahlzellen (1′, 2′) und eine Steuereinrichtung zum Ersetzen einer defekten Speicher- oder Paritätszelle (1, 2) durch eine mit der zugeordneten Überzahlbitleitung verbundene Überzahlzelle (1′, 2′) vorgesehen sind.

11. Halbleiterspeicher nach Anspruch 10, dadurch gekennzeichnet, daß die Steuereinrichtung eine Funktion zur programmierbaren Registrierung einer Spaltenauswahladresse der Horizontalanordnungs- und Vertikalanordnungsauswahlschaltungen (18, 19) als eine Defektadresse besitzt.

12. Halbleiterspeicher nach Anspruch 11, dadurch gekennzeichnet, daß eine Defekttrenneinrichtung zur Verhinderung einer Prüffunktion der Paritätsschaltung, zu welcher die defekte Speicher- oder Paritätszelle gehört, und eine Einrichtung zur Einschaltung der Überzahlbitleitung für die ersetzende Überzahlzelle vorgesehen sind.

13. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Auswahlschaltungen Einrichtungen zur Defekttrennung zur Verhinderung einer Prüffunktion der Paritätsschaltung, zu welcher die defekte Speicher- oder Paritätszelle gehört, und eine Einrichtung zur Einschaltung der Überzahlbitleitung der ersetzenden Überzahlzelle aufweisen.

14. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß eine Vielzahl von mit den Speicherzellen (1) zugeordneten Bitleitungen verbundenen Überzahlspeicherzellen (1′),
eine Vielzahl von mit den Paritätszellen (2) zugeordneten Paritätsbitleitungen (5) verbundenen Überzahlparitätszellen (2′),
eine Überzahlwortleitung (3′) zur Auswahl der Speicherzellen (1) und der Überzahlparitätszellen (2′), und
eine Steuereinrichtung für den Ersatz einer defekten Wortleitung (3) durch die Überzahlwortleitung (3′)
vorgesehen sind.