DE3638632C2

DE3638632C2 -

Info

Publication number: DE3638632C2
Application number: DE3638632A
Authority: DE
Inventors: Junzo Atsugi Kanagawa Jp Yamada
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1985-11-12
Filing date: 1986-11-11
Publication date: 1989-03-02
Also published as: DE3638632A1; KR870005391A; US4747080A; KR900009124B1

Description

Die Erfindung betrifft einen Halbleiterspeicher mit einer Selbstkorrekturfunktion nach dem Oberbegriff des Anspruchs 1.

Bei einem bekannten Halbleiterspeicher mit einer Funktion zur Korrektur eines internen Bitfehlers werden horizontale und vertikale Paritätscodes für eine Vielzahl von mit einer einzigen Wortleitung verbundenen Speicherzellen verwendet. Speicherzellen an einer identischen Wortleitung und eine erforderliche Anzahl von hinzugefügten Paritätszellen sind in einer zweidimensionalen logischen Ebene angeordnet und Paritätsdaten werden zur Herstellung einer geraden Parität sowohl in horizontalen und vertikalen Anordnungen gespeichert. Die Fehlerkorrektur wird mittels eines Korrektursignals durchgeführt, das durch eine UND-Verknüpfung eines Paares von horizontalen und vertikalen Anordnungen, zu denen ein Ausgangsbit gehört, erhalten wird. Wie beispielsweise in der US-PS 44 56 980 beschrieben ist, besitzt der Halbleiterspeicher mit einer Selbstkorrekturfunktion entsprechend dem vorgenannten Verfahren grundsätzlich eine Zellenmatrixanordnung, die Paritätszellen, einen Multiplexer zum Ableiten eines Ausganges aus der Zellenmatrixanordnung, eine Auswahlschaltung zur Auswahl horizontaler und vertikaler Anordnungen, zu welchen ein Ausgangsbit gehört, ein Paar von Paritätsprüfschaltungen zum Prüfen der Paritäten der horizontalen und vertikalen Anordnungen und eine Korrekturschaltung zur Korrektur des Multi plexerausganges unter Verwendung einer UND-Verknüpfung der Ausgangssignale der Paritätsprüfschaltungen. Der Speicher hat normalerweise eine Vielzahl von Wortleitungen.

Im Halbleiterspeicher mit einer Selbstkorrekturfunktion gemäß der vorgeschriebenen Ausführung müssen jedoch Paritätsschaltungen mit einem Eingang, die die Paritätsprüfschaltungen für die horizontalen, und vertikalen Anordnungen darstellen, für die jeweiligen horizontale und vertikale Anordnung bildende Bitleitung vorgesehen sein. Wenn jedoch die Paritätsschaltungen mit einem Eingang in Zuordnung zu den jeweiligen Bitleitungen vorhanden sind, können sie nicht innerhalb der Zellenmatrixanordnung, sondern müssen zwangsläufig um diese herum angeordnet sein, da die horizontalen und vertikalen Anordnungen aus allen Bereichen ausgewählt werden für die Eingabe in die Paritätsschaltungen mit dem Eingang. Wenn die Speicherkapazität erhöht wird, verlängern sich aus diesem Grund die sich von jeder Bitleitung zu den Paritätsschaltungen mit einem Eingang erstreckenden Leiterzüge, wodurch die Speicherminiaturisierung und der Spielraum für den Schaltungsentwurf eingeschränkt werden. Zusätzlich nimmt mit steigender Speicherkapazität der Abstand zwischen benachbarten Bitleitungen ab. Wenn daher die vorgenannte Anordnung bei einem Zugriffsspeicher (RAM) im Megabit-Bereich eingesetzt wird, stellt die Anordnung der Paritätsschaltungen mit einem Eingang ein ernsthaftes Problem dar. Bei dem bekannten Halbleiterspeicher mit Selbstkorrekturfunktion sind die Operationsgeschwindigkeiten der horizontalen und vertikalen Paritätsprüfoperationen unausgeglichen, da ein Horizontalanordnungsauswahlschalter zwischen die Zellenmatrixanordnung und den Multiplexer geschaltet ist und die Leiterzuglängen zwischen den Bitleitungen und die Paritätsschaltungen mit einem Eingang unterschiedlich und auch sehr groß sind. Dies verhindert eine Fehlerkorrektur mit hoher Geschwindigkeit. Da zusätzlich die Paritätsprüfung unter Benutzung des Ausganges der Auswahlschaltung erfolgt, der von der Zellen matrixanordnung während der Operation des Speichers extern ausgelesen wird, entspricht die Operationszeit nach den Paritätsprüfungen einem Anwachsen der Zugriffszeit des Speichers, wodurch wiederum eine Hochgeschwindigkeitsoperation verhindert wird.

Es ist daher die Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicher mit einer Selbstkorrekturfunktion zu schaffen, bei dem die Leiterzuglängen zwischen den jeweiligen Bitleitungen und den Paritäts prüfschaltungen sehr kurz sind, um einen kompakten Halbleiterspeicher mit hoher Operationsgeschwindigkeit zu realisieren, wobei gleichzeitig die Anzahl der in den Paritätsprüfschaltungen enthaltenen Schaltkreise verringert werden soll.

Diese Aufgabe wird erfindungsgemäß gelöst durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen Merkmale. Vorteilhafte Ausbildungen des erfindungsgemäßen Halbleiterspeichers ergeben sich aus den Unteransprüchen.

Durch die besondere Anordnung der Zellen in Bereichsgruppen können Leitungsverbindungen zwischen den Bitleitungen und den Paritäts prüfschaltungen verkürzt werden und ein Halbleiterspeicher realisiert werden, der kompakter ist und eine höhere Operationsgeschwindigkeit besitzt als die herkömmlichen Speicher. Ein Vergleich der herkömmlichen Anordnung mit derjenigen der vorliegenden Erfindung zeigt, daß die beim herkömmlichen Speicher erforderlichen sechzehn mit den jeweils zugeordneten Bitleitungen verbundenen Schaltkreise der Paritätsprüfschaltungen auf vier reduziert werden können. Die Horizontalparitäts prüfschaltung kann durch die gleiche Schaltungsanordnung realisiert werden wie die Vertikal anordnungsparitätsprüfschaltung.

Die Erfindung wird im folgenden anhand von in den Figuren dargestellten Ausführungsbeispielen näher erläutert. Es zeigt

Fig. 1A und 1B schematische Darstellungen zur Erläuterung des Funktionsprinzips des Halbleiterspeichers;

Fig. 2 eine weitere schematische Darstellung entsprechend Fig. 1 für ein anderes Ausführungsbeispiel eines Halbleiterspeichers;

Fig. 3 (3A und 3B) eine detaillierte Schaltungsanordnung, die das in Fig. 1 gezeigte Funktionsprinzip verkörpert;

Fig. 4 (4B und 4C) eine Schaltungsanordnung, die ein anderes Ausführungsbeispiel des Halbleiterspeichers verkörpert;

Fig. 4A eine schematische Darstellung der Beziehung zwischen Bereichsgruppen von Speicherzellen und Paritätszellen und die horizontalen und vertikalen Anordnungen im Aus führungsbeispiel nach Fig. 4;

Fig. 5 und 6 Schaltungsdiagramme mit den detaillierten Anordnungen der Paritätsprüfschaltungen für die horizontalen und die vertikalen Anordnungen nach Fig. 4;

Fig. 7 (7A und 7B) eine Schaltungsanordnung für ein weiteres Ausführungsbeispiel des Halbleiterspeichers;

Fig. 8 ein Zeitdiagramm zur Erläuterung des zeitlichen Funktionsablaufs in der Schaltungsanordnung nach Fig. 7;

Fig. 9 und 10 detaillierte Schaltungsanordnungen für die in Fig. 7 gezeigte Anfangs einstellschaltung;

Fig. 11 (11A und 11B) eine Schaltungsanordnung für ein weiteres Ausführungsbeispiel eines Halbleiterspeichers;

Fig. 12 und 13 detaillierte Schaltungsanordnungen des in Fig. 11 gezeigten Spalten decodierers;

Fig. 14 eine Schaltungsanordnung mit einer Einrichtung zur Erzeugung eines Fehlertrenn- und Redundanz auswahlaktivierungssignals;

Fig. 15 einen Schaltungsteil für die in der Schaltungsanordnung nach Fig. 11 verwendete Fehlertrennung;

Fig. 16 eine Schaltungsanordnung einer Hochgeschwindigkeits-Paritätsprüf schaltung;

Fig. 17 (17A und 17B) eine Schaltungsanordnung für noch ein weiteres Ausführungsbeispiel eines Halbleiterspeichers; und

Fig. 18 bis 20 (18A bis 20B) Schaltungsanordnungen von ebenfalls weiteren Ausführungsbeispielen eines Halbleiterspeichers.

Die Fig. 1A und 1B dienen zur Erläuterung des Funktionsprinzips des erfindungsgemäßen Halbleiterspeichers. Fig. 1A zeigt eine Anordnung, bei der neun Speicherzellen 1 und sieben Paritätszellen 2, d. h. insgesamt sechszehn Zellen, mit einer einzigen Wortleitung 3 verbunden sind, wobei die jeweiligen Zellen mit C 1 bis C 16 bezeichnet sind ausgehend von der obersten Zelle in Übereinstimmung mit ihrer jeweiligen örtlichen Position. Die Paritätszellen 2 unterscheiden sich von den anderen Zellen durch ihre doppelte Umrahmung. Die Zellen C 4, C 7, C 10, C 12, C 13 und C 16 sind demzufolge Paritätszellen und die verbleibenden Zellen sind Speicherzellen. Fig. 1B zeigt eine Anordnung, in der die sechszehn Zellen gemäß Fig. 1A in einer zweidimensionalen Adressenebene untergebracht sind, die ein einfaches Verständnis der identischen horizontalen und vertikalen Anordnungen erlaubt. Diese Anordnung stellt den Schlüssel zur vorliegenden Erfindung dar. Entsprechend Fig. 1B gehören vier Zellen der gleichen Bereichsgruppe zu verschiedenen horizontalen und vertikalen Anordnungen, da die einzelnen Bereichsgruppen jeweils vier einander benachbarte Zellen nach Fig. 1A enthalten, d. h. C 1 bis C 4, C 5 bis C 8, C 9 bis C 12 und C 13 bis C 16. Dies bedeutet mit anderen Worten, daß sechzehn Zellen in einer 4×4-Matrix angeordnet sind. Die Zellen C 1 bis C 4 in der ersten Bereichsgruppe sind in einer diagonalen Linie angeordnet, die sich von der oberen linken Ecke bis zur unteren rechten Ecke der Matrix erstreckt. Die Zellen C 5, C 6 und C 7 der Zellen C 5 bis C 8 in der zweiten Bereichsgruppe sind über der diagonalen Linie angeordnet und die verbleibende Zelle C 8 befindet sich in der unteren linken Ecke. Von den Zellen C 9 bis C 12 in der dritten Bereichsgruppe sind die Zellen C 9 und C 10 rechts oberhalb der Zellen C 5, C 6 und C 7 angeordnet und die verbleibenden Zellen C 11 und C 12 befinden sich angrenzend an die Zelle C 8 und parallel zur diagonalen Linie, d. h. in einer Linie, die sich zur rechten Seite hin nach unten neigt. Von den Zellen in der vierten Bereichsgruppe ist die Zelle C 13 in der rechten oberen Ecke angeordnet und die anderen Zellen C 14, C 15 und C 16 liegen zwischen den Zellen C 1 bis C 4 in der ersten parallel zu der diagonalen Linie, d. h. auf einer zur rechten Seite hin nach unten geneigten Linie.

Wenn die horizontalen und vertikalen Anordnungen durch die vorstehend geschilderte Zellenmatrix gebildet werden, kann eine horizontale oder vertikale Anordnung, zu welcher einer zu korrigierende Zelle gehört, ausgewählt werden durch Auswahl eines Zelleninhalts aus jeder der Bereichsgruppen C 1 bis C 4, C 5 bis C 8, C 9 bis C 12 und C 13 bis C 16. Wenn zum Beispiel der Zelleninhalt der Zelle C 6 in Fig. 1B zu korrigieren ist, werden eine horizontale Anordnung,die durch das Bezugszeichen 12 gekennzeichnet ist, d. h. die Zellen C 14, C 2, C 6 und C 10, und eine vertikale Anordnung, die mit dem Bezugszeichen 13 versehen ist, d. h. die Zelle C 9, C 6, C 3 und C 16 ausgewählt. In diesem Fall können die Horizontalanordnungs- und Vertikal anordnungsauswahlschalter die gleiche Struktur aufweisen, da die auszuwählenden Zellen jeweils in den obengenannten vier Bereichsgruppen enthalten sind.

Fig. 2 zeigt ein anderes Aufteilungsverfahren gemäß der vorliegenden Erfindung, bei dem die Zellen in jeder Bereichsgruppe C 1 bis C 4, C 5 bis C 8, C 9 bis C 12 und C 13 bis C 16 zu verschiedenen vertikalen und horizontalen Anordnungen gehören, so wie dies in Fig. 1B der Fall ist. Hierbei sind die Zellen C 4, C 5, C 7, C 11, C 12, C 15, C 15 und C 16 Paritätszellen und sie sind anders als die Paritätszellen in Fig. 1A, d. h. die Zellen C 4, C 7, C 8, C 10, C 12, C 13 und C 16, angeordnet. Es sind sechszehn Zellen in der 4×4-Matrix angeordnet, und die Zellen C 1 bis C 4 in der ersten Bereichsgruppe liegen auf einer diagonalen Linie, die sich von der oberen linken Ecke zur unteren rechten Ecke der Matrix erstreckt. Die Zellen C 9, C 10 und C 11 der Zellen C 9 bis C 12 in der dritten Bereichsgruppe befindet sich angrenzend an die diagonale Linie über dieser, und die verbleibende Zelle C 12 ist in der unteren linken Ecke angeordnet. Die Zellen C 8 und C 5 der Zellen C 5 bis C 8 in der zweiten Bereichsgruppe liegen rechts oberhalb der Zellen C 9, C 10 und C 11, und die verbleibenden Zellen C 6 und C 7 befinden sich angrenzend an die Zelle C 12 auf einer parallel zur diagonalen Linie verlaufenden Linie, die zur rechten Seite hin nach unten geneigt ist. In der vierten Bereichsgruppe ist die Zelle C 16 in der oberen rechten Ecke angeordnet und die anderen Zellen C 13, C 14 und C 15 befinden sich zwischen den Zellen C 1 bis C 4 in der ersten Bereichsgruppe, die sich entlang der diagonalen Linie erstrecken, und den Zellen C 6 und C 7 in der zweiten Bereichs gruppe auf einer parallelen zur diagonalen Linie, d. h. zur rechten Seite hin in abwärts geneigter Richtung. Wenn die horizontalen und vertikalen Anordnungen durch die vorbeschriebene Matrix gebildet werden, können die horizontale und vertikale Anordnung, zu welcher eine zu korrigierende Zielzelle gehört, durch Auswahl eines Zelleninhalts aus jeder der Bereichsgruppen C 1 bis C 4, C 5 bis C 8, C 9 bis C 12 und C 13 bis C 16 in der gleichen Weise wie bei der Anordnung nach Fig. 1B ausgewählt werden.

Die Art der Selektion der horizontalen und vertikalen Anordnungen bei dem erfindungsgemäßen Halbleiterspeicher ist nicht auf die vorbeschriebenen Fälle beschränkt, sondern es sind verschiedene Modifikationen ohne weiteres möglich.

Fig. 3 zeigt ein Ausführungsbeispiel eines Halbleiterspeichers mit einer Selbstkorrekturfunktion entsprechend der vorliegenden Erfindung. Dieser Speicher weist Speicherzellen 1, Paritäts zellen 2 zur Aufnahme von Paritätsdaten der Speicherzellendaten, eine Wortleitung 3, Bitleitungen 4, Paritätsbitleitungen 5, einen Spaltendecodierer 6 mit einem unteren Spaltendecodierer 6-1 zum Empfang von Spaltenadressen A 0 und A 1 einem oberen Spaltendecodierer 6-2 zum Empfang von Spaltenadressen A 2 und A 3, einen Multiplexer 7, Schaltkreise 8 mit einem Eingang zur Schaltung von Leitungswegen für die Übertragung von zwei Bezugsspannungen "H" und "L" entsprechend den Eingangsdaten, Horizontalanordnungsauswahlschalter 10 und Vertikalanordnungsauswahlschalter 11 auf. Das Bezugssymbol INV 1 stellt einen Inverter dar, das Bezugssymbol AND 1 ein UND-Glied, das Bezugssymbol EOR 1 ein Exklusiv-ODER-Glied, die Bezugssymbole Q 1 bis Q 4 Transistoren und die Bezugssymbole T 1 bis T 8 die Horizontalanordnungs- und Vertikalanordnungsauswahlschalter 10 und 11 bildende Transistoren. Im gezeigten Ausführungsbeispiel stellen vier Horizontalanordnungsauswahlschalter 10 eine Horizontalanordnungs auswahleinrichtung 18 und vier Vertikalanordnungs auswahlschalter 11 eine Vertikalanordnungs auswahleinrichtung 19 dar. Die vier Schaltkreise 8 mit je einem Eingang (Übertragungs- Exklusiv-ODER-Glieder), die mit den Ausgängen der jeweiligen Horizontalanordnungsauswahlschalter 10 verbunden sind, sind zu einer Gruppe zusammen gefaßt zur Bildung einer Horizontalanordnungs paritätsprüfschaltung 20, und die vier Schaltkreise 8 mit je einem Eingang, die mit den Ausgängen der jeweiligen Vertikalanordnungs auswahlschalter 11 verbunden sind, sind zu einer Gruppe zusammengefaßt zur Bildung einer Vertikalanordnungsparitätsprüfschaltung 21.

Jeder Schaltkreis 8 tauscht die Verbindungsbeziehung zwischen Knotenpunkten N 1 und N 2 und Knotenpunkten N 3 und N 4 aus unter Verwendung der Transistoren Q 1, Q 2, Q 3 und Q 4 in Abhängigkeit von einem Eingangssignal und seinem komplementären bzw. invertierten Signal. Die Schaltkreise 8 sind in Serie miteinander verbunden. Ein Schaltkreis 8, bei der das Ausgangssignal vom Horizontalanordnungsauswahlschalter 10 zu einem Knotenpunkt N 12 geliefert wird, wird im folgenden näher beschrieben. Der Knotenpunkt N 12 ist mit den Gate-Elektroden der Transistoren Q 1 und Q 2 und mit den Gate-Elektroden der Transistoren Q 3 und Q 4 über den Inverter INV 1 verbunden. Die Ausgangselektroden der Transistoren Q 1 und Q 3 sind über den Knotenpunkt N 1 mit einem Anschluß Vcc einer Leistungsquelle verbunden und die andere Ausgangselektrode des Transistors Q 1 und eine Ausgangselektrode des Transistors Q 4 sind mit dem entsprechenden Knotenpunkt N 1 der nächsten Paritätsschaltung 8 verbunden, die den Knotenpunkt N 13 aufweist. Die andere Ausgangselektrode des Transistors Q 4 und eine Ausgangselektrode des Transistors Q 2 sind mit der Erdpotentialklemme der Leistungsquelle verbunden. Die andere Ausgangselektrode des Transistors Q 2 und eine Ausgangselektrode des Transistors Q 3 sind mit dem entsprechenden Knotenpunkt N 2 des nächsten Schaltkreises 8, die den Knotenpunkt N 13 aufweist, verbunden. Wenn daher ein zum Knotenpunkt N 12 geliefertes Signal den Pegel "H" besitzt, werden die Transistoren Q 1 und Q 2 eingeschaltet und verbinden die Spannung Vcc der Leistungsquelle und das Erdpotential mit den Knotenpunkten N 1 und N 2 des nächsten Schaltkreises 8 mit dem Knotenpunkt N 13. Wenn im Gegensatz hierzu das zum Knotenpunkt N 12 gelieferte Signal den Pegel "L" hat, werden die Transistoren Q 3 und Q 4 ausgeschaltet und verbinden den Leistungs quellenanschluß Vcc mit dem Knotenpunkt N 2 des nächsten Schaltkreises 8, die den Knotenpunkt N 13 aufweist, und das Erdpotential mit deren Knotenpunkt N 1.

Jeder Horizontalanordnungsauswahlschalter 10 der Horizontalanordnungsauswahleinrichtung 18 besitzt die Transistoren T 1 bis T 4 gemäß den Einheiten der genannten Bereichsgruppen, so daß die jeweiligen Transistoren mit den Bitleitungen der zugeordneten Zellen in den Bereichsgruppen verbunden sind und ihre Ausgänge gemeinsam zu dem einen Eingang eines Schaltkreises 8 geführt sind. Die jeweiligen Transistoren sind aufeinanderfolgend ausgewählt gemäß dem Ausgangssignal des unteren Spaltendecodierers 6-1. Beispielsweise sind die mit den Zellen C 1, C 5, C 9 und C 13 in den jeweiligen Bereichsgruppen verbundenen Bitleitungen mit der einen Ausgangselektrode des zugeordneten Transistors T 1 verbunden. Diese Transistoren T 1 werden durch ein - Ausgangssignal des unteren Spaltendecodierers 6-1 eingeschaltet und übertragen den Inhalt der jeweiligen Zellen nach außen. Die mit den Zellen C 2, C 6, C 10 und C 14 in den jeweiligen Bereichsgruppen verbundenen Bitleitungen sind mit einer Ausgangselektrode der zugeordneten Transistoren T 2 verbunden. Diese Transistoren T 2 werden durch ein - Ausgangssignal des unteren Spaltendecodierers 6-1 eingeschaltet und übertragen den Inhalt der zugeordneten Zellen nach außen. In gleicher Weise übertragen die Transistoren T 3 und T 4 der jeweiligen Horizontalanordnungsauswahlschalter 10 den Inhalt der zugeordneten Zellen nach außen über die Bitleitungen. Die anderen Ausgangs elektroden der Transistoren T 1 bis T 4 jedes Horizontalanordnungsauswahlschalters 10 sind gemeinsam verbunden und dann zu den Knotenpunkten N 12, N 13, N 14 und N 15 einer Paritäts schaltung 8 mit jeweils einem Eingang geführt.

Der erste Vertikalanordnungsauswahlschalter 11 der Vertikalanordnungsauswahleinrichtung 19 weist die Transistoren T 5 bis T 8 gemäß den Einheiten der genannten Bereichsgruppe auf, so daß die jeweiligen Transistoren mit den Bitleitungen der zugeordneten Zellen in der Bereichsgruppe verbunden sind und ihre Ausgänge gemeinsam zu einem Schaltkreis 8 geführt sind. Die jeweiligen Transitoren werden aufeinanderfolgend durch Ausgangssignal des oberen Spaltendecodierers 6-2 ausgewählt. Zum Beispiel ist die mit der Zelle C 1 in einer Bereichsgruppe verbundene Bitleitung an eine Ausgangselektrode des Transistors T 5 angeschlossen. Der Transistor T 5 ist durch ein -Ausgangssignal des oberen Spaltendecodierers 6-2 eingeschaltet und überträgt den Inhalt der zugeordneten Zelle nach außen. Die mit der Zelle C 2 einer Bereichsgruppe verbundende Bitleitung ist zu einer Ausgangselektrode des Transistors T 6 geführt. Der Transistor T 6 wird durch ein - Ausgangssignal des oberen Spaltendecodierers 6-2 eingeschaltet und überträgt den Inhalt der zugeordneten Zellen nach außen. In gleicher Weise übertragen die Transistoren T 7 und T 8 des ersten Vertikalanordnungsauswahlschalters 11 den Inhalt der zugeordneten Zellen über die Bitleitungen nach außen. Die anderen Ausgangselektroden der Transistoren T 5 bis T 8 jedes Vertikalanordnungsauswahlschalters 11 sind miteinander verbunden und dann an die Knotenpunkte N 16, N 17, N 18 und N 19 jeweils eines der Schaltkreise 8 mit je einem Eingang angeschlossen. Der zweite Vertikalanordnungs auswahlschalter 11 erhält die Ausgangssignale vom oberen Spaltendecodierer 6-2 um ein Bit verschoben, da die Position der den Transistoren zugeordneten Zellen um eine Stelle verschoben sind. Das von dem oberen Spaltendecodierer 6-2 zu jedem der folgenden Vertikalanordnungsauswahlschalter gelieferte Ausgangssignal wird in bezug auf den Vertikalanordnungs auswahlschalter der vorhergehenden Stufe ebenfalls um ein Bit verschoben.

Die Funktion der vorbeschriebenen Schaltung wird im folgenden beschrieben anhand eines Falles, bei dem der Inhalt in der Zelle C 6 korrigiert werden soll. Der Inhalt der Zellen C 2, C 10 und C 14, die der gleichen horizontalen Anordnung angehören wie die Zellen C 6, wird ausgewählt durch die Transistoren T 2 der jeweiligen Horizontalanordnungsauswahlschalter 10 in Abhängigkeit vom - Ausgangssignal des unteren Spaltendecodierers 6-1 und werden zu den zugeordneten Knotenpunkten N 12, N 13, N 14 bzw. N 15 übertragen. In gleicher Weise werden die Inhalte der Zellen C 3, C 9 und C 16, die zu der gleichen vertikalen Anordnung wie die Zellen C 6 gehören, durch die Transistoren T 7 der Vertikalanordnungsauswahlschalter 11 ausgewählt in Abhängigkeit von einem A 3 A 2-Ausgangssignale des oberen Spaltendecodierers 6-2 und zu dem jeweiligen Knotenpunkt N 16, N 17, N 18 und N 19 übertragen. Danach werden die Horizontal anordnungsparitätsprüfung und die Vertikal anordnungsparitätsprüfung gleichzeitig in den Serienschaltungen der Schaltkreise 8 durchgeführt. Der Ausgangsknotenpunkt N 20 des Schaltkreises 8 in der letzten Stufe der Horizontalanordnungsparitätsprüfung und der Ausgangsknotenpunkt N 21 des Schaltkreises 8 in der letzten Stufe der Vertikalanordnungs paritätsprüfung sind mit dem UND-Glied AND 1 verbunden und das durch die UND-Verknüpfung gewonnene Signal wird zum Knotenpunkt N 22 geliefert. In Abhängigkeit von dem Ausgangssignal des UND-Gliedes AND 1 wird das Signal an einem Ausgangsknotenpunkt N 23 des Multiplexers 7 durch das Exklusiv-ODER-Glied EOR 1 korrigiert und zu einer Ausgangsklemme geliefert. Auf diese Weise wird die selbsttätige Korrektur durchgeführt.

Im beschriebenen Ausführungsbeispiel ist der Spaltendecodierer aus Gründen der Einfachheit im oberen Bereich der Zeichnung dargestellt. Dieser kann jedoch auch in der Speicherzellenanordnung angrenzend an den Horizontal- oder Vertikalanordnungsauswahlschalter angeordnet werden. Alternativ hierzu können die Ausgänge der oberen und unteren Spaltendecodierer einer logischen UND-Verknüpfung unterzogen und dem Multiplexer als Spaltendecodiererausgangssignal eingegeben werden. Hierdurch kann ein weiterer kompakter Halbleiterspeicher mit Selbstkorrekturfunktion realisiert werden.

Die Fig. 4 und 5 zeigen ein anderes Ausführungs beispiel des vorliegenden Halbleiterspeichers, bei dem eine einzige Stufe der in Serie geschalteten Schaltkreise gemäß dem vorhergehenden Ausführungsbeispiel in eine Vielzahl von Stufen unterteilt ist zur Realisierung eines weiteren kompakten und mit Hochgeschwindigkeit arbeitenden Speichers. In diesem Ausführungsbeispiel sind aus Gründen der Einfachheit 25 Bitspeicherzellen und 11 Bitparitätszellen mit einer einzigen Wortleitung verbunden. Demgemäß ist die vertikale und horizontale Anordnung der Speicher- und Paritätszellen wie in Fig. 4A in einer Modifikation der in Fig. 1B dargestellten Anordnung gezeigt. Dies bedeutet genauer gesagt, daß alle einander benachbarten Zellen in jeder Bereichsgruppe C 1 bis C 6, C 7 bis C 12, . . ., C 31 bis C 36 aus jeweils 6 Bits zu verschiedenen horizontalen und vertikalen Anordnungen gehören. Die gleichen Bezugszeichen in den Fig. 4 und 5 kennzeichnen gleiche Teile oder Teile mit gleicher Funktion wie die in Fig. 3. Ausgänge H 0 bis H 5 eines unteren Spaltendecodierers 6-1 in einem Spaltendecodierer 6 entsprechen den Decodiersignalen für die Spaltenadressen A 0 bis A 2 und Ausgänge V 0 bis V 5 eines oberen Spalten decodierers 6-2 entsprechen Decodiersignalen für Spaltenadressen A 3 bis A 5. In Fig. 4 sind eine Horizontalanordnungsparitätsprüfschaltung mit dem Bezugszeichen 20 und eine Vertikal anordnungsparitätsprüfschaltung mit dem Bezugszeichen 21 versehen, deren genauere Ausgestaltung in Fig. 5 dargestellt ist. Die Arbeitsweise der Schaltung wird in bezug auf einen Fall erläutert, bei dem der Inhalt der Zelle C 8 in Fig. 5 korrigiert werden soll.

Der Inhalt der Zellen C 2, C 14, C 20, C 26 und C 32, die der gleichen horizontalen Anordnung angehören wie die Zelle C 8, werden durch Horizontalan ordnungsauswahlschalter 10 einer Horizontal anordnungsauswahleinrichtung 18 in Abhängigkeit von einem Ausgangssignal H 1 des unteren Spalten decodierers 6-1 ausgewählt und jeweils zu einem von Knotenpunkt N 50, N 51, N 52, N 53, N 54 und N 55 übertragen. In gleicher Weise wird der Dateninhalt der Zellen C 3, C 13, C 24, C 29 und C 34, die der gleichen vertikalen Anordnung angehören wie die Zelle C 8, durch Vertikalanordnungs auswahlschalter 11 einer Vertikalanordnungsauswahl einrichtung 19 in Abhängigkeit von einem Ausgangssignal V₂ des oberen Spaltendecodierers 6-2 ausgewählt und jeweils zu einem der Knotenpunkte N 60, N 61, N 63, N 64 und N 65 übertragen. Die Serienschaltungen von Schaltkreisen mit jeweils einem Eingang (Übertragungs-Exklusiv- ODER-Glied) 8 sind kaskadenförmig in zwei Stufen miteinander verbunden, wie in Fig. 5 dargestellt ist, und ein 6-Bit-Horizontalparitäts prüfungsergebnis sowie eine 6-Bit Vertikal paritätsprüfungsergebnis werden an den Knotenpunkten N 20 und N 21 mit hoher Geschwindigkeit ausgelesen. Die in Fig. 5 dargestellte Mehrstufenanordnung wird mit höherer Geschwindigkeit als eine Serienschaltung einer Einstufenanordnung betrieben und, wenn die Anzahl der Eingangsbits ansteigt, wird die Wirkung der kaskadenförmig verbundenen Vielfachstufen noch vergrößert.

Danach werden die Daten an einem Knotenpunkt N 23 als dem Ausgang eines Multiplexers 7 korrigiert in Verknüpfung mit den Daten an den Knotenpunkten N 20 und N 21 und dann zu einer Ausgangsklemme geliefert.

Fig. 6 zeigt ein weiteres Ausführungsbeispiel der Paritätsprüfschaltung 20 bzw. 21, d. h. eine Echt/Komplementärsignal-Paritätsprüfschaltung. Die Bezugssymbole Φ₁ und Φ₂ bedeuten Takteingangssignale und das Bezugszeichen 8′ kennzeichnet Schaltkreise mit je einem Eingang, die den Schaltkreisen 8 entsprechen und die komplementären Signale von den horizontalen oder vertikalen Anordnungen empfangen. Da die Bitleitungen in einem normalen Speicher komplementäre Bitleitungspaare darstellen, wird die Anordnung mit den Schaltkreisen 8′, in der Praxis eher gewählt als die mit den Schaltkreisen 8. Mit dem Bezugssymbol INV2 sind Inverter gekennzeichnet. Wenn der Speicher in Bereitschaft steht, haben die Taktsignale Φ₁ und Φ₂ den Pegel "L", wodurch die Transistoren Q 1, Q 2 und Q 3 abgeschaltet sind und die Ausgangspunkte aller Schaltkreise 8′ auf Erdpotential liegen (alle Knotenpunkte N 50 bis N 55 und N 50′ bis N 55′ sind auf dem Pegel "H"). Während des Betriebes, bei dem die Taktsignale Φ₁ und Φ₂ vom "L"-Pegel zum "H"-Pegel übergehen, wird, nachdem die Komplementärsignale an den Knotenpunkten N 50 bis N 55 und N 50′ bis N 55′ auftreten, die Schaltoperation eingeleitet und das 6-Bit Paritätsprüfergebnis erscheint am Knotenpunkt N 20. Wenn die Taktsignale Φ₁ und Φ₂ zur gleichen Zeit wirksam werden, d. h. wenn das Signal Φ₂ gleich dem Signal Φ₁ ist, fließt ein vorübergehender geringer Durchgangsstrom. Wenn jedoch die Paritätsprüfung mit hoher Geschwindigkeit durchgeführt wird, ist die vorbeschriebene dynamische Paritätsprüfung wirksam bei einem Speicher mit einem Vorladungsintervall, wie beispielsweise einem dynamischen Zugriffsspeicher (RAM).

Die Fig. 7 bis 10 zeigen noch ein anderes Aus führungsbeispiel der vorliegenden Erfindung, bei dem eine Anfangseinstellfunktion vorgesehen ist zur weitgehenden Reduzierung einer Initiali sierungszeit der Speicherzellen und Paritäts zellen.

Fig. 7 zeigt die grundlegende Schaltungsanordnung.

Die gleichen Bezugszeichen in Fig. 7 kennzeichnen die gleichen Teile wie mit den gleichen Bezugszeichen versehenen in Fig. 2. Die Schaltungsanordnung nach Fig. 7 enthält weiterhin Festwertspeicherzellen 24 für die Einstellung von Anfangsbedingungen, eine Wortleitung 25 für die Festwertspeicherzellen 24, einen Wortleitungstreiber 26 zum Betrieb der Wortleitung 25 für die Festwertspeicherzellen und einen Wortleitungstreiber 27 zum Betrieb der normalen Wortleitungen. Die Festwertspeicherzellen 24 sind mit der Wortleitung 25 und auch mit den Bitleitungen 4 der jeweiligen Speicherzellen 1 verbunden. Die in dieser Schaltungsanordnung verwendeten Schaltkreise 8 oder 8′ werden durch Taktsignale Φ₁ und Φ₂ wirksam gemacht, wie in Fig. 6 gezeigt ist, und jede besitzt einen Eingang. In diesem Fall besitzt der Schaltkreis 8 einen Eingang, der nur ein wahres Signal empfängt und der Schaltkreis 8′ kann einen Eingang besitzen, der wahre bzw. echte und komplementäre Signale empfängt. Weiterhin kann der Schaltkreis 8 in den Schaltkreis 8′ umgewandelt werden.

Im folgenden wird beschrieben, wie mit der gezeigten Anordnung eine Einstellung von Anfangs bedingungen erfolgt. Fig. 8 stellt ein Zeitdiagramm dar, in welchem, wenn ein Initialisierungs auswahlsignal INIT auf dem Pegel "H" ist, der Initialisierungsbetrieb wirksam ist, und, wenn es den Pegel "L" besitzt, der Normalbetrieb wirksam ist. Wenn ein Referenztaktsignal für ein Reihensystem den Pegel "L" besitzt, wird der Speicher aktiviert. Dieses Zeitdiagramm dient zur Verdeutlichung eines Falles, bei dem, nachdem eine Reihenadresse auf den Stand i , i+1 und i+2 im Initialisierungsbetrieb gebracht ist, der Zugriff zur Reihenadresse i im Normalbetrieb erfolgt. Die Bezugszeichen 3 _i, 3 _i+1 und 3 _i+2 bedeuten Wortleitungen, die den jeweiligen Reihenadressen zugeordnet sind. Die Initialisierung kann für einige oder alle der Reihenadressen durchgeführt werden. Die Fig. 9 und 10 zeigen Schaltungen des Wortleitungstreibers 26 für die Festwertspeicherzellen 24 und des Wortleitungs treibers 27 für die Speicherzellen 1. Wenn das Initialisierungsauswahlsignal INIT den Pegel "H" besitzt, wird eine Wortleitung 3 für die ausgewählten Speicherzellen 1 aktiviert, ebenso wie die Wortleitung 25. Daher werden aufgrund der Aktivierung der Wortleitung 25 für die Festwert speicherzellen 24 in diesen enthaltene "0"-Stapeldaten in allen Speicherzellen 1 und Paritätszellen 2 entlang der einzelnen Wortleitung 3 über die Bitleitungen 4 und Paritätsbitleitungen 5 eingespeichert, wie in Fig. 7 gezeigt ist. Im Normalbetrieb wird das Signal INIT nicht zum Wortleitungstreiber 26 geliefert und die Wortleitung 25 ist nicht aktiviert, so daß eine normale Speicheroperation durchgeführt werden kann. Bei dieser Anordnung kann die Initialisierungs zeit im Vergleich zu der konventionellen Bit-für- Bit-Initialisierung erheblich verkürzt werden, da alle Speicherzellen und Paritätszellen entlang der Wortleitungen in einem Zyklus initialisiert werden können. (Unter der Annahme, daß der Speicher eine Größe von 16 Megabit und eine Zykluszeit von 1 µs besitzt, benötigt die Initialisierung 4 ns, d. h. sie ist auf 1/4000 der Zeit, die ein konventioneller Speicher, nämlich 16 sec, benötigt, reduziert). Die Anordnung gemäß dieser Ausführung kann eine Festwertspeicherzelle enthalten, die "1"-Stapeldaten speichert, zusätzlich zu den Festwertspeicherzellen 24, die "0"-Stapeldaten speichern, und wenn ein gewünschtes Festwertspeicherzellenmuster vorgesehen ist, können die gewünschten Initialisierungsdaten mit hoher Geschwindigkeit eingeschrieben werden. Es ist zu beachten, daß das zu dem Wortleitungstreiber 26 für die Festwertspeicherzellen gelieferte Signal INIT extern eingegeben oder intern erzeugt werden kann. Wenn beispielsweise das Signal INIT intern erzeugt wird, erfolgt, wenn es auf den Pegel "L" gesetzt wird, eine Initialisierung zum Einstellen eines Lese/Schreib(R/W)Signals mit dem Pegel "L" in einem CAS-Signal, bevor der RAS-Auftrittsbetrieb als normaler Zugriffsspeicher auffrischungsbetrieb eingestellt wird und wenn es auf "H"-Pegel gesetzt wird, wird der Auffrischungsbetrieb vorgegeben. Für die Initialisierung können, wenn eine Vielzahl von Wortleitungen gleichzeitig aktiviert wird, die Zellen zur gleichen Zeit initialisiert werden. Im Fall der Anordnung nach Fig. 7 werden die Bit leitungsdaten durch die Horizontal- und Vertikal anordnungsauswahleinrichtung 18 bzw. 19 ausgewählt und dann den Schaltkreisen 8 eingegeben. Wenn jedoch Bitleitungspaare repräsentierende Signale, wie sie in einem normalen Zugriffsspeicher verwendet werden, zur Eingabe in die Schaltkreise ausgewählt werden, kann ein Inverter (INV 1 in Fig. 7) fortgelassen werden, oder die die Echt/Komplementär-Signale empfangenden Schaltkreise 8′ werden eingesetzt. Zusätzlich kann die Bitleitungskapazität reduziert werden, wenn hinsichtlich der Anordung der Auswahleinrichtungen die Daten auf den Bitleitungspaare von Torschaltungen aufgenommen werden.

Die vorstehende Beschreibung bezieht sich auf einen dynamischen Zugriffsspeicher. Die vorliegende Erfindung betrifft jedoch selbstverständlich in gleicher Weise auch einen statischen Zugriffsspeicher.

Die Fig. 11 bis 17 zeigen ein weiteres Aus führungsbeispiel eines Halbleiterspeichers, bei dem Defekte der Spaltensystemschaltungen zusätzlich zu zufälligen Zahlenfehlern durch Hinzufügen von Redundanz- oder Überzahlbitleitungen korrigiert werden können. Die gleichen Bezugszeichen in Fig. 11 dienen zur Kennzeichnung gleicher Teile oder Funktionen wie in Fig. 3. In Fig. 11 verwendet die Schaltungsanordnung bei Berücksichtigung der echten und komplementären Signale, wie dies in einer normalen Speicheranordnung der Fall ist, die auf den Bitleitungen 4 (oder 5) oder 4′ (oder 5′) auftretenden komplementären Signale. Die Anordnung enthält Ersatz speicherzellen 1′, Redundanzparitätszellen 2′, Redundanzwortleitungen 3′, eine Bitleitung 4′ jedes Bitleitungspaars, die mit einer Bitleitung 4 kombiniert ist, und eine Paritätsbitleitung 5′ jedes Paritätsbitleitungspaars, die mit einer Paritätsbitleitung 5 kombiniert ist. Praktisch sind die Speicherzellen in einer zweidimensionalen Anordnung zusammen mit den Paritätszellen angeordnet. Ein Spaltendecodierer enthält untere Spaltendecodierer 6-1 und/oder Spaltendecodierer 6-2′, und die decodierten Adressen sind innerhalb der jeweiligen Blöcke angezeigt. Die Adressen nach dem Durchgang durch die unteren Spalten decodierer zirkulieren jede vier Bits, und die Adressen nach dem Durchgang durch die oberen Spaltendecodierer zirkulieren jede vier Bits um ein Bit. Mit diesem Decodiersignal kann eine Auswahllogik, so wie sie anhand von Fig. 11 dargestellt ist, durchgeführt werden.

Aus Gründen der Einfachheit werden die jeweiligen Komponente in eine Horizontalanordnungsauswahl einrichtung 36 (36-1 bis 36-4) und eine Vertikal anordnungsauswahleinrichtung 37 (37-1 bis 37-4) eingegeben. Jedoch wird ein UND-Verknüpfungssignal eines Ausgangs eines unteren Spalten decodierers und eines Ausgangs eines oberen Spaltendecodierers, die einem identischen Bit leitungspaar zugeordnet sind, normalerweise in einen Multiplexer 7 als ein Spaltendecodiersignal eingegeben. (Dies gilt auch für Überzahlzellen). Die Fig. 11 zeigt Überzahlbitleitungspaare 44 und 44′, Redundanzzellen RC 1 und RC 2, Redundanz ersatzzellen RD 1 und RD 2, eine Vorladungs schaltung 45, eine Horizontalanordnungsredundanz auswahleinrichtung 48, eine Vertikalanordnungs redundanzauswahleinrichtung 49, Komponenten 50-1 von unteren Redundanzspaltendecodierern, Komponenten 50-2 von oberen Redundanzspaltendecodierern, Komponenten und Schaltungskomponenten 50-3 und 50-4 für eine Defekttrennung. Schaltkreise 8′ (8′-1 bis 8′-10) mit je einem Eingang entsprechen den Schaltkreisen 8 mit der Ausnahme, daß sie sowohl echte als auch deren komplementäre Signale empfangen. Fig. 12 zeigt die Komponenten der unteren bzw. oberen Redundanzspaltendecodierer (50-1 und 50-2) und Fig. 13 die Komponenten der unteren bzw. oberen Spaltendecodierer, in den Programmelemente 51 und 52 elektrisch oder durch Laser gebrochen und unwirksam gemacht werden oder schaltungsmäßig verriegelt werden, so daß sie elektrisch ausgeschaltet werden. Wenn ein einer defekten Adresse zugeordnetes gewünschtes Programmelement 51 ausgeschaltet ist, kann eine untere oder obere defekte Spaltenadresse in dem Redundanz spaltendecodierer registriert werden. Wenn ein gewünschtes Programmelement 52 ausgeschaltet wird, kann ein defekter unterer oder oberer Spaltendecodierausgang auf dem Pegel "L" fixiert werden. Es ist zu beachten, daß das Bezugssymbol einen Vorladungstakt anzeigt. Daher werden Daten aus einer defekten Zelle nicht und stattdessen die in einer Überzahlzelle gespeicherten Daten ausgegeben. Fig. 14 zeigt einen Generator zur Erzeugung von Defekttrennungssignalen REH und REV _i ( i ist 1 oder 2) und Redundanzauswahlaktivierungs beispiel sind zwei Paar Redundanzbitleitungen vorgesehen. Wenn eine extern eingegebene untere bzw. obere Spaltenadresse mit einer defekten unteren bzw. oberen Spaltenadresse übereinstimmt, nimmt das Signal REH _i bzw. REV _i den Pegel "H" an (oder das Signal REH _i bzw. nimmt den Pegel "L" an). (Andernfalls sind sie im umgekehrten Zustand). Fig. 15 zeigt Schaltungskomponenten für die Defekttrennung, die in Fig. 11 durch die Bezugszeichen 50-3 und 50-4 gekennzeichnet sind. Wenn Programmelemente 53, die den Programmelementen 51 und 52 gleichartig sind, in den Horizontal- und Vertikalanordnungs auswahleinrichtungen, zu denen die defekte Bitleitung gehört, ausgeschaltet werden, werden Signale mit dem Pegel "H" erzeugt.

Die Betriebsweise wird im folgenden beschrieben anhand von Fällen, bei denen (1.) der Inhalt einer Speicherzelle C 6 ausgelassen wird, die Zelle C 6 selbst ein falsches Bit enthält und Daten A 0 und A 3 in 50-1′ und 50-2′ gespeichert sind zum Ersetzen der Zelle C 6 durch die Überzahlzelle RC 1 und (2.) eine Zelle C 10, die zur gleichen horizontalen Anordnung wie die Zelle C 6 gehört, ein falsches Bit enthält und Daten A 0 und A 3 A 2 in 50-1′ bzw. 50-2′ gespeichert sind zum Ersetzen der Zelle C 10 durch die Redundanzzelle RC 1. (Daher sind die Defekttrennungssignale REH₁ und REV₁ und die Redundanzauswahlaktivierungssignale sind ₁ und ₁). Im Fall (1) sind der obere und untere Spaltendecodierer 6-1′ und 6-2′, die der Zelle C 6 zugeordnet sind, auf dem Pegel "L" festgehalten, da das Programmelement 52 ausgeschaltet ist. Da das Programmelement 51 augeschaltet ist, haben die Signale REH₁ und REV₁ den Pegel "H" und die Signale ₁ und ₁ den Pegel "L". Wenn nur die Ausgänge der Schaltungs komponenten 50-3 und 50-4 für die Defekttrennung in den Horizontal- und Vertikalanordnungs auswahlschaltungen 36-2 und 37-2, zu denen das mit der Zelle C 6 verbundene Bitleitungspaar gehört, das Programmelement 53 ausschalten, sind die Ausgänge hiervon auf dem Pegel "H" festgehalten. Aufgrund dieser Zustände treten mit einer Zelle C 2 assoziierte Bitdaten an einem Knotenpunkt N 12, auf "H" festgehaltene Daten am Knotenpunkt N 13, da die mit der Zelle C 6 assoziierten Bitdaten getrennt sind, mit einer Zelle C 10 assoziierte Bitdaten an einem Knotenpunkt N 14, mit einer Zelle C 14 assoziierte Bitdaten an einem Knotenpunkt N 15 und mit der Zelle RC 1 assoziierte Bitdaten an einem Knotenpunkt N 30 auf. Wenn das Taktsignal Φ ansteigt, wird die aus den Schaltkreisen 8′-1 bis 8′-10 bestehende Horizontalanordnungsparitätsprüfschaltung in Betrieb gesetzt. Da der Knotenpunkt N 13 auf dem Pegel "H" und der zugeordnete Knotenpunkt N 13′ auf dem Pegel "L" festgehalten sind, werden zu dieser Zeit die Eingangssignale A und B für den Schaltkreis 8′-2 mit einem Eingang als Ausgangssignale C und D zu dem stromabwärts liegenden Schaltkreis mit einem Eingang gesandt. Von einem Knotenpunkt N 20 aus gesehen, treten 4-Bit-Paritätssignale an den Knotenpunkten N 12, N 14, N 15 und N 30 auf. Dies bedeutet, daß der Bitinhalt der Zelle RC 1 anstelle des Bitinhalts der Zelle C 6 zu der Horizontalanordnungs-Bereichsgruppe gehört. In gleicher Weise treten der mit der Zelle C 3 assoziierte Bitinhalt an einem Knotenpunkt N 16, ein auf "H" festgelegtes Signal an einem Knotenpunkt N 17, der mit einer Zelle C 9 assoziierte Bitinhalt an einem Knotenpunkt N18, der mit einer Zelle C 16 assoziierte Bitinhalt an einem Knotenpunkt N 19 und der mit der Zelle RC 1 assoziierte Bitinhalt an einem Knotenpunkt N 31 auf. Auf diese Weise können 4-Bit-Paritätssignale an den Knotenpunkten N 16, N 17, N 19 und N 31 erhalten werden. Daher erscheint an einem Knotenpunkt N 22 ein Korrektursignal und der Überzahlzelleninhalt der Zelle RC 1 anstelle der Zelle C 6, welche durch den Multiplexer 7 ausgewählt ist, wird korrigiert und ausgegeben, falls ein Knotenpunkt N 22 auf dem Pegel "H" liegt.

Im Fall (2) werden die Ausgänge der der Zelle C 10 zugeordneten unteren und oberen Spaltendecodierer 6-1′ und 6-2′ auf dem Pegel "L" festgehalten, da das Programmelement 52 ausgeschaltet ist. Jedoch ist die angesteuerte Zelle die Zelle C 6 und ihre untere Spaltenadresse A 0 ist die gleiche wie die der Zelle C 10. Da somit die defekte Zelle in der horizontalen Richtung vorhanden ist, gehen das Signal REH₁ auf den Pegel "H" und das Signal ₁ auf den Pegel "L" über, und da keine defekte Zelle in der vertikalen Richtung vorhanden ist, gehen das Signal REV₁ auf den Pegel "L" und das Signal ₁ auf den Pegel "H" über. Wenn die Ausgänge der Schaltungs komponenten 50-3 und 50-4 für die Defekttrennung in den Horizontal- und Vertikalanordnungsauswahlschaltungen 36-3 und 37-3, zu welchen das mit der Zelle C 10 verbundene Bitleitungspaar gehört, das Programmelement 53 ausschalten, sind die Ausgänge davon auf dem Pegel "H" festgehalten. Aufgrund dieser Zustände treten der mit der Zelle C 2 assoziierte Bitinhalt am Knotenpunkt N 12, der mit der Zelle C 6 assoziierte Bitinhalt am Knotenpunkt N 13, das auf "H" festgehaltene Signal am Knotenpunkt N 14, da der mit der Zelle C 10 assoziierte Bitinhalt abgetrennt wurde, der mit der Zelle C 14 assoziierte Bitinhalt am Knotenpunkt N 15 und der mit der Zelle RC 1 assoziierte Bitinhalt am Knotenpunkt N 30 auf. Wenn das Taktsignal Φ ansteigt, wird die Horizontal anordnungsparitätsprüfschaltung aus den Schaltkreisen 8′-1 bis 8′-5 in Betrieb gesetzt. Zu dieser Zeit wird der mit dem Knotenpunkt verbundene Schaltkreis 8′-3 mit einem Eingang in der gleichen Weise wie der Schaltkreis 8′-2 im Fall (1) betrieben. Aus der Sicht vom Knotenpunkt N 20 aus erscheint ein 4-Bit- Paritätssignal an den Knotenpunkten N 12, N 13, N 15 und N 30. Dies bedeutet, daß der Bitinhalt der Zelle RC 1 anstelle des Bitinhalts der Zelle C 10 zur Horizontalanordnungs-Bereichsgruppe gehört. Andererseits erscheinen der mit der Zelle C 3 assoziierte Bitinhalt am Knotenpunkt N 16, der mit der Zelle C 6 assoziierte Bitinhalt am Knotenpunkt N 17, der mit der Zelle C 9 assoziierte Bitinhalt am Knotenpunkt N 18, der mit der Zelle C 16 assoziierte Bitinhalt am Knotenpunkt N 19 und ein auf dem Pegel "H" fixiertes Signal am Knotenpunkt N 31, da das Signal REV₁ den Pegel "H" besitzt. Daher tritt ein 4-Bit-Paritätssignal der Knotenpunkte N 16, N 17, N 18 und N 19 am Knotenpunkt N 21 der Vertikal anordnungsauswahleinrichtung auf. Somit erscheint ein der Zelle C 6 zugeordnetes Korrektursignal, das das Horizontalanordnungsparitätsprüfergebnis wiedergibt, in welchem der Inhalt der Zelle C 10 durch den der Zelle RC 1 ersetzt ist, am Knoten punkt N 22. Demgemäß wird der Inhalt der Zelle C 6 vom Multiplexer 7 durch das Korrektursignal am Knotenpunkt N 22 korrigiert und dann ausgegeben. Auf diese Weise werden die Ausgänge des dem defekten Bitleitungspaar zugeordneten oberen und unteren Spaltendecodierers auf den Pegel "L" gesetzt, die obere und untere, dem Defekt bitadressenpaar zugeordnete Spaltenadresse im oberen und unteren, dem Redundanzbitleitungspaar zugeordneten Spaltendecodierer registriert, und die Programmelemente der Schaltungskomponenten für die Defekttrennung in den Horizontal- und Vertikalanordnungsauswahlschaltungen, zu denen das Defektleitungspaar gehört, ausgeschaltet. Hierdurch kann, selbst wenn irgendeine Speicherzelle einschließlich der Redundanzzellen angesteuert wird, eine Fehlerkorrekturfunktion gleichartig realisiert werden. Wenn eine Vielzahl von Redundanzbitleitungspaare verwendet wird, können die Signale REH₁, ₁, REV₁ und ₁ und die Schaltungselemente 50-3 und 50-4 für die Defekttrennung in Zuordnung zu der Anzahl von Redundanzbitleitungspaaren vorbereitet werden. Wie zum Beispiel in Fig. 11 gezeigt ist, können, wenn zwei Redundanzbitleitungspaare verwendet werden, die Signale REH₁, REH₂, ₁, ₂, REV₁, REV₂, ₁ und ₂ und die Transitoren enthaltenden Schaltungskomponenten 50-1 und 50-2 vorbereitet werden. Fig. 16 zeigt eine 17-Bit- Paritätsprüfschaltung, die erforderlich ist, wenn die Datenbitlänge 256 Bits und die Paritätsbitlänge 33 Bits entsprechen, wie dies in der Praxis verwendet wird, und bei der zwei Stufen von Paritätsprüfschaltungen kaskadenförmig miteinander verbunden und Beschleunigungsschaltungen (Inverter in Fig. 16) an Verbindungsbereichen eingesetzt sind, wodurch ein Hochgeschwindigkeitsbetrieb ermöglicht wird. Wie durch die Blöcke 54 und 55 in Fig. 16 angezeigt ist, kann, wenn ein Eingangssignal von einem Redundanzbit und normalen Bits und die Anzahl der Stufen von serienverbundenen Schaltkreisen mit einem Eingang geeignet gesetzt sind, eine Verzögerungszeit infolge der Einfügung der Schaltkreise mit einem Eingang für das Redundanzbit eliminiert werden. (Das bedeutet in Fig. 16, daß die für die Paritätsprüfung erforderliche Zeit die gleiche bleibt, unabhängig davon, ob das Redundanzbit hinzugefügt wird oder nicht). Daher kann eine eine Überzahlbitleitung enthaltende Fehler korrekturschaltung auf dem Chip ohne eine verzögerte Fehlerkorrekturzeit realisiert werden.

Fig. 17 zeigt noch ein weiteres Ausführungsbeispiel des erfindungsgemäßen Halbleiterspeichers, in dem Redundanzzellen und Redundanzbitleitungen in Biteinheiten vorgesehen sind, die eine Horizontal- und Vertikalanordnungsbereichsgruppe bilden. Hierbei ist ein Paar Redundanzbitleitungen zu vier Paar Bitleitungen hinzugefügt, wie durch einen Block 56 angedeutet ist, und Redundanzaus wahlschaltungen (36′ und 37′) sind in Auswahleinrichtungen sowohl in den horizontalen als auch in den vertikalen Anordnungen angeordnet. Hierdurch können die Schaltungskomponenten 50-3 und 50-4, die in der Ausführung nach Fig. 11 für die Defekttrennung erforderlich sind, fortgelassen werden, und das Defektbitleitungspaar kann nur durch Ausschaltung von Programmelementen der oberen und unteren Spaltendecodierer und der unteren und oberen Redundanzspaltendecodierer, die der defekten Spaltenadresse zugeordnet sind, zu dem Redundanzbitleitungspaar geschaltet werden.

Für einen Schreibzugriff in einem erfindungsgemäßen Speicher mit Selbstkorrektur müssen nur zwei Dateninhalte in Paritätszellen der Horizontal- und Vertikalanordnungen, zu denen eine beim Schreiben angesteuerte Speicherzelle gehört, auf den neuesten Stand gebracht werden. In einem tatsächlichen Speicher ist, da benachbarte Speicher- und Paritätszellen so angeordnet sind, daß sie verschiedenen Code-Bereichsgruppen angehören. eine zu einer anderen Code-Bereichsgruppen gehörende Zelle beispielsweise zwischen den Zellen C 1 und C 2 in Fig. 11 vorhanden, wie in der US-PS 44 56 980 beschrieben ist. Wenn daher in zwei benachbarten Zellen je ein Fehler auftritt, können diese durch verschiedene Korrekturcodes berichtigt werden.

In Fig. 18 ist noch ein weiteres Ausführungsbeispiel des erfindungsgemäßem Halbleiterspeichers ersichtlich, bei welchem defekte in Reihensystemschaltungen zusätzlich zu zufälligen Zahlenfehlern durch Hinzufügen von Redundanzwortleitungen korrigiert werden können. Die gleichen wie in Fig. 3 verwendeten Bezugszeichen kennzeichnen in Fig. 18 gleiche Teile oder Funktionen. Fig. 18 enthält weiterhin Redundanzspeicherzellen 1′, Redundanzparitätszellen 2′, eine Redundanzwortleitung 3′, einen Wortleitungsschaltkreis 64 und Reihen adressen X _o bis X _i.

Die Funktion dieser Schaltungsanordnung ist folgende: Zum Beispiel wird eine Adresse einer defekten Wortleitung, die während der Herstellungsprüfung festgestellt wurde, im Wortleitungsschaltkreis 64 registriert, beispielsweise eines Laserprogramms oder einer elektrischen Sicherung; und die Über einstimmung/Nichtübereinstimmung zwischen einer extern zugeführten Reihenadresse (X _o bis X _i) und der registrierten defekten Wortleitungsadresse wird geprüft. Wenn hier zwischen eine Übereinstimmung festgestellt wurde, wird die Redundanzwortleitung 3′ anstelle der defekten Wortleitung ausgewählt, so daß ein normaler Speichervorgang durchgeführt wird. Da die Fehlerkorrektur mit Hilfe der Redundanzwortleitung 3′ die Fehlerkorrekturfunktion gemäß der vorliegenden Erfindung und ihre Durchführungs geschwindigkeit nicht herabsetzt, kann ein Halbleiterspeicher mit hoher Zuverlässigkeit und hoher Ausbeute für die Defekt- und Fehler korrekturfunktion realisiert werden.

Fig. 19 zeigt ebenfalls ein Ausführungsbeispiel des erfindungsgemäßen Halbleiterspeichers, bei dem eine Vielzahl von konventionellen Zwei-Eingangs- oder Vier-Eingangs-Exklusiv- ODER-Gliedern anstelle der Exklusiv-ODER-Glieder vom Übertragungstyp, die im vorangehenden Aus führungsbeispiel dargestellt wurden, eingesetzt sind zur Bildung von Paritätsprüfschaltungen. Die gleichen wie in Fig. 3 verwendeten Bezugszeichen kennzeichnen in Fig. 19 gleiche Teile und Funktionen. Die Exklusiv-ODER-Glieder EOR 2 und EOR 3 sind gleichzeitig mit dem Exklusiv-ODER- Glied EOR 1. Eine Horizontalanordnungsparitäts prüfschaltung 20 wird durch drei Exklusiv-ODER- Glieder EOR 2 und eine Vertikalanordnungsparitäts prüfschaltung 21 durch drei Exklusiv-ODER-Glieder EOR 3 gebildet.

Die Arbeitsweise dieser Schaltungsanordnung wird in bezug auf den Fall erläutert, daß der Dateninhalt der Zelle C 6 korrigiert werden soll. Die Dateninhalte der Zellen C 2, C 10 und C 14, die zu der gleichen horizontalen Anordnung gehören wie die Zelle C 6 werden mittels eines Horizontal anordnungsauswahlschalters 10 aufgrund von Ausgangssignalen A 0 eines unteren Spaltendecodierers 6-1 ausgewählt und jeweils zu einem von Knotenpunkten N 12, N 13, N 14 und N 15 übertragen. In gleicher Weise werden die Dateninhalte der Zellen C 3, C 9, und C 16, die zu der gleichen vertikalen Anordnung wie die Zelle C 6 gehören, durch einen Vertikalanordnungsauswahlschalter 11 aufgrund eines Ausgangssignals A 3 eines oberen Spaltendecodierers 6-2 ausgewählt und jeweils zu einem von Knotenpunkten N 16, N 17, N 18 und N 19 übertragen. Danach werden die Horizontal- und Vertikal anordnungsparitätsprüfung in gleicher Weise durch eine Serienschaltung von Zwei-Eingangs- Exklusiv-ODER-Gliedern EOR 2 in der Horizontal anordnungsparitätsprüfschaltung 20 und eine Serienschaltung von Zwei-Eingangs-Exklusiv- ODER-Gliedern EOR 3 in der Vertikalanordnungs paritätsprüfschaltung 21 durchgeführt. Die Ausgangssignale der Exklusiv-ODER-Glieder EOR 2 und EOR 3 erscheinen an den Knotenpunkten N 20 und N 21 und werden durch ein UND-Glied AND 1 einer logischen UND-Verknüpfung unterzogen. Das Datensignal am Knotenpunkt N 23 als dem Ausgang eines Multiplexers 7 wird durch die Kombination der am Knotenpunkt N 22 auftretenden Paritätsprüfergebnisse korrigiert und über ein Exklusiv- ODER-Glied EOR 1 zu einem Ausgangsanschluß geliefert. Ein Vergleich der vorliegenden Schaltungs anordnung mit der konventionellen Anordnung zeigt, daß 16 Schaltkreise mit einem Eingang, d. h. die den jeweiligen Bitleitungen zugeordneten, fortgelassen werden können, und das Vertikal- und Horizontalanordnungsparitätsprüfvorgänge jeweils durch drei normal verwendete Zwei-Eingangs- Exklusiv-ODER-Glieder vorgenommen werden können. Wenn ein Abstand zwischen benachbarten Bitleitungen reduziert wird, kann ein Schaltungsentwurf leicht durchgeführt werden, wodurch die Größe einer zusätzlichen Schaltung für die Fehlerkorrektur herabgesetzt wird. Da die Paritätsprüfungen in der Horizontal- und Vertikalrichtung durch die gleichen Paritätsprüfschaltungen erfolgen, kann eine Hochgeschwindigkeitsfehler korrektur mit gutem Geschwindigkeitsausgleich erfolgen.

Fig. 20 zeigt noch einen weiteren Halbleiterspeicher gemäß der vorliegenden Erfindung, in welchem eine Redundanzwortleitung 3′, Redundanzspeicherzellen 1′, Redundanzparitätszellen 2′ und ein Wortleitungsschaltkreis 64 zu der Anordnung nach Fig. 19 hinzugefügt sind. In Fig. 20 zeigen die Bezugssymbole X _o bis X _i Reihenadressen an, und C 1 bis C 16. Diese Anordnung weist eine Redundanzeinrichtung mittels eines Redundanzwortleitungsersatzes zur Verbesserung der Fertigungsausbeute auf. Zum Beispiel wird die Adresse einer während der Prüfung festgestellten defekten Wortleitung im Wortleitungs schaltkreis 64 beispielsweise mit Hilfe eines Laserprogramms oder einer elektrischen Sicherung registriert. Wenn der Speicher benutzt wird, wird die Übereinstimmung/Nichtübereinstimmung zwischen einer extern gelieferten Reihenadresse (X _o bis X _i) und der registrierten defekten Wortleitungsadresse geprüft. Wenn eine Übereinstimmung festgestellt wird, wird die Redundanzwortleitung anstelle der defekten Wortleitung gewählt und hierdurch die normale Speicheroperation durchgeführt. Da die Fehlerkorrektur mittels der Redundanzwortleitung die Fehlerkorrekturfunktion gemäß der vorliegenden Erfindung und deren Durchführungs geschwindigkeit nicht herabsetzt, kann ein Halbleiterspeicher mit großer Zuverlässigkeit und hoher Ausbeute durch die Defekt- und Fehler korrekturfunktion geschaffen werden.

Claims

1. Halbleiterspeicher mit einer Selbstkorrekturfunktion mit einer Vielzahl von Speicherzellen und Paritätszellen, die über mindestens eine Wortleitung verbunden sind und denen Bitleitungen zugeordnet sind, mit Paritätsprüfschaltungen, die über Auswahlschalter mit den Bitleitungen verbindbar sind und mit einer Schaltung zur selbsttätigen Korrektur eines Bitfehlers in den Speicherzellen und/oder Paritätszellen unter Verwendung der Ausgangssignale der Paritätsprüfschaltungen, dadurch gekennzeichnet, daß jeweils eine Mehrzahl von Zellen (1, 2), die mit einer Wortleitung (3) verbunden sind und in geometrischer Hinsicht benachbart angeordnet sind, in Bereichsgruppen (C 1-C 4; C 5-C 8; C 9-C 10; C 13-C 16) unterteilt sind, wobei jede Bereichsgruppe neben Speicherzellen (1) mindestens eine Paritätszelle (2) aufweist, daß der Inhalt der Zellen (1, 2) über Auswahlschalter (10, 11) für eine Horizontalanordnung und eine Vertikalanordnung matrixförmig abrufbar ist, wobei die Zellen (1, 2) derart ansteuerbar sind, daß die einzelnen Zellen in jeder Bereichsgruppe nicht denselben Horizontalanordnungen und Vertikalanordnungen der Matrix angehören, daß jeder Bereichsgruppe ein Auswahlschalter (10) für die Horizontalanordnung und ein Auswahlschalter (11) für die Vertikalanordnung zugeordnet ist, wobei die Bitleitungen für die Ein- und Ausgabe der in den Zellen der jeweiligen Bereichsgruppen gespeicherten Information mit den zugeordneten Auswahlschaltern (10, 11) für die Horizontal- und Vertikalanordnung und mit einem Multiplexer (7) zur Auswahl einer der Bitleitungen (4, 5) verbunden sind, daß die Auswahlschalter (10, 11) für die Horizontalanordnung und die Vertikalanordnung gleichzeitig abhängig von einem Horizontalauswahlsignal und einem Vertikalauswahlsignal den Ausgang einer Zelle (1, 2) jeder Bereichsgruppe auswählen und daß die Informationen der Zellen (1, 2) über die Auswahlschalter für die Horizontalanordnung und die Vertikalanordnung den Paritätsprüfschaltungen (20, 21) zugeführt und abhängig von den Ausgangssignalen der Paritätsprüfschaltungen (20, 21) und des Multiplexers (7) gegebenenfalls die Korrektur vorgenommen wird.

2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Paritätsprüfschaltungen eine Horizontalanordnungsparitätsprüfschaltung (20) und eine Vertikalanordnungsparitätsprüfschaltung (21) umfassen, die jeweils mehrere gleich aufgebaute Schaltkreise (8) enthalten.

3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, daß jedem Auswahlschalter (10, 11) ein Schaltkreis (8) zugeordnet ist, wobei jeder Auswahlschalter (10, 11) einen einzigen Ausgang aufweist, der mit dem einzigen Eingang des zugeordneten Schaltkreises (8) verbunden ist.

4. Halbleiterspeicher nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die einzelnen Schaltkreise (8) der Horizontalanordnungs paritätsprüfschaltung (20) und der Vertikal anordnungsparitätsprüfschaltung (21) jeweils in Reihe miteinander verbunden sind.

5. Halbleiterspeicher nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß eine Mehrzahl von Stufen von Serienschaltungen der Schaltkreise (8) kaskadenförmig miteinander verbunden sind.

6. Halbleiterspeicher nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß jeder der Schaltkreise (8) eine Echt/Komplementärdatenschaltungsanordnung aufweist und daß der Ausgang einer Endstufe der serienverbundenen Schaltkreise (8) mit den serienverbundenen Schaltkreise (8) in der nächsten Stufe verbunden ist.

7. Halbleiterspeicher nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß die Vielzahl der Stufen serienverbundener Schaltkreise (8) durch ein einziges Taktsignal erregt wird.

8. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß die Paritätsprüfschaltungen (20, 21) aus Exklusiv-ODER-Gliedern (EOR 2, EOR 3) aufgebaut sind.

9. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß
eine Vielzahl von Speicherzellen (24), die in Zuordnung zu den Speicherzellen (1) und den Paritätszellen (2) angeordnet sind, zur Einstellung einer Anfangsbedingung,
eine weitere mit den Speicherzellen (24) für die Anfangseinstellung verbundene Wortleitung (25), und
eine mit der weiteren Wortleitung (25) zur Ansteuerung der Speicherzellen (24) für die Anfangseinstellung verbundene Einrichtung (26) vorgesehen sind, wobei die Speicherzellen (24) für die Anfangseinstellung mit den Bitleitungen (4) der zugeordneten Speicherzellen (1) und Paritätszellen (2) verbunden sind.

10. Halbleiter nach Anspruch 1, dadurch gekenn zeichnet, daß zusätzlich zu den Bitleitungen (4, 5) angeordnete Redundanzbitleitungen (44) mit den Redundanzbitleitungen und den Wortleitungen (3) verbundene Redundanzzellen (RC 1, RC 2) und eine Steuereinrichtung zum Ersetzen einer defekten Speicher- oder Paritätszelle (1, 2) durch eine Redundanzzellen (RC 1, RC 2) vorgesehen sind.

11. Halbleiterspeicher nach Anspruch 10, dadurch gekennzeichnet, daß die Steuereinrichtung eine Funktion zur programmierbaren Registrierung einer Spaltenauswahladresse der Auswahlschalter (36, 37) für die Horizontalanordnung und Vertikalanordnung als eine Defektadresse besitzt.

12. Halbleiterspeicher nach Anspruch 11, dadurch gekennzeichnet, daß die Auswahlschalter (36, 37) eine Defekttrenneinrichtung (50-3, 50-4) zur Verhinderung einer Prüffunktion der Paritätsprüfschaltung mit dem Schaltkreis (8′) zu welchem die defekte Speicher- oder Paritätszelle gehört, und eine Einrichtung zur Einschaltung der Redundanzbitleitung (44) für die ersetzende Redundanzzelle (RC 1, RC 2) aufweisen.

13. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, daß
eine Vielzahl von mit den Speicherzellen (1) zugeordneten Bitleitungen verbundenen Redundanzspeicherzellen (1′),
eine Vielzahl von mit den Paritätszellen (2) zugeordneten Paritätsbitleitungen (5) verbundenen Redundanzparitätszellen (2′),
eine Redundanzwortleitung (3′) zur Auswahl der Speicherzellen (1) und der Redundanzparitätszellen (2′), und
eine Steuereinrichtung (64) für den Ersatz einer defekten Wortleitung (3) durch die Redundanz wortleitung (3′)
vorgesehen sind.