DE3645221C2

DE3645221C2 -

Info

Publication number: DE3645221C2
Application number: DE3645221A
Authority: DE
Inventors: William S. Santa Clara Calif. Us Carter
Original assignee: Xilinx Inc
Current assignee: Xilinx Inc
Priority date: 1985-02-27
Filing date: 1986-02-27
Publication date: 1992-04-23
Anticipated expiration: 2006-02-28
Also published as: GB2171546B; JPH0645912A; JPS61224520A; DE3645224C2; US4706216A; JPH0446488B2; US4758985A; GB2171546A; CA1255364A; DE3606406A1; GB8604761D0

Description

Die Erfindung betrifft allgemein eine Kombinationslogik und im besonderen eine konfigurierbare Kombinationslogik für ein konfigurierbares Logikelement, welche im Kern aus einer konfigurierbaren Einrichtung, einem Speicher und einer Speicherplatz-Auswahleinrichtung gebildet ist. Die Ausgangssignale einer hinzufügbaren konfigurierbaren Speichereinrichtung können neben anderen Eingangssignalen weitere Eingangssignale der konfigurierbaren Kombinationslogik bilden. Ein die konfigurierbare Kombinationslogik enthaltendes konfigurierbares Logikelement kann, wenn es mehrfach eingesetzt wird, zum Aufbau einer komplexen Logik-Schaltungsanordnung (logic array) eingesetzt werden. Man ist dabei frei, die Programmierung und damit die Struktur und die Funktion (Konfiguration) einer solchen Logik-Schaltungsanordnung (Schaltwerk) zu ändern. Nur einmal programmierbare und sodann in ihrer Logikfunktion unveränderliche Schaltwerke sind unflexibel und müssen, falls sich eine Funktion oder das Anwendungsgebiet geringfügig ändert, ausgetauscht und weggeworfen werden.

Aus der EP 00 31 431 B1 ist hierzu beispielsweise ein programmierbarer, zeitsequentiell arbeitender logischer Schaltkreis (Baustein) bekannt. Der logische Schaltkreis löst dort verschiedene logische Produktterme in sequentieller Betriebsart im Gegensatz zu gleichzeitiger Betriebsart, wie sie bei bekannten PLA-Bausteinen üblich ist. Das Programm wird durch Schreiboperationen in Speicheranordnungen programmiert und ist durch weitere Schreiboperationen änderbar. Als Speicheranordnungen werden EPROMs eingesetzt. Eine durch eine Eingabe-Speicheranordnung zeitsequentiell modifizierte logische Anordnung weist dabei Eingänge zum Empfang einer Vielzahl von zu verarbeitenden binären Eingangssignalen auf. Die Eingabe- Speicheranordnung gibt hierzu Steuerwörter ab, mit denen zeitsequentiell logische Kombinationen der logischen Anordnung einstellbar sind. Ferner weist die logische Anordnung eine logische Einheit zur Erzeugung binärer Wahrheitssignale, welche Ausgabe-Registrierstufen zugeführt sind, auf. Eine Ausgabe- Speicheranordnung, die auf gleiche Weise wie die Eingabe- Speicheranordnung arbeitet, gibt ihrerseits den Steuereingängen der Ausgabe-Registerstufen zugeführte Steuerworte ab. Als Taktsignal für die Ausgabe-Registerstufen dient das Ausgangssignal der logischen Einheit.

Aus "Halbleiter-Schaltungstechnik" von U. Tietze und Ch. Schenk, Springer Verlag, 6. Auflage, S. 264 ff., insbesondere Abb. 10.68, 10.69, ist weiterhin eine Schaltung für eine sequentielle Logik (Schaltwerk) bekannt. Diese arbeitet im Grunde wie die vorgenannte Schaltungsanordnung gem. EP 00 31 431. Ein in dem Schaltwerk enthaltener Programmspeicher, der das sequentielle Ablaufprogramm enthält, ist in Abb. 10.68 in zwei einzelne Speicher (ROM) zerlegt. Eines bildet das Programm-ROM, das andere bildet das Ausgabe-ROM. Beide sind über einen Zustandsvariablen-Speicher miteinander verbunden. Die dem Schaltwerk zugeführten l Eingangssignale X werden in zwei Gruppen l₁ und l₂ getrennt, wobei l₁, l₂<1 ist. Außerdem ist l₂<l₁. Die erste Gruppe l₁ von Eingangssignalen ist nun dem Programm-ROM zugeführt, der abhängig von diesen die Folge der Systemzustände des Schaltwerkes festgelegt. Die zweite Gruppe l₂ von Eingangssignalen ist dem Ausgabe-ROM zugeführt, welches aus den Zustandsvariablen des Zustandsspeichers und den l₂ Signalen die Ausgangsvariablen des Schaltwerkes bildet. Da die Trennung der l Eingangssignale X festliegt und nicht verändert werden kann, ist die Anzahl der Logik-Funktionen beschränkt. Hinzu kommt, daß ein fehlender direkter Einfluß der Eingangssignale X auf den Zustandsspeicher die Reaktionsgeschwindigkeit des Schaltwerks auf bestimmte Eingangssignal-Bitmuster verzögert, wenn nicht sogar ausschließt.

Alternativ zu der unveränderbaren Gruppen-Aufteilung in l₁ und l₂ Eingangssignale bietet die Abb. 10.69 in der vorgenannten Fundstelle eine systemzustandsabhängige Auswahl (Trennung) der dem Programm-ROM zugeführten Adressensignale. Auch hier besteht ein unmittelbarer Einfluß der Eingangsgrößen auf den Zustandsvariablen-Speicher nicht.

Gemeinsam haftet den vorgenannten Schaltungsvarianten der Nachteil an, daß ihre zeitsequentielle interne Strukturänderung ein aufwendiges Entwurfsverfahren für ein bestimmtes logisches Verhalten erfordert.

Aus Elektronik, 1982, Heft 23, Seiten 73 ff. sind schließlich sog. AGAs - Abänderbare Gatter-Anordnungen - bekannt. Sie bilden eine Weiterentwicklung der mit aufschmelzbaren Metallbrücken programmierbaren FPLAs (Field Programmable Logic Arrays). Ein Steuerprozessor schaltet über Leuchtdioden und Empfängerdioden MOS-FET-Schalttransistoren an. Diese wirken als lichtaktivierte Schalter, mittels denen ein programmgesteuerter Strukturwechsel von Gatteranordnungen erreichbar ist. Problematisch ist die Integration, da sowohl ein Steuercomputer (Mikrorechner) als auch optische Elemente gemeinsam vorgesehen werden müssen.

Die bekannten logischen Schaltungen und Bausteine weisen insgesamt auch den Nachteil auf, daß komplexe logische Funktionen nur mittels mehrerer Bausteine erreichbar sind, womit ein erhöhter Raumbedarf unvermeidbar ist.

Der Erfindung liegt also die Aufgabe zugrunde, eine konfigurierbare Kombinationslogik zu schaffen, die in der Auswahl ihrer Funktionen besonders vielseitig ist. Auch soll eine kompakte Bauweise erzielt werden.

Diese Aufgabe wird erfindungsgemäß durch eine konfigurierbare Kombinationslogik mit den Merkmalen des Anspruchs 1 gelöst. Ein bevorzugtes Anwendungsgebiet findet die erfindungsgemäße konfigurierbare Kombinationslogik in einem konfigurierbaren Logikelement. Mehrere solcher Logikelemente können in einer Logikschaltungsanordnung (Logik-array) konfigurierbar miteinander verbunden werden. Hierzu kann vorteilhaft eine konfigurierbare Verbindungsstruktur eingesetzt werden (vgl. insbes. Fig. 4A, 4B).

Durch die Erfindung wird es ermöglicht, die Konfiguration, d. h. die wirksame Struktur, und die Programmierung von internem logischen Verhalten (in der Kombinationslogik) einer bereits gefertigten integrierten Schaltung von Zeit zu Zeit beim Anwender zu ändern. Hierbei wird erfindungsgemäß eine besonders vielseitige Kombinationslogik und damit ein vielseitiges Logikelement verwendet. Die möglichen Funktionen sind (intern und global) nicht bereits vorab beschränkt.

Weiterhin kann die erfindungsgemäß konfigurierbare Kombinationslogik mehrfach in ihrer Struktur geändert werden, da Leitungsführungen mittels logischer Schalter oder Multiplexer durchgeschaltet oder abgeschaltet - also konfiguriert (programmiert) - werden. Dies ohne ihre physische Identität zu zerstören. Diese Schalter werden dabei in Abhängigkeit von Konfigurations-Bits (Steuersignale), die auf den Chip übertragen und dort speicherbar sind, gesteuert.

Eine erfindungsgemäß mehrfach konfigurierbare Kombinationslogik kann alle bekannten logischen Funktionen, wie z. B UND-, NOR-, EXOR- oder OR-Funktionen erzeugen. Zur Bildung komplexer logischer Zusammenhänge sind (mehrere) Untergruppen aus Eingangssignalen und Rückkopplungssignalen, die einer zufügbaren Speichereinrichtung entnehmbar sein können, bildbar. Jede durch Konfiguration festgelegte und jederzeit änderbare Untergruppe wird einer Speicherplatz-Auswahlschaltung zugeführt, die ihrerseits einen Speicher ausliest, in welchem eine komplexe logische Grundfunktion - abhängig von der Auswahl des Speicherplatzes - vorprogrammiert oder gespeichert ist (Anspruch 7).

Sowohl durch Verändern - ohne Zerstören - der Konfiguration des konfigurierbaren Logikelementes als auch durch Verändern der Speicherprogrammierung können vielseitige Logikfunktionen geschaffen werden. Die Struktur oder die Konfiguration wird dabei während des Betriebes nicht verändert, ein einfaches Logik-Entwurfsverfahren kann schnell zum Ziel führen. Fehler in der Konfiguration können sofort behoben werden. Anwendungsbedingte Änderungen sind schnell ausführbar.

Zur weiteren Vereinfachung des Entwurfsverfahrens und zur Reduzierung von Speicherplatz kann vorteilhaft eine Steuerlogik eingesetzt werden. Sie ermöglicht die konfigurierbare Auswahl bestimmter von mehreren Ausgangssignalen der (mehreren) Speicherplatz-Auswahleinrichtungen, die auf mehrere Untergruppen zurückgehen (Anspruch 2).

Auch können vorteilhaft eine Vielzahl von Untergruppen aus den K binären Signalen gebildet werden, denen jeweils ein eigener individuell beschriebener oder programmierter Speicher mit Speicherplatz-Auswahleinrichtung zugeordnet wird (Anspruch 8).

Gemäß Anspruch 6 können aus mehreren (N) binären Eingangssignalen (der Kombinationslogik) und einem oder mehreren (M) binären Zustandssignalen (Rückkopplungssignale aus der konfigurierbaren Speichereinrichtung) einige zur Bildung von K binären Signalen vorausgewählt werden. Letztere K binäre Signale sind dann in die jeweilige(n) Untergruppe(n) von binären Signalen konfigurierbar.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert:

Fig. 1 zeigt einige der verschiedenen logischen Funktionen, die von einem konfigurierbaren Logik-Array ausführbar sind,

Fig. 2 zeigt die interne logische Struktur eines konfigurierbaren Logikelementes zur Ausführung mehrerer Funktionen zweier Variablen A und B,

Fig. 3A zeigt eine 16-Bit-RAM-Schaltung, in der jeder der 16 möglichen Eingangszustände identifizierbar und 2¹⁶ Funktionen ausgeführt werden können,

Fig. 3B zeigt eine Wählstruktur zur Auswahl eines von 16 Bit . . . zur Ausführung von 2¹⁶ Funktionen und zur Übertragung dieser Bits zu einer Ausgangsleitung,

Fig. 3C zeigt ein mögliches Karnaugh-Diagramm für die Struktur von Fig. 3A,

Fig. 3D zeigt die Logik-Glieder, die sich dadurch darstellen lassen, daß in dem Karnaugh-Diagramm von Fig. 3C an den Schnittpunkten der ersten und zweiten Zeilen und der ersten Spalte eine binäre "1" eingesetzt wird,

Fig. 4A zeigt mehrere konfigurierbare Logikelemente (dargestellt sind neun Logikelemente), die zusammen mit programmierbaren Verbinderanordnungen, die zwischen ausgewählten Leitungen vorgesehen sind und die Realisierung ermöglichen, und zusammen mit ausgewählten Eingangs/Ausgangs-Anschlüssen (I/O-Pads) und Verbindungen der Leitungen zwischen Logikelementen auf einem integrierten Schaltungs-Chip ausgebildet sind,

Fig. 4B zeigt die Zeichenerklärung für die Verbindungen zwischen sich kreuzenden Leitungen in Fig. 4B,

Fig. 5 zeigt einen Teil einer Schaltung einer neuartigen Kombination von statischem und dynamischem Schieberegister, das sich für die Verwendung bei dem konfigurierbaren Logik-Array gemäß der Erfindung eignet,

Fig. 6A bis 6H zeigen verschiedene Wellenformen zur Erläuterung der Wirkungsweise der Struktur von Fig. 5,

Fig. 7 zeigt ein konfigurierbares Logikelement gemäß der Erfindung,

Fig. 8 zeigt eine mögliche Ausführungsform des konfigurierbaren Logikelements von Fig. 7,

Fig. 9 zeigt eine Ausführungsform des Speicherelements 121 von Fig. 8.

Die folgende Beschreibung soll die Erfindung lediglich veranschaulichen, ohne sie zu beschränken. Der einschlägige Fachmann wird durch die gegebene Offenbarung ohne weiteres in die Lage versetzt, andere Ausführungsbeispiele zu schaffen.

Die US-Patentanmeldung Ser.-Nr. 588 478 mit der Bezeichnung "Konfigurierbares Logik-Array" wird hiermit als Referenz eingeführt.

Zur Erklärung des speziellen konfigurierbaren Logikelements gemäß der Erfindung ist es notwendig, die konfigurierbaren Logikelemente und die allgemeine Verbindungsstruktur des in der genannten Patentanmeldung beschriebenen konfigurierbaren Logik-Arrays zu erläutern.

Fig. 1 zeigt bestimmte logische Funktionen, die sich von einem konfigurierbaren Logikelement realisieren lassen. Die in Fig. 1 dargestellten 28 Funktionen dienen lediglich zur Veranschaulichung. Auf Wunsch lassen sich auch andere (nicht dargestellte) Funktionen von einem konfigurierbaren Logikelement realisieren. Folgende Funktionen sind gezeigt:

Element
Funktion
1
UND-Glied
2	NAND-Glied
3	UND-Glied mit invertiertem Eingang
4	NAND-Glied mit invertiertem Eingang
5	ODER-Glied
6	NOR-Glied
7	Exklusiv-ODER-Glied
8	Exklusiv-NOR-Glied
9	UND-Glied mit drei Eingängen
10	NAND-Glied mit drei Eingängen
11	ODER-Glied mit drei Eingängen
12	NOR-Glied mit drei Eingängen
13	ODER-Glied mit einem ein UND-Glied enthaltenden Eingang
14	NOR-Glied mit einem ein UND-Glied enthaltenden Eingang
15	UND-Glied mit einem ein ODER-Glied enthaltenden Eingang
16	NAND-Glied mit einem ein ODER-Glied enthaltenden Eingang
17	UND-Glied mit drei Eingängen, von denen einer invertiert ist
18	NAND-Glied mit drei Eingängen, von denen einer invertiert ist
19	ODER-Glied mit drei Eingängen, von denen einer invertiert ist
20	NOR-Glied mit drei Eingängen, von denen einer invertiert ist
21	Multiplexer zur Auswahl eines von zwei Eingängen
22	Multiplexer zur Auswahl eines von zwei Eingängen mit einem invertierten Eingang
23	D-Flip-Flop mit Rücksetzung
24	Set-Reset-Verriegelungsschaltung
25	D-Flip-Flop mit Rücksetzung und invertiertem Ausgang
26	Set-Reset-Verriegelungsschaltung mit Rückstellung und invertiertem Ausgang
27	D-Flip-Flop mit Setzeingang
28	D-Flip-Flop mit Setzeingang und invertiertem Ausgang

Es lassen sich natürlich auch andere logische Funktionen in einem konfigurierbaren Logikelement realisieren.

Fig. 2 zeigt die innere logische Struktur eines möglichen konfigurierbaren Logikelements, das alle sinnvollen Basisfunktionen der beiden Variablen A und B ausführen kann, wobei die Funktionen durch Konfigurationssteuersignale C0, C0, C1, C1, . . . C5 ausgewählt werden, die an Steuerleitungen C0, C0, C1, C1, . . . C5 anliegen. (In diesem Beispiel sind alle Steuerleitungen mit den Gates von N-Kanal-Transistoren vom Anreicherungstyp verbunden.) Zur Verwirklichung einer UND- Glied-Funktion unter Verwendung der in Fig. 2 dargestellten Struktur werden die mit A und B bezeichneten Eingangsleitungen hinter den Invertern 21 bzw. 22 mit dem UND-Glied 25 verbunden. Dies geschieht durch Signale mit hohem Pegel auf den Konfigurationssteuerleitungen C1 und C0, die wegen ihrer Verbindung mit den Gates der N-Kanal-Transistoren 29c und 29d letztere in den leitenden Zustand steuern.

An die Konfigurationssteuerleitungen C0 und C1 werden Signale mit niedrigem Pegel angelegt, durch die die Ausgangssignale der Inverter 21 und 22 von dem UND-Glied 25 getrennt werden. Zusätzlich wird an die Leitung C5 ein Signal mit hohem Pegel angelegt, durch das das UND-Glied 25 aktiviert wird. Somit wirkt das mit drei Eingängen versehene UND-Glied 25 für die Signale A und B als UND-Glied mit zwei Eingängen. Das Ausgangssignal des UND-Glieds 25 bildet ein Eingangssignal für das NOR-Glied 26. Ein zweites Eingangssignal des NOR-Glieds 26 wird von dem Ausgangssignal des UND-Glieds 24 gebildet. Das Ausgangssignal des UND-Glieds 24 wird auf einer logischen "0" gehalten, in dem eine logische "0 an die Konfigurationssteuerleitung C4 angelegt wird. Die Steuersignale C2 und C3 sind somit wirkungslos, d. h. diese Signale können einen hohen oder einen niedrigen Pegel haben, ohne daß dadurch das Ausgangssignal des UND-Glieds 24 beeinflußt wird. Da das Ausgangssignal des UND-Glieds 24 eine logische "0" ist und da das Tristatesteuereingangssignal für das NOR- Glied 26 eine logische "0" ist, wirken das UND-Glied 25, das UND-Glied 24 und das NOR-Glied 26 in bezug auf die Eingangssignale A und B zusammen als NAND-Glied. Das das Tristatesteuereingangssignal für das NOR-Glied 27 (außer während des Rücksetzens) eine logische "0" ist, dient das NOR-Glied 27 in bezug auf das Ausgangssignal des NOR-Glieds 26 als Inverter. Das Ausgangssignal des NOR-Glieds 26 wird dem Gate des N-Kanal-Transistors 29a zugeführt, (dessen Source mit Erde und dessen Drain mit der Ausgangsleitung 28 verbunden ist). Das Komplement des Ausgangssignals des NOR-Glieds 26 wird dem Gate des N-Kanal-Transistors 29b zugeführt, (dessen Source mit einer Versorgungsspannung und dessen Drain sowohl mit der Ausgangsleitung 28 als auch mit dem Drain des N-Kanal- Transistors 29a verbunden ist). Somit wirken die N-Kanal- Transistoren 29a und 29b in bezug auf das Ausgangssignal des NOR-Glieds 26 als Inverter. Die in der beschriebenen Weise konfigurierte Struktur gemäß Fig. 2 erfüllt damit in bezug auf die Signale A und B die Funktion eines UND-Glieds.

In ähnlicher Weise lassen sich andere logische Funktionen erzeugen, indem die den Konfigurationssteuerleitungen C1 bis C5 zugeführten Steuersignale in geeigneter Weise ausgewählt werden, um die geeigneten Durchgangstransistoren und Verknüpfungsglieder in der Struktur zu aktivieren.

Fig. 3A zeigt ein 16-Bit-RAM, das als Antwort auf irgendeine von sechzehn möglichen Kombinationen von Eingangssignalen ein Ausgangssignal erzeugen kann. Eingangssignale A und B steuern den X-Dekoder derart, daß eine der vier Spalten in dem 16-Bit-RAM ausgewählt wird. Die Eingangssignale C und D steuern den Y-Dekoder derart, daß eine der vier Zeilen in dem 16-Bit-RAM ausgewählt wird. Das 16-Bit-RAM erzeugt ein Ausgangssignal, das für das Bit an dem Schnittpunkt der ausgewählen Zeile und Spalte kennzeichnend ist. Es gibt sechzehn solcher Schnittpunkte und damit sechzehn derartige Bits.

Mit 16 Bit lassen sich 2¹⁶ verschiedene Kombinationen von Funktionen darstellen. Wenn ein NOR-Glied von den 16 Bits in dem RAM nachgebildet werden soll, hat das Karnaugh-Diagramm für das RAM die in Fig. 3C dargestellte Form. In Fig. 3C haben alle Bits mit Ausnahme des Bits an dem Schnittpunkt der ersten Zeile, (die A=0, B=0 repräsentiert), und der ersten Spalte, (die C=0 und D=0 repräsentiert), den Wert "0". Falls eine weniger häufig verwendete Funktion von dem 16-Bit-RAM erzeugt werden soll, (z. B. ein "1"Ausgangssignale für A=1, B=0, C=0 und D=0), so wird eine binäre "1" an dem Schnittpunkt der zweiten Spalte und der ersten Zeile gespeichert. Wenn eine binäre "1" sowohl dann gewünscht wird, wenn A=0, B=0, C=0 und D=0, als auch dann, wenn A=1, B=0, C=0 und D=0, wird eine binäre "1" an dem den Schnittpunkten der ersten Spalte mit der ersten und der zweiten Zeile gespeichert. Die durch dieses Laden des RAM repräsentierte logische Schaltung ist in Fig. 3D dargestellt. Somit ermöglicht das RAM von Fig. 3A eine elegante und einfache Realisierung irgendeiner von 2¹⁶ logischen Funktionen.

Fig. 3B zeigt eine andere Struktur zur Gewinnung irgendeines beliebigen von sechzehn Auswahlbits. Jedes von sechzehn Registern 0 bis 15 in der vertikalen Spalte links, die mit "16 Auswahlbits" bezeichnet ist, enthält ein ausgewähltes Signal, entweder eine binäre "1" oder "0". Durch Auswahl der geeigneten Kombinationen von A, B, C und D wird ein bestimmtes Bit, das an einer speziellen der 16 Speicherstellen des 16-Auswahlbit-Registers gespeichert ist, zu der Ausgangsleitung übertragen. Um beispielsweise das in dem mit "1" bezeichneten Register gespeicherte Bit zu der Ausgangsleitung zu übertragen, wird das Signal A, B, C, D an die so bezeichneten Leitungen angelegt. Um das mit "15" bezeichnete Signal in der sechzehnten Speicherposition des 16-Auswahlbit-Registers zu der Ausgangsleitung zu übertragen, wird das Signal A, B, C, D an die entsprechenden Spalten angelegt. Durch Verwendung dieser Struktur läßt sich ebenfalls irgendeine von 2¹⁶ logischen Funktionen realisieren.

Fig. 4A zeigt ein (im folgenden auch kurz als "CLA" bezeichnetes) konfigurierbares Logik-Array, das neun konfigurierbare Logikelemente enthält, (die im folgenden auch kurz als "CLE" bezeichnet werden). Jedes der neun konfigurierbaren Logikelemente CLE 40-1 bis CLE 40-9 hat mehrere Eingangsleitungen und eine oder mehrere Ausgangsleitungen. Jede Eingangsleitung besitzt mehrere Zugangsverbindungspunkte, durch die jeweils eine ausgewählte Zwischenverbindungsleitung mit der Eingangsleitung verbindbar ist. Die Zugangsverbindungspunkte für die Eingangsleitung 2 des CLE 40-7 sind in Fig. 4A mit A1 bis A4 bezeichnet. Die Zugangsverbindungspunkte für die anderen Eingangsleitungen sind schematisch indiziert, ihre Benennungen aus Gründen der Übersichtlichkeit jedoch nicht alle eingetragen. In ähnlicher Weise hat jede Ausgangsleitung jedes CLEs mehrere Zugangsverbindungspunkte, die jeweils die Ausgangsleitung mit einem entsprechenden Exemplar der Zwischenverbindungsleitungen verbinden. Die Zugangsverbindungspunkte sind für jede Ausgangsleitung jedes CLEs in Fig. 4A schematisch indiziert. Die Zugangsverbindungspunkte für die Ausgangsleitung des CLE 40-7 sind mit B1 bis B5 bezeichnet. Die Leitungen in Fig. 4A, die weder Eingangsleitungen noch Ausgangsleitungen sind, werden als Zwischenverbindungsleitungen und die Verbindungspunkte, die keine Zugangsverbindungspunkte sind, werden als Zwischenverbindungspunkte bezeichnet.

Wie aus Fig. 4A weiter hervorgeht, sind neun Logikelemente auf einem integrierten Schaltungs-Chip zusammen mit programmierbaren Verbindungspunkten und einer Zwischenverbindungsstruktur ausgebildet, die Zwischenverbindungsleitungen und programmierbare Zwischenverbindungspunkte zur Verbindung verschiedener Leitungen mit anderen Leitungen umfaßt. Die Zwischenverbindungsstruktur umfaßt eine Gruppe von Zwischenverbindungsleitungen und programmierbaren Verbindungspunkten, die die Zwischenverbindungsleitungen untereinander verbinden und die Eigenschaft haben, daß für jede Zwischenverbindungsleitung in der Zwischenverbindungsstruktur eine Programmierung der Zwischenverbindungspunkte vorgesehen ist, die die gegebene Zwischenverbindungsleitung mit einer einer oder mehreren anderen Leitungen der Zwischenverbindungsstruktur verbindet. Darüber hinaus ist eine solche Programmierung der Verbindungspunkte (sowohl der Zugangsverbindungspunkte als auch der Zwischenverbindungspunkte) vorgesehen, daß für eine bestimmte Ausgangsleitung irgendeines CLEs in dem CLA und für irgendeine bestimmte Eingangsleitung eines anderen CLEs in dem CLA eine Programmierung der Verbindungspunkte vorhanden ist, durch die die bestimmte Ausgangsleitung mit der bestimmten Eingangsleitung verbindbar ist. Ein elektrischer Weg von einer bestimmten Ausgangsleitung zu einer bestimmten Eingangsleitung verläuft immer über wenigstens zwei Zugangsverbindungspunkte und wenigstens einen Abschnitt einer Zwischenverbindungsleitung. Ein elektrischer Weg beispielsweise von der Ausgangsleitung des CLE 40-8 zu der zweiten Eingangsleitung des CLE 40-9 enthält die Zugangsverbindungspunkte A7 und B7 und den markierten Abschnitt P einer Zwischenverbindungsleitung. Ein elektrischer Weg von einer Ausgangsleitung eines CLE zu einer Eingangsleitung eines anderen CLE verläuft typisch ebenfalls über einen oder mehrere Zwischenverbindungspunkte. Jedes der Logikelemente 40-1 bis 40-9 repräsentiert eine Schaltungskollektion, wie sie in Fig. 2 dargestellt ist, oder eine ähnliche Struktur, die sich in der oben beschriebenen Weise derart konfigurieren läßt, daß sie irgendeine beliebige von mehreren logischen Funktionen ausführen kann.

Zur Programmierung der Schaltung (sowohl der konfigurierbaren Zwischenverbindungspunkte als auch der konfigurierbaren Logikelemente) werden ausgewählte Signale an die als Konfigurationssteuerleitungen identifizierten Eingangsleitungen angelegt, wodurch in jedem Logikelement die gewünschte logische Funktion erzeugt und die logischen Elemente wunschgemäß miteinander verbunden werden. In Fig. 4A ist keine bestimmte Leitung als Eingangsleitung für die Konfigurationssteuersignale identifiziert. Es kann jedoch irgendein spezielles I/O-Pad zu diesem Zweck ausgewählt werden. Die Konfigurationssteuerbits können dem konfigurierbaren Logik-Array je nach dem konstruktiven Aufbau entweder seriell oder parallel zugeführt werden, wobei sie dann in einem Programmregister (Fig. 5) gespeichert werden. Alternativ können die Konfigurationssteuerbits auch in einem Speicher auf dem Schaltungs-Chip gespeichert werden. Zusätzlich kann ein weiteres I/O-Pad für ein Eingangstaktsignal verwendet werden, der unter anderem für das Einlesen der Konfigurationssteuersignale in das Programmregister verwendet wird. Wenn das in Fig. 4A gezeigte konfigurierbare Logik-Array konfiguriert wurde, werden ausgewählte Ausgangssignale 40-1 bis 40-9 ausgewählten I/O-Pads zugeführt. Fig. 4B zeigt die Bedeutung der in Fig. 4A benutzten Verbindungssymbole.

Zur Konfiguration eines Logikelements (z. b. des Logikelements 40-1 (Fig. 4A) muß eine Anzahl von Bits an die Konfigurationssteuerleitungen, z. B. die in Fig. 2 dargestellten Leitungen C0 bis C5 angelegt werden. Zu diesem Zweck wird z. B. ein Schieberegister als Bestandteil jedes konfigurierbaren Logikelements benutzt. Fig. 5 zeigt ein Schieberegister, das hierfür verwendbar ist. Das Schieberegister gemäß Fig. 5 besitzt zwei Basisspeicherzellen. Jede Speicherzelle kann ein Informationsbit speichern. Natürlich enthält das verwendete Schieberegister soviele Speicherzellen, wie erforderlich sind, um das Logikelement, von dem das Schieberegister ein Bestandteil ist, in seine gewünschte Konfiguration zu bringen. Im Betrieb wird ein Eingangssignal an die Eingangsleitung 58 angelegt. Dieses in Fig. 6D dargestellte Eingangssignal enthält einen Bitstrom, der in dem Schieberegister in Form von Konfigurationssteuerbits gespeichert wird, durch die das Logikelement zur Durchführung einer gewünschten logischen Funktion oder ein Zugangsverbindungspunkt oder ein zwischen Zwischenverbindungsleitungen liegender Zwischenverbindungspunkt in der im folgenden kurz beschriebenen Weise konfigurierbar (programmierbar) sind. Somit repräsentiert die an die Eingangsleitung angelegte Impulsfolge solche Impulse, die nach ihrer Speicherung in den Speicherzellen des Schieberegisters die Konfigurationssteuerbits derart aktivieren, daß die gewünschten funktionellen und/oder Zwischenverbindungsergebnisse erzielt werden. Wenn beispielsweise die Schaltung nach Fig. 2 zu einem UND- Glied zu konfigurieren ist, werden die Impulse C0, C1, C2, C3, C4 und C5 von 1, 1, X, X, 0, 0, 1 repräsentiert.

Die der Eingangsleitung 58 zugeführte Impulsfolge wird mit den Taktimpulsen Φ1 und Φ2 synchronisiert, die an die Leitungen 57 bzw. 59 angelegt werden. So geht in der ersten Periode das Taktsignal Φ1 nach HIGH (Fig. 6A), das Taktsignal Φ2 ist hingegen LOW (Fig. 6B), das HOLD-Signal (Fig. 6C) ist während des Schiebens ebenfalls LOW und erleichtert dadurch das Durchschieben der Daten durch die in Reihe miteinander verbundenen Speicherzellen 5-1, 5-2 usw. des Schieberegisters. Bein Einbringen des Bitmusters 01010 in das Schieberegister finden folgende Vorgänge statt: Das Eingangssignal an der Leitung 58 ist etwa während des ersten Halbzyklus der Taktperiode t1 LOW, das Ausgangssignal Q1 des Inverters 51-1 geht in Abhängigkeit von dem LOW-Zustand des Eingangssignals und dem HIGH-Zustand von Φ1 nach HIGH und aktiviert den Durchschaltetransistor 53-1. Einige Zeit nach dem Beginn der ersten Taktperiode t1 geht das Taktsignal Φ1 nach LOW (Fig. 6A) und das Taktsignal Φ2 geht kurz danach auf HIGH (Fig. 6B), wodurch der Durchschaltetransistor 55-1 aktiviert wird. Infolgedessen wird das HIGH-Ausgangssignal Q1 von dem Durchschaltetransistor 55-1 an die Eingangsleitung des Inverters 52-1 gegeben und erzeugt an dessen Ausgangsleitung ein Ausgangssignal LOW. Am Ende der Periode t1 hat das Ausgangssignal Q1 (Fig. 6F) des Inverters 52-1 deshalb LOW-Pegel. Die Ausgangssignale Q2 und Q2 der Inverter 51-2 und 52-2 in der zweiten Speicherzelle sind noch unbestimmt, da sich noch kein bekanntes Signal zu der zweiten Speicherzelle 5-2 fortgepflanzt hat, um die Signale dieser Inverter in einen definierten Zustand zu bringen.

Zu Beginn der (in Fig. 6A mit t2 bzeichneten) zweiten Periode geht Φ1 nach HIGH (Fig. 6a), während Φ2 LOW ist (Fig. 6B), da es in den LOW-Zustand übergegangen war, bevor die Periode t1 endete. Das Eingangssignal (Fig. 6D) ist nun auf HIGH angestiegen und repräsentiert damit eine binäre "1". Damit ist das Ausgangssignal Q1 des Inverters 51-1 nach LOW gegangen. Das Ausgangssignal Q1 des Inverters 52-1 bleibt LOW, da der Durchschaltetransistor 55-1 von dem LOW-Pegel des Signals Φ2 gesperrt gehalten wird. Einige Zeit nach Beginn der zweiten Periode geht Φ1 nach LOW und nach einer weiteren Zeitspanne geht Φ2 nach HIGH. In diesem Zeitpunkt wird das Ausgangssignal Q1 über den Durchschaltetransistor 55-1 zu dem Inverter 52-1 übertragen und dadurch das Ausgangssignal Q1 des Inverters 52-1 auf HIGH gebracht. Mittlerweile hat während der Periode t2 das zuvor auf LOW liegende Signal an Q1 das Ausgangssignal Q2 des Inverters 51-2 auf HIGH-Pegel gebracht, wodurch der Durchschaltetransistor 53-2 aktiviert wurde. Der Wechsel von Φ2 von LOW nach HIGH in der zweiten Hälfte der Periode t2 aktivierte den Durchschaltetransistor 55-2, der seinerseits das Ausgangssignal Q2 des Inverters 52-2 auf LOW treibt. Auf diese Weise wird das Eingangssignal an der Leitung 58 (Fig. 6D) durch alle Speicherzellen 5-1, 5-2, 5-3 usw. des Schieberegisters übertragen. Bei der Übertragung der gewünschten Information in das Schieberegister wird das HOLD-Signal (Fig. 6C) aktiviert (d. h. auf HIGH gebracht), wodurch die Rückkopplungsleitungen 50-1, 50-2, 50-3 usw. von den Ausgangsleitungen der Inverter 52 mit den Eingangsleitungen der Inverter 51 verbunden werden, so daß die Information dann in jeder Speicherzelle undefiniert gehalten wird. Im Betrieb wird das in einer gegebenen Speicherzelle, z. B. in 5-1 gespeicherte Signal mit einer Konfigurationssteuer- oder einer Zwischenverbindungsdurchschalteeinrichtung verbunden.

Die Ausgangssignale Q1, Q1, Q2, Q2, usw. des Schieberegisters werden direkt mit den (Konfigurations-)Steuereingängen eines Logikelementes oder den Durchschalteeinrichtungen der Zwischenverbindungspunkte verbunden.

Wenn Φ1 LOW ist, können Φ2 und HOLD auf HIGH gebracht werden, wodurch die Daten undefiniert gehalten werden. Das gesamte Schieberegister kann gesetzt oder gelöscht werden, indem die Eingänge mit Φ1 und Φ2 beide HIGH und das HOLD- Signal LOW gesetzt oder gelöscht wird. Es muß hinreichend Setz/Rücksetz-Zeit für die Ausbreitung der Signale durch die gesamte Länge des Schieberegisters gegeben sein, um das Schieberegister auf diese Weise zu löschen. Diese Zeit hängt selbstverständlich von der Länge des Schieberegisters ab.

Das Schieberegister arbeitet in seiner dynamischen Phase, indem es die als Ladung auf den Gates der (in Fig. 5 nicht dargestellten, weil allgemein bekannten) Transistoren verschoben wird, die in den Invertern 51-1, 52-1, 51-2, 52-2 usw. des Schieberegisters enthalten sind. Der Aufbau solcher Inverter ist bekannt und wird nicht im einzelnen beschrieben. Die Verwendung eines dynamischen Schieberegisters ist wichtig, weil ein dynamisches Schieberegister nur sechs Transistoren verwendet und somit sehr wenig Fläche benötigt. Durch Hinzufügen nur eines weiteren Transistors wird das dynamische Schieberegister in eine statische Verriegelungsschaltung umgewandelt. Auf diese Weise läßt sich das dynamische Schieberegister (die statische Verriegelungsschaltung) leicht eines konfigurierbaren Logikelements herstellen, ohne daß die Schaltung wesentlich komplexer wird oder erhebliche Halbleiterfläche beansprucht. Wegen des HOLD-Signals kann das dynamische Schieberegister zu einer statischen Verriegelungsschaltung werden, weil das Schieberegister im HOLD- Zustand die Daten automatisch auffrischt. Eine separate Auffrischschaltung ist deshalb nicht erforderlich.

Aus der vorangehenden Beschreibung geht klar hervor, daß das dynamische Schieberegister (die statische Verriegelungsschaltung) keine Auffrischung benötigt, nachdem es einmal in einem Haltezustand verriegelt ist. Dies wird durch die Rückkopplungsschaltung erreicht, die z. B. in der Speicherzelle 5-1 die Leitungen 50-1 und den Durchschaltetransistor 54-1 umfaßt.

Fig. 7 zeigt ein Blockschaltbild des konfigurierbaren Logikelements 99 gemäß vorliegender Erfindung, das eine konfigurierbare Kombinationslogik 100, eine konfigurierbare Speicherschaltung 120 und eine konfigurierbare Ausgangssignal- Auswahllogik 140 umfaßt. Die Kombinationslogik 100 nimmt die N binären Eingangssignale für das konfigurierbare Logikelement 99 sowie M "Rückkopplungs"-Signale aus der Speicherschaltung 120 auf. Die Kombinationslogik 100 läßt sich in zahlreiche Konfigurationen bringen. Jede dieser Konfiguration entspricht einer oder mehreren ausgewählten kombinatorischen logischen Funktionen einer oder mehrerer ausgewählter Untergruppen der der Kombinationslogik zugeführten Eingangssignale. Da die Kombinationslogik 100 konfigurierbar ist, läßt sie sich zur Ausführung vieler unterschiedlicher Funktionen verwenden. Darüber hinaus können zwei oder mehr ausgewählte Funktionen gleichzeitig ausgeführt werden, die dann an separaten Ausgangsleitungen des konfigurierbaren Logikelements 100 erscheinen.

Dies im folgenden näher ausgeführt: Die Kombinationslogik 100 wählt K binäre Eingangssignale aus ihren M+N binären Eingangssignalen aus (KM+N). Die Kombinationslogik 100 spricht auf mehrere Gruppen von Werten einer ersten Gruppe von Konfigurationssteuersignalen an, die wenigstens eine erste Gruppe von Werten beinhalten, für die die konfigurierbare Kombinationslogik 100 eine erste Gruppe von Funktionen ausführt, von denen jede eine Funktion einiger der genannten K Binärsignale ist, sowie eine zweite Gruppe von Werten, für die die konfigurierbare Kombinationslogik 100 eine zweite Gruppe von Funktionen ausführt, den jede eine Funktion einiger der genannten K Binärsignale ist, wobei die erste Gruppe von Funktionen sich von der zweiten Gruppe von Funktionen unterscheidet.

Bei einem Ausführungsbeispiel besitzt die Kombinationslogik 100 eine erste Konfiguration, die eine Funktion ausführt, die aus binärwertiger Funktionen dieser K Binärsignale auswählbar ist, und eine zweite Konfiguration, die sowohl eine Funktion ausführt, die auswählbar ist aus den binärwertigen Funktionen eines ersten Satzes von (K-1) aus K ausgewählten binären Eingangssignalen, als auch eine Funktion, die auswählbar ist aus den binärwertigen Funktionen eines zweiten Satzes von (K-1) aus K ausgewählten binären Eingangssignalen. (Der zweite Satz von K-1 Signalen muß sich von dem ersten Satz nicht unterscheiden.) Die Operation der Kombinationslogik 100 wird nach der Betrachtung des spezifischen Ausführungsbeispiels von Fig. 8, das später erläutert wird, leicht verständlich.

Die Speicherschaltung 120 ist ebenfalls konfigurierbar und läßt sich so programmieren, daß sie in Abhängigkeit von ihrer Konfiguration eines oder mehrere Speicherelemente enthält, von denen jedes z. B. eine transparente Verriegelungsschaltung mit Setz- und Rücksetzsteuerung, ein D-Flip-Flop mit Setz- und Rücksetzsteuerung, einen Flankendetektor, eine Stufe eines Schieberegisters oder eine Stufe eines Zählers darstellt. Die konfigurierbare Speicherschaltung 120 nimmt die auf einem Bus 161 auftretenden Ausgangssignale der Kombinationslogik 100, ferner ein Taktsignal sowie ausgewählte Exemplare der N Eingangssignale der Kombinationslogik 100 auf, die an dem Eingangsbus anliegen. Die Ausgangssignal- Auswahllogik 140 ist derart konfiguriert, daß sie Ausgangssignale liefert, die aus den Ausgangssignalen der Kombinationslogik und der Speicherschaltung ausgewählt sind.

Fig. 8 zeigt die Details eines Ausführungsbeispiels des konfigurierbaren Logikelements 99 von Fig. 9. In Fig. 8 sind die vier Eingangssignale des konfigurierbaren Logikelements 99 mit A, B, C, D bezeichnet (d. h. N=4). Da die Speicherschaltung 120 nur ein einziges Rückkopplungssignal Q an den Schalter 107 liefert, ist M=1. In Fig. 8 ist K=4, da die Signale A, B, C und eines der Signale D oder Q aus den fünf Signalen A, B, C, D und Q ausgewählt werden. Die konfigurierbare Kombinationslogik 100 beinhaltet konfigurierbare Schalter 101 bis 107, 113 und 114, 8-Bit-RAMs 108 und 109, 1-von-8-Auswahllogiken 110 und 111, Multiplexer 112 und zu den Schaltern 113 und 114 führende Konfigurationssteuerleitungen 115. Jeder der konfigurierbaren Schalter wird durch Steuerbits aus einem (nicht dargestellten) Programmregister, die an die Leitungen (von denen nur die Leitung 115 dargestellt ist) angelegt werden, in der Weise konfiguriert. Der Schalter 101 läßt sich derart konfigurieren, daß er das Signal A als Ausgangssignal liefert, oder aber derart, daß er das Signal B als Ausgangssignal liefert.

In ähnlicher Weise kann jeder der Schalter 102 bis 107 so konfiguriert werden, daß er eines seiner beiden Eingangssignale als Ausgangssignal auswählt. So liefert, z. B. für eine Auswahl von Konfigurationssteuerbits, der Schalter 107 das Signal D und die Binärsignale A, C, D werden durch Schalter 101 bis 103 bzw. 104 bis 107 zu der 1-von-8-Auswahllogik 110 bzw. 1-von-8-Auswahllogik 111 geführt. Für jede der acht möglichen Kombinationen der Binärsignale A, C und D wählt die Auswahllogik 110 ein einziges Speicherelement in dem RAM 108 an und gibt das an der gewählten Stelle gespeicherte Bit aus. Die 1-von-8-Auswahllogik 111 verfährt in ähnlicher Weise mit dem 8-Bit-RAM 109. Der Multiplexer 112 liefert je nach dem Zustand des Signals B entweder das Ausgangssignal der Auswahllogik 110 oder das Ausgangssignal der Auswahllogik 111. Für diese Konfiguration bewirkt das an die Leitung 115 angelegte Steuerbit, daß die Schalter 113 und 114 das Ausgangssignal des Multiplexers 112 gleichzeitig zu den Ausgangsleitungen F1 und F2 der Kombinationslogik 100 durchgeschaltet wird.

Die beiden 8-Bit-RAMs 108 und 109 können mit binären Bits auf 2¹⁶ unterschiedliche Arten programmiert werden. Jede Programmierungsauswahl des 8-Bit-RAMs veranlaßt die Kombinationslogik des Elements 100 zur Ausführung einer der 2¹⁶= möglichen logischen Funktionen der vier binären Variablen A, B, C und D (K ist hier gleich 4). (Eine logische Funktion ist eine binär bewertete Funktion binärer Variabler).

Für eine andere Auswahl von Konfigurationssteuerbits liefert der Schalter 107 das Rückkopplungssignal Q von der Speicherschaltung 120, und die Schalter 101 bis 103 und 104 bis 107 und 113 bis 114 werden wie zuvor konfiguriert. Dann führt die Kombinationslogik 100 eine der 2¹⁶= möglichen logischen Funktionen der vier binären Variablen A, B, C und Q für jede Programmwahl der beiden 8-Bit-RAMs 108 und 109 aus. (Hier ist wieder K=4).

Für eine andere Auswahl der Konfigurationssteuerbits liefern die Schalter 101 bis 103 Signale A, C und Q und die Schalter 104 bis 106 die Signale B, C und Q. Das an die Leitung 115 angelegte Steuersignal veranlaßt die Schalter 113 und 114, das Ausgangssignal der Auswahllogik 110 an die Leitung F2 bzw. das Ausgangssignal der Auswahllogik 111 an die Leitung F1 zu geben. Somit führt diese Konfiguration auf der Leitung F1 eine der 2⁸= logischen Funktionen der drei binären Variablen A, C und Q für jede der 2⁸ möglichen Programmierungen des 8-Bit-RAMs 108 und an der Leitung F2 eine der 2⁸ logischen Funktionen der drei binären Variablen B, C und Q für jede der 2⁸= möglichen Programmierungen des RAM 109 aus.

Allgemein gilt, daß für eine beliebige erste Auswahl von drei der vier Variablen A, B, C und D/Q und für irgendeine zweite Auswahl von drei der vier Variablen A, B, C und D/Q eine Konfiguration des kombinatorischen Logikelementes 100 gegeben ist, die eine der logischen Funktionen der ersten Auswahl von drei Variablen auf der Ausgangsleitung F2 für jede der 2⁸ möglichen Programmierungen des 8-Bit- RAMs 108 und eine der logischen Funktionen der zweiten Auswahl von drei Variablen auf der Ausgangsleitung F1 für jede der 2⁸ möglichen Programmierungen des RAM 109 ausführt.

In einem anderen (nicht dargestellten) Ausführungsbeispiel kann jedes der 8-Bit-RAMs "unterteilt" werden, indem man jedes mit zwei zusätzlichen 1 : 4-Auswahllogiken versieht, so daß beliebige vier Binärfunktionen von zwei der Variablen A, B, C und D/Q auf vier zusätzlichen Ausgangsleitungen des Logikelements 100 implementiert werden.

In einem weiteren (nicht dargestellten) Ausführungsbeispiel ist ein 32-Bit-RAM vorgesehen und die Signale A, B, C und D und das Rückkopplungssignal Q (K ist also gleich 5) werden sämtlich dazu verwendet, in einer Konfiguration ein von binären Funktionen zu implementieren, die allen Programmierungen des 32-Bit-RAMs entsprechen (Hier ist N=4, M=1 und K=5).

In einer weiteren (nicht dargestellten) Konfiguration mit N=4, M=1 und K=5 werden eine erste binäre Funktion F1 der Variablen A, B und C und eine zweite binäre Funktion F2 der Variablen B, C, D und Q sowie eine dritte binäre Funktion F3 der Variablen B, C, D und Q implementiert. Es ist zu beachten, daß

2^K′1 + 2^K′2 + 2^K′3 = 2^K,

wobei K_i′ die Anzahl der Variablen ist, von denen F_i Funktion für i=1, 2, 3 ist.

Es sei noch einmal auf Fig. 8 verwiesen. Es ist auch zu beachten, daß die konfigurierbaren Schalter 101, 102 und 103 eine Untergruppe ihrer Eingangssignale auswählen und diese ausgewählte Untergruppe auf einer 1 : 1-Basis an ausgewählte Eingangsleitungen der Schaltung 111 liefern. In Abhängigkeit von einer Wertegruppe von Konfigurationssignalen liefern beispielsweise die Schalter 101, 102 und 103 das Signal A an die Leitung 110-3, das Signal B an die Leitung 110-2 und das Signal C an die Leitung 110-1.

Die Ausgangssignale auf den Leitungen F1 und F2 bilden Eingangssignale der konfigurierbaren Speicherschaltung 120. Die Signale A, C und D bilden ebenfalls Eingangssignale für die Speicherschaltung 120. Die konfigurierbare Speicherschaltung 120 beinhaltet programmierbare Schalter 122, 123, 126, 127 und 128, Exklusiv-ODER-Glieder 124, 129 und 130, UND-Glieder 125, 131 und 132 sowie ein Speicherelement 121. Das Speicherelement 121 besitzt eine Setz-, eine Rücksetz-, eine Dateneingabe- und eine Takteingangsleitung, die mit S, R, D bzw. CK bezeichnet sind, sowie Ausgangsleitungen Q_FF und Q_LA.

Die Schalter 123, 126, 127 und 128 sind jeweils so konfiguriert, daß sie eines ihrer Eingangssignale als Ausgangssignal durchschalten. Die den Setz-, Takt- und Rücksetzeingangsleitungen des Speicherelements 121 zugeordneten Setz-, Takt- und Rücksetzfunktionen sind alle aktiv HIGH, jede von ihnen kann jedoch auch aktiv LOW relativ zu dem Ausgangssignal der Schalter 123, 127 bzw. 129 gemacht werden, indem eine logische "1" an die Leitungen INVS, INVC und INVR der Exklusiv-ODER-Glieder 124, 129 bzw. 130 angelegt wird. (Falls an die Leitungen INVS, INVC und INVR eine logische "0" angelegt wird, ist die Polarität der Ausgangssignale der Exklusiv- ODER-Glieder 124, 129 und 130 die gleiche wie diejenige der Eingangssignale. Falls eine logische "1" an die Leitungen INVS, INVC und INVR angelegt wird, sind die Ausgangssignale der Exklusiv-ODER-Glieder 124, 129 und 130 gegenüber den Eingangssignalen invertiert.)

Die UND-Glieder 125, 131 und 132 werden aktiviert, indem eine logische "1" an die Eingangsleitungen ENS, ENC bzw. ENR angelegt wird. (Durch Anlegen einer logischen "0" werden sie deaktiviert.) Falls an eine der Eingangsleitungen ENS, ENC oder ENR eine logische "0" angelegt wird, ist das Ausgangssignal des UND-Gliedes eine logische "0" und die zugehörige Funktion der Speicherschaltung 121 wird unabhängig vom Zustand des entsprechenden Exklusiv-ODER-Gliedes deaktiviert. Q_FF liefert ein Flip-Flop-Ausgangssignal und Q_LA liefert ein Verriegelungsausgangssignal, wie es weiter unten in Verbindung mit Fig. 9 erläutert wird. Der konfigurierbare Schalter 122 wählt eines der binären Signale an den Leitungen Q_FF und Q_LA aus und das Ausgangssignal Q des Schalters 122 ist das Eingangssignal für die Ausgangssignal-Auswahllogik 140 und die konfigurierbare Kombinationslogik 100.

Fig. 9 zeigt ein Ausführungsbeispiel der Speicherschaltung 121. Das Speicherelement 121 umfaßt zwei D-Verriegelungsschaltungen LA1 und LA2, die zueinander in Reihe geschaltet und damit die Funktion eines Flip-Flops haben. Die Verriegelungsschaltung LA1 umfaßt N-Kanal-Durchschaltetransistoren P1 und P2 und NOR-Glieder G1 und G2. Die Gates der Durchschaltetransistoren P1 und P2 werden von den Signalen CK bzw. CK gesteuert. Die Verriegelungsschaltung LA2 ist ähnlich aufgebaut und umfaßt N-Kanal-Durchschaltetransistoren P3 und P4 und NOR-Glieder G3 und G4. Die Gates der Durchschaltetransistoren P3 und P4 werden durch die Signale CK bzw. CK gesteuert. Die D-Eingangsleitung ist die Dateneingangsleitung der Verriegelungsschaltung LA1. Die S-Eingangsleitung dient als Setz-Eingangsleitung der Verriegelungsschaltung LA1 und als Rücksetz-Eingangsleitung der Verriegelungsschaltung LA2.

Das Ausgangssignal Q _LA des NOR-Gliedes G1 ist mit der Daten- Eingangsleitung der Verriegelungsschaltung LA2 verbunden. Die Ausgangsleitung Q_LA ist mit der Ausgangsleitung des NOR- Gliedes G2 der Verriegelungsschaltung LA1 verbunden, und die Ausgangsleitung Q_FF ist mit der Ausgangsleitung des NOR- Gliedes G3 der Verriegelungsschaltung LA2 verbunden.

Die konfigurierbare Speicherschaltung 120 (Fig. 8) arbeitet als transparente Verriegelungsschaltung mit Setzen und Rücksetzen durch den zur Konfiguration dienenden Schalter 122 zur Verbindung der Ausgangsleitung Q mit der Ausgangsleitung Q_LA. Das Ausgangssignal auf der Leitung Q_LA folgt dem Eingangssignal, solange das Taktsignal CK LOW ist. Das Ausgangssignal auf der Leitung Q_LA wird gehalten, wenn das Taktsignal CK nach HIGH geht, wodurch der Durchschaltetransistor P1 gesperrt und der Durchschaltetransistor P2 leitend wird. Auf diese Weise wird das Datensignal zu der Ausgangsleitung Q_LA übertragen.

Die Speicherschaltung 120 kann auch so konfiguriert werden, daß sie als D-Flip-Flop mit Setzen und Rücksetzen arbeitet. In dieser Konfiguration ist der Schalter 126 so konfiguriert, daß er das Signal auf der Leitung F1 auswählt. Die Gatter 125, 131 und 132 werden aktiviert, indem ein logische "1" an die Leitungen ENS, ENC bzw. ENR angelegt wird. Dann wird der Schalter 122 so konfiguriert, daß er das Ausgangssignal auf der Leitung Q_FF des Speicherelements 121 auswählt. Das Speicherelement 121 kann schließlich auch als D-Flip-Flop ohne Setzen und Rücksetzen konfiguriert werden, indem die oben beschriebene Konfiguration durch Anlegen einer "0" an die Leitungen ENS und ENR modifiziert wird.

Die konfigurierbare Speicherschaltung 120 kann ferner auch als RS-Verriegelungsschaltung konfiguriert werden, indem die UND-Glieder 125 und 122 aktiviert und das UND-Glied 131 deaktiviert wird, so daß an der CK-Eingangsleitung des Speicherelements 121 eine logische "0" als Eingangssignal geliefert wird. Die logische "0" auf der Leitung CK sperrt den Durchschaltetransistor P3 und schaltet den Durchschaltetransistor P4 durchlässig. Der Schalter 122 wird dann so konfiguriert, daß er das Ausgangssignal auf der Leitung Q_FF auswählt.

Schließlich kann die Speicherschaltung 120 auch als Flankendetektor konfiguriert werden. Um das Speicherelement 120 beispielsweise als Detektor ansteigende Flanken zu konfigurieren, wird das UND-Glied 125 deaktiviert, so daß es eine logische "0" an die Eingangsleitung S anlegt; das UND-Glied 131 wird aktiviert, so daß es ein Taktsignal an die Eingangsleitung CK weitergibt, und der Schalter 126 wird so konfiguriert, daß er die Eingangsleitung 126a auswählt, so daß eine logische "1" an die Eingangsleitung D geliefert wird. Das UND-Glied 132 wird aktiviert. Eine logische "1" als Rücksetzsignal zwingt das Ausgangssignal an Q_FF auf den Pegel einer logischen "0". Ein Taktsignal LOW sperrt die Durchschaltetransistoren P2 und P3 und schaltet den Durchschaltetransistor P1 durchlässig, so daß das NOR-Glied G1 die logische "1" auf der Leitung D invertieren kann und an dem Schaltungsknoten Q _LA eine logische "0" erscheint. Wenn das Taktsignal ansteigt, werden die Transistoren P1 und P4 gesperrt und die Transistoren P2 und P3 eingeschaltet. Die logische "0" an dem Schaltungsknoten Q _LA wird durch das NOR-Glied 23 invertiert, so daß an der Ausgangsleitung Q_FF eine logische "1" erscheint, die die Detektion einer ansteigenden Flanke signalisiert. Q_FF wird dann durch Verwendung des Rücksetz-Eingangs auf "0" zurückgesetzt, und der Flankendetektor steht zur Erfassung der nächsten ansteigenden Flanke bereit. (Es ist zu beachten, daß beim Abfallen des Taktsignals die Transistoren P2 und P3 gesperrt und der Transistor P4 eingeschaltet wird und das Signal an Q_FF eine logische "0" bleibt und seinen Zustand bis zur nächsten ansteigenden Flanke nicht ändert.)

Die Speicherschaltung 120 kann in ähnlicher Weise als Detektor für abfallende Flanken konfiguriert werden, indem eine logische "1" an die Leitung INVC des Exklusiv-ODER-Gliedes 129 angelegt wird. Die Schaltung 120 kann auch als Stufe eines Schieberegisters oder als Stufe eines Zählers betrieben werden.

Die Ausgangssignal-Auswahllogik 140 beinhaltet konfigurierbare Schalter 141 und 142, die jeweils so konfiguriert sind, daß sie unter den auf den Leitungen F1 und F2 auftretenden Ausgangssignalen der Kombinationslogik 100 und dem Ausgangssignal des Speicherelements 120 eines auswählen.

In den Patentansprüchen bedeutet die Aussage, daß eine "Einrichtung eine Konfiguration aufweist", daß diese Einrichtung in Abhängigkeit von einer ausgewählten Gruppe von Werten einer Gruppe von Konfigurationssteuersignalen konfigurierbar sind und nach ihrer Konfiguration durch diese ausgewählte Gruppe von Werten eine bestimmte Funktion ausführen.

Claims

1. Konfigurierbare Kombinationslogik (100-115, 100-a, 100-b) für ein konfigurierbares Logikelement (99), welches aufweist:
eine erste konfigurierbare Einrichtung (101-103) zum Empfang von K binären Signalen, welche Einrichtung wenigstens eine erste Konfiguration aufweist, bei der sie eine erste Gruppe von Ausgangssignalen (110-1, 110-2, 110-3, A, B, C) erzeugt, die eine erste Untergruppe der K binären Signale darstellt, sowie eine zweite Konfiguration aufweist, in der sie eine zweite Gruppe von Ausgangssignalen (110-1, 110-2, 110-3, A, B, D/Q) erzeugt, die eine zweite Untergruppe der K Signale darstellt, wobei die erste Gruppe mit der zweiten Gruppe nicht übereinstimmt,
einen ersten Speicher (108) mit einer Mehrzahl von Speicherplätzen zur Speicherung jeweils eines binären Bits und
eine erste Speicherplatz-Auswahleinrichtung (110) zum Empfang der Ausgangssignale (110-1, 110-2, 110-3, A, B, C) der ersten konfigurierbaren Einrichtung (101-103) und zur Auswahl eines Speicherplatzes in dem ersten Speicher (108) in Abhängigkeit von den Ausgangssignalen (110-1, 110-2, 110-3, A, B, C) der ersten konfigurierbaren Einrichtung (101-103) und zur Abgabe eines ersten Ausgangssignals, welches das an dem ausgewählten Speicherplatz in dem ersten Speicher (108) gespeicherte binäre Bit repräsentiert.

2. Konfigurierbare Kombinationslogik nach Anspruch 1, gekennzeichnet durch
eine zweite konfigurierbare Einrichtung (104-106) zum Empfang der K binären Signale, welche Einrichtung wenigstens eine erste Konfiguration aufweist, in der sie eine dritte Gruppe von Ausgangssignalen erzeugt, welche eine dritte Untergruppe der K binären Signale ist, sowie eine zweite Konfiguration aufweist, in der sie eine vierte Gruppe von Ausgangssignalen erzeugt, die eine vierte Untergruppe der K Signale darstellt, wobei die dritte Gruppe mit der vierten Gruppe nicht übereinstimmt,
einen zweiten Speicher (109) mit einer Mehrzahl von Speicherplätzen zur Speicherung jeweils eines binären Bits,
eine zweite Speicherplatz-Auswahleinrichtung (111) zum Empfang der Ausgangssignale der zweiten konfigurierbaren Einrichtung und zur Auswahl eines Speicherplatzes in dem zweiten Speicher (109) in Abhängigkeit von den Ausgangssignalen der zweiten konfigurierbaren Einrichtung und zur Abgabe eines zweiten Ausgangssignales, welches das an dem ausgewählten Speicherplatz in dem zweiten Speicher (109) gespeicherte binäre Bit repräsentiert und
eine Steuerlogik (112-115) zum Empfang des ersten und zweiten Ausgangssignals der ersten und zweiten Speicherplatz- Auswahleinrichtung (110, 111), welche Steuerlogik (112-115) eine erste Konfiguration aufweist, bei der sie ein erstes Ausgangssignal (F2) liefert, das mit dem ersten Ausgangssignal der ersten Speicherplatz-Auswahleinrichtung (110) übereinstimmt, sowie ein zweites Ausgangssignal (F1), das mit dem zweiten Ausgangssignal der zweiten Speicherplatz- Auswahleinrichtung (111) übereinstimmt, wobei die Steuerlogik (112-115) ferner eine zweite Konfiguration aufweist, bei der sie ein Ausgangssignal liefert, welches einem Signal entspricht, das aus dem ersten und zweiten Ausgangssignal (F1, F2) der ersten und zweiten Speicherplatz- Auswahleinrichtung (110, 111) ausgewählt ist.

3. Konfigurierbare Kombinationslogik nach Anspruch 2, dadurch gekennzeichnet, daß die Anzahl der binären Signale in der ersten, der zweiten, der dritten und der vierten Gruppe (110-1, 110-2, 110-3) von Ausgangssignalen L beträgt, wobei L eine ausgewählte positive ganze Zahl größer oder gleich K ist.

4. Konfigurierbare Kombinationslogik nach Anspruch 3, dadurch gekennzeichnet, daß L=K-1 ist.

5. Konfigurierbare Kombinationslogik nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet,
daß die ersten Speicher (108) 2^K-1 Speicherplätze haben, die alle programmierbar und wiederprogrammierbar sind, und
daß die zweiten Speicher (109) 2^K-1 Speicherplätze haben, die alle programmierbar und wiederprogrammierbar sind.

6. Konfigurierbare Kombinationslogik (100-115, 100-a, 100-b) nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste und/oder die zweite konfigurierbare Einrichtung (101-103; 104-106) und eine weitere konfigurierbare Einrichtung (107) gemeinsam eine konfigurierbare Auswahleinrichtung (100-a) bilden, welche die K binären Signale aus N binären Eingangssignalen (A, B, C, D) und M binären Rückkopplungssignalen (Q) auswählt und welche aus den K binären Signalen mindestens eine Untergruppe (110-1, 110-2, 110-3; 111) bildet, welche jeweils einer Speicherplatz-Auswahleinrichtung (110, 111) zugeführt ist.

7. Konfigurierbare Kombinationslogik nach einem der vorherstehenden Ansprüche, dadurch gekennzeichnet, daß jeder der mehreren Untergruppen (110-i, 111) von binären Signalen eine Speicherplatz-Auswahleinrichtung (110, 111) und ein Speicher (108, 109) zugeordnet ist.

8. Konfigurierbare Kombinationslogik nach einem der vorherstehenden Ansprüche,
dadurch gekennzeichnet,
daß eine oder mehrere der Speicherplatz-Auswahleinrichtungen (110, 111) unterteilt ist/sind, jeder der unterteilten Auswahleinrichtungen eine, insbesondere eine individuelle, Untergruppe von binären Signalen zugeführt ist,
daß jede unterteilte Auswahleinrichtung einen Speicherplatz eines individuellen Speichers (108, 109) auswählt, wobei die Anzahl der Ausgangssignale (F1, F2) der Auswahleinrichtungen entsprechend der Unterteilung der Auswahleinrichtungen (110, 111) bzw. der Anzahl der Speicher (108, 109) erhöht ist und
daß eine Steuerlogik (112-115) vorsehbar ist, zur freien Auswahl von bestimmten Ausgangssignalen (F1, F2) der Kombinationslogik (100-115, 100-a, 100-b) aus der erhöhten Anzahl von Ausgangssignalen (F1, F2).