DE3714980A1

DE3714980A1 - CIRCUIT, ESPECIALLY SEMICONDUCTOR CIRCUIT FOR CONTROLLING REDUNDANT STORAGE CELLS

Info

Publication number: DE3714980A1
Application number: DE19873714980
Authority: DE
Inventors: Hyung-Kyu Lim; Jae-Yeong Do; Rustam Mehta
Original assignee: Samsung Semiconductor and Telecomunications Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1986-05-07
Filing date: 1987-05-06
Publication date: 1987-11-12
Also published as: KR890001847B1; US4794568A; JPH0366760B2; FR2598549A1; GB2191614A; JPS62279600A; GB8710866D0; KR870011693A; GB2191614B; DE3714980C2; HK18293A; FR2598549B1; SG55491G

Description

Die Erfindung betrifft eine Schaltung, insbesondere eine Halbleiterschaltung, zum Ansteuern redundanter Speicherzellen, um in einem Halbleiterspeicher defekte Zellen gegenüber redundanten Zellen auszutauschen.The invention relates to a circuit, in particular a Semiconductor circuit, for driving redundant memory cells, to counter defective cells in a semiconductor memory exchange redundant cells.

In letzter Zeit werden in den meisten Halbleiterspeichern Redundanz-Schaltungen eingesetzt, um die Funktionsfähigkeit dieser Speicher wegen einiger während der Herstellung aufgetretenen Fehler in den Speicherzellen zu gewährleisten.Lately, most semiconductor memories Redundancy circuits used to ensure the functionality this store because of some during manufacturing to ensure errors occurred in the memory cells.

Dazu wird zusätzlich zu einem normalen Hauptspeicherfeld ein Reservespeicherfeld auf dem Chip implementiert, und bei fehlerhaften Speicherzellen im Hauptspeicherfeld die Zeilen oder Spalten, die die defekten Hauptspeicherzellen enthalten, gegen diejenigen Zeilen oder Spalten auszutauschen, die die entsprechenden defektfreien redundanten Zellen enthalten.This is in addition to a normal main storage field implemented a reserve memory field on the chip, and in the case of defective memory cells in the main memory field the rows or columns that contain the defective main memory cells include exchanging for those rows or columns, the corresponding defect-free redundant Contain cells.

Der Austausch defekter Zellen gegen fehlerfreie Zellen in einem Hauptspeicherfeld erfolgt dadurch, daß die Zeilen oder Spalten der fehlerhaften Zellen entweder auf elektrische oder physikalische Weise vom Hauptspeicherfeld abgetrennt und die entsprechenden redundanten Zeilen oder Spalten an den entsprechenden Zeilen- oder Spaltenadressendecoder elektrisch zugeschaltet werden, so daß dieser Adressendecoder auf das Adressen-Bitmuster anspricht, das vorher die fehlerhafte Zeile oder Spalte ausgewählt hätte. Eine derartige Redundanz wird entweder vor oder nach dem Bepacken des Speicherchips implementiert, und zwar durch Anwendung eines von zwei möglichen Verfahren, nämlich entweder durch Aufblasen von Schmelzstellen aus Polysilizium-Kristall mit Hilfe von elektrischen Stromimpulsen oder durch Aufdampfen von leitendem Material durch äußerst genau fokussierte Laserstrahlen.The exchange of defective cells for error-free cells in a main memory field is done by the lines or splitting the faulty cells either on electrical or physically from the main memory array separated and the corresponding redundant lines or columns to the corresponding row or column address decoder be switched on electrically so that this address decoder responds to the address bit pattern, previously the faulty row or column would have chosen. Such redundancy is either implemented before or after packing the memory chip, by using one of two possible ones Process, namely either by inflating melting points made of polysilicon crystal with the help of electrical Current pulses or by vapor deposition of conductive Material through extremely precisely focused laser beams.

Da jedoch die Packungsdichte der Speicherfelder immer größer und die Breite der Leiterbahnen immer geringer wurde, benötigte das Laser-Verfahren immer teurere Geräte, um die Größe und die Position der Laserstrahlen noch genau zu kontrollieren. Das Schmelzverfahren dagegen hatte den Nachteil, daß sehr hohe Ströme zum Auftrennen der Polysilizium-Schmelzpunkte benötigt wurden, wenn auf demselben Chip eine zusätzliche Schaltung untergebracht ist, und daß bei Verwendung von peripheren Schaltkreisen diese vor der Zerstörung durch die hohen Ströme geschützt werden mußten. Deshalb war es nicht mehr möglich, die Packungsdichte der Chips noch zu steigern.However, since the packing density of the memory fields always larger and the width of the conductor tracks ever smaller the laser process required more and more expensive devices, the size and position of the laser beams to control exactly. The melting process against it had the disadvantage that very high currents for separation the polysilicon melting points were needed if an additional circuit is housed on the same chip and that when using peripheral circuits these are protected from being destroyed by the high currents had to be. Therefore it was no longer possible to Pack density of the chips still increase.

Zusätzlich zu den erwähnten Redundanz-Verfahren gibt es noch ein weiteres, bei welchem die defekten Zeilen oder Spalten gegenüber redundanten Zeilen oder Spalten ausgetauscht werden, indem nichtflüchtige Speicherelemente programmiert werden, so daß die entsprechende redundante Zeile oder Spalte selektiv aktiviert wird, wann immer die zu den defekten Hauptspeicherzellen zugehörige Zeile oder Spalte adressiert wird.In addition to the redundancy procedures mentioned there there is yet another where the broken lines or columns versus redundant rows or columns be replaced by non-volatile memory elements be programmed so that the corresponding redundant Row or column is selectively activated whenever the row belonging to the defective main memory cells or column is addressed.

Ein derartiger Austausch von Speicherzellen erfolgt mit Hilfe einer Schaltung, wie sie in den US-PSen 44 22 161 und 45 14 830 beschrieben sind. Derartige Schaltungen benötigen jedoch für den Austausch fehlerhafter Zellen eine erhebliche Anzahl von nicht flüchtigen Speicherelementen.Such an exchange of memory cells takes place with With the help of a circuit such as that described in US Pat. Nos. 4,422,161 and 45 14 830 are described. Such circuits but need for the exchange of faulty cells a significant number of non-volatile memory elements.

Das größe Problem eines derartigen Redundanzverfahrens unter Verwendung von nichtflüchtigen Speicherelementen besteht in der Zuverlässigkeit dieser Elemente selbst. Falls eines der nichtflüchtigen Speicherelemente fehlerhaft ist, welches für den Ersatz von defekten Zellen programmiert ist, geht die in den Speicherelementen gespeicherte Information verloren, und der Ersatz der fehlerhaften Zellen funktioniert nicht.The biggest problem with such a redundancy procedure using non-volatile memory elements is the reliability of these elements themselves. If one of the non-volatile memory elements fails which is for the replacement of defective cells is programmed, the stored in the memory elements Information lost, and the replacement of the faulty Cells does not work.

Aufgabe der Erfindung ist daher die Schaffung einer Schaltung zum Austausch defekter Speicherzellen gegen redundante defektfreie Speicherzellen, bei welcher nur in minimaler Anzahl nichtflüchtige Speicherelemente benötigt werden, die eine zuverlässige Betriebssicherheit garantieren.The object of the invention is therefore to create a circuit to replace defective memory cells with redundant ones defect-free memory cells, in which only in minimal Number of non-volatile memory elements are required that guarantee reliable operational safety.

Zur Lösung dieser Aufgabe dienen die im kennzeichnenden Teil des Hauptanspruches enthaltenen Merkmale.To solve this task, the in the characteristic Features contained in the main claim.

Die erfindungsgemäße Schaltung enthält somit einen Hauptdecoder, in den Adressensignale für die Auswahl einer zu den Hauptspeicherzellen führenden Hauptleitung eingegeben werden, und einen redundanten Decoder, der entsprechend der Anzahl der Adressensignale Adressenprogrammierungseinheiten sowie eine zusätzliche Adressenprommierungseinheit besitzt. Die Eingangssignale dieser zusätzlichen Adressenprogrammierungseinheit sind gegenüber den Eingangssignalen von einer der übrigen Adressenprogrammierungseinheiten komplementär. Ein Ausgangssignal dieser beiden Einheiten wird potentialfrei (floating), falls ein Austausch defekter Zellen gegen defektfreie Zellen nicht notwendig ist. Jede Adressenprogrammierungseinheit weist einen nichtflüchtigen Speicherbaustein, eine Programmkontrolleinheit zum Programmieren des Speicherelementes und eine Abfrageschaltung auf, welche bestimmt, ob ein Austausch entsprechend dem Programmstatus der Speicherbausteine und den Eingangssignalen erfolgen soll oder nicht.The circuit according to the invention thus contains a main decoder, in the address signals for selecting one too the main line carrying the main memory cells be, and a redundant decoder that works accordingly the number of address signals address programming units and an additional addressing unit owns. The input signals of this additional address programming unit are compared to the input signals from one of the other address programming units complementary. An output signal from these two units becomes floating if an exchange is defective Cells against defect-free cells is not necessary. Each address programming unit has a non-volatile one Memory block, a program control unit for programming the memory element and a query circuit on which determines whether an exchange is appropriate the program status of the memory modules and the Input signals should take place or not.

Zur Steigerung der Zuverlässigkeit können vier nichtflüchtige Speicherzellen pro Speicherbaustein verwendet werden.Four non-volatile can increase reliability Memory cells can be used per memory chip.

Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.Further advantageous embodiments of the invention are characterized in the subclaims.

Die Erfindung soll im folgenden anhand der in den Figuren dargestellten Ausführungsform erläutert werden. Es zeigen:The invention will now be described with reference to the figures illustrated embodiment will be explained. Show it:

Fig. 1 ein Blockschaltbild eines redundanten Zeilendecoders, der mehrere Zeilenadressenprogrammierungseinheiten enthält, und eines daran angeschlossenen Hauptzeilendecoders;Contains 1 is a block diagram of a redundant row decoder, a plurality of row address programming units, and connected thereto a main row decoder.

Fig. 2 die Schaltung einer Zeilenadressenprogrammierungseinheit; FIG. 2 shows the circuit of a row address programming unit;

Fig. 3 einen Querschnitt durch einen nichtflüchtigen FLOTOX-Speicherbaustein;3 shows a cross section through a FLOTOX nonvolatile memory device.

Fig. 4 ein Schaltbild des Speicherbausteins von Fig. 3; FIG. 4 shows a circuit diagram of the memory module of FIG. 3;

Fig. 5 ein Schaltbild eines nichtflüchtigen FLOTOX- Speicherbausteins mit vier in Brücke zusammengeschalteten Speicherzellen; Fig. 5 is a circuit diagram of a nonvolatile memory device FLOTOX with four interconnected in bridge memory cells;

Fig. 6 eine Redundanz-Schaltung mit mehreren Hauptzeilendecodern und redundanten Zeilendecodern; und Fig. 6 is a redundancy circuit having a plurality of main row decoders and redundant row decoders; and

Fig. 7 die Schaltung eines Schaltungselementes zum Einprägen einer hohen Spannung. Fig. 7 shows the circuit of a circuit element for impressing a high voltage.

In Fig. 1 ist eine redundante Schaltung zum Austausch einer an fehlerhafte Speicherzellen angeschlossenen Hauptzeilenleitung 4 gegenüber einer redundanten Zeilenleitung 3 dargestellt. Obwohl die redundante Schaltung aus Fig. 1 nur für die Redundanz der Zeilenleitung (auch als "Bit- Leitung" bezeichnet) Anwendung findet, kann diese Schaltung ebenfalls selbstverständlich für eine Spaltenleitung (auch als "Wort-Leitung" bezeichnet) eingesetzt werden.In Fig. 1 a redundant circuit for replacing a defective memory cells connected to the main row line 4 is shown with respect to a redundant row line 3. Although the redundant circuit from FIG. 1 is only used for the redundancy of the row line (also referred to as "bit line"), this circuit can of course also be used for a column line (also referred to as "word line").

Die redundante Schaltung gemäß Fig. 1 enthält einen Hauptzeilendecoder 20, der eine Kombination der Zeilenadressensignale und ihrer komplementären Werte Ao/Ao, A ₁/A ₁, . . . . und A _i/A _i (A _k/A _k bedeutet A _k oder A _k, und k kann einen der Werte zwischen 0 und i annehmen) von hier nicht dargestellten Zeilenadressenpuffern empfängt und außerdem mit einem weiteren Eingang an die redundante Zeilenleitung 3 angeschlossen ist. Der Hauptzeilendecoder 20 ist ein NOR-Gatter, wie es in gewöhnlichen Halbleiterspeicherbausteinen eingesetzt wird, und steuert die an die Hauptzeilenleitung 4 angeschlossenen Speicherzellen nur dann an, wenn sämtliche Eingangsadressensignale auf "logisch 0" liegen.The redundant circuit according to FIG. 1 contains a main row decoder 20 which combines the row address signals and their complementary values Ao / Ao , A ₁ / A ₁ ,. . . . and A _i / A _i ( A _k / A _k means A _k or A _k , and k can assume one of the values between 0 and i ) from row address buffers, not shown here, and is also connected to the redundant row line 3 with a further input . The main row decoder 20 is a NOR gate, as is used in conventional semiconductor memory modules, and only drives the memory cells connected to the main row line 4 when all input address signals are at "logic 0".

Ein redundanter Zeilendecoder 10 enthält mehrere Zeilenadressenprogrammierungseinheiten RAPD ₀ bis RAPD _i, in welche von hier nicht dargestellten Zeilenadressenpuffern entsprechende Signalpaare, bestehend aus einem Zeilenadressensignal und seinem komplementären Wert, A ₀, A ₀; A ₁, A ₁; . . . A _i, A _i, eingegeben werden, eine zusätzliche Zeilenadressenprogrammierungseinheit RAPD _{i + 1}, in welche die komplementären Werte A _i, A _i derjenigen Zeelenadressensignale A _i, A _i eingegeben werden, welche die Zeilenadressenprogrammierungseinheit -RAPD _i empfängt, die redundante Zeilenleitung 3, an die sämtliche Ausgangsleitungen 2-0 bis 2-i+1 der Zeilenadressenprogrammierungseinheiten RAPD ₀ bis RAPD _i+1 angeschlossen sind, und einen als Treiber dienenden Depletion-MOSFET, dessen Gate und Source-Elektroden an die redundante Zeilenleitung 3 und dessen Drain-Elektrode an eine Spannungsquelle mit der Versorgungsspannung V _cc (+5 Volt) angeschlossen sind.A redundant row decoder 10 contains a plurality of row address programming units RAPD ₀ to RAPD _i , into which corresponding signal pairs of row address buffers not shown here, consisting of a row address signal and its complementary value, A ₀ , A ₀ ; A ₁ , A ₁ ; . . . A _i , A _i , an additional row address programming unit RAPD _{i + 1} , into which the complementary values A _i , A _{i of} those row address signals A _i , A _i are received, which the row address programming unit - RAPD _i receives, the redundant row line 3 , to which all output lines 2-0 to 2 - i + 1 of the row address programming units RAPD ₀ to RAPD _{i +1 are} connected, and a depletion MOSFET serving as a driver, its gate and source electrodes to the redundant row line 3 and its drain electrode are connected to a voltage source with the supply voltage V _cc (+5 volts).

Es sei betont, daß die Anzahl der Zeilenadressenprogrammierungseinheiten RAPD ₀ bis RAPD _i+1 um eins höher ist als beim Zeilenadressen-Bitmuster. Wenn beispielsweise ein Halbleiterspeicher mit 2ⁿ Zeilenleitungen in einem Hauptspeicherfeld n Adressenbits zur Auswahl nur einer einzigen Zeilenleitung benötigt, beträgt die Anzahl der Zeilenadressenprogrammierungseinheiten n + 1.It should be emphasized that the number of row address programming units RAPD ₀ to RAPD _{i +1} is one more than that of the row address bit pattern. For example, if a semiconductor memory with 2 ⁿ row lines in a main memory array requires n address bits to select only a single row line, the number of row address programming units is n + 1.

Wie Fig. 1 zeigt, sind die Eingangssignale A _i und A _i der zusätzlichen Zeilenadressenprogrammierungseinheit RAPD _{i + 1} komplementär zu den Eingangssignalen A _i und A _i, die in die davor liegende Zeilenadressenprogrammierungseinheit RAPD _i eingegeben werden. Falls die redundante Zeilenleitung 3 aufgrund defektfreier Speicherzellen im Hauptspeicherfeld nicht aktiviert zu werden braucht, wird die redundante Zeilenleitung 3 immer auf "logisch 0" gehalten, so daß keine redundante Speicherzelle angesteuert wird. Dies hat seinen Grund darin, daß sich jedes Signal auf den Ausgangsleitungen 2-i und 2-i+1 der Zeilenadressenprogrammierungseinheiten RAPD _i und RAPD _{i + 1} der Zeilenadressenprogrammierungseinheiten RAPD _i und RAPD _{i + 1} in einem jeweils entgegengesetzten logischen Zustand durch Reset-Programmierung sämtlicher Zeilenadressenprogrammierungseinheiten befinden, war später noch im Detail beschrieben werden soll.As shown in FIG. 1, the input signals A _i and A _{i of} the additional row address programming unit RAPD _{i + 1 are} complementary to the input signals A _i and A _i that are input into the row address programming unit RAPD _i located in front of them. If the redundant row line 3 does not need to be activated due to defect-free memory cells in the main memory field, the redundant row line 3 is always kept at "logic 0", so that no redundant memory cell is activated. The reason for this is that each signal on the output lines 2 - i and 2 - i + 1 of the row address programming units RAPD _i and RAPD _{i + 1 of} the row address programming units RAPD _i and RAPD _{i + 1 are} in a respectively opposite logic state by means of reset programming all row address programming units are located, was to be described later in detail.

Falls andererseits die zu den entsprechenden defektfreien Ersatzspeicherzellen gehörende redundante Zeilenleitung 3 aufgrund einer oder mehrerer defekter Hauptspeicherzellen an der Hauptzeilenleitung 4 angesteuert werden muß, werden die Zeilenadressenprogrammierungseinheiten RAPD ₀ bis RAPD _{i + 1} programmiert, wie später noch beschrieben werden soll, so daß sämtliche Zeilenadressenprogrammierungseinheiten RAPD ₀ bis RAPD _{i + 1} mit den die Hauptzeilenleitung 4 ansteuernden Zeilenadressen-Eingangssignalen nichtleitend, d. h. gesperrt werden.If, on the other hand, the redundant row line 3 belonging to the corresponding defect-free spare memory cells has to be driven due to one or more defective main memory cells on the main row line 4 , the row address programming units RAPD ₀ to RAPD _{i + 1 are} programmed, as will be described later, so that all row address programming units RAPD ₀ to RAPD _{i + 1} with the row address input signals driving the main row 4 are made nonconductive, ie blocked.

Anschließend wird die redundante Zeilenleitung 3 auf "logisch 1" (+5 Volt) durch Übertragung der Spannung V _cc über den Depletion-MOSFET 1 gebracht, während der Hauptzeilendecoder 20 nicht angesteuert wird, so daß die Hauptzeilenleitung 4 auf "logisch 0" liegt.Subsequently, the redundant row line 3 is brought to "logic 1" (+5 volts) by transmitting the voltage V _cc via the depletion MOSFET 1 while the main row decoder 20 is not being driven, so that the main row line 4 is at "logic 0".

In Fig. 2 ist schematisch ein Schaltbild eines der Zeilenadressenprogrammierungseinheiten -RAPD ₀ bis RAPD _{i + 1} dargestellt. Die eingesetzten Transistoren sind sämtlich n-Kanal- Enhancement- oder Depletion-MOSFETs. Die Schwellwertspannung der Depletion-MOSFETs beträgt etwa -3 Volt und die der Enhancement-MOSFETs etwa +3 Volt. Die Impulssignale RS, CP und PR liegen normalerweise auf dem unteren Pegel. Ferner sind ein nichtflüchtiger Speicherbaustein 100 sowie Schaltungselemente 200, 300 und 400 zum Einprägen einer hohen Spannung vorgesehen. . RAPD RAPD ₀ shown to _{i + 1} - in Figure 2 is a circuit diagram schematically one of the row address programming units. The transistors used are all n- channel enhancement or depletion MOSFETs. The threshold voltage of the depletion MOSFETs is approximately -3 volts and that of the enhancement MOSFETs is approximately +3 volts. The pulse signals RS, CP and PR are normally at the lower level. Furthermore, a non-volatile memory module 100 and circuit elements 200 , 300 and 400 for impressing a high voltage are provided.

Der hier verwendete Speicherbaustein 100 ist ein nichtflüchtiger FLOTOX-Speicherbaustein.The memory device 100 used here is a non-volatile FLOTOX memory device.

Nähere Angaben über nicht flüchtige FLOTOX-Speicherbausteine finden sich beispielsweise im Aufsatz "16 k E²PROM Employing New Array Architecture" im IEEE Journal of Solid State circuits, Oktober 1982, S. 833-840.More detailed information on non-volatile FLOTOX memory modules can be found, for example, in the article "16 k E ² PROM Employing New Array Architecture" in the IEEE Journal of Solid State circuits, October 1982, pp. 833-840.

In Fig. 3 ist der Aufbau eines derartigen nichtflüchtigen FLOTOX-Speicherbausteins dargestellt, der einen Grundkörper 170 aus p-Substrat, einen N⁺-Source-Bereich 140, einen N⁺-Drain-Bereich 131 und einen N⁺-Löschungs-Drain-Bereich aufweist. Auf dem N⁺-Löschungs-Drain-Bereich 121 ist eine erste Oxidschicht 160 mit einer Dicke von 7 nm bis 20 nm (70 Å bis 200 Å) als Tunnel-Oxidschicht aufgetragen. Ferner ist eine zweite Oxidschicht 180 auf dem p-Substrat 170 zwischen dem N⁺-Source-Bereich 140 und dem N⁺-Drain-Bereich 131 als Gate-Oxidschicht aufgetragen. Außerdem sind eine erste und zweite Isolierschicht 161 und 162, eine erste polykristalline Siliziumschicht 158 als potentialfreie (floating) Gate-Elektrode und eine zweite polykristalline Siliziumschicht 111 als Programmierungs- Gate-Elektrode vorgesehen. FIG. 3 shows the structure of such a non-volatile FLOTOX memory chip, which has a base body 170 made of p-type substrate, an N⁺ source region 140 , an N⁺ drain region 131 and an N⁺ erasure drain Area. A first oxide layer 160 with a thickness of 7 nm to 20 nm (70 Å to 200 Å) is applied as a tunnel oxide layer on the N⁺ erasure drain region 121 . Furthermore, a second oxide layer 180 is applied on the p-substrate 170 between the N⁺ source region 140 and the N⁺ drain region 131 as a gate oxide layer. In addition, a first and second insulating layer 161 and 162 , a first polycrystalline silicon layer 158 as a floating gate electrode and a second polycrystalline silicon layer 111 as a programming gate electrode are provided.

Fig. 4 zeigt das entsprechende Schaltungssymbol des Speicherbausteins aus Fig. 3. FIG. 4 shows the corresponding circuit symbol of the memory module from FIG. 3.

Der Schreibbetrieb des nicht flüchtigen FLOTOX-Speicherbaustein erfolgt durch Anlegen einer positiven Spannung (etwa +20 Volt) an die Programmierungs-Gate-Elektrode 111 und durch Anlegen von Masse an die Löschungs-Drain- Elektrode 121. Dieses Potential erzeugt ein elektrisches Feld über die erste Oxidschicht 160, wodurch der Tunnel Übergang der Elektronen von der Löschungs-Drain-Elektrode 121 zur potentialfreien (floating) Gate-Elektrode 150 erzeugt wird. Nach dem Übergang der Elektronen zur Gate- Elektrode 150 aufgrund des Tunneleffektes wird die Schwellwertspannung des Speicherbausteins positiv, so daß sich dieser nun im Enhancement-Modus befindet, d. h. selbstsperrend ist. Während des Lesebetriebs, bei der eine positive Spannung von etwa 2 Volt an der Programmierungs-Gate-Elektrode 111 anliegt, wird der Speicherbaustein also nichtleitend.The write operation of the non-volatile FLOTOX memory chip is carried out by applying a positive voltage (approximately +20 volts) to the programming gate electrode 111 and by applying ground to the erase drain electrode 121 . This potential creates an electric field across the first oxide layer 160 , thereby creating the tunnel transition of the electrons from the erase drain electrode 121 to the floating gate electrode 150 . After the transition of the electrons to the gate electrode 150 due to the tunnel effect, the threshold voltage of the memory module becomes positive, so that it is now in the enhancement mode, ie is self-locking. During the read operation, in which a positive voltage of approximately 2 volts is applied to the programming gate electrode 111 , the memory module is therefore non-conductive.

Zum Löschen des Speicherbausteins aus Fig. 3 und 4 wird eine positive Spannung V _pp an die Löschungs-Drain-Elektrode 121 angelegt, während die Programmierungs-Gate-Elektrode 111 an Masse gelegt, d. h. geerdet wird. Dadurch fließen die Elektroden aufgrund des Tunneleffektes zur Löschungs- Drain-Elektrode 121, und die potentialfreie (floating) Gate-Elektrode 150 wird positiv aufgeladen. Somit befindet sich der Speicherbaustein im Depletion-Modus und wird während des Lesebetriebes selbstleitend.To erase the memory device of Fig. 3 and 4, a positive voltage V _pp is applied to the erasure drain electrode 121, while the programming gate electrode 111 down to ground, ie is grounded. As a result, the electrodes flow to the erasure drain electrode 121 due to the tunnel effect, and the floating gate electrode 150 is charged positively. The memory module is thus in depletion mode and becomes self-conducting during reading operation.

Die Programmierungs-Gate-Elektrode 111, die Löschungs-Drain- Elektrode 121 und die Drain-Elektrode 131 des nichtflüchtigen FLOTOX-Speicherbausteins sind entsprechend an die Verbindungsleitungen 110, 120 und 130 angeschlossen, während die Source-Elektrode 140 geerdet ist.The programming gate electrode 111 , the erase drain electrode 121 and the drain electrode 131 of the non-volatile FLOTOX memory device are connected to the connecting lines 110, 120 and 130 , respectively, while the source electrode 140 is grounded.

In Fig. 7 ist die Schaltung eines herkömmlichen Schaltungselementes zum Einprägen einer hohen Spannung dargestellt.In Fig. 7, the circuit of a conventional circuit element is shown for impressing a high voltage.

Dieses Schaltungselement enthält einen Enhancement-MOSFET 214 (im folgenden als "E-MOSFET" bezeichnet), an dessen Drain-Elektrode 210 eine positive Spannung V _pp liegt, die von einer entsprechenden, hier nicht dargestellten Schaltung erzeugt wird, und dessen Source-Elektrode an einen Knotenpunkt 222 und dessen Gate-Elektrode an einen Knotenpunkt 220 angeschlossen sind, einen Treibertransistor, bestehend aus einem E-MOSFET 218, dessen Gate- und Drain-Elektrode ebenfalls am Knotenpunkt 222 und dessen Source-Elektrode am Knotenpunkt 220 angeschlossen sind, und einen MOS-Koppelkondensator 216, an dessen eine Elektrode 212 ein Taktimpuls Φ, d. h. ein Rechteckimpuls von 5 V _ss, angelegt wird, der von einem nicht näher dargestellten Impulsgenerator erzeugt wird, und dessen andere Elektrode am Knotenpunkt 222 angeschlossen ist.This circuit element contains an enhancement MOSFET 214 (hereinafter referred to as "E-MOSFET"), at the drain electrode 210 of which there is a positive voltage V _pp , which is generated by a corresponding circuit, not shown here, and the source electrode a node 222 and its gate electrode are connected to a node 220 , a driver transistor consisting of an E-MOSFET 218 , the gate and drain electrode of which are also connected to node 222 and the source electrode of node 220 , and a MOS coupling capacitor 216 , to whose one electrode 212 a clock pulse imp , ie a rectangular pulse of 5 V _ss , is applied, which is generated by a pulse generator, not shown, and whose other electrode is connected to node 222 .

Wenn der Knotenpunkt 220 auf den Wert "logisch 1" (+5 Volt) gebracht wird, wird der MOSFET 214 zum Laden des getakteten Kondensators 216 eingeschaltet. Anschließend wird die Ladung vom MOS-Kondensator 216 bei jedem Taktimpuls durch den E-MOSFET 218 zum Knotenpunkt 220 übertragen. Da der Knotenpunkt 220 in diesem Fall potentialfrei ist, also "floatet", steigt dessen Spannung auf hohes Spannungspotential V _pp (+20 Volt).When node 220 is brought to "logic 1" (+5 volts), MOSFET 214 is turned on to charge clocked capacitor 216 . Subsequently, the charge from the MOS capacitor 216 is transferred to the node 220 at every clock pulse through the E-MOSFET 218 . Since the node 220 is floating in this case, that is to say "floats", its voltage rises to a high voltage potential V _pp (+20 volts).

Wenn sich dagegen der Knotenpunkt 220 auf "logisch 0", d. h. Null- oder Massepotential, befindet, wird der MOSFET 214 ausgeschaltet. Obwohl weiterhin der Taktimpuls Φ am MOS-Kondensator 216 anliegt und dadurch noch etwas Ladung zum Knotenpunkt 220 übertragen wird, wird dieser auf "logisch 0" bleiben, da er geerdet ist.On the other hand, if node 220 is at "logic 0", ie zero or ground potential, MOSFET 214 is switched off. Although the clock pulse Φ continues to be applied to the MOS capacitor 216 and thereby some charge is still transferred to the node 220 , this will remain at "logic 0" because it is grounded.

Wie Fig. 2 zeigt, ist jeder Knotenpunkt 220 der Schaltungselemente 200, 300 und 400 zum Einprägen einer hohen Spannung an Verbindungsleitungen 33, 120 und 34 angeschlossen. Die Verbindungsleitungen 31, 32, 33, 34, 35, 36, 110, 120 und 130 können beispielsweise aus Polysilizium oder Metall bestehen. Zwischen der Spannungsquelle mit der Versorgungsspannung V _cc (+5 Volt) und der Verbindungsleitung 34 sind in Reihe ein E-MOSFET 64 und ein Depletion- MOSFET 65 (im folgenden als "D-MOSFET" bezeichnet) eingeschaltet, welche eine gemeinsame Source-Drain-Verbindung haben. Die Gate-Elektrode des D-MOSFET 65 ist an die Verbindungsleitung 34 angeschlossen. An die Gate-Elektrode des E-MOSFET 64 wird ein Impulssignal CP angelegt, das zur Zeit des Adressierungsprogramms auf den Wert "logisch 1" ansteigt, worauf noch später näher eingegangen werden soll.As FIG. 2 shows, each node 220 of the circuit elements 200, 300 and 400 is connected to connecting lines 33, 120 and 34 in order to impress a high voltage. The connecting lines 31, 32, 33, 34, 35, 36, 110, 120 and 130 can for example consist of polysilicon or metal. An E-MOSFET 64 and a depletion MOSFET 65 (hereinafter referred to as "D-MOSFET"), which have a common source-drain, are connected in series between the voltage source with the supply voltage V _cc (+5 volts) and the connecting line 34 -Have a connection. The gate electrode of the D-MOSFET 65 is connected to the connecting line 34 . A pulse signal CP is applied to the gate electrode of the E-MOSFET 64 and rises to the value "logic 1" at the time of the addressing program, which will be discussed in more detail later.

Zwischen der Verbindungsleitung 34 und Masse ist der Drain-Source-Kanal eines E-MOSFET 66 geschaltet. An die Gate-Elektrode dieses E-MOSFET 66 wird ein Reset-Impulssignal RS angelegt, das während des Reset-Programms den Wert "logisch 1" hat, worauf später noch näher eingegangen werden soll. Während des Adressierungsprogramms wird demnach die Spannung der Verbindungsleitungen 30 auf dem Wert "logisch 1" (+5 Volt) liegen, da die beiden MOSFETs 64 und 65 durchgeschaltet sind, und anschließend auf hohes Potential (+20 Volt) aufgrund der Wirkung des Schaltungselementes 400 zum Einprägen einer hohen Spannung.The drain-source channel of an E-MOSFET 66 is connected between the connecting line 34 and ground. A reset pulse signal RS is applied to the gate electrode of this E-MOSFET 66 , which has the value "logic 1" during the reset program, which will be discussed in more detail later. Accordingly, during the addressing program, the voltage of the connecting lines 30 will be at the value "logic 1" (+5 volts) since the two MOSFETs 64 and 65 are turned on, and then at high potential (+20 volts) due to the action of the circuit element 400 to impress a high voltage.

Zwischen der Spannungsquelle mit der Versorgungsspannung V _cc (+5 Volt) und Masse sind die Drain-Source-Kanäle eines D-MOSFET 68, an dessen Gate-Elektrode der komplementäre Wert CP des Impulssignals CP angelegt wird, eines E-MOSFET 69, an dessen Gate-Elektrode dasselbe Signal CP wie an den MOSFET 68 angelegt wird, und eines D-MOSFET 70 in Reihe geschaltet, dessen GATE-Elektrode geerdet ist. Der Verbindungspunkt 71 beider MOSFETs 68 und 69 ist mit der Verbindungsleitung 34 verbunden.The drain-source channels of a D-MOSFET 68 , to whose gate electrode the complementary value CP of the pulse signal CP , an E-MOSFET 69 , are connected between the voltage source with the supply voltage V _cc (+5 volts) and ground whose gate electrode has the same signal CP as that applied to MOSFET 68 , and a D-MOSFET 70 connected in series whose GATE electrode is grounded. The connection point 71 of both MOSFETs 68 and 69 is connected to the connection line 34 .

Der aus den MOSFETs 67 bis 70 gebildete Schaltkreis dient als Referenzspannungsgenerator, wenn sich das Signal CP auf dem Wert "logisch 1" befindet, wodurch während des Lesebetriebes V _cc/2 (+2,5 Volt) auf den Verbindungsleitungen 34 und 110 erzeugt wird, worauf später noch näher eingegangen werden soll. Eine Spannung von V _cc/2 auf der Verbindungsleitung 110 gibt dem nichtflüchtigen FLOTOX-Speicherbaustein 100 im Depletion-Modus während des Lesebetriebes eine bessere Leitfähigkeit.The circuit formed from the MOSFETs 67 to 70 serves as a reference voltage generator when the signal CP is at the value "logic 1", whereby V _cc / 2 (+2.5 volts) is generated on the connecting lines 34 and 110 during the reading operation , which will be discussed in more detail later. A voltage of V _cc / 2 on the connecting line 110 gives the non-volatile FLOTOX memory module 100 a better conductivity in the depletion mode during the read operation.

Die Verbindungsleitung 34 ist über den Drain-Source-Kanal eines D-MOSFET 90 mit der Verbindungsleitung 110 verbunden. Die Gate-Elektrode des MOSFET 90 ist an die Verbindungsleitung 33 angeschlossen. Zwischen der Spannungsquelle mit der Versorgungsspannung V _cc und der Verbindungsleitung 33 sind ein E-MOSFET 44 und ein D-MOSFET 45 in Reihe geschaltet. Die Gate-Elektrode des E-MOSFET 44 ist an die Verbindungsleitung 31, auf der ein von einem hier nicht dargestellten Adressenpuffer übertragenes Adressensignal A _k anliegt, und die Gate-Elektrode des D-MOSFET 45 an die Verbindungsleitung 33 angeschlossen. Zwischen der Verbindungsleitung 33 und Masse sind zwei E-MOSFETs 46 und 47 parallel geschaltet. An die Gate-Elektrode des E-MOSFET 46 wird ein Impulssignal PR angelegt. Die Gate-Elektrode des E-MOSFET 47 ist an die Verbindungsleitung 32 angeschlossen, auf der ein Adressensignal A _k, d. h. der komplementäre Wert des Adressensignals A _k, anliegt. Wenn sich das Impulssignal PR auf dem Wert "logisch 0" befindet und das Adressensignal A _k "logisch 1" (und A _k "logisch 0") ist, wird die Verbindungsleitung 33 auf hohem Potential V _pp liegen, was durch die beiden leitenden MOSFETs 44 und 45 und anschließend durch die Wirkung des Schaltungselementes 200 zum Einprägen einer hohen Spannung erreicht wird. Wenn das Adressensignal A _k "logisch 1" (und A _k "logisch 0") ist, wird die Verbindungsleitung 33 auf "Logisch 0" liegen, da nun der MOSFET 47 durchgeschaltet ist.The connecting line 34 is connected to the connecting line 110 via the drain-source channel of a D-MOSFET 90 . The gate electrode of the MOSFET 90 is connected to the connecting line 33 . An E-MOSFET 44 and a D-MOSFET 45 are connected in series between the voltage source with the supply voltage V _cc and the connecting line 33 . The gate electrode of the E-MOSFET 44 is connected to the connecting line 31 , on which an address signal A _k transmitted by an address buffer (not shown here) is present, and the gate electrode of the D-MOSFET 45 is connected to the connecting line 33 . Two E-MOSFETs 46 and 47 are connected in parallel between the connecting line 33 and ground. A pulse signal PR is applied to the gate electrode of the E-MOSFET 46 . The gate electrode of the E-MOSFET 47 is connected to the connecting line 32 on which an address signal A _k , ie the complementary value of the address signal A _k , is present. If the pulse signal PR is at the "logic 0" value and the address signal A _{k is} "logic 1" (and A _k "logic 0"), the connecting line 33 will be at a high potential V _pp , which is due to the two conductive MOSFETs 44 and 45 and then achieved by the action of the circuit element 200 for impressing a high voltage. If the address signal A _{k is} "logic 1" (and A _{k is} "logic 0"), the connecting line 33 will be at "logic 0" since the MOSFET 47 is now switched on.

Schließlich ist das Ende der mit der Löschungs-Drain-Elektrode 121 verbundenen Verbindungsleitung 120 am Anschlußpunkt 156 angeschlossen, welcher zwei E-MOSFET 54 und 55 miteinander verbindet, die zwischen der Spannungsquelle mit der Versorgungsspannung V _cc und Masse in Reihe geschaltet sind, durch ein Reset-Signal RS und dessen komplementären Wert RS gesteuert werden und somit als Inverter funktionieren. Wenn sich das Reset-Signal RS während des Reset-Programms auf hohem Pegel befindet, liegt die Verbindungsleitung 120 auf hohem Potential V _pp, was durch den Inverter und das Schaltungselement 300 zum Einprägen einer hohen Spannung bewirkt wird.Finally, the end of the connecting line 120 connected to the erasure drain electrode 121 is connected to the connection point 156 , which connects two E-MOSFETs 54 and 55 to one another, which are connected in series between the voltage source and the supply voltage V _CC and ground Reset signal RS and its complementary value RS are controlled and thus function as an inverter. If the reset signal RS is at a high level during the reset program, the connecting line 120 is at a high potential V _pp , which is caused by the inverter and the circuit element 300 for impressing a high voltage.

Zwischen der Spannungsquelle mit der Versorgungsspannung V _cc und der Verbindungsleitung 130, die zur Drain-Elektrode 131 des nicht flüchtigen Speicherbausteins 100 führt, sind ein D-MOSFET 81, dessen Gate-Elektrode an einem Knotenpunkt 38 angeschlossen ist, und ein weiterer D- MOSFET 82 in Reihe geschaltet, dessen Gate-Elektrode geerdet ist.Between the voltage source with the supply voltage V _cc and the connecting line 130 , which leads to the drain electrode 131 of the non-volatile memory module 100 , there is a D-MOSFET 81 , the gate electrode of which is connected to a node 38 , and a further D-MOSFET 82 connected in series, the gate electrode of which is grounded.

Die am Knotenpunkt 38 angeschlossene Verbindungsleitung 35 führt zur Drain-Elektrode eines E-MOSFET 83, welche wiederum mit den Gate-Elektroden zweier weiterer E-MOSFETs 85 und 87 verbunden ist. Wenn das Signal PR während des Adressierungsprogramms auf "logisch 1" liegt und an die Gate-Elektrode des E-MOSFET 83 übertragen ist, dessen Source-Elektrode geerdet ist, wird der E-MOSFET 83 angeschaltet.The connecting line 35 connected at the node 38 leads to the drain electrode of an E-MOSFET 83 , which in turn is connected to the gate electrodes of two further E-MOSFETs 85 and 87 . If the signal PR is "logic 1" during the addressing program and is transmitted to the gate electrode of the E-MOSFET 83 whose source electrode is grounded, the E-MOSFET 83 is switched on.

Der E-MOSFET 85 und ein D-MOSFET 84 sind zu einem Knotenpunkt 39 in Reihe geschaltet, um einen Inverter zu bilden. Der Knotenpunkt 39 ist an der Gate-Elektrode eines E-MOSFET 86 über die Verbindungsleitung 36 angeschlossen. Die Drain-Source-Kanäle der MOSFETs 86 und 87 sind zwischen den Verbindungsleitungen 31 und 32 über einen Knotenpunkt 37 in Reihe geschaltet.The E-MOSFET 85 and a D-MOSFET 84 are connected in series to a node 39 to form an inverter. The node 39 is connected to the gate electrode of an E-MOSFET 86 via the connecting line 36 . The drain-source channels of the MOSFETs 86 and 87 are connected in series between the connecting lines 31 and 32 via a node 37 .

Der Knotenpunkt 37 ist wiederum mit der Gate-Elektrode eines E-MOSFET 88 verbunden, dessen Source-Elektrode geerdet ist. Die Drain-Anschlußleitung 89 des E-MOSFET 88 ist an die redundante Zeilenleitung 3 angeschlossen.The node 37 is in turn connected to the gate electrode of an E-MOSFET 88 , the source electrode of which is grounded. The drain connection line 89 of the E-MOSFET 88 is connected to the redundant row line 3 .

Der von den MOSFETs 81 bis 88 gebildete Schaltkreis arbeitet während des Lesebetriebes als Abfrageeinheit, um zu bestimmen, ob eine redundante Zeilenleitung entsprechend dem programmierten Status des nichtflüchtigen Speicherbausteins 100 ausgewählt werden soll oder nicht. D. h. falls der nichtflüchtige Speicherbaustein 100 im Depletion- Modus programmiert ist und das Zeilenadressensignal A _k auf der Verbindungsleitung 31 auf "logisch 0" liegt, wird die Spannung des Knotenpunktes 38 sehr gering sein (auf Masse liegen), was durch die Leitung des Speicherbausteins 100 und durch das Signal PR bewirkt wird, welches während des Lesebetriebes "logisch 0" ist. Anschließend werden die MOSFETs 85 und 87 ausgeschaltet, und der MOSFET 86 wird aktiviert. Deshalb liegt das Potential des Knotenpunktes 37 auf dem Wert "logisch 0" und das der redundanten Zeilenleitung 3, die an die Verbindungsleitung 89 angeschlossen ist, auf dem Wert "logisch 1", so daß die entsprechende redundante Speicherzelle angesprochen wird.The circuit formed by the MOSFETs 81 to 88 operates as an interrogation unit during the read operation to determine whether or not a redundant row line should be selected in accordance with the programmed status of the non-volatile memory chip 100 . I.e. if the non-volatile memory device 100 is programmed in depletion mode and the row address signal A _k on the connecting line 31 is at "logic 0", the voltage of the node 38 will be very low (to ground), which is due to the line of the memory device 100 and is caused by the signal PR , which is "logic 0" during the reading operation. Then the MOSFETs 85 and 87 are turned off and the MOSFET 86 is activated. Therefore, the potential of the node 37 is at the value "logic 0" and that of the redundant row line 3 , which is connected to the connecting line 89 , at the value "logic 1", so that the corresponding redundant memory cell is addressed.

Falls zu dieser Zeit das Zeilenadressensignal A _k den Wert "logisch 1" hat, würde das Potential des Knotenpunktes 37 auf dem Wert "logisch 1" liegen, und als Folge davon würden die an die redundante Zeilenleitung 3 angeschlossenen redundanten Speicherzellen nicht angewählt, sondern statt dessen die an die Hauptzeilenleitung 4 angeschlossenen Hauptspeicherzellen.If at this time the row address signal A _{k has} the value "logic 1", the potential of the node 37 would be at the value "logic 1", and as a result the redundant memory cells connected to the redundant row line 3 would not be selected, but instead the main memory cells connected to the main row line 4 .

Falls demgegenüber der nichtflüchtige Speicherbaustein 100 im Enhancement-Modus programmiert ist, würde das Potential des Knotenpunktes 38 "logisch 1" sein, was durch das Nichtleiten bzw. Sperren des Speicherbausteins 100 erfolgt. Falls das komplementäre Zeilenadressensignal A _k "logisch 0" ist, wird deshalb die redundante Zeilenleitung 3 angesprochen, was aufgrund des Durchschaltens des MOSFET 87 erfolgt.If, on the other hand, the non-volatile memory module 100 is programmed in enhancement mode, the potential of the node 38 would be "logical 1", which is done by the non-conducting or blocking of the memory module 100 . If the complementary row address signal A _{k is} "logic 0", the redundant row line 3 is therefore addressed, which is due to the switching of the MOSFET 87 .

Im folgenden soll anhand der Fig. 1 und 2 die Funktion der erfindungsgemäßen Schaltung beschrieben werden.The function of the circuit according to the invention will be described below with reference to FIGS. 1 and 2.

Die Programmierung der Zeilenadressenprogrammierungseinheiten RAPD ₀ bis RAPD _{i + 1} für den Austausch defekter gegen fehlerfreie Zellen kann in zwei Schritte unterteilt werden, nämlich in eine Reset- und eine Adressenprogrammierung.The programming of the row address programming units RAPD ₀ to RAPD _{i + 1} for the exchange of defective cells against error-free cells can be divided into two steps, namely a reset and an address programming.

Die Reset-Programmierung wird zur gleichen Zeit bei allen Zeilenadressenprogrammierungseinheiten RAPD ₀ bis RAPD _{i + 1} nach dem Test des Speicherfeldes vorgenommen, wobei sämtliche nicht flüchtige Speicherbausteine so programmiert werden, daß sie im Depletion-Modus arbeiten. Zu Beginn dieser Reset-Programmierung wird nur das Reset-Signal RS (von den Kontrollsignalen RS, CP und PR) auf den Wert "logisch 1" gesetzt. Anschließend werden die MOSFET 46 54 und 66 selbstleitend. Das Potential der Verbindungsleitungen 33, 34 und 110 liegt auf "logisch 0", und auf der Verbindungsleitung 120 wird ein hohes Potential V _pp aufgrund der Wirkung des Schaltungselementes 300 eingeprägt.The reset programming is carried out at the same time for all row address programming units RAPD ₀ to RAPD _{i + 1} after the test of the memory field, all nonvolatile memory modules being programmed so that they operate in depletion mode. At the start of this reset programming, only the reset signal RS (from the control signals RS , CP and PR ) is set to the value "logical 1". Then the MOSFET 46 54 and 66 become self-conductive. The potential of the connecting lines 33, 34 and 110 is "logic 0", and a high potential V _pp is impressed on the connecting line 120 due to the action of the circuit element 300 .

Als Folge davon befinden sich alle nicht flüchtigen Speicherbausteine in den Zeilenadressenprogrammierungseinheiten RAPD ₀ bis RAPD _{i + 1} im Depletion-Modus, da an der Löschungs- Drain-Elektrode 121 hohes Potential V _pp und an der Programmierungs-Gate-Elektrode 111 Null- bzw. Massepotential anliegt.As a result, all non-volatile memory chips in the row address programming units RAPD ₀ to RAPD _{i + 1 are} in depletion mode, since high potential V _{pp is} at the erase drain electrode 121 and zero or at the programming gate electrode 111 Ground potential is present.

Nach Beendigung der Reset-Programmierung wird die Adressenprogrammierung für den Austausch redundanter Speicherzellen durchgeführt. Dabei werden die Zellenprogrammierungseinheiten RAPD ₀ bis RAPD _{i + 1} so programmiert, daß sie bei einem bestimmten Adressen-Bitmuster, durch welches normalerweise die Hauptzeilenleitung 4 angesteuert wird, statt dessen die redundante Zeilenleitung 3 aktivieren. Die Adressenprogrammierung kann durchgeführt werden, wenn das Zeilenadressensignal A _k entweder "logisch 0" oder "logisch 1" ist. After the reset programming has been completed, the address programming for the exchange of redundant memory cells is carried out. The cell programming units RAPD ₀ to RAPD _{i + 1} are programmed in such a way that they activate the redundant row line 3 instead in the case of a specific address bit pattern, by which the main row line 4 is normally controlled. The address programming can be carried out if the row address signal A _{k is} either "logic 0" or "logic 1".

Auf jeden Fall werden die Programmierungs-Kontrollsignale PR und CP auf "logisch 1" und das Reset-Signal RS auf "logisch 0" gesetzt. Auf diese Weise ist das Potential auf der Verbindungsleitung 120 "logisch 0", da der MOSFET 55 selbstleitend ist, und die Verbindungsleitung 34 wird auf hohes Potential V _pp geladen, was aufgrund der Selbstleitung der MOSFETs 64 und 65 und durch die Funktion des Schaltungselementes 400 zum Einprägen einer hohen Spannung bewirkt wird.In any case, the programming control signals PR and CP are set to "logic 1" and the reset signal RS to "logic 0". In this way, the potential on the connecting line 120 is "logic 0" since the MOSFET 55 is self-conducting, and the connecting line 34 is charged to a high potential V _pp , which is due to the self-conducting of the MOSFETs 64 and 65 and by the function of the circuit element 400 to impress a high voltage.

Falls dabei das Zeilenadressensignal A _k auf der Verbindungsleitung 31 den Wert "logisch 0" (und das dazu komplementäre Signal A _k den Wert "logisch 1") hat, wird der MOSFET 44 ausgeschaltet und der MOSFET 47 eingeschaltet. Anschließend wird die Verbindungsleitung 33 bis auf Null- bzw. Massepotential entladen. Deshalb überträgt der Trenn- MOSFET 90 nur einen Teil des hohen Potentials V _pp (+20 Volt) auf die Verbindungsleitung 110.If the row address signal A _k on the connecting line 31 has the value "logic 0" (and the complementary signal A _{k has} the value "logic 1"), the MOSFET 44 is switched off and the MOSFET 47 is switched on. The connecting line 33 is then discharged to zero or ground potential. Therefore, the isolation MOSFET 90 transfers only part of the high potential V _pp (+20 volts) to the connecting line 110 .

Als Folge davon liegt über die Verbindungsleitung 110 ein Potential von etwa 3 Volt an der Programmierungs-Gate- Elektrode 111 an. Da dieses Potential kein elektrisches Feld von geeigneter Größe erzeugen kann, um den Programmierungsstatus des Speicherbausteins 100 zu ändern, wird der Speicherbaustein 100 weiterhin im Depletion-Modus wie zum Zeitpunkt der oben beschriebenen Reset-Programmierung bleiben.As a result, a potential of approximately 3 volts is applied to the programming gate electrode 111 via the connecting line 110 . Since this potential may generate an electric field of suitable size to the programming state of the memory module 100 to change, the memory device 100 is to remain in the depletion mode as the time of the reset programming described above.

Falls ein Zeilenadressensignal A _k auf der Verbindungsleitung 31 "logisch 1" ist, werden die MOSFETs 44 und 45 selbstleitend, und anschließend erhält die Verbindungsleitung 33 ein hohes Potential V _pp aufgrund der Wirkung des Schaltungselementes 200 zum Einprägen einer hohen Spannung. Deshalb wird die Spannung auf der Verbindungsleitung 110 auf hohes Potential V _pp aufgrund des selbstleitenden MOSFET 90 ansteigen. Als Folge davon wird der nichtflüchtige Speicherbaustein 100 in den Enhancement-Modus gebracht.If a row address signal A _k on the connecting line 31 is "logic 1", the MOSFETs 44 and 45 become self-conducting, and then the connecting line 33 receives a high potential V _pp due to the effect of the circuit element 200 for impressing a high voltage. Therefore, the voltage on connection line 110 will rise to high potential V _pp due to self-conducting MOSFET 90 . As a result, the non-volatile memory device 100 is brought into enhancement mode.

Nach vollständiger Beendigung der oben beschriebenen Programmierungsschritte arbeitet der redundante Zeilendecoder 10 während des Lesebetriebes so, daß die redundante Zeilenleitung 3 anstelle der Hauptzeilenleitung 4 angesteuert wird. Der Lesebetrieb wird von der aus den MOSFETs 81 bis 88 gebildeten Abfrageeinheit durchgeführt. Dabei befinden sich alle Signale CP, RS und PR auf dem Wert "logisch 0", was auch der Normalzustand ist. Deswegen ist das Potential der Verbindungsleitungen 110 und 120 gleich "logisch 0". Falls der nichtflüchtige Speicherbaustein 100 im Depletion-Modus programmiert ist, wird auch der Knotenpunkt 38 auf "logisch 0" liegen, und anschließend wird der MOSFET 86 durchgeschaltet, während der MOSFET 87 ausgeschaltet wird. Dadurch befindet sich das Potential am Knotenpunkt 37 ebenfalls auf dem Wert "logisch 0" des Adressensignals A _k, und der MOSFET 88 ist ausgeschaltet. Anschließend wird die redundante Zeilenschaltung 3 angesteuert. Falls der nicht flüchtige Speicherbaustein 100 im Enhancement-Modus programmiert ist, werden der MOSFET 86 aus- und der MOSFET 87 eingeschaltet. Deshalb wird die redundante Zeilenschaltung 3 angesteuert, wenn das Adressensignal A _k "logisch 0" ist.After completion of the programming steps described above, the redundant row decoder 10 operates during the reading operation so that the redundant row line 3 is driven instead of the main row line 4 . The reading operation is carried out by the interrogation unit formed from the MOSFETs 81 to 88 . All signals CP, RS and PR are at the value "logical 0", which is also the normal state. Therefore, the potential of the connecting lines 110 and 120 is "logic 0". If the non-volatile memory device 100 is programmed in depletion mode, node 38 will also be at "logic 0", and then MOSFET 86 will be turned on while MOSFET 87 is turned off. As a result, the potential at node 37 is also at the "logic 0" value of address signal _Ak , and MOSFET 88 is switched off. The redundant line circuit 3 is then activated. If the nonvolatile memory module 100 is programmed in enhancement mode, the MOSFET 86 is switched off and the MOSFET 87 is switched on. Therefore, the redundant line circuit 3 is driven when the address signal A _{k is} "logic 0".

Falls die an der Hauptzeilenleitung 4 angeschlossenen Speicherzellen fehlerfrei sind, wird eines der Ausgangssignale der Zeilenadressenprogrammierungseinheiten RAPD _i und RAPD _{i + 1} "logisch 0" aufgrund der oben beschriebenen Reset-Programmierung sein. Dadurch bleibt die redundante Zeilenleitung 3 auf dem Wert "logisch 0", so daß sie nicht aktiviert wird.If the memory cells connected to the main row line 4 are error-free, one of the output signals of the row address programming units RAPD _i and RAPD _{i + 1 will be} "logic 0" due to the reset programming described above. As a result, the redundant row line 3 remains at the value "logic 0" so that it is not activated.

Falls die Speicherzellen an der Hauptzeilenleitung 4 defekt sind, werden eine oder mehrere Zeilenadressenprogrammierungseinheiten, die als Eingangssignal ein auf "logisch 0" liegendes Zeilenadressensignal A _k(k = 0 . . . i) erhalten, in den Depletion-Modus umprogrammiert, während diejenige Zeilenadressenprogrammierungseinheiten, die als Eingangssignale die auf "logisch 1" liegenden Zeilenadressensignale A _k erhalten, in den Enhancement-Modus umprogrammiert werden.If the memory cells on the main row line 4 are defective, one or more row address programming units which receive as an input a row address signal A _k ( k = 0... I ) lying at "logic 0" are reprogrammed into the depletion mode, while that row address programming unit , which receive the line address signals A _k lying at "logical 1" as input signals, are reprogrammed into the enhancement mode.

Obwohl im beschriebenen Ausführungsbeispiel ein nichtflüchtiger FLOTOX-Speicherbaustein verwendet wird, wenn das Hauptelement defekt ist, dürfte eine weitere Redundanz vorteilhaft sein. Dazu kann als Speicherbaustein 100 (siehe Fig. 2) ein nichtflüchtiger 4-Zellen-FLOTOX- Speicherbaustein verwendet werden, der als Brücke geschaltet ist.Although a non-volatile FLOTOX memory chip is used in the exemplary embodiment described if the main element is defective, further redundancy should be advantageous. For this purpose, a non-volatile 4-cell FLOTOX memory module which is connected as a bridge can be used as the memory module 100 (see FIG. 2).

In Fig. 5 ist eine Schaltung aus vier nicht flüchtigen FLOTOX-Speicherzellen 202 bis 205 dargestellt, deren Programmierungs-Gate-Elektroden zusammen an einen Programmierungs- Gate-Anschluß 211 und deren Löschungs-Drain-Elektroden zusammen an einen Löschungs-Drain-Anschluß 221 geschaltet sind. Die Drain-Elektroden der Speicherbausteine 202 und 203 sind zusammen an einem Drain-Anschluß 231 angeschlossen. Die Sourceelektroden der Speicherbausteine 202 und 203 sind zusammen mit den Drain-Elektroden der Speicherbausteine 204 und 205 verbunden. Die Sourceelektroden der Speicherbausteine 204 und 205 sind geerdet. Der Programmierungs-Gate-, der Löschungs-Drain- und der Drain-Anschluß 211, 221 und 231 sind entsprechend an die Verbindungsleitungen 110, 120 und 130 angeschlossen. Der nichtflüchtige 4-Zellen-FLOTOX-Speicherbaustein funktioniert in derselben Weise wie der nichtflüchtige FLOTOX-Speicherbaustein, der in den Fig. 3 und 4 dargestellt ist. FIG. 5 shows a circuit comprising four non-volatile FLOTOX memory cells 202 to 205 , the programming gate electrodes of which are connected to a programming gate terminal 211 and the erase drain electrodes of which are connected to an erase drain terminal 221 are switched. The drain electrodes of the memory chips 202 and 203 are connected together to a drain connection 231 . The source electrodes of the memory chips 202 and 203 are connected together with the drain electrodes of the memory chips 204 and 205 . The source electrodes of the memory chips 204 and 205 are grounded. The programming gate, the erase drain and the drain terminal 211, 221 and 231 are connected to the connecting lines 110, 120 and 130 , respectively. The 4 cell non-volatile FLOTOX memory device functions in the same manner as the non-volatile FLOTOX memory device shown in FIGS . 3 and 4.

Der nichtflüchtige 4-Zellen-FLOTOX-Speicherbaustein aus Fig. 5 kann nicht benutzt werden, wenn mindestens zwei der vier Speicherbausteine 202 bis 205 defekt sind. Deshalb kann die Wahrscheinlichkeit P _T, bei der das nichtflüchtige 4-Zellen-FLOTOX-Speicherelement defekt ist, durch folgende Gleichung wiedergegeben werden:The non-volatile 4-cell FLOTOX memory module from FIG. 5 cannot be used if at least two of the four memory modules 202 to 205 are defective. Therefore, the probability P _T at which the non-volatile 4-cell FLOTOX memory element is defective can be represented by the following equation:

P _T = 2 P ² (1-P ²) + 4P ³(1-P) + P ⁴ + 2-P ², P _T = 2 P ² (1- P ² ) + 4 P ³ (1- P ) + P ⁴ + 2 -P ² ,

wobei P die Wahrscheinlichkeit ist, bei der ein nichtflüchtiger FLOTOX-Speicherbaustein gemäß Fig. 3 und 4 bereits bei der Herstellung defekt ist.where P is the probability that a non-volatile FLOTOX memory module according to FIGS . 3 and 4 is already defective during manufacture.

Da im allgemeinen der Wert von P sehr klein ist und etwa bei 10^-5 liegt, wird die Zuverlässigkeit des 4-Zellen- Speicherbausteine aus Fig. 5 im Gegensatz zu einem 1- Zellen-Speicherelement gemäß den Fig. 3 und 4 um 10^-5 ansteigen.Since the value of P is generally very small and is approximately 10 ^-5 , the reliability of the 4-cell memory module from FIG. 5 is reduced by 10 in contrast to a 1-cell memory element according to FIGS. 3 and 4 ^{. 5} increase.

In Fig. 6 ist eine Schaltung zum Austausch mehrerer Hauptzeilenleitungen gegen mehrere redundante Zeilenleitungen dargestellt. Dabei hat jede der redundanten Zeilendecoder 10 A bis 10 I denselben Aufbau wie der redundante Zeilendecoder 10 aus Fig. 1, und die Hauptzeilendecoder 20 A bis 20 I sind ebenfalls NOR-Gatter.In FIG. 6, a circuit for exchanging a plurality of main row lines to a plurality of redundant row lines is shown. Each of the redundant row decoders 10 A to 10 I has the same structure as the redundant row decoder 10 from FIG. 1, and the main row decoders 20 A to 20 I are also NOR gates.

Falls unter der Annahme, daß die an der Hauptzeilenleitung 4 A angeschlossenen Hauptspeicherzellen defekt sind, die Zeilenadressenprogrammierungseinheiten RAPD _0A bis RAPD _{i + 1A} so programmiert sind, daß sie mit Hilfe des Adressierungsprogrammes die fehlerhaften Zellen ersetzen, und die Zeilenadressensignale zum Ansteuern der Hauptspeicherzellen auf der Hauptzeilenleitung 4 A dem erfindungsgemäßen Halbleiterchip zugeführt werden, würde das Signal auf der redundanten Zeilenleitung 3 A auf den Wert "logisch 1" ansteigen. Anschließend wird das Ausgangssignal eines aus einem NOR-Gatter 5 und einem Inverter 6 gebildeten NAND-Gatter "logisch 1" sein, welches die auf den redundanten Zeilenleitungen 3 A bis 3 I anliegenden Signale als Eingangssignale erhält. Deshalb werden alle Ausgangssignale der am NAND-Gatter angeschlossenen Hauptzeilendecoder 20 A bis 20 I "logisch 0" werden, so daß die an den Hauptzeilenleitungen 4 A bis 4 I angeschlossenen Hauptspeicherzellen nicht aktiviert werden.If, assuming that the main memory cells connected to the main row line 4 A are defective, the row address programming units RAPD _{0 A} to RAPD _{i + 1 A} are programmed so that they replace the faulty cells with the aid of the addressing program, and the row address signals for driving the main memory cells are fed to the semiconductor chip according to the invention on the main line 4 A , the signal on the redundant line 3 A would rise to the value "logic 1". Subsequently, the output signal of a NAND gate formed from a NOR gate 5 and an inverter 6 will be "logic 1", which receives the signals present on the redundant row lines 3 A to 3 I as input signals. Therefore, all output signals of the main row decoders 20 A to 20 I connected to the NAND gate will become "logic 0", so that the main memory cells connected to the main row lines 4 A to 4 I are not activated.

Falls alle Speicherzellen im Hauptspeicherfeld defektfrei sind, werden mit Hilfe der oben beschriebenen Reset-Programmierung alle redundanten Zeilenleitungen 3 A bis 3 I auf "logisch 0" gelegt, so daß keine redundanten Speicherzellen angesprochen werden.If all memory cells in the main memory field are defect-free, all redundant row lines 3 A to 3 I are set to "logic 0" with the aid of the reset programming described above, so that no redundant memory cells are addressed.

Zum Schluß sei angemerkt, daß die Erfindung gegenüber der beschriebenen Ausführungsform modifiziert werden kann, indem beispielsweise die Eingangssignale der zusätzlichen Zeilenadressenprogrammierungseinheit RAPD _{i + 1} komplementär gegenüber den Eingangssignalen einer bestimmten Einheit der übrigen Zeilenadressenprogrammierungseinheiten sein können.Finally, it should be noted that the invention can be modified compared to the described embodiment, in that, for example, the input signals of the additional row address programming unit RAPD _{i + 1 can be} complementary to the input signals of a specific unit of the other row address programming units.

Claims

1. Circuit, in particular semiconductor circuit, for controlling redundant memory cells, which controls a redundant line ( 3 ), which is connected to defect-free redundant memory cells, instead of a main line ( 4 ), which is connected to defective main memory cells, the circuit connecting one to the main line ( 4 ) connected main decoder ( 20 ) for generating a signal by which the main line ( 4 ) is switched on or off when a certain combination of address signals and a signal on the redundant line ( 3 ) is encountered, and one on the redundant line ( 3 ) connected redundant decoder ( 10 ) for generating a signal by which the redundant line switches on or off when address signals and their complementary values arrive at the main decoder ( 20 ), characterized by

- First address programming units ( RAPD ₀ - RAPD _i ) connected in parallel to the redundant line ( 3 ) for the electrical connection or disconnection of zero potential (ground) when each signal pair consisting of an address signal and its complementary value is encountered with the aid of an electrical program; and through
- A second additional address programming unit ( RAPD _{i + 1} ) connected to the redundant line ( 3 ) for the electrical connection or disconnection of zero potential (ground) when a signal pair is encountered, which becomes a signal pair input into a ( RAPD _i ) of the first address programming units is complementary, using an electrical program, whereby the selected first address programming unit ( RAPD _i ) and the second address programming unit ( RAPD _{i + 1} ) are switched to zero potential (ground), so that the redundant line ( 3 ) is not selected by a first program is when the main memory cells are defect-free and floating (floating), so that the redundant line ( 3 ) is selected by a second program when the main memory cells are defective.

2. Circuit according to claim 1, characterized in that each address programming unit

- A line for transmitting a true address signal;
- A line for transmission of the associated complementary address signal;
- a non-volatile memory device ( 100 ) having a programming gate electrode ( 111 ), an erase drain electrode ( 121 ), a drain electrode ( 131 ) and a grounded source electrode ( 140 );
- A first circuit element ( 200 ) connected to the programming gate electrode ( 111 ) via a separating transistor ( 90 ) for impressing a high voltage during the second program and a low potential during the first program and for supplying a specific potential the programming gate electrode ( 111 ) so that the memory chip ( 100 ) becomes conductive during the read operation;
- a second circuit element ( 200 ) connected to the erase drain electrode ( 121 ) for impressing a high voltage during the first program;
- A between the line carrying the true address signal and the input of the isolating transistor ( 90 ) and between the line carrying the complementary address signal and the input of the isolating transistor ( 90 ) connected third circuit element ( 400 ) for impressing a sufficiently high voltage in the input of the isolation transistor ( 90 ) so that the high voltage generated by the first circuit element ( 200 ) during the second program is transferred to the programming gate electrode ( 111 ) when the true address signal is "logic 1", thereby the program status of the memory module ( 100 ) programmed during the first program is changed, and for applying a low voltage at the input during the second program if the true address signal is complementary, whereby no change in the program status of the memory module ( 100 ) programmed during the first program he follows; and
- A query circuit connected between the drain electrode ( 131 ) and the line carrying the true address signal and the line carrying the complementary address signal for applying zero potential (ground) to the output line connected to the redundant line ( 3 ), if the true address signal leading line is at "logic 1", and to separate the output line from zero potential (floating) if there is a complementary value on the line carrying the true address signal;

contains.

That the non-volatile memory block (100) 3. A circuit according to claim 2, characterized in that a plurality of nonvolatile memory cells (202-205) whose programming gate and deletion drain electrodes in each case to a gate terminal (211) and a Erase drain connection ( 221 ) and their drain electrodes are connected in parallel to a drain connection ( 231 ), two memory cells ( 202 , 204 ; 203 , 205 ) each being connected in series with their drain and source electrodes and the two remaining source electrodes are grounded.

4. Circuit according to claim 2 or 3, characterized in that the non-volatile memory chip ( 100 ) is a FLOTOX memory chip.

5. A circuit according to claim 2 or 3, characterized in that the first, second and third circuit element ( 200, 300, 400 ) consist of a circuit for impressing a high voltage.