DE3740361C2 - - Google Patents

Description

Die Erfindung betrifft eine nichtflüchtige, dynamische Schreib-/Lese-Speichereinrichtung nach dem Oberbegriff des Patentanspruches 1.

Aus der US-PS 44 32 072 ist eine Schreib-/Lese-Speichereinrichtung der eingangs beschriebenen Art bekannt. Bei dieser bekannten Speichereinrichtung ist die Gatesteuerleitung über einen Kondensator direkt mit dem Speichertransistor und gleichzeitig mit dem Kondensator verbunden. Die zweite Kanalelektrode des Speichertransistors ist über einen weiteren Kondensator direkt auf Masse gelegt. Deshalb kann die Gatesteuerleitung nicht im voraus auf einem gewünschten Pegel aufgeladen werden, wenn der Speichertransistor ausgelesen werden soll. Das hat zur Folge, daß die zum Lesen und Schreiben der Information benötigte Zeit groß wird.

Aus Sheng Fang: A Novel NMOS E²PROM Scheme, IEEE Journal of Solid-State Circuits, Vol. SC-18, No. 5., Okt. 1983, S. 610-612 ist eine Schreib-Lese-Speichereinrichtung bekannt, bei der die Gatesteuerleitung über einen Zeilenansteuerungstransistor geschaltet wird. Es ist jedoch kein Kondensator zum Speichern der die Information darstellenden Ladung vorgesehen. Die zweite Kanalelektrode wird nicht durch einen speziellen Steuertransistor und eine Einrichtung zum Nicht-leitend-Machen des Steuertransistors und zum Freischalten der zweiten Kanalelektrode verbunden.

Eine elektrisch programmierbare Halbleiterdauerspeichereinrichtung enthält ein EEPROM (electrically erasable and programmable read only memory). Das EEPROM hat einige Nachteile. Zum Beispiel benötigt es eine Dateneinschreibzeit in der Größenordnung von Millisekunden und weist eine beschränkte Anzahl von Einschreibwiederholungen auf. Eine Halbleiterdauerspeichereinrichtung (im folgenden als Dauerspeicher-RAM bezeichnet) wird daher durch eine Kombination aus statischen RAM-Speicherzellen zustandegebracht, in denen Daten mit hoher Geschwindigkeit gelesen und geschrieben werden können, und einer EEPROM-Speicherzelle, in der die Informationen in einem Dauerspeicher gespeichert werden können.

Fig. 1 zeigt ein Schaltbild eines beispielhaften Aufbaus für eine Speicherzelle in einem Dauerspeicher-RAM, wie es beispielsweise in ISSCC Digest of Technical Papers, Februar 1983, Seite 170 offenbart ist. Die Speicherzelle in Fig. 1 in einem Dauerspeicher-RAM weist einen statischen RAM-Speicherzellenteil 1 und einen EEPROM-Speicherzellenteil 2 auf.

Der statische RAM-Speicherzellenteil 1 weist ein Flip-Flop mit n-Kanal-MOS-Transistoren Q 1 bis Q 4 und Übertragungstoren Q 5 und Q 6 zum Übertragen der Daten von dem Flip-Flop an ein Paar von Bit-Leitungen BL und oder umgekehrt auf.

Das Flip-Flop weist die n-Kanal-MOS-Transistoren Q 1 und Q 2, deren Gate- und Drain-Anschlüsse jeweils kreuzweise miteinander verbunden sind, den Sperrschicht-Transistor Q 3, der mit einem Leitungsanschluß an die Spannungsversorgung V _DD und mit seinem Gate und dem anderen Leitungsanschluß jeweils an das Gate des MOS-Transistors Q 2 angeschlossen ist, und den MOS-Sperrschicht- Transistor Q 4, der mit einem Leitungsanschluß an die Spannungs- Versorgung V _DD und mit einem Gate und dem anderen Leitungsanschluß jeweils an das Gate des MOS-Transistors Q 1 angeschlossen ist, auf. Das Übertragungstor Q 5 ist mit einem Leitungsanschluß an die Bit-Leitung BL und mit dem anderen Leitungsanschluß an einen Knoten der MOS-Transistoren Q 1 und Q 3 angeschlossen, und mit einem Gate an eine Wortleitung WL angeschlossen. Das Übertragungstor Q 6 ist mit einem Leitungsanschluß an die Bit-Leitung und dem anderen Leitungsanschluß an einen Knoten der MOS-Transistoren Q 2 und Q 4 angeschlossen, und mit einem Gate an die Wortleitung WL angeschlossen.

Der EEPROM-Speicherzellenteil 2 weist auf: ein Übertragungstor Q 8 zum Übertragen von Daten zu/von dem statischen RAM-Speicherzellenteil 1, einen Transistor Q 7 vom FLOTOX-(floating gate tunnel oxide film/erdfreier Gatetunneloxidfilm)-Typ zum dauerhaften Speichern der Information und einen Transistor Q 9, der als Quelle zum Übertragen von Ladungen zu/von einem erdfreien Gate des Speichertransistors Q 7 dient. Der Übertragungstortransistor Q 8 weist ein ein Taktsignal CLK erhaltendes Gate auf zum Liefern der zeitlichen Steuerung für die Datenübertragung von dem statischen RAM-Speicherzellenteil 1 an den EEPROM-Zellenteil 2 oder umgekehrt. Der Speichertransistor Q 7 weist ein ein Signal PRO erhaltendes Steuergate zum Bereitstellen der zeitlichen Steuerung zum Schreiben und Auslöschen von Informationen in dem Speichertransistor Q 7 auf. Der Transistor Q 9, der eine Diodenverbindung ist, ist mit einem Leitungsanschluß an einen Ableitungskanal des Speichertransistors Q 7 angeschlossen und mit einen anderen Leitungsanschluß an ein Signal CLR zum Anlegen eines Potentials an den Ableitungskanal des Speichertransistors Q 7 zum Zeitpunkt des Schreibens und Auslöschens von Daten.

Es folgt jetzt die Beschreibung der Arbeitsweise.

Eine Speicherzelle wird durch die Wortleitung WL ausgewählt. Insbesondere werden die Übertragungstore Q 5 und Q 6 eingeschaltet, wenn das Potential auf der ausgewählten Wortleitung WL einen Pegel "H" erhält. Als Folge davon werden die Ausgänge des Flip-Flops, das heißt, die Ableitungskanäle der Transistoren Q 1 und Q 2 mit den Bit-Leitungen BL bzw. verbunden, so daß eine Information durch die Bit-Leitungen BL und gelesen oder geschrieben wird.

Die Information wird dauerhaft in dem EEPROM-Speicherzellenteil 2 gespeichert, das heißt in dem Speichertransistor Q 7 durch das Übertragungstor Q 8. Der Arbeitsvorgang des Schreibens, Löschens und Lesens von Daten in dem Speichertransistor Q 7 ist derselbe, wie in dem Speichertransistor in dem eingangs erwähnten EEPROM. Die in den statischen RAM-Speicherzellenteil 1 geschriebenen Daten werden durch Erzeugen der Signale CLK, PRO und CLR und das Versorgungsspannungspotential V _DD und dadurch, daß die Speicherzelle in dem passenden zeitlichen Ablauf auf der passenden Spannung liegt, auf dauerhafte Weise gespeichert.

Da die nicht flüchtige RAM-Speicherzelle, wie zuvor beschrieben, aus einer Kombination der statischen RAM-Speicherzelle und der EEPROM-Speicherzelle gebildet ist, ist die Anzahl der für jede Speicherzelle benötigten Transistoren so groß, daß der durch die Speicherzellen eingenommene Bereich vergrößert wird, was ein großes Problem für die Verbesserung der Integration bedeutet. Zusätzlich ist die Anzahl der Signalleitungen so groß, daß der Aufbau und die Steueroperation der Schaltung kompliziert sind.

Aufgabe der Erfindung ist es, eine Schreib-/Lese-Speichereinrichtung der eingangs beschriebenen Art zur Verfügung zu stellen, bei der die Anzahl der Transistoren für jede Speicherzelle verringert ist, der Schaltungsaufbau so vereinfacht ist, daß der durch eine Speicherzelle eingenommene Platzbereich verringert werden kann, die Steueroperation vereinfacht werden kann und die nur geringe Zeit zum Schreiben und Lesen benötigt.

Diese Aufgabe wird durch eine Schreib-/Lese-Speichereinrichtung der eingangs beschriebenen Art gelöst, die durch die Merkmale des Patentanspruches 1 gekennzeichnet ist.

Daher kann die Anzahl der für eine einzelne Zelle erforderlichen Transistoren verringert werden, der Schaltungsaufbau kann vereinfacht werden, und der durch die Zelle eingenommene Platzbereich kann verkleinert werden.

Bevorzugte Weiterbildungen sind in den Unteransprüchen gekennzeichnet. Es folgt die Beschreibung eines Ausführungsbeispiels anhand der Figuren. Von den Figuren zeigt

Fig. 1 ein Schaltbild des Aufbaus einer Speicherzelle in einem Dauerspeicher-RAM;

Fig. 2 ein elektrisches Schaltbild einer Ausführungsform einer erfindungsgemäßen nichtflüchtigen, dynamischen Schreib-/Lese- Speichereinrichtung;

Fig. 3A und 3B ein bestimmtes elektrisches Schaltbild der in Fig. 2 gezeigten Speicherzelle;

Fig. 4 ein elektrisches Schaltbild eines in Fig. 2 gezeigten Leseverstärkers;

Fig. 5A ein Zeitablaufdiagramm, wenn die Speichereinrichtung als DRAM arbeitet,

Fig. 5B ein Zeitablaufdiagramm für den Schreibbetrieb eines EEPROM,

Fig. 5C ein Zeitablaufdiagramm für den Lesebetrieb eines EEPROM;

Fig. 6A ein Zeitablaufdiagramm für den Speicherbetrieb bei einem erfindungsgemäßen Ausführungsbeispiel, und

Fig. 6B ein Zeitablaufdiagramm für den Rückrufbetrieb.

Unter Bezugnahme auf die Fig. 2 bis 4 folgt die Beschreibung des Aufbaus einer Halbleiterdauerspeichereinrichtung. In Fig. 2 ist eine Halbleiterdauerspeichereinrichtung mit einem Vier-Bit-Muster gezeigt. Eine Gatesteuerleitung CGL₁ und eine Bit-Leitung BL₁ sind an Speicherzellen 1 und 2 angeschlossen, und eine Gatesteuerleitung CGL₂ und eine Bit-Leitung BL₂ sind an Speicherzellen 3 und 4 angeschlossen. Die Gatesteuerleitung CGL₁ ist an einen Hochspannungsauswahlschalter 5, eine Vorladeschaltung 11 und einen Ableitungskanal eines Transistors 38 angeschlossen, die Bit-Leitung BL₁ ist an einen Hochspannungsauswahlschalter 6, eine Vorladeschaltung 12 und einen Ableitungskanal eines Transistors 39 angeschlossen.

Die Gatesteuerleitung CGL₂ ist an einen Hochspannungsauswahlschalter 7, eine Vorladeschaltung 13 und an einen Ableitungskanal eines Transistors 40 angeschlossen. Die Bit-Leitung BL₂ ist an einen Hochspannungsauswahlschalter 8, eine Vorladeschaltung 14 und einen Ableitungskanal eines Transistors 41 angeschlossen. Zusätzlich ist eine Wortleitung WL₁ an die Speicherzellen 1 und 3 angeschlossen, und eine Wortleitung WL₂ ist an die Speicherzellen 2 und 4 angeschlossen. Ein Hochspannungsauswahlschalter 9 ist an die Wortleitung WL₁ angeschlossen, und ein Hochspannungsauswahlschalter 10 ist an die Wortleitung WL₂ angeschlossen.

Eine Hochspannung V _PP und ein Taktsignal Φ werden an die Hochspannungsauswahlschalter 5 bis 10 angelegt. Ferner wird ein Zeilendecodiersignal von einem Zeilendecoder 17 an die Hochspannungs­ auswahlschalter 9 und 10 angelegt. X Adreßsignale und ein Zeilendecoderaktivierungssignal WLE werden an den Zeilendecoder 17 angelegt. Wenn das Zeilendecoderaktivierungssignal WLE auf einem Pegel "H" ist, wählt der Zeilendecoder 17 die Wortleitung WL₁ oder WL₂ durch die Adreßsignale X aus.

Der oben beschriebene Transistor 38 hat einen an eine Datenleitung DL₁ angeschlossene Zuleitungskanal, der Transistor 39 hat einen an eine Datenleitung angeschlossenen Zuleitungskanal, der Transistor 40 hat einen an eine Datenleitung DL₂ angeschlossenen Zuleitungskanal, und der Transistor 41 hat einen an eine Datenleitung angeschlossenen Zuleitungskanal. Jeder der Transistoren 38 bis 41 weist ein ein Signal BLT empfangendes Gate auf. Der Transistor 38 wird in Antwort auf das BLT-Signal zum Verbinden der Gatesteuerleitung CGL₁ und der Datenleitung DL₁ leitend gemacht. Der Transistor 39 wird in Antwort auf das BLT-Signal zum Verbinden der Bit-Leitung BL₁ und der Datenleitung leitend gemacht. Der Transistor 40 wird in Antwort auf das BLT-Signal zum Verbinden der Gatesteuerleitung CGL₂ und der Datenleitung DL₂ leitend gemacht. Der Transistor 41 verbindet die Bit-Leitung BL₂ und die Datenleitung .

Der Transistor 42 ist zwischen den Datenleitungen DL₁ und angeschlossen. Der Transistor 42 weist ein ein Ausgleichssignal BLEQ erhaltendes Gate auf. Der Transistor 42 wird in Antwort auf das Ausgleichssignal BLEQ leitend gemacht, so daß sich die Datenleitungen DL₁ und auf demselben Potential befinden. Zusätzlich ist ein Transistor 43 zwischen den Datenleitungen DL₂ und angeschlossen. Der Transistor 43 weist zum Erhalten eines Ausgleichssignales BLEQ ein Gate auf. Der Transistor 43 wird in Antwort auf das Ausgleichssignal BLEQ leitend gemacht, so daß sich die Datenleitungen DL₂ und auf dem gleichen Potential befinden.

Ein Lesevestärker 15 ist zwischen den Datenleitungen DL₁ und angeschlossen, und ein Leseverstärker 16 ist zwischen den Datenleitungen DL₂ und angeschlossen. Der Leseverstärker 15 verstärkt die Potentialdifferenz zwischen den Datenleitungen DL₁ und , und der Leseverstärker 16 verstärkt die Potentialdifferenz zwischen den Datenleitungen DL₂ und . Die Leseverstärker 15 und 16 werden durch die Transistoren 48 und 49 aktiviert, die in Antwort auf die Leseverstärkeraktivierungssignale S₀ und leitend gemacht werden. Die Leseverstärker 15 und 16 weisen Transistoren 151 bis 154 auf, wie es in Fig. 4 gezeigt ist.

Die Datenleitung DL₁ ist ferner mit einem Ableitungskanal eines Transistors 44 verbunden, die Datenleitung ist mit einem Ableitungskanal eines Transistors 45 verbunden, die Datenleitung DL₂ ist mit dem Ableitungskanal eines Transistors 46 verbunden, und die Datenleitung ist mit einem Ableitungskanal eines Transistors 47 verbunden. Jeder der Transistoren 44 und 46 hat einen an eine I/O-Leitung 27 angeschlossenen Zuleitungskanal. Jeder der Transistoren 45 und 47 hat einen an eine -Leitung 28 angeschlossenen Zuleitungskanal.

Jeder der Transistoren 44 und 45 weist zum Empfangen eines Spaltenadreßsignales 36 von einem Spaltendecoder 18 ein Gate auf. Jeder der Transistoren 46 und 47 weist zum Empfangen eines Spaltendecodiersignales 37 ein Gate auf. Ein Spaltendecoderaktivierungssignal YGE wird an den Spaltendecoder 18 angelegt. Der Spaltendecoder 18 spricht auf das Spaltendecoderaktivierungssignal YGE und Adreßsignale Y zum Ausgeben der Spaltenadreßsignale 36 und 37 an. Wenn der Spaltendecoder 18 das Spaltendecodersignal 36 ausgibt, werden die Transistoren 44 und 45 leitend gemacht, so daß die Datenleitung DL₁ mit der I/O-Leitung 27 verbunden wird, und die Datenleitung mit der -Leitung 28 verbunden wird. Wenn das Spaltendecodiersignal 37 ausgegeben wird, werden die Transistoren 46 bzw. 47 leitend gemacht, so daß die Datenleitung DL₂ mit der I/O-Leitung 27 verbunden wird, und die Datenleitung mit der -Leitung 28 verbunden wird.

Unter Bezugnahme auf Fig. 3A folgt jetzt die Beschreibung des Aufbaus einer jeden der Speicherzellen 1 bis 4. Ein EEPROM- Speichertransistor 101 weist einen Ableitungskanal 102, ein Steuergate 103, einen Zuleitungskanal 104 und ein erdfreies Gate 105 auf. Ein Kondensator 106 ist zwischen dem Ableitungskanal 102 und dem Steuergate 103 des EEPROM-Speichertransistors 101 angeschlossen. Der Kondensator 106 ist eine Speicherzelle eines RAM. Ferner ist der Ableitungskanal 102 des EEPROM-Speichertransistors 101 mit einem Zuleitungskanal eines Ansteuerungstransistors 107 verbunden. Das Steuergate 103 des EEPROM- Speichertransistors 101 ist an einen Zuleitungskanal eines Ansteuerungstransistors 108 angeschlossen.

Jeder der Ansteuerungstransistoren 107 und 108 ist mit einem Gate an eine Wortleitung WL₁ angeschlossen. Der Ansteuerungstransistor 107 weist einen an eine Bit-Leitung BL₁ angeschlossenen Ableitungskanal auf. Der Ansteuerungstransistor 108 weist einen an eine Gatesteuerleitung CGL₁ angeschlossenen Ableitungskanal auf. Ferner ist der Zuleitungskanal 104 des EEPROM- Speichertransistors 101 an einen Ableitungskanal eines Zuleitungstransistors 109 angeschlossen. Der Zuleitungstransistor 109 liefert einen Strom von einer Anschlußversorgungsleitung 100 an den Zuleitungskanal 104, wenn in dem EEPROM-Speichertransistor 101 gespeicherte Daten ausgelesen werden.

Der Aufbau der in Fig. 3B gezeigten Speicherzelle ist der gleiche wie der in Fig. 3A gezeigte, außer daß ein Zuleitungstransistor 109 ein Gate und einen Zuleitungskanal miteinander verbunden aufweist und ein Signal EER erhält.

Fig. 5A zeigt das Laufzeitdiagramm, wenn die Halbleiterdauerspeichereinrichtung als DRAM arbeitet, Fig. 5B zeigt das Laufzeitdiagramm im Schreibbetrieb eines EEPROM, und Fig. 5C zeigt das Laufzeitdiagramm im Lesebetrieb des EEPROM.

Unter Bezugnahme auf die Fig. 2 bis 5C folgt die Beschreibung des spezifischen Betriebes des erfindungsgemäßen Ausführungsbeispieles. Der gewöhnliche DRAM-Betrieb wird jetzt beschrieben. Zum Zeitpunkt der DRAM-Betriebsart ist das EER- Signal auf einem Pegel "L", und der Zuleitungskanal des EEPROM- Speichertransistors 101 wird elektrisch erdfrei gemacht, so daß eine Information in dem durch die Ansteuerungstransistoren 107 und 108 angesteuerten Kondensator 106 gespeichert wird.

Es folgt jetzt die Beschreibung für den Fall, daß die Information "O" in die Speicherzelle 1 eingeschrieben wird. Das Einschreiben der Information beginnt, wenn ein Schreibfreigabesignal () (nicht gezeigt) den Pegel "L" erhält. Darauf erhält das Spaltendecoderaktivierungssignal YGE einen Pegel "H", so daß die Y-Tortransistoren 44 und 45 in den ausgewählten Spalten leitend gemacht werden. Da die -Leitung 27 auf einem Pegel "L" und die I/O-Leitung 28 auf dem Pegel "H" ist, erhält zum Zeitpunkt des Schreibens der Information "O" die Datenleitung DL₁ den Pegel "L" und die Datenleitung den Pegel "H". Zu diesem Zeitpunkt werden die Transistoren 38 und 39 nicht-leitend gemacht, weil das BLT-Signal auf dem Pegel "L" ist. Ferner ist das Leseverstärkeraktivierungssignal auf dem Pegel "L", so daß der Leseverstärker 15 aktiv gemacht wird. Deshalb wird die eingegebene Information unmittelbar in dem Leseverstärker 15 verriegelt.

Dann erhält das Spaltendecoderaktivierungssignal YGE den Pegel "L", und das BLT-Signal erhält den Pegel "H". Die Gatesteuerleitung CGL₁ und die Bit-Leitung BL₁ werden auf den Pegel "L" bzw. den Pegel "H" durch den Leseverstärker 15 geladen oder entladen. Wenn das Zeilendecoderaktivierungssignal WLE den Pegel "H" erhält, wählt der Zeilendecoder 17 die Wortleitung WL₁. Somit erhält der Ableitungskanal 102 des EEPROM-Speichertransistors 101 den Pegel "H", und das Gate 103 davon wird so geladen zum Erhalten des Pegels "L", daß die Information in dem Kondensator 106 gespeichert wird. Wenn die eingegebene Information "1" ist, wird die gleiche Operation durchgeführt. Im folgenden wird die Beschreibung für den Fall, daß die Information "O" geschrieben oder ausgelesen wird, beispielhaft ausgeführt.

Das Lesen der Information "O" in dem gleichen DRAM-Betriebszustand wird jetzt beschrieben. Wenn ein Signal (nicht gezeigt) den Pegel "L" erhält, und das Signal BLT den Pegel "H" erhält, so daß die Transistoren 38 bis 41 leitend gemacht werden, werden die Gatesteuerleitung CGL₁ und die Datenleitung DL₁, die Bit-Leitung BL₁ und die Datenleitung , die Gatesteuerleitung CGL₂ und die Datenleitung DL₂ bzw. die Bit-Leitung BL₂ und die Datenleitung miteinander verbunden. Dann erhält das Leseverstärkeraktivierungssignal den Pegel "H", so daß der Leseverstärker inaktiv gemacht wird.

Wenn das Ausgleichssignal BLEQ den Pegel "H" erhält, so daß die Transistoren 42 und 43 leitend gemacht werden, werden die Gatesteuerleitung CGL₁ und die Datenleitung DL₁, die Bit-Leitung BL₁ und die Datenleitung , die Gatesteuerleitung CGL₂ und die Datenleitung DL₂ bzw. die Bit-leitung BL₂ und die Datenleitung gleich gemacht, so daß sie dasselbe Potential haben. Das Ausgleichssignal BLEQ erhält den Pegel "L", und das Zeilendecoderaktivierungssignal WLE erhält den Pegel "H". Infolgedessen wählt der Zeilendecoder 17 die Wortleitung WL₁ und veranlaßt dieselbe, den Pegel "H" anzunehmen, und der Ableitungskanal 102 und das Steuergate 103 des EEPROM-Speichertransistors in der Speicherzelle werden mit der Bit-Leitung BL₁ bzw. der Gatesteuerleitung CGL₁ so verbunden, daß dazwischen eine leichte Potentialdifferenz eintritt.

Danach wird das Leseverstärkeraktivierungssignal so auf den Pegel "L" gesetzt, daß der Leseverstärker 15 aktiv gemacht wird und die Potentialdifferenz zwischen den Datenleitungen DL₁ und verstärkt wird. Somit wird die in dem Kondensator 106 gespeicherte Information in dem Leseverstärker 15 gespeichert. Ferner erhält die Bit-Leitung BL₁ und die Gatesteuerleitung CGL₁ den Pegel "H" bzw. den Pegel "L", so daß die Information in den Kondensator 106 zurückgeschrieben wird. Danach wird das Zeilendecoderaktivierungssignal WLE auf den Pegel "L" gesetzt, und dann wird das Spaltendecoderaktivierungssignal YGE auf den Pegel "H" so gesetzt, daß die Y-Tortransistoren 44 und 45 leitend gemacht werden. Daraus ergibt sich, daß die Daten von der I/O-Leitung 27 und der -Leitung 28 ausgelesen werden.

Es folgt jetzt die Beschreibung für den Betrieb in der EEPROM- Betriebsart. Ein Betriebsartumschaltsignal wird beispielsweise auf einen Pegel "L" gesetzt, so daß das Betriebsartumschaltsignal dem EEPROM-Betriebszustand einleitet. Es folgt die Beschreibung der Schreiboperation. Die Arbeitsweise in der EEPROM-Betriebsart ist dieselbe wie die in der oben beschriebenen DRAM-Betriebsart, bis die Eingangsinformation in den Leseverstärker 15 eingeschlossen wird. Danach wird die in den Leseverstärker 15 eingeschlossene Information in den EEPROM-Speichertransistor 101 in der Speicherzelle 1 auf dauerhafte Weise eingeschrieben, was im folgenden als interne Programmierungsschleife bezeichnet wird. Das Spaltendecoderaktivierungssignal YGE erhält den Pegel "L", und dann erhält das Y-Decodiersignal 36 den Pegel "L", so daß die Transistoren 44 und 45 nicht-leitend gemacht werden. Wenn das Zeilendecoderaktivierungssignal WLE den Pegel "H" erhält, erhält die Wortleitung WL₁ den Pegel "H".

Wenn die interne Programmierungsschleife gestartet wird, nimmt ein Hochspannungsprogrammierungsimpuls V _PP zum Schreiben auf nicht-flüchtige Weise einen Wert von annähernd 15 bis 20 V durch eine Ladungspumpe (nicht gezeigt) ein. Der Wert beträgt jedoch 0 V in einer anderen Schleife als der internen Programmierungsschleife.

Ferner schwingt zum Aktivieren der in den Bit-Leitungen BL₁ und BL₂, den Gatesteuerleitungen CGL₁ und CGL₂ und den Wortleitungen WL₁ und WL₂ vorgesehenen Hochspannungsauswahlschalter 5 bis 10 ein Taktsignal Φ mit einer Oszillatorfrequenz von annähernd 5 bis 10 MHz von einem (nicht gezeigten) Oszillator während der internen Programmierungsschleife. Somit steigt die durch die Hochspannungsauswahlschalter 5 bis 10 angesteuerte Wortleitung WL₁ auf den Wert der Hochspannung V _PP . Wenn zum Beispiel die Eingangsinformation "O" ist, ist die Bit-Leitung BL₁ auf dem Pegel "H", und die Gatesteuerleitung CGL₁ ist auf dem Pegel "L", so daß die Bit-Leitung BL₁ auf den Wert der Hochspannung V _PP durch den Hochspannungsauswahlschalter 5 steigt und die Gatesteuerleitung CGL₁ auf 0 V bleibt.

Insbesondere wird die Hochspannung V _PP an den Ableitungskanal des EEPROM-Speichertransistors 101 angelegt, Elektronen werden von dem erdfreien Gate 105 ausgesandt, und eine Schwellenwertspannung Vth des EEPROM-Speichertransistors 101 wird in die negative Richtung so verschoben, daß die Information "0" geschrieben wird. Auf gleiche Weise steigt, zu einem Zeitpunkt, wenn die Information "1" geschrieben wird, die Gatesteuerleitung CGL₁ auf den Wert der Hochspannung V _PP , das Potential auf der Bit-Leitung BL₁ wird 0 V, die Elektronen werden in das erdfreie Gate 105 injiziert, und die Schwellenspannung des EEPROM- Speichertransistors 101 wird in die positive Richtung verschoben.

Unter Bezugnahme auf Fig. 5C folgt die Beschreibung der Arbeitsweise des EEPROM. Ein Signal (nicht gezeigt) fällt so, daß ein EER-Signal den Pegel "H" erhält und der Zuleitungskanal 104 des EEPROM-Speichertransistors 101 auf den Pegel der Versorgungsquellenspannung V _CC geladen wird. Wenn andererseits das Signal abfällt, erhält das Ausgleichssignal BLEQ den Pegel "H", so daß die Bit-Leitung BL₁ und die Datenleitung bzw. die Gatesteuerleitung CGL₁ und die Datenleitung DL₁ auf dasselbe Potential ausgeglichen werden.

Die Vorladeschaltungen 11 bis 14 gehorchen einem Vorladesignal EEPR zum Laden der Gatesteuerleitung CGL₁ und der Datenleitung DL₁ bzw. der Bit-Leitung BL₁ und der Datenleitung . Wenn das Spaltendecoderaktivierungssignal WLE auf den Pegel "H" gesetzt ist, setzt der Zeilendecoder 17 die Wortleitung WL₁ auf den Pegel "H". Wenn die Schwellenwertspannung Vth des EEPROM- Speichertransistors 101 negativ ist, wird ferner der EEPROM- Speichertransistor 101 durch das Potential auf der vorgeladenen Gatesteuerleitung CGL₁ so leitend gemacht, daß die Bit-Leitung BL₁ und die Datenleitung weiter geladen werden, daß sie mehr als der Pegel der Gatesteuerleitung CGL₁ geladen sind. Wenn zum Beispiel die Gatesteuerleitung CGL₁ 3 V aufweist und die Schwellenwertspannung Vth des EEPROM-Speichertransistors 101 -1 V beträgt, wird das Potential auf der Bit-Leitung BL₁ 4 V. Wenn andererseits die Schwellenwertspannung Vth des EEPROM-Speichertransistors 101 positiv ist, wird der EEPROM- Speichertransistor 101 nicht-leitend gemacht, so daß die Bit- Leitung BL₁ und die Datenleitung nicht geladen werden und auf einem vorgeladenen Pegel verbleiben.

Wenn die Information "1", die in den EEPROM-Speichertransistor 101 eingeschrieben wurde, durch den Leseverstärker 15 ausgelesen wird, muß die Differenz zwischen den vorgeladenen Pegeln so eingestellt werden, daß die Potentiale auf der Bit-Leitung BL₁ und der Datenleitung wenigstens kleiner als die auf der Gatesteuerleitung CGL₁ und der Datenleitung DL₁ sind. Insbesondere zum Erreichen, daß die Wortleitung WL₁ auf dem Pegel "H" und der Leseverstärker 15 in dem am besten geeigneten Zustand ist, ist es nötig, daß die Vorladepegel der Gatesteuerleitung CGL₁ und der Datenleitung DL₁ und der Bit-Leitung BL₁ und der Datenleitung so festgesetzt werden, daß der Pegel der Gatesteuerleitung CGL₁ und der Datenleitung DL₁ zum Zeitpunkt der Leseoperation zwischen dem Pegel beim Schreiben der Information "0" und einem Pegel beim Schreiben der Information "1" jeweils der Bit-Leitung BL₁ und der Datenleitung zum Zeitpunkt der Leseoperation liegt.

Als weiteres Beispiel kann ferner die in einem DRAM gespeicherte Information leicht zu dem EEPROM-Speichertransistor übertragen werden, oder in dem EEPROM-Speichertransistor gespeicherte Information kann leicht zu dem DRAM übertragen werden. Unter Bezugnahme auf die Fig. 6A und 6B wird jetzt die Arbeitsweise beschrieben.

Unter Bezugnahme auf Fig. 6A erfolgt jetzt die Beschreibung des Speichervorganges, in dem eine Information aus dem DRAM in das EEPROM geschrieben wird. Ein -Signal erhält den Pegel "L", und das BLT-Signal erhält den Pegel "H", wie in Fig. 6A gezeigt ist, so daß die Gatesteuerleitung CGL₁ und die Datenleitung DL₁ bzw. die Bit-Leitung BL₁ und die Datenleitung miteinander verbunden werden. Ferner erhält das Leseverstärkeraktivierungssignal auch den Pegel "H", so daß die Leseverstärker 15 bzw. 16 inaktiv gemacht werden. Dann erhält das Ausgleichssignal BLEQ den Pegel "H", so daß der Transistor 42 leitend gemacht wird. Daraus ergibt sich, daß die Gatesteuerleitung CGL₁ und die Datenleitung DL₁ bzw. die Bit-Leitung BL₁ und die Datenleitung auf das gleiche Potential gebracht werden.

Wenn das Zeilendecoderaktivierungssignal WLE den Pegel "H" erhält, setzt der Zeilendecoder 17 die Wortleitung WL₁ auf den Pegel "H". Somit wird die in dem Kondensator 106 gespeicherte Information ausgelesen. Insbesondere sind beim Schreiben der Information "0" die Potentiale auf der Bit-Leitung BL₁ und der Datenleitung leicht höher als die auf der Gatesteuerleitung CGL₁ und der Datenleitung DL₁. Wenn das Leseverstärkeraktivierungssignal den Pegel "L" erhält, wird der Leseverstärker 15 so aktiviert, daß die Potentialdifferenz zwischen den Datenleitungen DL₁ und verstärkt wird. Daraus ergibt sich, daß die Bit-Leitung BL₁, die Datenleitung und der Ableitungskanal des EEPROM-Speichertransistors 101 den Pegel "H" erhält und die Gatesteuerleitung CGL₁, die Datenleitung DL₁ und das Steuergate 103 des Speichertransistors 101 den Pegel "L" erhält.

Danach wird der nächste nicht-flüchtige Schreibzyklus gestartet, was im folgenden als ein externer Zyklus bezeichnet wird. Der Zyklus zum Schreiben einer Information in den EEPROM- Speichertransistor 101 wird als ein interner Zyklus bezeichnet. Ein Hochfrequenz-Oszillator (nicht gezeigt) arbeitet, der Taktimpuls Φ wird ausgegeben, und eine Ladungspumpe (nicht gezeigt) zum Erzeugen einer Hochspannung wird angetrieben. Zur gleichen Zeit werden die Hochspannungsauswahlschalter 6 und 9 so angesteuert, daß der entsprechende Ausgang auf die Hochspannung V _PP ansteigt. Somit sind die Bit-Leitung BL₁ und die Wortleitung WL₁ auf den hohen Spannungspegel V _PP angehoben, die Elektronen werden von dem erdfreien Gate 105 des EEPROM-Speichertransistors 101 ausgesandt, und die Schwellenspannung Vth des EEPROM- Speichertransistors wird in negative Richtung so verschoben, daß das Schreiben der Information "0" in nicht-flüchtiger Weise abgeschlossen wird.

Unter Bezugnahme auf Fig. 6B erfolgt die Beschreibung eines Rückrufvorganges zum Schreiben einer in dem EEPROM-Speichertransistor 101 gespeicherten Information in eine Zelle des DRAM. Ein Signal erhält den Pegel "L", und das Signal BLT erhält den Pegel "H", wie in Fig. 6B gezeigt ist, so daß die Gatesteuerleitung CGL₁ und die Datenleitung DL₁ bzw. die Bit-Leitung BL₁ und die Datenleitung miteinander verbunden werden. Ferner erhält das Leseverstärkeraktivierungssignal den Pegel "H", so daß der Leseverstärker 15 inaktiv gemacht wird. Zusätzlich erhält das Ausgleichssignal BLEQ den Pegel "H", so daß die Gatesteuerleitung CGL₁ und die Datenleitung DL₁ bzw. die Bit-Leitung BL₁ und die Datenleitung ausgeglichen werden, daß sie auf demselben Potential sind.

Dann erhält das Ausgleichssignal BLEQ den Pegel "L", und das Vorladesignal EEPR erhält den Pegel "H", so daß die Gatesteuerleitung CGL₁ und die Datenleitung DL₁ bzw. die Bit-Leitung BL₁ und die Datenleitung auf ein besonderes Potential durch die Vorladeschaltungen 11 und 12 geladen werden. Wenn das Vorladesignal EEPR abfällt, erhält das EER-Signal den Pegel "H", so daß der Transistor 109 in der Speicherzelle 1 leitend gemacht wird. Daraus ergibt sich, daß die Versorgungsquellenspannung V _CC an den Zuleitungskanal 104 des EEPROM-Speichertransistors 101 angelegt ist. Wenn die Schwellenspannung Vth des EEPROM- Speichertransistors 101 negativ ist (die Information "0" wird geschrieben), wird somit die Bit-Leitung BL₁ nahe an die Versorgungs­ quellenspannung V _CC durch die Spannung V _CC des Zuleitungskanales 104 des EEPROM-Speichertransistors 101 aufgeladen.

Wenn die Schwellenspannung Vth des EEPROM-Speichertransistors 101 positiv ist (die Information "1" wird geschrieben), wird der EEPROM-Speichertransistor 101 nicht-leitend gemacht, so daß die Bit-Leitung BL₁ auf dem vorgeladenen Pegel verbleibt. Insbesondere muß zum korrekten Auslesen der in dem EEPROM-Speichertransistor 101 gespeicherten Information der vorgeladene Pegel der Gatesteuerleitung CGL₁ höher gesetzt werden als der vorgeladene Pegel der Bit-Leitung BL₁ und niedriger als die Versorgungsspannung V _CC . Dann wird das Leseverstärkeraktivierungssiggnal auf den Pegel "L" gesetzt, und der Leseverstärker 15 wird aktiv gemacht, so daß die Potentialdifferenzen zwischen der Gatesteuerleitung CGL₁ und der Datenleitung DL₁ und der Bit-Leitung BL₁ und der Datenleitung vollständig verstärkt werden, daß sie L/H sind. Somit wird die in dem EEPROM-Speichertransistor 101 gespeicherte Information korrekt in dem Kondensator 106 gespeichert.

Wie zuvor beschrieben, hat das Ausführungsbeispiel der erfindungsgemäßen Speichereinrichtung die Eigenschaften, daß ein Kondensator zwischen einem Steuergate und einem Ableitungskanal eines Speichertransistors gebildet ist, die Potentialdifferenz zwischen einer Bit-Leitung und einer Gatesteuerleitung differenziell verstärkt wird, die Bit- Leitung und die Gatesteuerleitung im voraus auf unterschiedliche Pegel aufgeladen werden, wenn der Daterspeichertransistor ausgelesen wird, die Bit-Leitung ferner durch ein an einen Zuleitungskanal angelegtes Potential aufgeladen wird, wenn der Speichertransistor vom Verarmungstyp ist, und Daten von einem Leseverstärker zum Zeitpunkt des Schreibens eingeschlossen werden. Daher kann eine Dauerspeichereinrichtung mit direktem Zugriff mit hoher Integration erhalten werden. Da ferner hohe Spannungen getrennt an die Bit-Leitung und die Gatesteuerleitung angelegt werden, kann die zum Schreiben der Information benötigte Zeit in nicht-flüchtiger Weise auf die Hälfte reduziert werden.

Eine Halbleiterdauerspeichereinrichtung weist ein RAM und ein EEPROM auf. Da eine Kapazität 106 zwischen einem Steuergate 103 und einem Ableitungskanal eines Speichertransistors 101 ausgebildet ist, und ein Zuleitungskanal des Speichertransistors 101 in einem RAM-Schreib- und -Lesebetrieb und in einem EEPROM- Schreibbetrieb freigeschaltet wird und in einem EEPROM-Lesebetrieb mit einem bestimmten Potential versorgt wird, ist der Betrieb als Dauerspeicherelement möglich. Ein Leseverstärker 15, 16 verstärkt die Potentialdifferenz zwischen einer Bit- Leitung BL und einer Gatesteuerleitung CGL in beiden Speicherbetriebszuständen und speichert die Eingangsdaten in beiden Lesebetriebszuständen, so daß das Potential der Bit-Leitung BL und der Gatesteuerleitung CGL auf hohem oder niedrigem Potential festgelegt werden. Außerdem wird in dem EEPROM-Schreibbetriebszustand nach dem Einklinken der Eingangsdaten in den Leseverstärker ein nicht-flüchtiges Programm gestartet, so daß eine Bit-Leitung BL oder eine Gatesteuerleitung CGL auf eine Programmspannung (15-20 V) gepumpt wird. Im EEPROM-Lesezustand wird eine Bit-Leitung BL und eine Gatesteuerleitung CGL auf unterschiedliche Potentiale (BL <CGL) vorgeladen, nachdem sie auf das gleiche Potential abgeglichen wurden (BL =CGL), und dann wird der Zuleitungskanal des Speichertransistors mit einem bestimmten Potential versorgt. Wenn der EEPROM-Speichertransistor leitend ist, wird eine "0" programmiert, und die Bit-Leitung BL wird auf eine höheres Potential als die Gate­ steuerleitung CGL vorgeladen (BL < CGL). Danach wird der Leseverstärker aktiviert und die Daten in dem EEPROM ausgelesen.

Claims (6)

1. Nichtflüchtige, dynamische Schreib-/Lese-Speichereinrichtung mit einer Mehrzahl von in einer Matrix aus Zeilen und Spalten an Wortleitungen (WL₁) und Bitleitungen (BL₁) angeschlossenen Speicherzellen (1-4), die jeweils ein dynamisches Transistor- Kondensator-Speicherelement und einen elektrisch programmierbaren und löschbaren Floating-Gate-Speichertransistor (101) mit einer ersten Kanal-Elektrode (102), einer Steuer-Elektrode (103) und einer zweiten Kanal-Elektrode (104) aufweisen,

• - wobei ein zwischen der ersten Kanal-Elektrode (102) und der Steuer-Elektrode (103) des Speichertransistors (101) angeschlossener Kondensator (106),
• - ein erster zwischen der ersten Kanal-Elektrode (102) des Speichertransistors (101) und der Bit-Leitung (BL₁) angeschlossener Zeilenansteuerungstransistor (107) und
• - eine Gatesteuerleitung (CGL₁) zum Anlegen eines Gatesteuersignals an die Steuer-Elektrode (103) des Speichertransistors (101) vorgesehen sind,

dadurch gekennzeichnet, daß jede von den Speicherzellen

• - einen zweiten zwischen der Steuer-Elektrode (103) des Speichertransistors (101) und der Gatesteuerleitung (CGL₁) geschalteten Zeilenansteuerungstransistor (108),
• - einen mit einer Kanal-Elektrode an die zweite Kanal-Elektrode (104) des Speichertransistors (101) angeschlossenen Steuertransistor (109) und
• - eine Einrichtung (EER) zum Nicht-leitend-Machen des Steuertransistors (109) und zum Freischalten der zweiten Kanal- Elektrode (104) des Speichertransistors (101)

aufweist.

2. Schreib-/Lese-Speichereinrichtung nach Anspruch 1 gekennzeichnet durch

• - eine Spaltendecodiereinrichtung (18) zum Decodieren eines von außen angelegten Spaltenadreßsignals (Y),
• - eine Zeilendecodiereinrichtung (17) zum Decodieren eines von außen angelegten Zeilenadreßsignals (X),
• - eine erste mit einer Gatesteuerleitung (CGL₁) verbundene Datenleitung (DL₁) zum Übertragen von Ein-/Ausgabedaten,
• - eine zweite mit einer Bitleitung (BL₁) verbundene Datenleitung () zum Übertragen der Daten, die zu den Ein-/Ausgabedaten komplementär sind,
• - eine Einrichtung (42, 43) zum Bewirken, daß die erste und zweite Datenleitung (DL₁, ) dasselbe Potential haben,
• - eine Leseverstärkereinrichtung (15, 16) zum differenziellen Verstärken der Potentialdifferenz zwischen der ersten und zweiten Datenleitung (DL₁, ),
• - eine Einrichtung (44-47) zum Anlegen der Ein-/Ausgabedaten an die erste und die zweite Datenleitung (DL₁, ),
• - eine Ladeeinrichtung (11-14) zum Aufladen im voraus der ersten und zweiten Datenleitung (DL₁, ) und
• - eine Hochspannungsversorgungseinrichtung (5-10) zum Bewirken, daß die erste und die zweite Datenleitung (DL₁, ) und ein Ausgangssignal der Zeilendecodiereinrichtung (17) auf einem hohem Potential sind, wobei die Speicherzelle (1, 2, 3, 4) an den Ausgang der Zeilendecodiereinrichtung (17) und die Einrichtung (EER) zum Nicht-leitend-Machen des Steuertransistors (109) und zum Freischalten der zweiten Kanal- Elektrode (104) des Speichertransistors (101) angeschlossen ist.

3. Schreib-/Lese-Speichereinrichtung nach Anspruch 1 oder 2, gekennzeichnet durch eine Einrichtung zum Laden der ersten und zweiten Datenleitung (DL₁, ) im voraus auf unterschiedliche Potentiale und zum Anlegen eines Potentiales an die zweite Kanal- Elektrode (104) des Speichertransistors (101), wenn die in dem Speichertransistor (101) gespeicherte Information ausgelesen wird.

4. Schreib-/Lese-Speichereinrichtung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Leseverstärkereinrichtung (15, 16) eine Einrichtung zum Einrasten der Eingangsdaten zur Zeit der spannungslosen Programmierung aufweist.