DE3828812A1 - Three-dimensional integrated circuit and method for the production thereof - Google Patents

Three-dimensional integrated circuit and method for the production thereof

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Abstract

The invention relates to a three-dimensional integrated circuit which is formed by a plurality of stacked component layers (S1, S2), as well as to a method for the production thereof. In order, when making electrical contacts through a plurality of component layers of the three-dimensional circuit, to avoid the etching of contact holes and the problems arising therewith, it is proposed according to the invention to raise the contact zones (7) necessary for this contact-making in a lower layer up to a level which corresponds to the underside of the overlying component layer (S2). After adding polysilicon and subsequent crystallising on the planarised surface of this lower component layer (S1), the contact zones (7) are electrically connected with the overlying component layer (S2) by high doping of the zones (12) lying over the contact regions (7). <IMAGE>

Description

Die Erfindung bezieht sich auf eine dreidimensionale inte­ grierte Schaltung und ein Verfahren zu deren Herstellung.The invention relates to a three-dimensional inte circuit and a method for their production.

Im Zuge der Entwicklung von integrierten Schaltungen wurde immer angestrebt, die Packungsdichte der Bauelemente mög­ lichst groß zu machen. Zum einen kann dieses durch immer kleiner werdende Dimensionen der Bauelemente und der elek­ trischen Verbindungsbahnen erreicht werden. Zum anderen sind jedoch Bestrebungen im Gange, mehrere übereinanderlie­ gende und voneinander isolierte Bauelementeschichten zu realisieren. Solche integrierten Schaltungen werden als dreidimensionale integrierte Schaltungen bezeichnet. Hier­ bei werden zunächst auf der Oberfläche eines monokristal­ linen Substrates, z.B. Silizium, Bauelemente aufgebracht und anschließend mit einer Isolationsschicht abgedeckt. Auf diese Oberfläche wird polykristallines oder amorphes Halbleitermaterial aufgebracht, z.B. Polysilizium. Dieses Halbleitermaterial wird anschließend kristallisiert. Die Kristallisationsverfahren wurden zuerst bei der SOI-Techno­ logie angewandt, wobei SOI "Silicon-on-Insulator" bedeu­ tet, also "Silizium-auf-Isolator". Die auf die Isolations­ schicht aufgebrachte Polysiliziumschicht wird durch Ab­ sorption elektromagnetischer Strahlung, allgemein einer Laserstrahlung aufgeschmolzen und gezielt kristallisiert. Dieses Verfahren wird auch für die Herstellung von dreidi­ mensionalen integrierten Schaltungen angewandt, so daß nach Kristallisation der Polysiliziumschicht in dieser die Bauelemente der zweiten Bauelementeschicht gefertigt wer­ den können. Weitere Schichten können dann nach dem glei­ chen Verfahren aufgebracht werden. Hierbei ergibt sich die Schwierigkeit, daß die einzelnen Bauelementeschichten an bestimmten Bereichen elektrisch miteinander kontaktiert werden müssen. Dies erfolgt durch Kontaktierungen, die zu­ mindest durch zwei übereinanderliegende Bauelementeschich­ ten hindurchgreifen. Die Kontaktierung wird durch eine Kon­ taktlochätzung vorgenommen, wobei dann in die Ätzlöcher elektrisches Verbindungsmaterial eingebracht wird. Bei dreidimensionalen integrierten Schaltungen müssen teilweise mehrere Schichten mit einer Gesamtdicke von einigen Mikrometern verbunden werden; vgl. y. Inoue et al., IEEE Electron Device Letters EDL-7, Mai 1986, S. 327. Eine weitere Schwierigkeit liegt darin, daß die einzelnen Bauelementeschichten unterschiedliche Dicken aufweisen können. Deshalb werden hohe Anforderungen an die Kontakt­ lochätzung und die anschließende Metallisierung gestellt, besonders im Hinblick auf Selektivität, den Ätzstop und die Kantenbedeckung.In the course of developing integrated circuits always aimed for, the packing density of the components possible as big as possible. For one thing, this can always be done diminishing dimensions of the components and the elec trical connecting tracks can be achieved. On the other hand however, efforts are underway to stack several ing and isolated from each other component layers realize. Such integrated circuits are called called three-dimensional integrated circuits. Here at first be on the surface of a monocrystal linen substrates, e.g. Silicon, components applied and then covered with an insulation layer. This surface becomes polycrystalline or amorphous Semiconductor material applied, e.g. Polysilicon. This Semiconductor material is then crystallized. The Crystallization processes were first used at SOI-Techno logic applied, SOI meaning "Silicon-on-Insulator" tet, so "silicon on insulator". The one on the isolation layer applied polysilicon layer is by Ab sorption of electromagnetic radiation, generally one Laser radiation melted and specifically crystallized. This process is also used for the production of dreidi dimensional integrated circuits applied so that after crystallization of the polysilicon layer in this Components of the second component layer who manufactured that can. Further layers can then be made after the same Chen procedures are applied. This results in the Difficulty that the individual component layers certain areas electrically contacted Need to become. This is done by making contacts at least through two superimposed component layers reach through. The contact is made by a con  clock hole etching made, then in the etching holes electrical connection material is introduced. At three-dimensional integrated circuits must partially several layers with a total thickness of a few Micrometers are connected; see. y. Inoue et al., IEEE Electron Device Letters EDL-7, May 1986, p. 327. A Another difficulty is that the individual Component layers have different thicknesses can. That is why there are high demands on the contact hole etching and the subsequent metallization, especially with regard to selectivity, the etch stop and the Edge coverage.

Der Erfindung liegt die Aufgabe zugrunde, eine dreidimen­ sionale integrierte Schaltung und ein Verfahren zu deren Herstellung anzugeben, bei der durch mehrere übereinander­ liegende Bauelementeschichten hindurchgreifende Kontaktie­ rungen mit hoher Genauigkeit und einfachen beherrschbaren Standardverfahren hergestellt werden können.The invention has for its object a three dimensions sionale integrated circuit and a method for their Specify manufacture when stacked by several contact layers lying across component layers with high accuracy and simple manageable Standard procedures can be made.

Diese Aufgabe ist durch die kennzeichnenden Merkmale der unabhängigen Patentansprüche gelöst.This task is characterized by the characteristics of the independent claims solved.

Demgemäß erfolgt die mehrere Bauelementeschichten hindurch­ greifende Kontaktierung nicht mehr durch eine Kontaktloch­ ätzung. Vielmehr wird das kristallisierte Substratmaterial der jeweils oberen Bauelementeschicht selbst als Kontaktie­ rung verwendet, wobei das Substrat oberhalb der Kontaktbe­ reiche der jeweils anderen Bauelementeschicht hierzu vorzugsweise hoch dotiert wird. Accordingly, the multiple component layers are made through gripping contact no longer through a contact hole etching. Rather, the crystallized substrate material the respective upper component layer itself as a contact tion used, the substrate above the Kontaktbe reach the other component layer for this is preferably highly doped.  

Zum Herstellen der Kontaktbereiche und für die Kontaktie­ rung können herkömmliche Maskentechniken, die auch bei der Bauelementefertigung notwendig sind, verwendet werden. Tiefe Kontaktlöcher mit den oben angesprochenen Problemen und deren Herstellung werden nicht benötigt. Darüberhinaus steht eine weitere Verdrahtungsebene auf der Oberfläche der Kontaktbereiche zur Verfügung. Schließlich bietet die Erfindung auch die Möglichkeit, Kontakte zwischen bestimm­ ten Ebenen herzustellen, ohne daß eine Metallisierung er­ forderlich ist.For establishing the contact areas and for the contact conventional masking techniques, which can also be used for Component manufacturing are necessary to be used. Deep contact holes with the problems mentioned above and their manufacture are not required. Furthermore there is another wiring level on the surface of the contact areas. Finally, the Invention also the ability to determine contacts between to produce th levels without metallization is required.

Weitere Ausgestaltungen der Erfindung gehen aus den Unter­ ansprüchen hervor. Die Erfindung ist in einem Ausführungs­ beispiel anhand der Herstellung von MOS-Transistoren er­ läutert, wobei in den Fig. 1 bis 6 jeweils ein Querschnitt durch die aufgebaute integrierte Schaltung in aufeinander­ folgenden Verfahrensschritten dargestellt ist.Further embodiments of the invention emerge from the subclaims. The invention is explained in one embodiment, for example, based on the production of MOS transistors, wherein a cross-section through the built-up integrated circuit is shown in successive method steps in FIGS. 1 to 6.

Ein Siliziumsubstrat 1 aus monokristallinem Silizium wird zunächst mit einem Oxid 2 abgedeckt, wobei mit Hilfe einer ersten Maske Kontaktgebiete 3 geöffnet und hochdotiert wer­ den. Anschließend wird oberhalb dieser Kontaktgebiete eine oxidationshemmende Schicht 4, beispielsweise aus Silizium­ nitrid aufgebracht. Der erreichte Verfahrensstand ist in Fig. 1 dargestellt.A silicon substrate 1 made of monocrystalline silicon is first covered with an oxide 2 , contact areas 3 being opened and highly doped with the aid of a first mask. An oxidation-inhibiting layer 4 , for example made of silicon nitride, is then applied above these contact areas. The process status achieved is shown in FIG. 1.

Mit Hilfe einer zweiten Maske wird ein zwischen den Kon­ taktgebieten 3 liegendes aktives Gebiet durch Entfernen des dort vorhandenen Oxids freigelegt und dort ein Gate- Oxid 5 gebildet. Danach wird die oxidationshemmende Schicht 4 entfernt, so daß jetzt die Kontaktgebiete 3 frei­ liegen. Dieser Zustand ist in Fig. 2 gezeigt.With the help of a second mask, an active area lying between the contact areas 3 is exposed by removing the oxide present there and a gate oxide 5 is formed there. The oxidation-inhibiting layer 4 is then removed, so that the contact regions 3 are now exposed. This state is shown in Fig. 2.

Auf die Oberfläche dieser Anordnung wird eine Polysilizium­ schicht abgeschieden und mit Hilfe einer dritten Maske strukturiert, so daß dadurch sowohl eine Gate-Elektrode 6 als auch Kontaktbereiche 7 für die Source- und Drain-Gebie­ te des MOS-Transistors entstehen. Die Gate-Elektrode 6 liegt mittig zwischen den Kontaktgebieten. Die Kontakte 7 liegen einerseits auf den Kontaktgebieten 3, andererseits erhöht auf der Oxidschicht 2. Mit Hilfe der aus Polysili­ zium bestehenden Gate-Elektrode 6 als Implantationsmaske erfolgt nun selbstjustierend eine Implantation zur Erzeu­ gung von hochdotierten Source- und Drain-Zonen 8 des Tran­ sistors. Dadurch entsteht auch eine leitende Verbindung zwischen den Kontaktgebieten 3 und diesen Source- bzw. Drain-Zonen 8. Dieser Zustand ist in Fig. 3 gezeigt.On the surface of this arrangement, a polysilicon layer is deposited and structured with the aid of a third mask, so that this results in both a gate electrode 6 and contact regions 7 for the source and drain regions of the MOS transistor. The gate electrode 6 is located centrally between the contact areas. The contacts 7 are on the one hand on the contact areas 3 , on the other hand they are raised on the oxide layer 2 . With the help of the gate electrode 6 made of polysilicon as an implantation mask, an implantation is now carried out in a self-adjusting manner to produce highly doped source and drain zones 8 of the transistor. This also creates a conductive connection between the contact regions 3 and these source or drain zones 8 . This state is shown in Fig. 3.

Nun wird eine Planarisierung durchgeführt, d.h. die Ober­ fläche der Anordnung gemäß Fig. 3 wird mit einem Isola­ tionsmaterial 9 beschichtet und geebnet, und zwar derart, daß die Oberfläche des Isolationsmaterials 9 mit derjeni­ gen der Kontakte übereinstimmt. In dem Isolationsmaterial 9 zwischen den Kontakten 7 ist der Transistor eingebettet. Der Schichtaufbau der Anordnung gemäß Fig. 4 definiert eine erste Bauelementeschicht S 1 mit einer ebenen Oberflä­ che, in der die Oberflächen der Kontakte 7 freiliegen. Das Isolationsmaterial 9 dient gleichzeitig zur Isolation der Bauelementeschicht S 1 gegenüber einer auf der Oberfläche dieser Schicht aufzubauenden zweiten Bauelementeschicht S 2. Der Aufbau dieser zweiten Bauelementeschicht wird an­ hand der Fig. 5 und 6 beschrieben.Now a planarization is carried out, ie the upper surface of the arrangement according to FIG. 3 is coated and leveled with an insulating material 9 , in such a way that the surface of the insulating material 9 coincides with that of the contacts. The transistor is embedded in the insulation material 9 between the contacts 7 . The layer structure of the arrangement according to Fig. 4 defines a first device layer S 1 with a planar Oberflä che, in the exposed surfaces of the contacts 7. The insulation material 9 also serves to isolate the component layer S 1 from a second component layer S 2 to be built up on the surface of this layer. The structure of this second component layer is described with reference to FIGS . 5 and 6.

Auf die Oberfläche der Bauelementeschicht wird eine in der Regel 0,5 µm dicke Polysiliziumschicht abgeschieden, die anschließend durch Absorption elektromagnetischer Strah­ lung kristallisiert wird und das Substrat für die zweite Bauelementeschicht S 2 bildet. Dieses Substrat wird mit Hilfe einer Maske in Bauelementegebiete 11 und Kontaktge­ biete 12 unterteilt, die voneinander elektrisch isoliert sind. In Fig. 5 ist nur ein Bauelementegebiet 11 gezeigt, das oberhalb des in der unteren Bauelementeschicht S 1 er­ stellten MOS-Transistors liegt. Die Kontaktgebiete 12 über­ decken die auf der Oberfläche der ersten Bauelemente­ schicht S 1 freiliegenden Kontakte 7. Die Kontaktgebiete 12 werden mit Hilfe einer weiteren Maske hoch dotiert, damit sie einen geringen Schichtwiderstand aufweisen. Diese jetzt niederohmigen Kontaktgebiete kristallisierten Sili­ ziums lassen sich auch als weitere Verdrahtungsebene ver­ wenden. Durch diese Methode erreicht man, daß die zu kon­ taktierenden Gebiete der unteren Bauelementeschicht S 1 auf demselben Niveau liegen, wie die Kontakte 12 der oberen Ebene. Kontaktlöcher treten somit nicht mehr auf.A generally 0.5 μm thick polysilicon layer is deposited on the surface of the component layer, which is then crystallized by absorption of electromagnetic radiation and forms the substrate for the second component layer S 2 . This substrate is divided with the aid of a mask into component regions 11 and contact regions 12 , which are electrically insulated from one another. In Fig. 5, only one component region 11 is shown, which is above the MOS transistor placed in the lower component layer S 1 . The contact regions 12 cover the contacts 7 exposed on the surface of the first components layer S 1 . The contact regions 12 are highly doped with the aid of a further mask so that they have a low sheet resistance. These now low-resistance contact areas of crystallized silicon can also be used as an additional wiring level. This method ensures that the contacting areas of the lower component layer S 1 are at the same level as the contacts 12 of the upper level. Contact holes no longer occur.

Entsprechend Fig. 6 wird in dem Bauelementegebiet 11 ein MOS-Transistor 13 aufgebaut. Die gesamte Anordnung wird anschließend mit einer Isolationsschicht 14 abgedeckt, in die die notwendigen Anschlüsse 15 für den Transistor 13 und 16 für die Kontaktgebiete 12 eingelassen sind.According to FIG. 6 is built in the components field 11, a MOS transistor 13. The entire arrangement is then covered with an insulation layer 14 into which the necessary connections 15 for the transistor 13 and 16 for the contact regions 12 are embedded.

Mit dem beschriebenen Verfahren ist eine zweischichtige integrierte Schaltung aufgebaut. Mehrschichtige Schaltungs­ aufbauten sind natürlich möglich, wobei dann die elektrisch zu verbindenden Bauelementeschichten entspre­ chen den obigen Schritten aufgebaut werden.With the method described is a two-layer integrated circuit built. Multi-layer circuit superstructures are of course possible, but then the correspond to electrically connectable component layers the above steps.

Die beschriebenen Verfahrensschritte sind analog für inte­ grierte Schaltungen in NMOS- oder PMOS-Technologie anwend­ bar. Ebenso können in den verschiedenen Bauelementeschich­ ten unterschiedliche Technologien verwendet werden.The described process steps are analogous for inte Apply circuits in NMOS or PMOS technology bar. Likewise, in the various component layers different technologies can be used.

Claims (4)

1. Dreidimensionale intergrierte Schaltung aus mehreren übereinanderliegenden und jeweils durch eine Schicht aus Isolationsmaterial voneinander elektrisch isolierten Bauelementeschichten, die jeweils ein Substrat mit darin integrierten Bauelementen aufweisen und die Bauelemente für den elektrischen Anschluß mit Kontaktbereichen verbunden sind und Kontaktbereiche übereinanderliegender Bauelementeschichten selektiv elektrisch miteinander verbunden sind, dadurch gekennzeichnet, daß das Isola­ tionsmaterial (9) lediglich bis zur Oberfläche der Kontaktbereiche (7) reicht, daß sich an diese Oberfläche das Substrat (10) der nächstfolgenden Bauelementeschicht (S 2) anschließt, und daß dieses Substrat oberhalb der Kontaktbereiche (7) als Kontaktgebiet (12) für die in diesem Substrat (10) integrierten Bauelemente dient.1.Three-dimensional integrated circuit comprising a plurality of superimposed component layers, each of which is electrically insulated from one another by a layer of insulation material, each having a substrate with components integrated therein and the components for the electrical connection being connected to contact areas and contact areas of superimposed component layers being selectively electrically connected to one another, characterized in that the insulation material ( 9 ) only extends to the surface of the contact areas ( 7 ), that the substrate ( 10 ) of the next component layer ( S 2 ) adjoins this surface, and that this substrate above the contact areas ( 7 ) serves as a contact area ( 12 ) for the components integrated in this substrate ( 10 ). 2. Dreidimensionale integrierte Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Kontaktgebiete (12) der jeweils oberen Bauelementeschicht (S 2) Gebiete mit hoher Dotierung sind. 2. Three-dimensional integrated circuit according to claim 1, characterized in that the contact regions ( 12 ) of the upper component layer ( S 2 ) are regions with high doping. 3. Dreidimensionale integrierte Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Oberfläche der Kontaktbereiche (7) in der ansonsten mit einem Isola­ tionsmaterial (9) planarisierten Oberfläche der unteren Bauelementeschicht (S 1) liegen.3. Three-dimensional integrated circuit according to claim 1 or 2, characterized in that the surface of the contact areas ( 7 ) in the otherwise with an insulation material ( 9 ) planarized surface of the lower component layer ( S 1 ). 4 Verfahren zum Herstellen von dreidimensionalen integrierten Schaltungen, bei dem in einem Substrat einer ersten Bauelementeschicht Bauelemente und Kontakt­ bereiche integriert werden, anschließend eine Schicht aus Isolationsmaterial und auf diese ein Substrat einer zweiten Bauelementeschicht aufgebracht werden, in die wiederum Bauelemente und Kontaktbereiche integriert werden, und so fort, und die Kontaktbereiche übereinanderliegender Bauelementeschichten selektiv elektrisch miteinander verbunden werden, dadurch gekennzeichnet, daß auf die Kontaktbereiche im Substrat einer jeweils unteren Schicht Kontaktmaterial bis auf eine Höhe aufgebracht wird, die dem Niveau der Untersei­ te der später darüber zu legenden oberen Bauelemente­ schicht entspricht, daß anschließend die Oberfläche der ersten Bauelementeschicht bis auf die Höhe der Oberkante des Kontaktmaterials mit einem Isolationsmaterial planarisiert wird, daß dann auf diese plane Oberfläche Halbleitermaterial aufgebracht und zu einem Substrat für die obere Bauelementeschicht kristallisiert und struk­ turiert wird, daß das an dem Kontaktmaterial an der unteren Bauelementeschicht anliegende kristallisierte Substrat der oberen Bauelementeschicht zur Herstellung einer elektrischen Verbindung hoch dotiert wird, und daß anschließend in dem übrigen Substrat der oberen Bauele­ menteschicht Bauelemente aufgebaut werden.4 methods of making three-dimensional integrated circuits where in a substrate a first component layer components and contact areas are integrated, then a layer of insulation material and on this a substrate one second component layer are applied in the again integrated components and contact areas be, and so on, and the contact areas selectively stacking component layers be electrically connected to each other characterized in that on the contact areas in the substrate a lower layer of contact material up to a height is applied that corresponds to the level of the subsurface te of the upper components to be placed later on layer corresponds to the fact that the surface of the first component layer up to the height of the upper edge the contact material with an insulation material is planarized that then on this flat surface Semiconductor material applied and a substrate for the upper component layer crystallizes and struc- tures is tured that the contact material on the lower component layer crystallized Substrate of the upper component layer for production  an electrical connection is highly doped, and that then in the remaining substrate of the upper structure element layer components are built.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0769813A2 (en) * 1995-10-19 1997-04-23 STMicroelectronics, Inc. Integrated circuit with planarized dielectric layer between successive polysilicon layers

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3564358A (en) * 1967-11-15 1971-02-16 Siemens Ag Integrated circuit structure containing multiple sandwich layers of monocrystalline semiconductor and insulator material
DE2330645C3 (en) * 1972-06-15 1982-07-08 Commissariat à l'Energie Atomique, 75015 Paris Process for contacting integrated circuits
DE2365745C2 (en) * 1973-08-31 1983-09-29 Siemens AG, 1000 Berlin und 8000 München Integrated semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3564358A (en) * 1967-11-15 1971-02-16 Siemens Ag Integrated circuit structure containing multiple sandwich layers of monocrystalline semiconductor and insulator material
DE2330645C3 (en) * 1972-06-15 1982-07-08 Commissariat à l'Energie Atomique, 75015 Paris Process for contacting integrated circuits
DE2365745C2 (en) * 1973-08-31 1983-09-29 Siemens AG, 1000 Berlin und 8000 München Integrated semiconductor device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IEEE Electron Device Letters, Vol. EDL-7, No. 5, 1986, S. 327-329 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0769813A2 (en) * 1995-10-19 1997-04-23 STMicroelectronics, Inc. Integrated circuit with planarized dielectric layer between successive polysilicon layers
EP0769813A3 (en) * 1995-10-19 1998-04-08 STMicroelectronics, Inc. Integrated circuit with planarized dielectric layer between successive polysilicon layers

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