DE3912695A1

DE3912695A1 - Direktzugriffspeicher mit unterteilten speicherbaenken und datenlese/schreibarchitektur hierfuer

Info

Publication number: DE3912695A1
Application number: DE3912695A
Authority: DE
Inventors: Yukihito Oowaki
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-04-18
Filing date: 1989-04-18
Publication date: 1989-10-26
Anticipated expiration: 2009-04-19
Also published as: US20020089891A1; US6301185B1; US6538952B2; US6118721A; US20020031037A1; KR890016569A; JP2895488B2; US5497351A; KR950007834B1; US6404696B1; JPH01267893A; DE3912695C2

Description

Die Erfindung betrifft eine Halbleitervorrichtung und insbesondere eine Serienlese/Schreibarchitektur für dynamische Direktzugriffspeicher.

Mit steigendem Bedarf für Hochgeschwindigkeit- Logikeigenschaften digitaler Systeme, sind Hochgeschwin digkeit-Zugrifftechniken, die einen Hochgeschwindig keitszugriff zu den Halbleiterspeichern, beispielswei se Direktzugriffspeichern, gespeicherten Daten immer wichtiger geworden. Das Leistungsvermögen von Zentral einheiten (CPU) steigt rasch an. Entsprechend muß selbst verständlich der Speicherzugriff beschleunigt weiter entwickelt werden.

Zur Beschleunigung der Übertragung notwendiger Daten zu einer Zentraleinheit wird oft ein Cache-Spei cher als ein Hilfsspeicher eines Systemhauptspeichers verwendet, der aus einem DRAM gebildet ist. In diesem Fall liegt ein Gatter zwischen der Zentraleinheit und dem Hauptspeicher, und der Cache-Speicher ist direkt mit der Zentraleinheit über einen Datenbus und einen Adressbus verbunden. Eine Steuereinheit ist mit dem Gatter und dem Cache-Speicher verbunden, um die Daten übertragung zwischen dem Hauptspeicher, dem Cache-Spei cher und der Zentraleinheit zu steuern. Auch in diesem Fall und vielmehr gerade in diesem Fall ist ein Be schleunigen eines Datenzugriffes in den als Hauptspei cher dienenden DRAM sehr wichtig. Wenn nämlich Daten, die die Zentraleinheit benötigt, nicht zufällig in dem Cache-Speicher gespeichert sind (d. h., wenn die Daten "fehlgetroffen" sind), dann öffnet das Gatter unter der Steuerung der Steuereinheit, um notwendige Daten aus dem Hauptspeicher abzurufen. Aus diesem Grund ist ein Hochgeschwindigkeitszugreifen des Speichers wesent lich.

Als die gegenwärtig verfügbaren Datenzugrifftech niken für DRAMs gibt es Architekturen des "Knabber"- Modus (nibble-mode), des Seiten-Modus, des statischen Spalten-Modus usw. Jedoch können diese Architekturen nicht erfolgreich die obigen technischen Anforderun gen erfüllen. Die DRAMs selbst sind auf dem Weg zur Hochdichteintegration, und die obigen geläufigen Da tenzugrifftechniken verlieren schrittweise ihre Nütz lichkeit inmitten eines raschen Ansteigens der Inte grationsdichte der DRAMs.

Das heißt, bei der "Knabber"-Modus-Architektur beispielsweise erfolgt ein Zugriff auf in einem DRAM gespeicherte Daten seriell mit 4 Bits oder 8 Bits als eine Einheit. Auf Spaltendaten in einer gewählten Zei lenadresse erfolgt ein Zugriff in einer gegebenen Rei henfolge in einer Einheit einer vorbestimmten Anzahl von Bits, um so ein Hochgeschwindigkeitslesen/schrei ben zu erlauben. Jedoch tritt unvermeidbar Leerlauf mit der Datenübertragung zwischen dem Cache-Speicher und dem DRAM auf, da die Einheitsbitzahl und die Zu griffreihenfolge der Dateneinheiten in einer gewähl ten Zeilenadresse festgelegt sind. Im Gegensatz zur "Knabber"-Modus-Architektur tritt bei der Seiten-Mo dus- oder der statischen Spalten-Modus-Architektur eine Leerlaufzeit zum Wiederherstellen zwingend beim Zu griff auf aufeinanderfolgende zufällige Bits auf, was das Beschleunigen des Datenzugriffes beeinträchtigt, obwohl auf ein gewünschtes Bit beliebig in einer ge wählten Zeilenadresse ein Zugriff erfolgen kann.

Es ist daher Aufgabe der vorliegenden Erfindung, eine neuartige und verbesserte Datenzugriffarchitek tur zu schaffen, die erfolgreich in Halbleiterspeichern ausgeführt ist und deren Datenzugriffleistungsfähig keit verbessert.

Diese Aufgabe wird bei einer Halbleiterspeicher vorrichtung nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale gelöst.

Vorteilhafte Weiterbildungen der Erfindung erge ben sich insbesondere aus den Patentansprüchen 2 bis 5.

Die vorliegende Erfindung ist also auf eine spe zifische Halbleiterspeichervorrichtung mit unterteil ten Speicherbänken gerichtet, wobei Speicherzellen in erste und zweite Gruppen unterteilt sind. Die erste Gruppe von Speicherzellen bildet eine erste Speicher bank, und die zweite Gruppe von Speicherzellen bildet eine zweite Speicherbank. Jede der ersten und zweiten Speichergruppen enthält eine Anordnung von Speicher zellen, die in Untergruppen unterteilt sind, deren jede eine gewählte Anzahl von Speicherzellen hat. Ein erster Satz von Eingangs/Ausgangsleitungen ist für die erste Gruppe von Speicherzellen vorgesehen, wo hingegen ein zweiter Satz von Eingangs/Ausgangslei tungen für die zweite Gruppe von Speicherzellen vor handen ist. Ein Ausgangsschaltungsabschnitt ist mit den ersten und zweiten Eingangs/Ausgangsleitungen ver bunden, um dorthin übertragene Daten auszugeben. Ein Zugriffsteuereinheitsabschnitt legt abwechselnd die Untergruppen von der ersten und zweiten Gruppe mit der gewählten Anzahl von Speicherzellen als eine we sentliche Mindestzugriffseinheit fest, übt einen Zu griff auf die Speicherzellen in einer bestimmten Un tergruppe aus, um von dort gespeicherte Daten zu le sen, und überträgt die gelesenen Daten zu einem ent sprechenden Satz der ersten und zweiten Sätze von Ein gangs/Ausgangsleitungen. Die gelesenen Daten werden zum Ausgangsschaltungsabschnitt gespeist.

Nachfolgend wird die Erfindung anhand der Zeich nung näher erläutert. Es zeigt

Fig. 1 ein vereinfachtes Blockschaltbild der Gesamt anordnung eines Computersystems mit einem Hochgeschwindigkeits-Cache-Speicher und einem einen dynamischen Direktzugriffspeicher ver wendenden Hauptspeicher nach einem bevorzug ten Ausführungsbeispiel der Erfindung,

Fig. 2A und 2B in Blockschaltbildform Hauptteile einer internen Schaltungsanordnung des dy namischen Direktzugriffspeichers nach der Erfindung,

Fig. 3 ein Diagramm, das teilweise eine interne Schal tungsanordnung zeigt, die einer 1-Bit-Adres se der Adreßsteuereinheit von Fig. 2 ent spricht,

Fig. 4 ein Diagramm, das eine interne Schaltungsan ordnung einer der Spaltenadreßdekodierein heiten von Fig. 2 zeigt,

Fig. 5 Signalformen elektrischer Signale, die an verschiedenen Stellen des DRAM in einem Da tenlesemodus auftreten,

Fig. 6 ein Diagramm, das eine interne Schaltungsan ordnung der Schreibsteuereinheit von Fig. 2 zeigt,

Fig. 7 Signalformen elektrischer Signale, die an verschiedenen Stellen des DRAM in einem Da tenschreibmodus auftreten,

Fig. 8 Signalformen elektrischer Signale, die an ver schiedenen Stellen des DRAM in einem Opera tionsmodus auftreten, der sich zwischen Da tenlesen und Datenschreiben ändert, und

Fig. 9 eine Abwandlung der internen Schaltungsan ordnung der Schreibsteuereinheit von Fig. 6.

In Fig. 1 ist ein Computersystem 10 gezeigt, das mit einem dynamischen Direktzugriffspeicher (DRAM) nach einem bevorzugten Ausführungsbeispiel der Erfin dung ausgerüstet ist. Eine Zentraleinheit (CPU) 12 ist einem DRAM 14, der als ein Hauptspeicher wirkt, und einem Cache-Speicher 16 über einen 32-Bit-Daten bus 18 und einen 32-Bit-Adreßbus 20 zugeordnet. Eine Gatterschaltung 22 liegt zwischen der Zentraleinheit 12 und dem Hauptspeicher 14. Eine Steuereinheit 24 ist mit dem Cache-Speicher 16 und der Gatterschaltung 22 so verbunden, daß die Schaltoperation der Gatter schaltung 22 und die Datenübertragung zwischen dem Hauptspeicher 14 und dem Cache-Speicher 16 gesteuert werden.

Wenn Daten benötigt werden, übt die Zentralein heit 12 einen Zugriff auf eine bestimmte Speicherstel le im Cache-Speicher 16 aus. Falls die gewünschten Daten in der zugegriffenen Speicherstelle vorhanden sind (wenn Daten "getroffen" sind), werden die Daten zur Zentraleinheit 12 über den Datenbus 18 übertra gen. Wenn gewünschte Daten in der zugegriffenen Stel le nicht sind (wenn Daten "fehlgetroffen" sind), wird ein Fehltreffersignal an die Steuereinheit 24 gelegt. Abhängig von dem Fehltreffersignal öffnet die Steuer einheit 24 das Gatter 22, so daß die Zentraleinheit 12 einen Zugriff auf den Hauptspeicher 14 ausüben kann, um von dort Daten zu lesen. Die gelesenen Daten werden zum Cache-Speicher 16 sowie zur Zentraleinheit 12 über den Datenbus 18 übertragen, um darin gespeichert zu werden.

Fig. 2 zeigt Hauptteile einer internen Schaltungs anordnung des DRAM 14, der als der Hauptspeicher von Fig. 1 dient. Es sei darauf hingewiesen, daß die Zeich nung hiervon in zwei Figuren unterteilt ist, da die Gesamtschaltungsanordnung zu groß ist, um auf einem Blatt dargestellt zu werden; d. h. es liegen Fig. 2A und 2B vor.

Wie in Fig. 2A gezeigt ist, sind mit einer Wort leitung WL gekoppelte Speicherzellen 30 in zwei System gruppen 30 a und 30 b unterteilt. Die erste Gruppe ist eine A-Systemspeicherbank 30 a, die Speicherzellen M 1, M 2, M 3, M 4, . . ., Mm umfaßt. Die zweite Gruppe ist eine B-System-Speicherbank, die Speicherzellen M 5, M 6, M 7, M 8, . . ., Mm + 4, Mm + 5, Mm + 6, Mm + 7, . . . umfaßt. In jeder Speicherbank bilden 4 Speicherzellen eine Einheit. Mit anderen Worten, jede Speicherbank ist in eine ge wählte Anzahl von Untereinheiten unterteilt, deren je de 4 Speicherzellen (d. h. 4 Bits) in diesem Beispiel hat. Alle die Speicherzellen können durch eine Wortlei tung WL angesteuert werden. Um es mit anderen Worten zu sagen, die Wortleitung WL ist allen Speicherzellen 30 der A- und B-Speicherbänke gemeinsam. Es sei darauf hin gewiesen, daß in Fig. 2A nur eine Wortleitung zur Ver einfachung der Zeichnung dargestellt ist, obwohl anderen Wortleitungen auch die gleichen Speicherzellenanord nungen zugeordnet sein können.

Die Speicherbänke 30 a und 30 b haben jeweils Ab tastverstärkeranordnungen 32 a und 32 b. Die Abtastver stärkeranordnungen 32 haben Abtastverstärker SA 1, SA 2, . . ., die jeweils mit den Speicherzellen 30 verbunden sind. Die Abtastverstärker SA sind mit FET-Transfer gatteranordnungen 34 a und 34 b verbunden, die als Trans fergatter wirken. Die Transfergatteranordnung 34 a ist mit einem A-Systemdateneingang/ausgangleitungssatz 36 a verbunden. Der Leitungssatz 36 a umfaßt 4 Paare von Eingang/Ausgangsleitungen DQA 1, DQA 2, DQA 3 und DQA 4. (In der Zeichnung ist jedes Paar von Eingang/Ausgangs leitungen so dargestellt, als ob es nur eine Leitung wäre, um die Darstellung zu vereinfachen.) Dagegen ist die Transfergatteranordnung 34 b mit dem B-Systemdaten eingang/ausgangsleitungssatz 36 b verbunden. Der Lei tungssatz 36 b umfaßt 4 Paare von Eingang/Ausgangslei tungen DQB 1, DQB 2, DQB 3 und DQB 4. Spaltenadreßdeko diereinheiten 38 a und 38 b sind jeweils Speicherbänken 30 a und 30 b zugeordnet. Jeder der Spaltenadreßko diereinheiten 38 hat eine Anordnung von Spaltenadreß dekodierern. In Fig. 2A stellt jeder von Teilen 40 a und 40 b, die aus Darstelungsgründen schraffiert sind, eine Sammlung zahlreicher Signalleitungen dar, die mit Eingängen der Dekodierer 38 zu verbinden sind.

Wenn beispielsweise auf die Speicherzellen M 1, M 2, M 3 und M 4 der ersten Untergruppe der Speicherbank 30 a Bezug genommen wird, so sind die Abtastverstär ker SA 1, SA 2, SA 3 und SA 4 mit Eingang/Ausgangsleitungen DQA 1, DQA 2, DQA 3 und DQA 4 jeweils über entsprechende Transfergatter-FETs 34 A (FET = Feldeffekttransistor). Diese 4 Transfergatter-FETs 34 a sind mit ihren Gate-Elektroden zusammengeschaltet. Die Transfergatter- FETs 34 a sprechen auf ein Spaltenwählsignal an, um leitend oder nicht-leitend gemacht zu werden. Das Spaltenwählsignal wird von einem Dekodierer einer entsprechenden Adreßdekodiereinheit 38 a zu den FETs 34 a über eine Leitung CSLA 1 der A-Systemwählleitungen CSLA eingespeist.

Wenn dagegen auf die Speicherzellen M 5, M 6, M 7 und M 8 der ersten Untergruppe der Speicherbank 30 b Bezug genommen wird, so sind Abtastverstärker SA 5, SA 6, SA 7 und SA 8 mit Eingang/Ausgangsleitungen DQB 1, DQB 2, DQB 3 und DQB 4 jeweils über entsprechende Trans fergatter-FETs 34 b verbunden. Diese 4 Transfergatter- FETs 34 b sind mit ihren Gate-Elektroden zusammenge schaltet. Die Transfergatter-FETs 34 b sprechen auf ein Spaltenwählsignal an, um leitend oder nicht-lei tend gemacht zu werden. Das Spaltenwählsignal wird von einem Dekodierer einer entsprechenden Adreßdeko diereinheit 38 b zu FETs 34 b über eine Leitung CSLB 1 der B-Systemwählleitungen CSLB eingespeist.

Wie in Fig. 2A gezeigt ist, ist eine Adreßsteu ereinheit 42 mit den beiden Gruppen der Spaltenadreß dekodiereinheiten 38 a und 38 b verbunden. Wenn eine Spaltenadresse Amc (0 < m < n; n = ganzzahlig) über einen Adreßpuffer 44 empfangen wird, steuert die Adreßsteuereinheit 42 Adreßdekodierer 38, um eine geeignete Speicherzellenuntereinheit aus den Spei cherbänken 30 a und 30 b gemäß der empfangenen Spalten adresse zu bezeichnen.

Wie in Fig. 2B gezeigt ist, sind A-Systemeingang/ ausgangsleitungen DQA 1, DQA 2, DQA 3 und DQA 4 jeweils mit Datenverstärkern S 1, S 2, S 3 und S 4 eines Verstär kerabschnittes 46 a verbunden. Die Datenverstärker S 1, S 2, S 3 und S 4 sind jeweils mit Datenausleseleitungen RD 1, RD 2, RD 3 und RD 4 über entsprechende FETs 48 a verbunden, die als Datenauslesetransfergatter dienen. Die Datenverstärker S 1, S 2, S 3 und S 4 werden gleich zeitig durch ein extern angelegtes Steuersignal QSEA aktiviert, und die Gatter-FETs 48 a werden gleichzei tig durch ein Steuersignal QSEA leitend gemacht. Die Datenausleseleitungen RD 1, RD 2, RD 3 und RD 4 sind je weils mit Datenverriegelungsschaltungen L 1, L 2, L 3 und L 4 verbunden. Die Datenverriegelungsschaltungen L 1, L 2, L 3 und L 4 sind mit einem Datenausgangsschie beregister 50 verbunden, an dem ein Spaltenadreß abtastimpulssignal liegt. Das Schieberegister 50 ist mit einem Ausgangsanschluß Dout über einen Aus gangspuffer 52 verbunden.

B-Systemeingang/ausgangsleitungen DQB 1, DQB 2, DQB 3 und DQB 4 sind mit Datenverstärkern S 1′, S 2′, S 3′ und S 4′ jeweils eines Verstärkerabschnittes 46 b ver bunden. Die Datenverstärker S 1′, S 2′, S 3′ und S 4′ sind jeweils mit Datenausleseleitungen RD 1, RD 2, RD 3 und RD 4 über entsprechende FETs 48 b verbunden, die als DAtenauslesetransfergatter dienen. Die Datenverstär ker S 1′, S 2′, S 3′ und S 4′ werden gleichzeitig durch ein extern angelegtes Steuersignal QSEB aktiviert, und die Gatter-FETs 48 b werden gleichzeitig durch ein Steuersignal QSEB leitend gemacht. Vier-Bit-Parallel- Daten, die aus dem Datenauslesegatterabschnitt 46 a oder 46 b ausgelesen sind, werden durch Verriegelungs schaltungen L 1 bis L 4 gehalten und dann zu Serienda ten durch ein Schieberegister 50 umgesetzt. Die umge setzten ausgelesenen Daten werden von einem Ausgangs anschluß Dout über einen Ausgangspuffer 52 abgenommen.

Beispielsweise werden Vier-Bit-Eingangsdaten von einem Eingangsanschluß Din eingegeben und dann an ein Eingangsdatenpuffer 54 gelegt. Der Datenpuffer 54 ist über einen Schreibschaltungsabschnitt 58 a mit einer Eingang/Ausgangsleitungsgruppe 36 a einer A-Speicher bank 30 a, d. h. einem Leitungen DQA 1, DQA 2, DQA 3 und DQA 4 zugeordneten Eingangsdatenverriegelungsschaltungs abschnitt 60 a, verbunden. Der Gatterabschnitt 58 a hat 4 FETs, die über entsprechende Verriegelungsschaltun gen L 1′ A, L 2′ A, L 3′ A und L 4′ A eines Verriegelungs schaltungsabschnittes 60 a mit jeweils Eingang/Ausgangs leitungen DQA 1, DQA 2, DQA 3 und DQA 4 verbunden sind. Die FETs des Gatterschaltungsabschnittes 58 a werden durch ein Eingangsdatenschieberegister 62 a abhängig von einem Spaltenadreßabtastimpulssignal gesteuert. Dagegen ist der Datenpuffer 54 über einen Schreibschal tungsabschnitt 58 b mit der Eingang/Ausgangsleitungs gruppe 36 b der B-Speicherbank 30 b, d. h., einem Leitun gen DQB 1, DQB 2, DQB 3 und DQB 4 zugeordneten Eingangs datenverriegelungsschaltungsabschnitt 60 b, verbunden. Der Gatterabschnitt 58 b hat 4 FETs, die über entspre chende Verriegelungsschaltungen L 1′ B, L 2′ B, L 3′ B und L 4′ B des B-Serienverriegelungsschaltungsabschnittes 60 b jeweils mit Eingang/Ausgangsleitungen DQB 1, DQB 2, DQB 3 und DQB 4 verbunden sind. Die FETs des Gatterschal tungsabschnittes 58 b sind durch ein Eingangsdatenschie beregister 62 b gesteuert, das durch ein Spaltenadreß abtastimpulssignal betrieben ist.

Das Spaltenadreßabtastimpulssignal (im fol genden als -Signal bezeichnet) wird zuerst in einen -Zykluszähler 64 eingegeben. Der Zykluszähler 64 speist das -Signal zu einem Adreßzähler 42 (vgl. Fig. 2A) über eine Leitung 66. Das -Signal ändert sich (kippt) zwischen einem hohen ("H") Pegel und einem nie drigen ("L") Pegel. Die Spaltenadressen Amc, d. h. AOc bis Anc, sind durch einen Adreßpuffer 44 synchron mit einem Übergang des -Signales vom "H"-Pegel zum "L"- Pegel verriegelt. Der Adreßpuffer 44 setzt eingege bene Spaltenadressen AOc bis Amc von TTL-Logiksignal pegeln in MOS-Logiksignalpegel um (TTL = Transistor-Transistor logik; MOS = Metall-Oxid-Halbleiter). Die Adreßsteuer einheit 42 erzeugt A-Systemspaltenadressen AOcA bis AmcA und B-Systemspaltenadressen AOcB bis AncB. Die Spaltenadressen AOcA bis AncA liegen an Spaltenadreß dekodiereinheiten 38 a, wo hingegen die Spaltenadressen AOcB bis AncB an Spaltenadreßdekodiereinheiten 38 b liegen, wie dies in Fig. 2A gezeigt ist. Der -Zyk luszähler 64 (vgl. Fig. 2B) zählt die Anzahl der Pe geländerungen des -Signales, um ein Zählsignal Stc zu erzeugen. Das Zählsignal Stc liegt an einer Daten schreibsteuereinheit 68, die mit einem Eingangsdaten puffer 54 und Eingangsdatenschieberegistern 62 a und 62 b verbunden ist. Die Datenschreibsteuereinheit 68 spricht auf ein extern anliegendes Schreibfreigabe signal (im folgenden als -Signal bezeichnet) an, um den Betrieb dieser Schaltungen 54, 62 a und 62 b zu steuern.

Die Schaltungsanordnung der Adreßsteuereinheit 42 für die Adressierung der Speicherbänke 30 a und 30 b wird im folgenden anhand der Fig. 3 näher erläutert. Die Adreß steuereinheit 42 hat Adreßsteuerschaltungen, die in der Zahl den Speicheruntereinheiten jeder Speicherbank 30 a und 30 b entsprechen. In Fig. 3 ist lediglich eine Adreßsteuerschaltung, beispielsweise die Adreßsteuer schaltung 42-1, gezeigt.

Die Adreßsteuerschaltung 42 empfängt Spalten adressen Amc (AOc bis Amc) an ihrem Eingangsanschluß 70, der mit Eingängen von getakteten Invertern 72 und 74 der Adreßsteuerschaltung 42-1 verbunden ist. Der Inverter 72 hat einen Eingang, der an eine Verriege lungsschaltung 76 angeschlossen ist, welche kreuzge koppelte Inverter 78 und 80 hat. Der Inverter 80 lie fert eine Adresse AmcA für die A-Speicherbank 30 a auf einer Leitung 82. Der Inverter 78 ist rückseitig mit einem anderen Inverter 83 verbunden, der eine andere Adresse für die A-Speicherbank 30 a zur Leitung 86 liefert. Die Anordnung für die Adreßsteuerschal tung 42 ist die gleiche wie diejenige für das oben be schriebene A-System. Obwohl die Erläuterung redundant sein kann, hat der Inverter 74 einen Eingang, der mit einer Verriegelungsschaltung 88 verbunden ist, welche kreuzgekoppelte Inverter 90 und 92 aufweist. Der In verter 90 liefert eine Adresse AmcB für die B-Speicher bank 30 b zu einer Leitung 94. Der Inverter 90 ist mit einem weiteren Inverter 96 verbunden, der eine andere Adresse für die B-Speicherbank 30 b zu einer Lei tung 98 liefert. Die Adressen AmcA, , AmcB und werden zu in Fig. 2A gezeigten Spaltenadressde kodiereinheiten 38 a und 38 b übertragen.

In Fig. 4 ist eine gegebene Einheit der Spalten adreßdekodiereinheiten 38 a und 38 b dargestellt, die ein Mehreingang-UND-Gatter 100 ist, das einen Eingang, der eine invertierte Version (oder eines inter nen Taktsignales Φ A (oder Φ B) von einem Inverter 102 empfängt, und andere Eingänge, die mit Adressen AmcA (oder AmcB) gespeist sind, aufweist. Wenn das UND-Gat ter 100 ein Dekodierer für die A-Speicherbank 30 a ist, ist das am UND-Gatter liegende interne Taktsignal ein Taktsignal , und die Adreßsignale sind Signale A 1 cA, A 2 cA, . . ., AncA. In diesem Fall gibt das UND-Gatter 100 sequentiell Spaltenadreßabtastimpulssignale CAS 1, CAS 2, . . ., CASm aus.

Im folgenden werden Betriebsarten des in der oben erläuterten Weise aufgebauten DRAM anhand der begleiten den Signalformdiagramme näher erläutert. Dabei werden eine Datenlesebetriebsart, eine Datenschreibbetriebs art und eine Operationsbetriebsart, die zwischen Da tenlesen und Datenschreiben sich ändert, in der an gegebenen Reihenfolge erläutert.

Datenlesebetriebsart

Wenn, wie in Fig. 5 gezeigt ist (in der schraffier te Signalteile bedeuten "bekümmere nicht"), ein Zeilen adreßabtastimpulssignal auf einen "L"-Pegel über geht und danach ein Spaltenadreßabtastimpulssignal einen "L"-Pegel annimmt, wird ein internes Takt signal von einem "H"-Pegel zu einem "L"-Pegel syn chron mit den Übergängen der Abtastimpulssignale im Pegel geschaltet. An diesem Punkt wird ein internes Taktsignal auf einem "H"-Pegel gehalten. Wenn in der Adreßsteureinheit 42 (vgl. Fig. 3) das Taktsi gnal während des Ein-Zustandes der Inverter 72 und 74 auf den "L"-Pegel übergeht, wird der Inverter 72 für die A-Speicherbank 30 a abgeschaltet. Die Spalten adressen Amc von dem Spaltenadreßpuffer 44 (vgl. Fig. 2A) werden in der Verriegelungsschaltung 76 gehalten. Daher werden die A-Spaltenadressen AmcA und wei ter auf den Leitungen 82 und 84 erzeugt. In dieser Situation ist die andere Verriegelungsschaltung 88 abgeschaltet und damit ist ihr Ausgang unbestimmt.

Die den Speicherbänken 30 a und 30 b zugeordneten Spaltenadreßdekodiereinheiten 38 a und 38 b empfangen Ausgangssignale von der Adreßsteuereinheit 42, und die Spaltenadreßdekodiereinheit 38 a legt wahlweise eine (beispielsweise Leitung CSLA 1) der Spaltenadreß wählleitungen CSLA während der Zeit fest, in der das Taktsignal auf einem "L"-Pegel ist. Wenn das -Si gnal auf dem "L"-Pegel ist, so daß der DRAM-Chip oder -Körper aktiviert ist, und die Wortleitung WL auf dem "H"-Pegel ist, so daß alle Bitleitungsabtastverstär ker SA 1 bis SAm + 7 aktiviert sind, wenn eine Spalten adreßleitung CSLA 1 gewählt ist, so wird ein Satz von Transfergattern 34 a, die mit einer Untergruppe von Spei cherzellen M 1, M 2, M 3 und M 4 der A-Speicherbank 30 a verbunden sind, gleichzeitig eingeschaltet. Damit wer den in den Speicherzellen M 1, M 2, M 3 und M 4 der A-Spei cherbank 30 a gespeicherte Vier-Bit-Daten parallel zu den Eingang/Ausgangsleitungen DQA 1, DQA 2, DQA 3 und DQA 4 über diese Transfergatter übertragen.

Nach der Datenübertragung geht das Steuersignal QSEA (vgl. Fig. 2B) auf den "H"-Pegel. Abhängig von diesem Steuersignal werden die Datenverstärker S 1, S 2, S 3 und S 4 aktiviert, und gleichzeitig werden Aus lesegatter 48 a eingeschaltet. Daher werden die gele senen Vier-Bit-Daten zu den Ausgangsleitungen RD 1, RD 2, RD 3 und RD 4 übertragen und nacheinander durch Ausgangsdatenverriegelungsschaltungen L 1, L 2, L 3 und L 4 gehalten. Die in den Verriegelungsschaltungen ge haltenen parallelen Daten werden sodann in serielle Daten durch das Ausgangsschieberegister 50 umgesetzt. Die seriellen Daten werden vom Ausgangsdatenpuffer 52 als Daten R 1 bis R 4 synchron mit ersten vier Kipp schritten des -Signales ausgegeben (in Fig. 5 sind die Kippschrittnummern des -Signales zur besseren Erläuterung durch Kreise umgeben). Danach werden die zu den Eingang/Ausgangsleitungen DQA 1, DQA 2, DQA 3 und DQA 4 übertragenen Daten, insbesondere die gelesenen Daten, durch die Datenverriegelungsschaltungen L 1, L 2, L 3 und L 4 gehalten, so daß Rücksetzoperationen als Vor laden der Eingang/Ausgangsleitungen DQA 1, DQA 2, DQA 3 und DQA 4 eingeleitet werden.

Nach dem Abschluß der obigen Folgen oder Serien von Operationen werden interne Taktsignale , ge schaltet: Das Taktsignal geht auf einen "H"-Pegel, und das Taktsignal geht auf einen "L"-Pegel. Als Ergebnis wird zu dieser Zeit nicht die A-Speicherbank 30 a, sondern die B-Speicherbank 30 b freigegeben. Das heißt, eine gewisse Gruppe von Speicherzellen M 5, M 6, M 7 und M 8 der B-Speicherbank 30 b wurden durch entsprechende Bit-Leitungsabtastverstärker SA 5, SA 6, SA 7 und SA 8 abgetastet und somit in den lesbaren Zustand während der Zeit gebracht, in der Daten aus der Gruppe von Speicherzellen M 1, M 2, M 3 und M 4 der A-Speicherbank 30 a gelesen werden. Die Vier-Bit-Daten der Speicher zellen M 1, M 2, M 3 und M 4 treten auf den Eingang/Aus gangsleitungen DQB 1, DQB 2, DQB 3 und DQB 4 abhängig von Pegelübergängen der Taktsignale und auf. Dies beruht darauf, daß ein Spaltenwählsignal CSLB 1, das durch die Spaltenadreßdekodiereinheit 38 b erzeugt ist, die der B-Serien-Speicherbank 30 b zugeordnet ist, auf einen "H"-Pegel geht, und von den Gattern 34 b, die Gatter, die den Speicherzellen M 5, M 6, M 7 und M 8 zu geordnet sind, eingeschaltet werden.

Abhängig von einem Steuersignal QSEB, das einen "H"-Pegel annimmt, werden Datenverstärker S 1′, S 2′, S 3′ und S 4′ aktiviert und Auslesegatter 48 b eingeschal tet. Die gelesenen Vier-Bit-Daten werden daher auf Aus gangsleitungen RD 1, RD 2, RD 3 und RD 4 Ausgelesen und da nach über Ausgangsleitungen RD 1, RD 2, RD 3 und RD 4 zu Ausgangsverriegelungsschaltungen L 1, L 2, L 3 und L 4 aus gegeben, um darin im wesentlichen in der gleichen Wei se wie in dem Fall der in den Speicherzellen M 1, M 2, M 3 und M 4 der A-Speicherbank 30 a gespeicherten Daten gehalten zu werden. Die in den Verriegelungsschaltun gen gehaltenen parallelen Daten werden sodann in se rielle Daten umgesetzt, die von dem Ausgangsdatenpuf fer 52 als Daten R 5 bis R 8 synchron mit 4 aufeinander folgenden Kippschritten des -Taktsignales ausgegeben werden.

Da der getaktete Inverter 74 in der Adreßsteuer einheit 42 abgeschaltet ist, während die B-Speicher bank 30 b gewählt ist, werden die Adressen, die weiter durch den Spaltenadreßpuffer 64 erzeugt werden, durch die Veriegelungsschaltung 88 gehalten, um so Adres sen AmcB und für die B-Speicherbank 30 b zu lie fern. Diese Adressen AmcB und sind im wesent lichen die gleichen wie die obenerwähnten Adressen AmcA und für die A-Speicherbank 30 a. Wie in Fig. 4 gezeigt ist, unterwirft der Spaltenadreßdekodierer 38 b die Signale A 1 cB, A 2 cB, A 3 cB, . . ., AncB und das Taktsignal UND-Verknüpfungen, um lediglich ein Spal tenadreßwählsignal CSLB 1 zu erzeugen.

Während der abwechselnden Lesezyklen der Zellen einheiten jeder der 4 Speicherzellen der A-Speicherbank 30 a und der B-Speicherbank 30 b, beispielsweise während der Lesezyklen der Speicherzellen M 1 bis M 8, wird eine erste Spaltenadresse für eine als nächstes zu lesende Speicherzelle eingegeben und Spaltenadressen AOc bis Anc werden in den Adreßpuffer 44 synchron mit dem 6. Kippschritt von dem 1. Kippschritt des -Signales eingegeben. Da das Taktsignal auf dem "H"-Pegel in diesem Punkt ist, wird die Verriegelungsschaltung 76 der Adreßsteuereinheit 42 mit einer neuen Spalten adresse Amc versorgt. Das Signal AOc wird "bekümmere nicht" von dieser zweiten Eingabe der Adresse ab. Al ternativ kann das Signal AOc von der ersten Eingabe der Adresse ab "bekümmere nicht" gemacht werden.

Durch Wiederholen der obigen Leseoperation kön nen Daten abwechselnd aus der A-Speicherbank 30 a und der B-Speicherbank 30 b in Einheiten von 4 Speicherzellen einer gewünschten Zelleneinheit gelesen werden. Alle Daten von 8 aufeinanderfolgenden Bits enthalten ge wünschte Vier-Bit-Daten von der A-Speicherbank 30 a und Vier-Bit-Daten von der B-Speicherbank 30 b. Das aufeinanderfolgende Auslesen von 8 Bits aus einer der Speicherbänke ist nicht erlaubt. In jeder Speicher bank brauchen jedoch Einheiten von Vier-Bit-Speichern nicht notwendig einfach in ihrer Reihenfolge festge legt zu sein. Zu der Zeit des Auslesens aufeinander folgender Daten von 8 Bits können die ersten 4 Bits willkürlich aus einer der Speicherbänke 30 a und 30 b gelesen werden, und die verbleibenden 4 Bits können zufällig aus der anderen Speicherbank der Speicher bänke 30 a und 30 b gelesen werden. Dies ist sehr ein fach, da eine Startadresse jeder Zelleneinheit ledig lich mittels eines Signales AmcA oder AmcB festgelegt zu werden braucht. Ein derartiges Datenlesekonzept könnte als "wahlfreie serielle Lese/Schreibarchitek tur" oder als "Knabber-Seiten-Architektur" bezeich net werden.

Wenn beispielsweise nach dem Abschluß eines se quentiellen Datenauslesens aus einer bestimmten Unter gruppe von Speicherzellen M 1 bis M 4 in der A-Speicher bank und einer speziellen Untergruppe von Speicherzel len M 5 bis M 8 in der B-Speicherbank Daten ein Lesen aus einer gewissen Untergruppe von Speicherzellen Mm, Mm + 1, Mm + 2 und Mm + 3 in der A-Speicherbank 30 a erfordern, so werden die darin gespeicherten Daten zu Eingang/Aus gangsleitungen DQA 1, DQA 2, DQA 3 und DQA 4 übertragen und aus dem Ausgangspuffer 52 in der gleichen Weise wie oben synchron mit den 9. bis 12. Kippschritten des -Signales gelesen. Danach geht ein Spaltenwähl signal CSLBm auf einen "H"-Pegel, und im Falle der oben beschriebenen Speicherzellen M 5 bis M 8 werden Daten aus Speicherzellen Mm + 4, Mm + 5, Mm + 6 und Mm + 7 in der B-Speicherbank 30 b gelesen. Das Lesen der Vier- Bit-Daten wird synchron mit den 13. bis 16. Kippschrit ten des -Signales ausgeführt.

Wie oben erläutert wurde, wird ein Speicherzugriff zum Datenlesen in Einheiten von 8 Bit-Zellen durchge führt, die aus zwei Speicheruntergruppen ausgewählt sind, nämlich jeder von 4 Speicherzellen, die in der A-Speicherbank 30 a und der B-Speicherbank 30 b enthal ten sind. In der Mitte des Zugriffes der letzten Vier- Bit-Zellen, d. h., zu der Zeit des 6. Kippschrittes des -Signales, sind Spaltadressen bereit für einen Zugriff zu den nächsten Serien der 8 Bit-Zellen. Ein gang/Ausgangsleitungen DQA 1, DQA 2, DQA 3 und DQA 4 der A-Speicherbank 30 a sind in einem nicht gewählten Zustand, während ein Zugriff auf die B-Speicherbank 30 b erfolgt, so daß ein Vorladen der Eingang/Ausgangsleitungen DQA 1, DQA 2, DQA 3 und DQA 4 keinen Einfluß auf einen Zugriff auf die nächsten gewählten Speicherzellen der A-Spei cherbank 30 a hat. Demgemäß dauert ein Auslesen aus Spei cherzellen Mm bis Mm + 7, die im Anschluß an die Speicher zellen M 1 bis M 8 gewählt sind, glatt ohne Unterbrechung fort.

Datenschreibbetriebsart

Vor der Erläuterung der Schreiboperation soll an hand der Fig. 6 eine interne Schaltungsanordnung der in Fig. 2B gezeigten Schreibsteuereinheit 54 näher er läutert werden (die Ursache, warum die Erläuterung der Schaltungsanordnung nicht vorher gegeben wurde, ist darin zu sehen, daß die Anordnung der Schreibsteuer einheit eng mit der unten beschriebenen Schreibopera tion verknüpft ist und die hier gegebene Erläuterung somit besonders effizient sein dürfte.) Wie in Fig. 6 gezeigt ist, empfängt die Schreibsteuereinheit 69 ein -Signal an ihrem Eingangsanschluß 110. Das -Si gnal liegt an einer parallelen Anordnung einer gewähl ten Anzahl von getakteten Invertern einschließlich der getakteten Inverter 112 und 114. (In Fig. 6 sind le diglich zur Vereinfachung der Darstellung zwei typi sche getaktete Inverter gezeigt.) Der Inverter 112 ist mit einer Verriegelungsschaltung 116 aus kreuzgekop pelten Invertern 118 und 120 verbunden. Der Ausgang einer Verriegelungsschaltung 116 ist mit einem Eingang eines Zweieingangs-NOR-Gatters 122 verbunden. Am an deren Eingang des NOR-Gatters 122 liegt ein internes Taktsignal Φ W α 2, das zum Einschreiben in die A- Speicherbank verwendet wird. Das NOR-Gatter 122 lie fert ein Ausgangssignal WPLS α. Dagegen ist der ande re getaktete Inverter 114 mit einer Verriegelungs schaltung 124 verbunden, die aus kreuzgekoppelten In vertern 126 und 128 besteht. Der Ausgang der Verrie gelungsschaltung 124 ist mit einem Eingang eines Zwei eingangs-NOR-Gatters 130 verbunden. Am anderen Eingang des NOR-Gatters 130 liegt ein internes Taktsignal Φ W β 2, das zum Einschreiben in die B-Speicherbank verwendet wird. Das NOR-Gatter 130 liefert ein Ausgangssignal WPLS β.

Es soll nun der Fall betrachtet werden, in welchem die Speicherzellen M 1 bis M 8 und die Speicherzellen Mm bis Mm + 7 einem Datenschreiben in der gleichen Reihen folge wie diejenige beim oben erläuterten Datenlesen unterworfen sind. Wie in Fig. 7 gezeigt ist, nimmt das -Signal den "L"-Pegel an, und danach geht das -Signal auf den "L"-Pegel. Abhängig von dem ersten niedrig werdenden Pegelübergang des -Signales geht das interne Taktsignal vom "H"-Pegel auf den "L"- Pegel, und das Taktsignal wird auf dem "H"-Pegel gehalten. In dieser Situation wird einer der Spalten adreßdekodierer 38 a der A-Speicherbank 30 a gemäß Adreßdaten von der Adreßsteuereinheit 42 gewählt, und beispielsweise eine Spaltenwählleitung CSLA 1 fest zulegen. Wenn die internen Taktsignale und im Pegel geschaltet werden, dann wird einer der Spalten adreßdekodierer 38 b für die B-Speicherbank 30 b ge wählt, um beispielsweise ein Spaltenwählsignal CSLB 1 festzulegen. Als Ergebnis erfolgt ein Zugriff auf 8 Bit-Speicherzellen der Speicherzellen M 1 bis M 4 und Speicherzellen M 5 bis M 8, was grundsätzlich das Glei che ist wie der Betrieb in der Lesebetriebsart.

Wenn das -Signal auf dem "L"-Pegel zu der Zeit des ersten niedrig werdenden Pegelüberganges des - Signales ist, dann wird die Schreibsteuereinheit 68 wirksam. In der Schreibsteuereinheit 68 nimmt das in terne Taktsignal Φ W α 1 den "L"-Pegel abhängig von dem ersten niedrig werdenden Pegelübergang des - Signales an, um so einen Impuls Φ W α 2 zu erzeugen, wie dieser in Fig. 7 gezeigt ist. Das Taktsignal Φ W α 1 geht auf einen "H"-Pegel abhängig von dem 14. Kipp schritt (die Kippschrittnummern des -Signales sind auch in Fig. 7 mit Kreisen umschlossen) des -Signales und kehrt auf den "L"-Pegel abhängig von dem 17. Kipp schritt des -Signales zurück. Das Taktsignal Φ W α 1 geht auf den "H"-Pegel abhängig vom 6. Kippschritt des -Signales und kehrt auf den "L"-Pegel abhängig vom 9. Kippschritt des -Signales zurück. Das Takt signal Φ W β 2 wird synchron mit dem niedrig werdenden Pegelübergang des Taktsignales Φ W β 2 erzeugt, wie dies in Fig. 7 gezeigt ist.

Wenn das -Signal auf dem "L"-Pegel ist, bewirkt die Schreibsteuereinheit 68, daß dieses signal durch die Verriegelungsschaltung 116 synchron mit dem Pegel übergang des Taktsignales Φ S α 2 gehalten wird, wodurch ein Ausgangssignal WPLS α erzeugt wird. Dieses Signal WPLS α liegt an einem Eingangsdatenpuffer 54 und Ein gangsschieberegistern 62 a und 62 b für deren Aktivierung. In einen Anschluß Din in serieller Weise eingegebene Daten D 1 bis D 4 werden in parallele Daten durch den Da tenpuffer 54 synchron mit den ersten 4 Kippschritten des -Signales umgesetzt. Die umgesetzten Daten wer den über eine Schreibgatterschaltung 58 a, die nun ein geschaltet ist, zu einer Verriegelungsschaltungsanord nung 60 a übertragen, um in Verriegelungen L 1′ A, L 2′ A, L 3′ A und L 4′ A gehalten zu werden. Die Daten werden zu Leitungen DQA 1, DQA 2, DQA 3 und DQA 4 des Eingang/Aus gangsleitungssatzes 36 a für die A-Speicherbank 30 a übertragen. Da eine Spaltenwählleitung CSLA 1 in die sem Punkt festgelegt ist, werden Daten D 1 bis D 4 auf Eingang/Ausgangsleitungen DQA 1, DQA 2, DQA 3 und DQA 4 in die gewählte Gruppe der Speicherzellen M 1, M 2, M 3 und M 4 der A-Speicherbank 30 a geschrieben.

Wenn sodann das CSLA 1-Signal den "L"-Pegel an nimmt und das CSLB 1-Signal auf den "H"-Pegel übergeht, wird ein anderer Satz von Eingangsdaten D 5 bis D 8 in ähnlicher Weise über das Eingangspuffer 54 eingegeben und vom Datenpuffer 54 über das Schreibgatter 58 b, das nun freigegeben ist, zu der anderen Verriegelungsschal tungsanordnung 60 b übertragen, um in Verriegelungen L 1′ A, L 2′ A, L 3′ A und L 4′ A gehalten zu werden, was synchron mit den nächsten 4 Kippschritten (d. h., den 5. bis 8. Kippschritten) des -Signales geschieht. Die Daten werden zu Leitungen DQB 1, DQB 2, DQB 3 und DQB 4 des Ein gang/Ausgangsleitungssatzes 36 b für die B-Speicherbank 30 b übertragen. Da die Spaltenwählleitung CSLB 1 in diesem Punkt festgelegt ist, werden die Daten D 5 bis D 8 auf diesen Eingang/Ausgangsleitungen in die gewähl te Gruppe der Speicherzellen M 5, M 6, M 7, M 8 der B-Spei cherbank 30 b geschrieben. Während dieser Schreibope ration werden die Eingang/Ausgangsleitungen DQA 1, DQA 2, DQA 3 und DQA 4 der A-Speicherbank 30 a vorgeladen.

Falls das -Signal auf dem "L"-Pegel ist, wenn das Taktsignal Φ W β 1 auf den "H"-Pegel abhängig von dem 6. Kippschritt des -Signales übergeht, wie dies in Fig. 7 gezeigt ist, dann wird der folgende 8-Bit- Speicherzugriff auch als in einem Datenschreibzyklus liegend angesehen. Das Signal Φ W β 1 geht auf den "L"- Pegel zu der Zeit der niedrig werdenden Pegelverschie bung bei dem 9. Kippschritt des -Signales, um so das Signal Φ W β 2 zu liefern. Das Signal WPLS β geht auf den "H"-Pegel, wodurch die Schieberegister 62 a und 62 b wieder aktiviert werden. Daher werden die folgenden Eingangsdaten Dm, Dm + 1, Dm + 2 und Dm + 3 in die Speicher zellen Mm, Mm + 1, Mm + 2 und Mm + 3 der Speicherzellenein heit, die einer Spaltenadreßwählleitung zugeordnet ist, welche gemäß den Spaltenadressen AOc bis Anc fest gelegt ist, synchron mit den 9. bis 12. Kippschritten des -Signales in im wesentlichen gleicher Weise eingeschrieben, wie dies oben erläutert wurde. Während dieses Prozesses werden die Eingang/Ausgangsleitungen DQB 1, DQB 2, DQB 3 und DQB 4, die mit den Speicherzellen M 5 bis M 8 verbunden sind, vorgeladen. Danach wird eine Speicheruntergruppe mit den Speicherzellen Mm + 4, Mm + 5, Mm + 6 und Mm + 7 der entgegengesetzten Systemspeicherbank 30 a in ähnlicher Weise geschrieben.

Wie in der Datenleseoperation wird ein Speicherzu griff für Datenschreiben ebenfalls in Einheiten von 8 Bit-Zellen durchgeführt, die aus zwei Speicherunter gruppen ausgewählt sind, nämlich jeweils von 4 Spei cherzellen, die in der A-Speicherbank 30 a und der B- Speicherbank 30 b enthalen sind. In der Mitte des Zu griffes der letzten 4 Bit-Zellen, d. h., zu der Zeit des 6. Kippschrittes des -Signales, wird eine Vorberei tung für einen Zugriff der nächsten Serien von 8 Bit- Zellen eingeleitet. Wenn in diesem Punkt das -Signal auf dem "L"-Pegel ist, dann werden die nächsten 8 Bit- Zellen in die Schreibbetriebsart gesetzt, so daß ein Speicherzugriff für Datenschreiben nacheinander durchgeführt wird, wobei mit einer Speicherbank der A-Speicherbank 30 a und der B-Speicherbank 30 b begonnen wird, die bereits vorgeladen wurde.

Abwechselnde Ausführungsbetriebsart für Lesen/ Schreiben

Falls in der Mitte des Zugriffes der ersten 8 Bit- Zellen, d. h., zu der Zeit des 6. Kippschrittes des -Signales das -Signal auf dem "H"-Pegel ist, dann werden die nächsten 8 Bit-Zellen in die Lese-Betriebs art gebracht. Damit wird ein Speicherzugriff für Da tenlesen durchgeführt, wobei mit einer gewünschten Speichereinheit (beispielsweise einer Untergruppe von Speicherzellen Mm, Mm + 1, Mm + 2 und Mm + 3) von einer Speicherbank der A-Speicherbank 30 a und der B-Speicher bank 30 b, die bereits vorgeladen wurde, begonnen wird. Diese Operationsart wird als abwechselnde Ausführungs betriebsart für Lesen/Schreiben bezeichnet.

In Fig. 8 sind Signalformen von verschiedenen Signalen gezeigt, die entwickelt sind, um fortlaufend Eingangsdaten D 1′ bis D 8′ in die nächsten 8 Bit-Spei cherzellen Mm bis Mm + 7 abhängig von dem den "L"-Pegel annehmenden -Signal nach dem Auslesen von Daten aus einer Serie von 8 Bit-Speicherzellen M 1 bis M 8 einzuschreiben. Die Nützlichkeit des DRAM kann dank der Tatsache erhöht werden, daß der Zugriff der Spei cherzellen in einer Einheit von 8 Bit-Zellen, die aus der A-Speicherbank 30 a und der B-Speicherbank 30 b ge wählt sind, frei zwischen Datenlesen und Datenschrei ben entschieden ist. Obwohl derart verschiedene Be triebsarten wiederholt werden, wird niemals ein Leer laufzeitintervall im Schalten dieser Betriebsarten erzeugt, da notwendige Vorbereitungen oder Vorverar beitungen (beispielsweise Vorladen einer Speicherbank, zu der ein Zugriff abgeschlossen ist, usw.) zum Aus führen der nächsten bestimmten Betriebsart parallel in der Mitte des vorherigen Zugriffes erfolgen.

Gemäß dem DRAM und der spezifischen Zugriffar chitektur kann ein Zugriff auf jede Einheit von 8 Bit-Spei cherzellen, deren Hälften jeweils aus den zwei Spei cherbänken 30 a und 30 b gewählt sind, seriell und kon tinuierlich erfolgen. Da kein Bedarf für irgendeine Leerlaufzeit zwischen Prozessen für einen Zugriff auf 8 Bit-Zellen besteht, kann die gesamte Operation be schleunigt werden. Die Einschränkungen bei der Se quenzbezeichnung für den Speicherzugriff in den DRAM können ausgeschlossen werden, um eine wahlfreie Be zeichnung auszuführen. Dies bedeutet, daß die Zugriff geschwindigkeit verbessert werden kann, während Vor züge des wahlfreien Zugriffes beibehalten sind. Dem gemäß kann die Wirksamkeit der Datenübertragung zwi schen dem Cache-Speicher und dem DRAM angehoben wer den. Derartige Merkmale gelten auch für zukünftige DRAMs von höherer Packungsdichte.

Obwohl die Erfindung oben anhand eines speziellen Ausführungsbeispiels erläutert wurde, ist selbstver ständlich, daß zahlreiche Abwandlungen hiervon mög lich sind.

Beispielsweise kann die Schreibsteuereinheit 68 von Fig. 6 abgewandelt werden, wie dies in Fig. 9 ge zeigt ist, so daß die getakteten Inverter 112 und 114 durch ODER-Gatter 140 und 142 ersetzt sind. Das - Signal liegt an Eingängen der ODER-Gatter 140 und 142 über einen Inverter 144. Die internen Taktsignale Φ W α 1 und Φ W β 1 liegen an den verbleibenden Eingän gen der ODER-Gatter 140 und 142. Ausgangssignale der ODER-Gatter 140 und 142 liegen jeweils an Verriege lungsschaltungen 116 und 124. Mit einer derartigen An ordnung kann eine wirksame Schreibsteuerung bewirkt werden.

Claims

1. Halbleiterspeichervorrichtung mit Speicherzellen (M), die mit einer Wortleitung verbunden sind, Ein gang/Ausgangsleitungen, die mit den Speicherzellen (M) verbunden sind, und einer Ausgangsschaltungs einrichtung (L 1 bis L 4, 50, 52), die mit den Ein gang/Ausgangsleitungen zum Ausgeben von dorthin übertragenden Daten verbunden ist, dadurch gekennzeichnet, daß
die Speicherzellen (M) in eine Vielzahl von Spei chergruppen einschließlich erster und zweiter Grup pe (32 a, 32 b) unterteilt sind, deren jede eine An ordnung von Speicherzellen hat, die mit einer ent sprechenden Wortleitung (WL) verbunden sind, wobei die Speicherzellen in Untergruppen unterteilt sind, deren jede eine gewählte Anzahl von Speicherzellen (M 1 bis M 4, M 5 bis M 8, Mm bis Mm + 3, Mm + 4 bis Mm + 7) aufweist,
die Eingangs/Ausgangsleitungen einen ersten Satz von Eingangs/Ausgangsleitungen (DQA 1, DQA 2, DQA 3, DQA 4), die für die erste Gruppe von Speicherzellen (M 1 bis M 4, Mm bis Mm + 3) vorgesehen sind, und einen zweiten Satz von Eingang/Ausgangsleitungen (DQB 1, DQB 2, DQB 3, DQB 4), die für die zweite Gruppe von Speicherzellen (M 5 bis M 8, Mm + 4 bis Mm + 7) vorgese hen sind, umfassen,
weiterhin eine Steuereinheit (34, 38, 42) vorge sehen ist, die mit den Speicherzellen und dem ersten und zweiten Satz von Eingang/Ausgangsleitungen ver bunden ist, um die Untergruppen abwechselnd aus den ersten und zweiten Gruppen in einer Einheit der ge wählten Anzahl von Speicherzellen festzulegen, um einen Zugriff auf Speicherzellen in einer bestimm ten Untergruppe auszuführen, damit von dort gespei cherte Daten gelesen werden, und um die gelesenen Daten zu entsprechenden Eingang/Ausgangsleitungen zu übertragen, die den Speicherzellen zugeordnet sind, auf die ein Zugriff ausgeübt wird, wobei die gelesenen Daten zu der Ausgangsschaltungseinrich tung gespeist werden, und
die Steuereinheit eine Adreßsteuereinrichtung (42) aufweist, um Adreßdaten zu empfangen und zeit weilig zu halten, während ein Zugriff auf eine be stimmte Untergruppe von Speicherzellen ausgeführt wird, die aus einer Gruppe der ersten und zweiten Gruppen von Speicherzellen ausgewählt sind, wobei die Adreßdaten dazu dienen, um einen Zugriff auf eine andere Untergruppe von Speicherzellen auszu üben, die als nächstes zu wählen sind und in der an deren Gruppe der ersten und zweiten Gruppen von Speicherzellen enthalten sind, wodurch ein Zugriff auf die andere Untergruppe von Speicherzellen im wesentlichen zur gleichen Zeit eingeleitet wird, zu der ein Zugriff auf die gewisse Untergruppe von Speicherzellen beendet wird, die aus der einen Grup pe der ersten und zweiten Gruppen von Speicherzellen ausgewählt ist.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Steuereinheit Dekodierschaltungsabschnit te (38 a, 38 b) aufweist, die jeweils in den ersten und zweiten Gruppen von Speicherzellen vorgesehen sind, wobei jeder der Dekodierschaltungsabschnitte einen Dekodierer hat, der, wenn eine entsprechende Un tergruppe von Speicherzellen, die dem Dekodierer zugeordnet ist, gewählt ist, ein Signal (CSLA, CSLB) erzeugt, um eine elektrische Verbindung der ent sprechenden Untergruppe von Speicherzellen zu einem entsprechenden Satz der ersten und zweiten Sätze von Eingang/Ausgangsleitungen festzulegen, der der entsprechenden Untergruppe von Speicherzellen zu geordnet ist.

3. Vorrichtung nach Anspruch 1, gekennzeichnet durch eine Schreibsteuereinrichtung (54, 58, 60, 62, 68), die mit den ersten und zweiten Sätzen von Eingang/ Ausgangsleitungen verbunden ist, um extern anlie gende Eingangsdaten zu empfangen, Untergruppen der ersten und zweiten Gruppen abwechselnd festzule gen, die Eingangsdaten zu einem entsprechenden Satz der ersten und zweiten Sätze der Eingang/Ausgangs leitungen zu übertragen, der einer gewählten Unter gruppe zugeordnet ist, und die Eingangsdaten in die gewählte Untergruppe der Speicherzellen zu schrei ben.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeich net, daß die Schreibsteuereinrichtung eine Daten umsetzungseinrichtung (54) aufweist, die verbunden ist, um Daten serieller Bits als die Eingangsdaten zum Umsetzen dieser Daten in Daten paralleler Bits entsprechend in der Anzahl der gewählten Anzahl von Speicherzellen, die in jeder der Untergruppen enthalten ist, zu empfangen.

5. Vorrichtung nach Anspruch 4, dadurch gekennzeich net, daß die Schreibsteuereinrichtung eine Gatter einrichtung (58, 60) hat, die mit den ersten und zweiten Sätzen von Eingang/Ausgangsleitungen ver bunden ist, um die Parallel-Bit-Daten zu einem Satz der ersten und zweiten Sätze der Eingang/Ausgangs leitungen zu übertragen, der einer Speichergruppe einschließlich einer Untergruppe von Speicherzel len zugeordnet ist, in die Parallel-Bit-Daten zu schreiben sind.