DE4006063A1 - Verfahren zur herstellung einer leiterplatte fuer elektronische bausteine - Google Patents

Verfahren zur herstellung einer leiterplatte fuer elektronische bausteine

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Leiterplatte zur Aufnahme elektronischer Bausteine, wobei die Leiterplatte durch Vereinigung einer Substratschicht mit einer Metallschicht aufgebaut ist. Insbesondere be­ trifft die Erfindung ein solches Herstellungsverfahren, dem ein vorbestimmter Teil der Metallschicht durch Fräsen mit­ tels Laser von der Substratschicht befreit wird.
In den Zeichnungen zeigen:
Fig. 1 einen Schnitt durch eine Leiterplatte zur Auf­ nahme elektronischer Bausteine, die mit einem bekannten Herstellungsverfahren hergestellt ist;
Fig. 2a bis 2d teilweise vergrößerte Schnittansichten, die jeweils einen Zwischenschritt bei der bekann­ ten Herstellung der Leiterplatte zur Aufnahme elektronischer Bausteine gemäß Fig. 1 zeigen;
Fig. 3a und 3b teilweise vergrößerte Schnittansichten, die jeweils einen Zwischenschritt bei der bekann­ ten Herstellung der Leiterplatte zur Aufnahme elektronischer Bausteine nach einem anderen Verfahren zeigen;
Fig. 4a bis 4c teilweise vergrößerte Schnittansichten, die jeweils einen Zwischenschritt bei der Her­ stellung einer Leiterplatte zur Aufnahme elek­ tronischer Bausteine gemäß einem Herstellungs­ verfahren nach der Erfindung zeigen;
Fig. 5 eine teilweise vergrößerte Draufsicht auf ein Beispiel der Leiterplatte zur Aufnahme elek­ tronischer Bausteine, die nach dem Herstel­ lungsverfahren der Erfindung hergestellt ist;
Fig. 6 einen Schnitt II-II nach Fig. 5;
Fig. 7a bis 7c teilweise vergrößerte Schnittansichten, die jeweils einen Zwischenschritt bei der Herstel­ lung der Leiterplatte nach den Fig. 5 und 6 zeigen;
Fig. 8 eine Perspektivansicht eines anderen Beispiels der Leiterplatte für die Aufnahme elektroni­ scher Bausteine, die nach der Erfindung her­ gestellt ist; und
Fig. 9a bis 9c teilweise vergrößerte Schnittansichten, die jeweils einen Zwischenschritt bei der Herstel­ lung der Leiterplatte nach Fig. 8 zeigen.
Da moderne hochintegrierte elektronische Bausteine nicht so, wie sie sind, zum Aufbau verschiedener elektronischer Geräte verwendet werden können, müssen sie auf Leiterplat­ ten montiert werden. Dazu wurden bereits verschiedene Arten von Leiterplatten zur Aufnahme elektronischer Bausteine entwickelt und vorgeschlagen.
Eine Leiterplatte zur Aufnahme elektronischer Bausteine, wobei ein elektronischer Baustein mit Anschlüssen wie etwa Anschlußleitern verbunden ist, um ihn extern anzuschließen, ist als Leiterplatte in solcher Weise aufgebaut, daß eine Substratschicht, die aus einem Harz od. dgl. besteht und sehr gute Isoliereigenschaften hat, mit einer Metallschicht vereinigt wird, die als Leiterschicht, Zuleitung, Wärme­ übertragungsschicht od. dgl. dient, und daß auf der Vorder­ seite oder im Inneren der Substratschicht Leiterbahnab­ schnitte od. dgl. ausgebildet werden.
Bei einer solchen Leiterplatte zur Aufnahme elektronischer Bausteine ist es allgemein üblich (Fig. 1), eine Metall­ schicht 11 an einer Substratschicht 12 freizulegen, um z. B. eine Ausnehmung 13 zum Befestigen eines elektroni­ schen Bausteins 20 daran sowie einen Wärmeabstrahlungsteil 18 zur Ableitung der von dem elektronischen Baustein 20 erzeugten Wärme zu bilden.
Der Grund für die Bildung der Ausnehmung 13 zur Aufnahme des elektronischen Bausteins und des Wärmeabstrahlungsteils 18 mit von der Substratschicht 12 befreiten Metallschicht 11 ist, daß die bei Aktivierung des elektronischen Bau­ steins 20 erzeugte Wärme direkt auf die hoch wärmeleitfä­ hige Metallschicht 11 übertragen und von dem Wärmeabstrah­ lungsteil 18 weiter zur Atmosphäre abgeleitet werden kann, wodurch die Wärmeableitung des elektronischen Bausteins 20 verbessert wird, oder daß die Leiterplatte zur Aufnahme elektronischer Bausteine mit der von der Substratschicht 12 befreiten Metallschicht 12 und dem daran befestigten elek­ tronischen Baustein 20 insgesamt dünner gemacht werden kann.
Ein bekanntes Verfahren zur Ausbildung des freigelegten Metallteils 11 A der Leiterplatte für elektronische Bau­ steine wird bisher normalerweise wie folgt durchgeführt: Wie die Fig. 2(a)-2(d) beispielsweise zeigen, wird mit einer Oberfläche der Substratschicht 12 eine Haftfolie 12 a durch Thermokompression verbunden (vorläufig verbunden), und zwar mittels einer Presse od. dgl., wobei die Haftfolie in solcher Weise ausgebildet ist, daß ein härtbarer Harz­ verbundstoff, der ein Epoxidharz, ein ungesättigtes Poly­ esterharz, ein Polyimidharz od. dgl. als Hauptkomponente enthält, zu Folien- oder Filmform gepreßt und die Folie oder der Film durch Erwärmen auf eine geeignete Temperatur für eine geeignete Zeitdauer in einen halbgehärteten Zu­ stand gebracht wird. Dann werden diejenigen Teile der Sub­ stratschicht 12 und der Haftfolie 12 a, die dem freizule­ genden Metallteil 11 A entsprechen, unter Anwendung eines Fräswerkzeugs 30 abgetragen. Der Fräsvorgang wird mit einem Rautingfräser od. dgl. ausgeführt, indem die Substrat­ schicht 12 ausgefräst wird. Die Metallschicht 11 wird auf die so bearbeitete Substratschicht 12 aufgebracht und durch Thermokompressionsbonden (endgültiges Bonden) damit verbunden, indem wiederum eine Presse od. dgl. verwendet wird, so daß die Leiterplatte gewünschter Form zur Auf­ nahme elektronischer Bausteine gebildet ist.
Um die oben erwähnte Haftfolie 12 a für die Vereinigung der Substratschicht 12 mit der Metallschicht 11 einsetzen zu können, muß das Harz dieser Haftfolie während des Erwärmens und der Kompression ein geringes Fließvermögen haben. Damit soll verhindert werden, daß das Harz der Haftfolie 12 a aus­ fließt und den Teil der Oberfläche der Metallschicht 11 überdeckt, der zum freigelegten Teil 11 A werden soll, wenn die Substratschicht 12 und die Metallschicht 11 mittels Thermokompressionsbonden durch eine Presse od. dgl. mit­ einander endgültig vereinigt werden.
Einer Haftfolie 12 a mit derart geringem Fließvermögen wird normalerweise dadurch Flexibilität verliehen, daß dem härt­ baren Harzverbundmaterial eine gummiartige Komponente zuge­ fügt wird, so daß es Haft- und Fließvermögen erhält. Durch den Zusatz der gummiartigen Komponente weist diese Art von Haftfolie jedoch Nachteile auf, und zwar sind die Warmfe­ stigkeit, die Feuchtebeständigkeit, die Beständigkeit gegen Chemikalien etc. verschlechtert.
Somit kann die Leiterplatte 10 zur Aufnahme elektronischer Bausteine, die mit dem freiliegenden Metallteil 11 A durch Bonden der Substratschicht 12 und der Metallschicht 11 mit der Haftfolie 12 a mit geringem Fließvermögen hergestellt ist, keine große Zuverlässigkeit in bezug auf Warmfestig­ keit, Feuchtebeständigkeit, Beständigkeit gegen Chemikalien etc. bieten.
Ein weiteres bekanntes Verfahren läuft wie folgt ab: Wie die Fig. 3(a)-3(b) beispielsweise zeigen, werden Schichten von Prepreg 12 auf die Metallschicht 11 geschichtet, wobei das Prepreg derart hergestellt ist, daß Glasgewebe od. dgl. mit einem warmhärtbaren Harz imprägniert und das Glasgewebe durch Erwärmen auf eine geeignete Temperatur für eine ge­ eignete Zeitdauer in einen halbgehärteten Zustand gebracht wird. Die Prepregschichten werden mit der Metallschicht 11 durch eine Presse od. dgl. mittels Thermokompressionsbonden verbunden, so daß die Substratschichten 12 gebildet werden. Dann wird der Teil der Substratschicht 12, der der Fläche entspricht, die das freiliegende Metallteil 11 A bilden soll, einer sogenannten "Zaguri-Bearbeitung" (Stirnfräsen) unterzogen, wobei der Teil durch Bewegen das Vorderende eines Fräswerkzeugs 30 abgetragen und der freiliegende Metallteil 11 A gebildet wird.
Bei der Bildung des freiliegenden Metallteils 11 A durch diese "Zaguri-Bearbeitung" (Stirnfräsen) ist es in der Praxis schwierig, nur denjenigen Teil der Substratschicht 12 abzutragen, der dem freiliegenden Teil 11 A entspricht. Allgemein wird daher die darunterliegende Metallschicht 11 gleichzeitig dem Fräsvorgang unterzogen, um die Substrat­ schicht 12 zuverlässig zu entfernen.
Bei der oben beschriebenen Bildung des freiliegenden Me­ tallteils 11 A durch Zaguri-Bearbeitung (Stirnfräsen) wird das Werkzeug 30 über den gesamten freizulegenden Teil 11 A und nicht nur über dessen Außenrand bewegt. Daher sind lange Bearbeitungszeiten erforderlich. Um ferner den Teil der Substratschicht 12, der dem freiliegenden Teil 11 A ent­ spricht, zuverlässig abzutragen, muß auch ein Teil der Metallschicht 11, die darunterliegt, weggefräst werden. Daher war es bisher unmöglich, den freiliegenden Teil 11 A ohne irgendeinen Fehler an der Metallschicht 11 auszubil­ den. Da ferner die gesamte Fläche des freiliegenden Teils 11 A und auch die Metallschicht 11 auf diese Weise von dem Werkzeug 30 ausgefräst werden müssen, ist die Gefahr groß, daß Beschädigungen durch das Werkzeug 30 entstehen.
Als Bearbeitungsverfahren zur Bildung einer Öffnung in der Substratschicht 12 der Leiterplatte 10 zur Aufnahme elek­ tronischer Bausteine wurde außerdem bereits ein Verfahren zur Herstellung einer Leiterplatte vorgeschlagen, bei dem ein Laserstrahl zur Bearbeitung verwendet wird (JP-OS 61-95 792). Nach dem im Amtsblatt dazu enthaltenen Patent­ anspruch ist dieses Verfahren wie folgt beschrieben: "Verfahren zur Herstellung einer Leiterplatte bei einem Verfahren zur Bildung einer Öffnung durch Anwendung eines Laserstrahls in einem Teil einer Leiterplatte, von dem eine Metallfolie entfernt wurde, dadurch gekennzeichnet, daß die Öffnung von dem Laserstrahl gebildet wird, dessen Laser­ wellenlänge in einem Wellenlängenbereich liegt, der von der Metallfolie reflektiert wird, und der eine Lichtprojek­ tionsfläche hat, die wenigstens den Teil überdeckt, von dem die Metallfolie entfernt ist." Dieses Verfahren eignet sich ausgezeichnet zur Bildung kleiner Öffnungen. Um jedoch den Teil der Substratschicht 12 mit vergleichsweise großer Fläche zu entfernen und die Metallschicht 11 freizulegen, muß die Substratschicht 12 entsprechend dem gesamten freizulegenden Teil 11 A von dem Laserstrahl verdampft werden, was ziemlich lang dauert und eine lange Betriebsdauer des teuren Lasergeräts bedingt, so daß dieses Verfahren zur Herstellung der Leiterplatte für die Aufnahme elektronischer Bausteine ungeeignet ist.
Es wurden daher verschiedene Untersuchungen von Möglich­ keiten durchgeführt, wie der relativ großflächige freilie­ gende Metallteil 11 A in der Substratschicht 12 der Leiter­ platte in einfacher Weise gebildet werden könnte, und zwar unter Bearbeitung der Substratschicht 12 mit einem Laser­ strahl.
Die Erfindung resultiert aus den oben genannten Umständen, und ein durch die Erfindung zu lösendes Problem besteht darin, die beim Ausbilden eines relativ großflächigen frei­ liegenden Metallteils 11 A mit dem bekannten Verfahren auf­ tretenden Schwierigkeiten auszuschalten.
Aufgabe der Erfindung ist die Bereitstellung eines Verfah­ rens, mit dem auch bei nur teilweiser Bearbeitung durch einen Laserstrahl ein freiliegender Metallteil in einer Leiterplatte zur Aufnahme elektronischer Bausteine zuver­ lässig und in kurzer Zeit über eine relativ große Fläche gebildet und eine Leiterplatte für elektronische Bausteine mit hoher Zuverlässigkeit hergestellt werden kann.
Gemäß der Erfindung wird diese Aufgabe gelöst durch ein Verfahren zur Herstellung einer Leiterplatte zur Aufnahme elektronischer Bausteine, wobei die Leiterplatte durch Ver­ einigung einer Substratschicht und einer Metallschicht auf­ gebaut und ein vorbestimmter Teil der Metallschicht von der Substratschicht befreit wird; das Verfahren ist gekenn­ zeichnet durch
  • 1) Anordnen einer Maske zwischen der Substratschicht und dem Teil der Metallschicht, der der freiliegende Teil wer­ den soll, und anschließendes Vereinigen der Substratschicht mit der Metallschicht;
  • 2) Projizieren eines Laserstrahls auf den die Maske umge­ benden Teil der auf der Metallschicht befindlichen Sub­ stratschicht, und zwar in einer Richtung von einer Seite der Substratschicht zu einer Seite der Metallschicht, so daß der die Maske umgebende Teil der Substratschicht aus­ gefräst wird; und
  • 3) Ablösen des auf der Maske verbleibenden Teils der Sub­ stratschicht gemeinsam mit der Maske.
Bei dem Verfahren nach der Erfindung entsprechend Fig. 4(a) wird zuerst eine Maske 16 zwischen der Substratschicht 12 und dem Teil einer Metallschicht 11, die ein freiliegender Teil 11 A werden soll, angeordnet, um die Substratschicht und diesen Teil der Metallschicht an einer Vereinigung zu hindern, während jedoch die Substratschicht 12 und der Rest der Metallschicht 11 vereinigt werden können.
Dabei kann jede Art von Maske 16 eingesetzt werden, voraus­ gesetzt sie verformt sich nicht unter Einwirkung von Wärme­ oder Druckstößen etc., die während der Schrittfolge zur Herstellung der Leiterplatte auftreten, z. B. dem Schritt der Vereinigung der Metallschicht 11 mit der Substrat­ schicht 12; außerdem muß die Maske schließlich mit irgend­ welchen Mitteln von der Metallschicht 11 ablösbar sein. Beispiele dafür sind Harzfilme mit vergleichsweise hoher Wärmestabilität sowie Metallfolien.
Ferner werden die Metallschicht 11 und die Substratschicht 12 in solcher Weise vereinigt, daß, während ein härtbares Harz vor dem vollständigen Aushärten in innigem Kontakt mit der Metallschicht 11 gehalten wird, es für eine geeignete Zeitdauer auf eine geeignete Temperatur erwärmt wird, so daß die Metallschicht 11 und die Substratschicht 12 mit­ einander verbunden werden. Als Vereinigungs- oder Verbin­ dungsverfahren wird beispielsweise ein Verfahren angewandt, bei dem eine Prepregschicht 12 b auf die Metallschicht 11 geschichtet und durch Thermokompressionsbonden in einer Presse od. dgl. damit verbunden wird, so daß die Prepreg­ schicht 12 b zu der Substratschicht 12 geformt wird; ferner kann ein Verfahren angewandt werden, bei dem eine Haftfolie 12 a in halbgehärtetem Zustand zwischen der Metallschicht 11 und der Substratschicht 12 angeordnet und mittels Thermo­ kompressionsbonden in einer Presse od. dgl. damit verbunden wird, wodurch die Substratschicht 12 mit der Metallschicht vereinigt wird; oder es kann ein Spritzgießverfahren ange­ wandt werden, bei dem das warmhärtbare Harz in eine Metall­ form, in der die Metallschicht 11 gehalten ist, gespritzt und durch Warmhärten zu den Substratschichten 12 geformt wird.
Wie Fig. 4(b) zeigt, wird anschließend ein Laserstrahl LB von außerhalb der oben beschriebenen Substratschicht 12 auf denjenigen Teil derselben projiziert, der auf der die Maske 16 umgebenden Metallschicht 11 liegt.
Der hier angewandte Laserstrahl LB muß die Substratschicht 12 ohne Beschädigung der Metallschicht 11 fräsen. Er sollte daher vorteilhaft eine Wellenlänge haben, die für Metalle hochreflektiv ist. Bei Verwendung eines CO2-Lasers mit einer Laserwellenlänge von 10,6 um kann die Substratschicht 12 ohne jede Beschädigung der Metallschicht 11 durchtrennt werden.
Auf diese Weise wird derjenige Teil der Substratschicht 12 auf der Metallschicht 11, der die Maske 16 umgibt, von dem Laserstrahl durchtrennt, wobei ein Einschnitt um die Maske 16 herum entsteht (Fig. 4(b)), der den über der Maske 16 liegenden Teil der Substratschicht 12 zuverlässig von der übrigen Substratschicht 12 trennt.
Nach Bildung eines solchen die Maske 16 umgebenden Ein­ schnitts ist der über der Maske 16 liegende Teil der Sub­ stratschicht 12 vollständig von der übrigen Substratschicht 12 getrennt. Da ferner die Maske 16 und die Metallschicht 11 nicht haftend miteinander verbunden sind, kann die Maske 16 leicht abgelöst werden.
Nach den obigen Schritten wird der über der Maske 16 lie­ gende Teil der Substratschicht 12 von der Metallschicht 11 gemeinsam mit der Maske abgelöst, so daß der freiliegende Metallteil 11 A fertiggestellt ist, wie Fig. 4(c) zeigt.
Wenn der freiliegende Metallteil 11 A der Leiterplatte 10 zur Aufnahme elektronischer Bausteine mit diesem Verfahren hergestellt ist, werden die folgenden Funktionen erhalten.
An dem Teil, der zum freiliegenden Metallteil 11 A wird, ist die Vereinigung zwischen Substratschicht 12 und Metall­ schicht 11 durch die Maske 16 unterbunden. Auch wenn z. B. eine Haftfolie 12 a zum Verbinden der Substratschicht 12 und der Metallschicht 11 eingesetzt wird, die während des Ther­ mokompressionsbondens ein hohes Fließvermögen hat, ist es aufgrund des Vorhandenseins der Maske 16 möglich, ein Herausfließen der Haftfolie 12 a auf die Oberfläche des freiliegenden Metallteils 11 A zu verhindern. Daher kann eine Haftfolie 12 a eingesetzt werden, die sehr gute Bestän­ digkeit gegen Wärme, Feuchtigkeit und Chemikalien aufweist.
Insbesondere bei Anwendung eines CO2-Lasers mit einer Laserwellenlänge von 10,6 µm kann ferner ein Laserstrahl mit hohem Reflexionsvermögen für Metalle erhalten werden, der außerdem Harz, Glasgewebe etc. gut durchtrennt. Wenn also der Laserstrahl von der Seite der Substratschicht 12 zu der Seite der Metallschicht 11 projiziert wird, wird nur die Substratschicht 12 selektiv durchtrennt, ohne daß die Metallschicht 11 beschädigt wird. Auch in einem Fall, in dem die Dicke der Substratschicht 12 etwas schwankt, hört daher der Trennvorgang mit dem Laserstrahl zuverlässig an der Oberfläche der Metallschicht 11 auf, und dadurch kann die Frästiefe leicht und präzise eingestellt werden.
Ferner kann die Bearbeitung mit dem Laserstrahl für den­ jenigen Teil der Substratschicht 12 auf der Metallschicht 11, der die Maske 16 umgibt, durchgeführt werden, und der über der Maske 16 liegende Teil der Substratschicht 12 braucht überhaupt nicht behandelt zu werden. Daher wird der Bearbeitungsvorgang in sehr kurzer Zeit ausgeführt.
Da ferner die Bearbeitung mit dem Laserstrahl eine kontakt­ lose Bearbeitung ist, entfällt jede Werkzeugbeschädigung während des Bearbeitungsvorgangs, so daß eine gleichmäßige Bearbeitung durchführbar ist.
Das Herstellungsverfahren nach der Erfindung wird nachste­ hend im einzelnen unter Bezugnahme auf die in der Zeichnung gezeigten Ausführungsbeispiele erläutert.
Ausführungsbeispiel 1
Dieses Ausführungsbeispiel 1 ist in den Fig. 5, 6 und 7(a-(c) gezeigt.
Die Fig. 5 und 6 zeigen eine Leiterplatte 10 zur Aufnahme elektronischer Bausteine, wobei eine Mehrzahl von äußeren Zuleitungen 17 a einheitlich mit inneren Anschlußteilen 11 C an der Innenseite der äußeren Zuleitungen ausgebildet ist und die inneren Anschlußteile 11 C auf beiden Seiten ein­ heitlich mit einer Substratschicht 12 versehen sind, wobei die einzelnen äußeren Zuleitungen 17 a von der Substrat­ schicht 12 vorstehen und die äußeren Zuleitungen 17 a und auf wenigstens einer Seite des Substrats gebildete Leiter­ bahnabschnitte 14 elektrisch miteinander verbunden sind.
Die Leiterplatte 10 zur Aufnahme elektronischer Bausteine ist von dem Typ, bei dem die elektrischen Anschlüsse zwi­ schen einem elektronischen Baustein 20 und den äußeren Zu­ leitungen 17 a durch die auf der Substratschicht 12 gebil­ deten Leiterbahnen 14 hergestellt werden. Insbesondere wird eine Metallschicht 11 verwendet, in der die äußeren Zulei­ tungen 17 a und die inneren Anschlußteile 11 C einheitlich ausgebildet sind.Daher ist bei der Leiterplatte 10 die Sub­ stratschicht 12 einheitlich auf beiden Seiten der inneren Anschlußteile 11 C, die die Metallschicht 11 bilden, vorge­ sehen, wobei die äußeren Zuleitungen 17 a von der Substrat­ schicht 12 nach außen abstehen. Hierbei ist die Leiterplat­ te 10 dadurch gekennzeichnet, daß die Leiterbahnabschnitte 14 auf der Substratschicht 12 und die äußeren Zuleitungen 17 a über Durchkontaktierungen 15 miteinander verbunden sind, die die inneren Anschlußteile 11 C durchsetzen.
Ein Verfahren zur Herstellung der Leiterplatte 10 zur Auf­ nahme elektronischer Bausteine wird unter Bezugnahme auf die Fig. 7(a)-(c) beschrieben.
(1) Ein Leiterrahmen 17 (der der Metallschicht 11 ent­ spricht) wird durch Ätzen eines Leiterrahmenmaterials ge­ bildet, und Masken 16 werden so angeordnet, daß sie beide Oberflächen jedes Teils des Leiterrahmens 17, der eine äußere Zuleitung 17 a werden soll, überdecken. Ferner werden eine Prepregschicht und eine Kupferfolie auf die Außenseite jeder Maske 16 in der genannten Reihenfolge geschichtet, und die Schichtbestandteile werden in einer Presse thermo­ kompressionsgebondet, so daß sie zu einem einheitlichen Laminat gemacht werden. Somit ist eine Leiterplatte einer Form gebildet, bei der gemäß Fig. 7(a) der Leiterrahmen 17 in der Schicht 12 derart vergraben ist, daß die Teile, die die äußeren Zuleitungen 17 a werden sollen, von den Masken 16 daran gehindert sind, mit der Substratschicht 12 zu einer Einheit laminiert zu werden.
Bei einem Beispiel des Ausführungsbeispiels 1 war das ver­ wendete Leiterrahmenmaterial ein Kupferlegierungsblech von 0,25 mm Dicke, und das verwendete Prepreg war ein sogenann­ tes "Glas-Triazin-Prepreg", wobei Glasgewebe mit einem Bismaleinimid-Triazinharz getränkt wurde, das dann in einen halbgehärteten Zustand gebracht wurde.
Die verwendete Maske 16 war ein Polyphenylensulfidfilm, d. h. ein sogenannter PPS-Film einer Dicke von 50 µm.
(2) Anschließend wurden die Durchkontaktierungen 15 zur elektrischen Verbindung der äußeren Zuleitungen 17 a mit den Leiterbahnabschnitten 14, die auf der Oberfläche der Sub­ stratschicht 12 zu bilden sind, mit einem Werkzeug herge­ stellt, und die Innenwandungen der Durchkontaktierungen wurden verkupfert.
Dann wurden auf der Oberfläche der Substratschicht 12 die Leiterbahnabschnitte 14 durch Ätzen der Kupferfolien ge­ bildet, so daß eine Leiterplatte entsprechend Fig. 7(b) erhalten wurde.
(3) Anschließend wurden diejenigen Teile der Substrat­ schicht 12 auf der Metallschicht 11, die die Masken 16 um­ geben, unter Anwendung eines CO2-Lasers ausgefräst, wobei um die jeweiligen Masken 16 Einschnitte gebildet werden, die die Teile der Substratschicht 12 über den Masken 16 zuverlässig vom übrigen Teil der Substratschicht 12 tren­ nen. Da die jeweiligen Masken 16 und die entsprechenden äußeren Zuleitungen 17 a nicht gebondet sind, gelangen die Maske 16 und die über den äußeren Zuleitungen 17 a liegenden Teile der Substratschicht 12 in einen Zustand, in dem sie von den übrigen Teilen vollständig getrennt sind.
Wenn eine gleichartige Laserbearbeitung auch an der Unter­ seite der Substratschicht 12 durchgeführt wird, wird eine Leiterplatte entsprechend Fig. 7(c) erhalten.
(4) Schließlich werden die Masken 16 und die über und unter den äußeren Zuleitungen 17 a liegenden Teile der Substrat­ schicht 12 abgelöst. Damit ist die Leiterplatte 10 zur Aufnahme elektronischer Bausteine entsprechend Fig. 6 her­ gestellt.
Bei der mit diesem Verfahren hergestellten Leiterplatte 10 zur Aufnahme elektronischer Bausteine sind die äußeren Zu­ leitungen 17 a nicht durch den Laserstrahl beschädigt, und somit werden die physikalischen Eigenschaften der äußeren Zuleitungen 17 a wie Biegefestigkeit und Ausreißfestigkeit nicht verschlechtert.
Ausführungsbeispiel 2
Unter Bezugnahme auf die Fig. 8 und 9(a)-(c) wird ein zwei­ tes Ausführungsbeispiel der Erfindung beschrieben.
Die Leiterplatte 10 nach Fig. 8 zur Aufnahme elektronischer Bausteine hat eine Aussparung 13 zur Befestigung eines elektronischen Bausteins 20 sowie Wärmeabstrahlungsteile 18 zur Ableitung der von dem elektronischen Baustein 20 er­ zeugten Wärme zur Atmosphäre. Unter Bezugnahme auf die Fig. 9(a)-(c) wird das Verfahren zur Herstellung dieser Leiter­ platte 10 erläutert.
(1) Auf einem Abschnitt einer 1,0 mm dicken Aluminiumplatte 11 B, der ein freiliegender Metallteil 11 A werden soll, wird eine Maske 16 angeordnet. Eine Haftfolie 12 a und eine Sub­ stratschicht 12 werden an den Außenseiten der resultieren­ den Aluminiumplatte 11 B aufeinandergeschichtet, und die Schichtbestandteile werden in einer Presse thermokompres­ sionsgebondet, so daß die Aluminiumplatte 11 B und die Sub­ stratschichten 12 ein einheitliches Laminat werden. Damit erhält man eine Leiterplatte entsprechend Fig. 9(a).
Bei einem Beispiel des Ausführungsbeispiels 2 war die ver­ wendete Maske 16 eine 25 µm dicke Aluminiumfolie, und die Haftfolie 12 a war ein halbgehärteter Film, der als Haupt­ bestanadteil ein Epoxidharz enthielt. Ferner war die ver­ wendete Substratschicht 12 ein vollständig ausgehärtetes Glas-Epoxid-Prepreg.
(2) Anschließend wird der Teil der Substratschicht 12, der über der Metallschich 11 (Aluminiumplatte 11 B) liegt und die Maske 16 umgibt, mit einem CO2-Laser abgetrennt unter Bildung einer Leiterplatte entsprechend Fig. 9(b).
(3) Schließlich werden die Maske 16 und der Teil der Sub­ stratschicht 12, der über dem freiliegenden Metallteil 11 A liegt, abgelöst unter Bildung der Aussparung 13 zur Auf­ nahme des elektronischen Bausteins oder der Wärmeabstrah­ lungsfläche 18, wobei die Metallschicht 11 freiliegt, wie Fig. 9(c) zeigt.
Selbstverständlich können die Wärmeabstrahlungsteile 18 auf beiden Oberflächen der Leiterplatte 10 für elektronische Bausteine gebildet werden, in diesem Fall wird eine bessere Wärmeabstrahlung erreicht.
Wie vorstehend im einzelnen erläutert wurde, besteht die durch die obigen Beispiele erläuterte Erfindung in:
einem Verfahren zur Herstellung einer Leiterplatte 10 zur Aufnahme elektronischer Bausteine, wobei die Leiterplatte durch Vereinigen einer Substratschicht 12 und einer Metall­ schicht 11 und Befreien eines vorbestimmten Teils der Me­ tallschicht 11 von der Substratschicht 12 aufgebaut ist;
dieses Verfahren umfaßt folgende Schritte:
  • 1) Anordnen einer Maske 16 zwischen der Substratschicht 12 und einem Teil der Metallschicht 11, der der freiliegende Teil 11 A wird, und anschließendes Vereinigen der Substrat­ schicht 12 mit der Metallschicht 11;
  • 2) Projizieren eines Laserstrahls auf den die Maske 16 umgebenden Teil der Substratschicht 12 auf der Metall­ schicht 11, und zwar in einer Richtung von einer Seite der Substratschicht 12 zu einer Seite der Metallschicht 11, wodurch der die Maske 16 umgebende Teil der Substratschicht 12 entfernt wird; und
  • 3) Ablösen des auf der Maske 16 verbliebenen Teils der Substratschicht 12 gemeinsam mit der Maske 16.
Auch wenn also nur ein teilweises Fräsen mit dem Laser­ strahl stattfindet, kann doch die Bildung des freiliegenden Metallteils 11 A in der Leiterplatte 10 für elektronische Bausteine zuverlässig und in kurzer Zeit über eine ver­ gleichsweise große Fläche ohne Beschädigung der Metall­ schicht 11 durchgeführt werden.
Abgesehen davon, daß der freiliegende Metallteil 11 A zur Bildung der Leiterplatte 10 für elektronische Bausteine zuverlässig und in kurzer Zeit herstellbar ist, kann auf­ grund der kontaktlosen Bearbeitung mit dem Laserstrahl eine Beschädigung des Werkzeugs während der Bearbeitung voll­ ständig außer acht gelassen werden.
Die Maske 16 ist ferner auf dem Teil angeordnet, der der freiliegende Metallteil 11 A wird, so daß bei einer Vereini­ gung der Metallschicht 11 und der Substratschicht 12 das Harz nicht an der Oberfläche des Teils, der zum Teil 11 A wird, haftet. Dadurch ist es nunmehr möglich, z. B. eine Haftfolie einzusetzen, die ein relativ hohes Fließvermögen während des Thermokompressionsbondens hat. Somit kann also eine Haftfolie mit überlegenen Eigenschaften hinsichtlich der Beständigkeit gegen Wärme, Chemikalien und Feuchtigkeit eingesetzt werden, so daß eine hochzuverlässige Leiter­ platte 10 für elektronische Bausteine herstellbar ist.
Da ferner ein Laserstrahl wesentlich besser zum Fräsen von Harzen als von Metallen geeignet ist, wird die Metall­ schicht 11 auch dann nicht beschädigt, wenn die Substrat­ schicht 12 vollständig durchtrennt ist. Daher kann die Frästiefe zuverlässig eingestellt werden, und die physische Festigkeit der Metallschicht 11 wird nicht nachteilig be­ einflußt.

Claims (3)

1. Verfahren zur Herstellung einer Leiterplatte zur Auf­ nahme elektronischer Bausteine, die durch Vereinigung einer Substratschicht mit einer Metallschicht und Befreien eines vorbestimmten Teils der Metallschicht von der Substrat­ schicht aufgebaut ist, gekennzeichnet durch die folgenden Schritte:
  • 1) Anordnen einer Maske zwischen der Substratschicht und dem Teil der Metallschicht, der der freiliegende Teil wer­ den soll, und anschließendes Vereinigen der Substratschicht mit der Metallschicht;
  • 2) Projizieren eines Laserstrahls auf den die Maske umge­ benden Teil der auf der Metallschicht befindlichen Sub­ stratschicht, und zwar in einer Richtung von einer Seite der Substratschicht zu einer Seite der Metallschicht, so daß der die Maske umgebende Teil der Substratschicht aus­ gefräst wird; und
  • 3) Ablösen des auf der Maske verbleibenden Teils der Substratschicht gemeinsam mit der Maske.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Substratschicht aus einem Glas-Harz-Prepreg be­ steht, daß die Metallschicht ein Kupferlegierungsblech und die Maske ein Harzfilm ist und daß der Laserstrahl von einem CO2-Laser ausgeht.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Substratschicht ein Harzfilm, die Metallschicht eine Aluminiumplatte und die Maske eine Metallfolie ist und daß der Laserstrahl von einem CO2-Laser ausgeht.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10340705A1 (de) * 2003-09-04 2005-04-21 Fela Hilzinger Gmbh Leiterplat Verfahren zum Herstellen einer Leiterplatte und Leiterplatte mit einem Metallträger als Leiterplattenkern
DE10248112B4 (de) * 2002-09-09 2007-01-04 Ruwel Ag Verfahren zur Herstellung von gedruckten elektrischen Schaltungen

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5206188A (en) * 1990-01-31 1993-04-27 Ibiden Co., Ltd. Method of manufacturing a high lead count circuit board
US5446244A (en) * 1990-07-19 1995-08-29 Toyo Communication Equipment Co., Ltd. Printed wiring pattern
JPH04213867A (ja) * 1990-11-27 1992-08-04 Ibiden Co Ltd 電子部品搭載用基板フレーム
US5252784A (en) * 1990-11-27 1993-10-12 Ibiden Co., Ltd. Electronic-parts mounting board and electronic-parts mounting board frame
JP3088175B2 (ja) * 1992-01-14 2000-09-18 日本メクトロン株式会社 可撓性回路配線基板の製造法
US5243498A (en) * 1992-05-26 1993-09-07 Motorola, Inc. Multi-chip semiconductor module and method for making and testing
US5603847A (en) * 1993-04-07 1997-02-18 Zycon Corporation Annular circuit components coupled with printed circuit board through-hole
WO1994024705A1 (en) * 1993-04-14 1994-10-27 Hitachi Construction Machinery Co., Ltd. Metal sheet processing method and lead frame processing method, and lead frame and semiconductor device manufacturing method and semiconductor device
US5589668A (en) * 1993-05-12 1996-12-31 Hitachi Cable, Ltd. Multi-metal layer wiring tab tape carrier and process for fabricating the same
US5585016A (en) * 1993-07-20 1996-12-17 Integrated Device Technology, Inc. Laser patterned C-V dot
JPH07288385A (ja) * 1994-04-19 1995-10-31 Hitachi Chem Co Ltd 多層配線板及びその製造法
US5840402A (en) * 1994-06-24 1998-11-24 Sheldahl, Inc. Metallized laminate material having ordered distribution of conductive through holes
US5501761A (en) * 1994-10-18 1996-03-26 At&T Corp. Method for stripping conformal coatings from circuit boards
US6631558B2 (en) * 1996-06-05 2003-10-14 Laservia Corporation Blind via laser drilling system
US7062845B2 (en) 1996-06-05 2006-06-20 Laservia Corporation Conveyorized blind microvia laser drilling system
US5761802A (en) * 1996-06-10 1998-06-09 Raytheon Company Multi-layer electrical interconnection method
JP3633252B2 (ja) * 1997-01-10 2005-03-30 イビデン株式会社 プリント配線板及びその製造方法
US5953594A (en) * 1997-03-20 1999-09-14 International Business Machines Corporation Method of making a circuitized substrate for chip carrier structure
EP0980096A4 (de) * 1997-04-30 2005-03-09 Hitachi Chemical Co Ltd Montageplatte für halbleiter element herstellungs verfahren und halbleiteranordung
US6110650A (en) * 1998-03-17 2000-08-29 International Business Machines Corporation Method of making a circuitized substrate
US6187652B1 (en) 1998-09-14 2001-02-13 Fujitsu Limited Method of fabrication of multiple-layer high density substrate
US6207354B1 (en) 1999-04-07 2001-03-27 International Business Machines Coporation Method of making an organic chip carrier package
US6221694B1 (en) 1999-06-29 2001-04-24 International Business Machines Corporation Method of making a circuitized substrate with an aperture
US6388230B1 (en) 1999-10-13 2002-05-14 Morton International, Inc. Laser imaging of thin layer electronic circuitry material
US6748644B1 (en) * 1999-11-12 2004-06-15 Fargo Electronics, Inc. Method of forming a carrier
US20090017309A1 (en) * 2007-07-09 2009-01-15 E. I. Du Pont De Nemours And Company Compositions and methods for creating electronic circuitry
US8475924B2 (en) * 2007-07-09 2013-07-02 E.I. Du Pont De Nemours And Company Compositions and methods for creating electronic circuitry
CN102106197A (zh) * 2008-07-30 2011-06-22 揖斐电株式会社 刚挠性电路板以及其制造方法
AT12321U1 (de) * 2009-01-09 2012-03-15 Austria Tech & System Tech Multilayer-leiterplattenelement mit wenigstens einem laserstrahl-stoppelement sowie verfahren zum anbringen eines solchen laserstrahl- stoppelements in einem multilayer- leiterplattenelement
US20100193950A1 (en) * 2009-01-30 2010-08-05 E.I.Du Pont De Nemours And Company Wafer level, chip scale semiconductor device packaging compositions, and methods relating thereto
US9881875B2 (en) * 2013-07-31 2018-01-30 Universal Scientific Industrial (Shanghai) Co., Ltd. Electronic module and method of making the same
US9545691B2 (en) * 2013-12-23 2017-01-17 Taiwan Semiconductor Manufacturing Company Limited Method of removing waste of substrate and waste removing device thereof
US9636783B2 (en) * 2014-04-30 2017-05-02 International Business Machines Corporation Method and apparatus for laser dicing of wafers
US10658772B1 (en) * 2017-08-15 2020-05-19 Adtran, Inc. Tiered circuit board for interfacing cables and connectors
JP2019067994A (ja) * 2017-10-04 2019-04-25 トヨタ自動車株式会社 積層基板とその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2828146A1 (de) * 1977-07-06 1979-01-25 Motorola Inc Elektrische leiterplatte
DE3119884C1 (de) * 1981-05-19 1982-11-04 Fritz Wittig Herstellung gedruckter Schaltungen, 8000 München Verfahren zur Herstellung von starre und flexible Bereiche aufweisenden Leiterplatten
DE3140061C1 (de) * 1981-10-08 1983-02-03 Siemens AG, 1000 Berlin und 8000 München Verfahren zur Herstellung von starre und flexible Bereiche aufweisenden Leiterplatten
GB2189084A (en) * 1986-04-10 1987-10-14 Stc Plc Integrated circuit packaging
JPH06195792A (ja) * 1992-12-22 1994-07-15 Mitsubishi Electric Corp 光磁気ディスク装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3711625A (en) * 1971-03-31 1973-01-16 Microsystems Int Ltd Plastic support means for lead frame ends
JPS5248972A (en) * 1975-10-17 1977-04-19 Seiko Instr & Electronics Ltd Circuit board for semiconductor device
DE2657212C3 (de) * 1976-12-17 1982-09-02 Schoeller & Co Elektronik Gmbh, 3552 Wetter Verfahren zur Herstellung von starre und flexible Bereiche aufweisenden Leiterplatten
US4179310A (en) * 1978-07-03 1979-12-18 National Semiconductor Corporation Laser trim protection process
US4544442A (en) * 1981-04-14 1985-10-01 Kollmorgen Technologies Corporation Process for the manufacture of substrates to interconnect electronic components
US4480288A (en) * 1982-12-27 1984-10-30 International Business Machines Corporation Multi-layer flexible film module
JPS6041249A (ja) * 1983-08-17 1985-03-04 Nec Corp 混成集積回路装置
JPS60194553A (ja) * 1984-03-16 1985-10-03 Nec Corp 混成集積回路装置
US4622058A (en) * 1984-06-22 1986-11-11 International Business Machines Corporation Formation of a multi-layer glass-metallized structure formed on and interconnected to multi-layered-metallized ceramic substrate
JPS6195792A (ja) * 1984-10-17 1986-05-14 Hitachi Ltd 印刷配線板の製造方法
US4642160A (en) * 1985-08-12 1987-02-10 Interconnect Technology Inc. Multilayer circuit board manufacturing
US4786358A (en) * 1986-08-08 1988-11-22 Semiconductor Energy Laboratory Co., Ltd. Method for forming a pattern of a film on a substrate with a laser beam
JPS63114150A (ja) * 1986-10-30 1988-05-19 Nec Corp 混成集積回路
US4789770A (en) * 1987-07-15 1988-12-06 Westinghouse Electric Corp. Controlled depth laser drilling system
JPS6476747A (en) * 1987-09-17 1989-03-22 Ibiden Co Ltd Semiconductor mounting board
JPH01199497A (ja) * 1987-11-10 1989-08-10 Ibiden Co Ltd 電子部品塔載用基板
US4894115A (en) * 1989-02-14 1990-01-16 General Electric Company Laser beam scanning method for forming via holes in polymer materials

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2828146A1 (de) * 1977-07-06 1979-01-25 Motorola Inc Elektrische leiterplatte
DE3119884C1 (de) * 1981-05-19 1982-11-04 Fritz Wittig Herstellung gedruckter Schaltungen, 8000 München Verfahren zur Herstellung von starre und flexible Bereiche aufweisenden Leiterplatten
DE3140061C1 (de) * 1981-10-08 1983-02-03 Siemens AG, 1000 Berlin und 8000 München Verfahren zur Herstellung von starre und flexible Bereiche aufweisenden Leiterplatten
GB2189084A (en) * 1986-04-10 1987-10-14 Stc Plc Integrated circuit packaging
JPH06195792A (ja) * 1992-12-22 1994-07-15 Mitsubishi Electric Corp 光磁気ディスク装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10248112B4 (de) * 2002-09-09 2007-01-04 Ruwel Ag Verfahren zur Herstellung von gedruckten elektrischen Schaltungen
DE10340705A1 (de) * 2003-09-04 2005-04-21 Fela Hilzinger Gmbh Leiterplat Verfahren zum Herstellen einer Leiterplatte und Leiterplatte mit einem Metallträger als Leiterplattenkern
DE10340705B4 (de) * 2003-09-04 2008-08-07 Fela Hilzinger Gmbh Leiterplattentechnik Metallkernleiterplatte und Verfahren zum Herstellen einer solchen Metallkernleiterplatte

Also Published As

Publication number Publication date
US5022960A (en) 1991-06-11
FR2646584B1 (fr) 1993-11-26
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JP2676112B2 (ja) 1997-11-12
GB9000550D0 (en) 1990-03-14
US5088008A (en) 1992-02-11
FR2646584A1 (fr) 1990-11-02
DE4006063C2 (de) 1994-09-15
JPH02292846A (ja) 1990-12-04
GB2231205A (en) 1990-11-07
GB2231205B (en) 1993-08-04
KR900019202A (ko) 1990-12-24

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