DE4034995C2 - Hochintegriertes Halbleiterspeicherbauelement und Verfahren zu seiner Herstellung - Google Patents
Hochintegriertes Halbleiterspeicherbauelement und Verfahren zu seiner HerstellungInfo
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- 238000000034 method Methods 0.000 title claims description 35
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 210000004027 cell Anatomy 0.000 claims description 89
- 239000003990 capacitor Substances 0.000 claims description 73
- 238000003860 storage Methods 0.000 claims description 32
- 238000009413 insulation Methods 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 15
- 210000000352 storage cell Anatomy 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 230000008569 process Effects 0.000 claims description 5
- VRZFDJOWKAFVOO-UHFFFAOYSA-N [O-][Si]([O-])([O-])O.[B+3].P Chemical compound [O-][Si]([O-])([O-])O.[B+3].P VRZFDJOWKAFVOO-UHFFFAOYSA-N 0.000 claims description 2
- 239000011521 glass Substances 0.000 claims description 2
- 239000005368 silicate glass Substances 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 230000008021 deposition Effects 0.000 claims 2
- 239000010410 layer Substances 0.000 description 100
- 239000000543 intermediate Substances 0.000 description 17
- 239000011159 matrix material Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 4
- 101100400378 Mus musculus Marveld2 gene Proteins 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241000158147 Sator Species 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000002860 competitive effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000010309 melting process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Description
Die Erfindung betrifft ein hochintegriertes Halbleiterspeicher
bauelement nach dem Oberbegriff des Patentanspruches 1 sowie
ein Verfahren zu seiner Herstellung.
Auf dem Gebiet der Halbleiterspeichertechnik sind miteinander
wetteifernde Anstrengungen unternommen worden, um die Anzahl
von Speicherzellen auf einem Chip zu erhöhen. Hierzu ist es
wichtig, die Fläche einer Speicherzellenmatrix, auf der eine
Mehrzahl von Speicherzellen innerhalb einer begrenzten Chip
oberfläche gebildet sind, zu minimieren.
Zur Realisierung einer minimalen Speicherzellenfläche ist all
gemein ein DRAM (dynamischer Schreib-Lese-Speicher) bekannt,
bei dem eine individuelle Zelle einen einzelnen Transistor und
einen einzelnen Kondensator aufweist. Da in dieser Speicherzel
le ein großer Flächenanteil von dem Kondensator eingenommen
wird, wird es für die Entwicklung höherer Packungsdichten der
hochintegrierten Halbleiterspeicherbauelemente immer bedeutsa
mer, die Kapazität des Kondensators gleichzeitig mit einer Mi
nimierung des von ihm eingenommenen Halbleiterflächenanteils zu
erhöhen, um so die Datenerkennung zu erleichtern und durch Al
phateilchen hervorgerufene Fehler ("soft errors") zu verrin
gern.
Um, wie oben beschrieben, die vom Kondensator benötigte Fläche
zu minimieren und die Kapazität des Speicherkondensators zu ma
ximieren, wurde bereits ein gattungsgemäßes Halbleiterspeicher
bauelement mit einer Zellenstruktur mit gestapeltem, lateral
ausgedehntem, übergreifendem Kondensator ("spread stacked capa
citor", nachfolgend SSC abgekürzt) vorgeschlagen, in welcher
die Speicherelektrode jeder Speicherzelle zum Flächenbereich
einer benachbarten Speicherzelle hin ausgedehnt ist. Eine
solche SSC-Zellenstruktur wurde in "IEDM 89" auf S. 31 bis 34
veröffentlicht und ist auch aus der JP 62-179759 (A) und der
DE 39 29 129 A1 bekannt. Bei dieser Technik besteht jede Speicher
elektrode aus einem unterseitig auf dem zugehörigen aktiven
Transistorbereich aufsitzenden, massiven Vertikalbereich mit
zur Substratoberseite im wesentlichen senkrechten Seitenwänden
sowie einem daran oberseitig anschließenden, im wesentlichen
parallel zur Substratoberseite verlaufenden Lateralbereich,
dessen Oberfläche allseitig von der dielektrischen Zwischen
schicht bedeckt ist. Der massive Vertikalbereich dient dabei
der Kontaktierung zum aktiven Transistorbereich, ohne mit
seinen Seitenwänden wesentlich zur effektiven Kondensatorfläche
beizutragen, die vielmehr durch die von der dielektrischen
Schicht abgedeckte Oberfläche des obenliegenden Lateralberei
ches bestimmt ist.
Bei der oben erwähnten, bekannten Technologie werden erste
Elektroden des Kondensators durch Freilegen des Sourcebereiches
jeder Speicherzelle auf einem Silizium-Halbleitersubstrat, in
dem Transistoren gebildet sind, dergestalt erzeugt, daß sie
sich zu den Flächenbereichen benachbarter Speicherzellen hin
ausdehnen. Mit der oben erwähnten SSC-Zellenstruktur lassen
sich 64 Mbit DRAMs herstellen. Dem Erzielen einer ausreichenden
Speicherfläche des Kondensators, wie sie für ein 256 Mbit DRAM
benötigt wird, sind hierbei Grenzen gesetzt, weil ein erster
Kondensator zwischen zwei später zu bildende Kondensatoren an
geordnet sein sollte. Weil aber die Ausdehnung jedes Konden
sators solcher erster Speicherzellen durch die Kondensatoren
der späteren zweiten Speicherzellen beschränkt ist, sollten
auch die Abmessungen der sich nach links und rechts ausdehnen
den Kondensatoren der zweiten Speicherzellen begrenzt sein, um
die Ausgeglichenheit mit den Abmessungen jedes Kondensators der
ersten Speicherzellen beizubehalten. Dementsprechend könnte je
der Kondensator der zweiten Speicherzellen nicht in vollem Maße
über die benachbart zu den zweiten Speicherzellen angeordneten
Kondensatoren der ersten Speicherzellen ausgedehnt werden, um
im größten Flächenbereich mit den ersten Speicherzellen zu
überlappen. Die Abmessungen jedes Kondensators der ersten Spei
cherzellen sollten vergrößert werden, um mit denjenigen der
Kondensatoren der zweiten Speicherzellen Balance zu halten und
um jeden Kondensator der zweiten Speicherzellen in vollem Maße
zu den Kondensatoren der benachbarten ersten Speicherzellen hin
ausdehnen zu können. Weil aber die Größe jedes Kondensators der
ersten Speicherzellen durch die Kondensatoren der zweiten Spei
cherzellen in der bekannten SSC-Zellenstruktur beschränkt ist,
ist dies nicht ausreichend, die für ein 256 Mbit DRAM, dessen
Zellengröße kleiner ist als diejenige des 64 Mbit DRAMs, erfor
derliche effektive Kondensatorfläche zu erhalten.
Bei einem aus der EP 0 370 407 A1 bekannten Halbleiterspeicher
bauelement mit matrixförmig angeordneten Speicherzellen, von
denen die eine Hälfte mit einem ersten Speicherelektrodentyp
alternierend zur anderen Hälfte mit einem zweiten Speicher
elektrodentyp angeordnet ist, sitzen gleichfalls beide Spei
cherelektrodentypen auf dem aktiven Transistorgebiet auf, wobei
die Flächenausdehnung einer jeweils obenliegenden Speicherelek
trode der einen Hälfte von Speicherzellen mit derjenigen einer
darunterliegenden Speicherelektrode einer benachbarten Spei
cherzelle übereinstimmt, wobei der zum zugehörigen aktiven
Transistorbereich führende Vertikalbereich der obenliegenden
Speicherelektrode mit einer seitlichen Isolation versehen ist.
Bei diesem Aufbau überlappt jede Speicherelektrode nur mit
einer der mehreren ihr benachbarten Speicherelektroden des
anderen Typs.
Aus der DE 39 16 228 A1 ist es bekannt, sämtliche Kondensatoren
einer Speicherzellenanordnung zur Vergrößerung der wirksamen
Speicherfläche mit einer kombinierten stapel- und grabenartigen
Struktur auszubilden, wobei die Sohle jedes Grabens von einer
flachen n-leitenden Diffusionsschicht, die mit dem Draingebiet
eines zugeordneten Transistors verbunden ist, umgeben ist, um
Leckströme zwischen benachbarten Speicherzellen zu verhindern.
Aufgabe der Erfindung ist es, ein hochintegriertes Halbleiter
speicherbauelement der eingangs genannten Art, welches bei ge
ringem Speicherzellenabstand genügend Speicherfläche für jeden
Kondensator hat, ohne daß Stufenbedeckungsprobleme oder Leck
ströme zwischen Speicherzellen auftreten, sowie geeignete Ver
fahren zu dessen Herstellung zu schaffen.
Die Aufgabe wird durch ein hochintegriertes Halbleiterspeicher
bauelement mit den Merkmalen des Patentanspruches 1 sowie durch
Herstellungsverfahren mit den Merkmalen des Anspruchs 6 oder 10
gelöst. Die Gestaltung der Kondensatoren der ersten Hälfte von
Speicherzellen als solche mit einer kombinierten gestapelten
und vergrabenen Struktur ermöglicht bei Verkleinerung der late
ralen Dimensionen gegenüber der bekannten SSC-Zellenstruktur
die Beibehaltung einer ausreichenden Kondensatorspeicherfläche
auch für diese Kondensatoren der ersten Hälfte von Speicher
zellen. Die effektive Speicherfläche ist maximiert, ohne den
Flächenbedarf für die Speicherzelle zu erhöhen. Zur Einhaltung
eines optimalen Abstands voneinander sind die ersten und
zweiten Hälften von Speicherzellen bevorzugt benachbart zuein
ander jeweils in Zeilen- und Spaltenrichtung einer Speicher
zellenmatrix alternierend angeordnet. Damit werden Leckströme
zwischen den sich in die Gräben erstreckenden ersten Speicher
elektroden und durch Alphateilchen verursachte Fehler auch für
eine matrixförmige Speicherzellenanordnung unterbunden.
Mit dem erfindungsgemäßen Verfahren lassen sich insbesondere
auch DRAMs in effektiver Weise herstellen.
Bevorzugte Ausführungsformen der Erfindung sind in den Zeich
nungen dargestellt und werden nachfolgend beschrieben.
Fig. 1 zeigt einen Querschnitt durch eine Speicherzellen
matrix im Ausschnitt,
Fig. 2A bis 2G einen Verfahrensablauf zur Herstellung der Spei
cherzellenmatrix in Fig. 1 und
Fig. 3A bis 3E einen Verfahrensablauf zur Herstellung einer weiteren
Ausführungsform einer Speicherzellenmatrix.
In einer erfindungsgemäßen Speicherzellenmatrix, wie sie in
Fig. 1 gezeigt ist, sind Speicherzellen (M1 und M3), welche
Kondensatoren (11, 12 und 13) mit kombinierter gestapelter und
vergrabener Struktur enthalten, abwechselnd mit und benachbart
zu Speicherzellen (M2) angeordnet, welche jeweils einen gesta
pelten Kondensator (20, 21 und 22) aufweisen. In diesen Spei
cherzellen erstrecken sich Speicherelektroden (11) (erste Elek
troden der Kondensatoren) der ersten und der dritten Speicher
zelle (M1 und M3) zum Flächenbereich der benachbarten zweiten
Speicherzelle und genauso eine Speicherelektrode (20) der zwei
ten Speicherzelle (M2) zu den Flächenbereichen der ersten und
der dritten Speicherzelle (M1 und M3). Die Speicherzellenmatrix
besitzt nicht nur die in Fig. 1 dargestellte, benachbarte An
ordnung solcher Speicherzellen in Richtung einer Zeile, sondern
weist auch in Spaltenrichtung Speicherzellen mit einem Konden
sator mit kombinierter gestapelter und vergrabener Struktur be
nachbart zu Speicherzellen mit einem gestapelten Kondensator
auf.
Die Fig. 2A bis 2G illustrieren eine Verfahrensabfolge zur Her
stellung der Speicherzellenmatrix der Fig. 1.
Fig. 2A zeigt den Verfahrensschritt zur Bildung von Transisto
ren und Bitleitungen (5) auf einem Halbleitersubstrat (100),
worin zunächst aktive Bereiche durch Bildung von Feldoxid
schichten (101) mittels selektiver Oxidation auf dem Halblei
tersubstrat (100) eines ersten Leitfähigkeitstyps festgelegt
werden. Unter Zwischenfügen von Gateoxidschichten werden auf
den aktiven Bereichen zur Bildung von Gateelektroden (1) erste
fremdatomdotierte, polykristalline Siliziumschichten aufgebracht
und gleichzeitig erste leitende Schichten (4) der Transistoren,
z. B. erste fremdatomdotierte, polykristalline Siliziumschichten,
über beliebig festlegbaren Bereichen der Feldoxidschichten
(101) dergestalt aufgebracht, daß sie mit Gateelektroden benach
bart zu den Feldoxidschichten angeordneter Speicherzellen ver
bunden sind. Beiderseits der Gateelektroden (1) werden ein
Sourcebereich (2) bzw. ein Drainbereich (3) in der Oberfläche
des Halbleitersubstrats mittels Ionenimplantation erzeugt und
daraufhin eine erste Isolationsschicht (I1), z. B. eine HTO
(Hochtemperaturoxid) - oder LTO(Niedertemperaturoxid)-Schicht
mit einer Dicke von ca. 50 nm bis 200 nm, über der gesamten Ober
fläche der vorigen Struktur gebildet. Nach Freilegen von Teilen
der Drainbereiche werden daraufhin die als Bitleitungen dienen
den Metallschichten (5) aufgebracht. Die in Fig. 2A gezeigte
Struktur beinhaltet den Bereich für die erste, zweite und drit
te Speicherzelle (M1, M2 und M3).
Fig. 2B stellt den Verfahrensschritt zur Erzeugung einer zwei
ten Isolationsschicht (I2) und erster Öffnungen (OP1) dar, wo
bei die zweite Isolationsschicht (I2) auf den in Fig. 2A ge
zeigten Verfahrensstand hin in einer Dicke von ca. 50 nm bis
300 nm, z. B. als HTO-Schicht, abgeschieden und die ersten Öff
nungen (OP1) unter Verwendung eines Maskenmusters auf der zwei
ten Isolationsschicht erzeugt werden, um die Sourcebereiche (2)
der ersten und dritten Speicherzelle (M1 und M3) freizulegen.
Ein Verfahrensschritt zur Erzeugung von Gräben (10) und zweiter
leitender Schichten (11), welche als erste Elektroden der Kon
densatoren fungieren, ist in Fig. 2C dargestellt. Das Halblei
tersubstrat (100) wird durch die ersten Öffnungen (OP1) zur
Bildung der Gräben (10) geätzt und danach die zweiten, als er
ste Elektrode der Kondensatoren dienenden, leitenden Schichten
(11), z. B. fremdatomdotierte, zweite polykristalline Silizium
schichten mit einer Dicke von ca. 20 nm bis 300 nm, sowohl an den
Wänden der Gräben (10) als auch auf der zweiten Isolations
schicht (I2) abgeschieden, um so das in Fig. 2C erkennbare
Elektrodenmuster zu bilden. In Abhängigkeit von dem gewünschten
Kapazitätswert kann hierbei die Tiefe der Gräben (10) in einem
Bereich von ca. 0,5 µm bis 10 µm passend gewählt werden.
Fig. 2D illustriert den Verfahrensschritt zur Erzeugung dielek
trischer Zwischenschichten (12) und dritter, als zweite Elek
troden der Kondensatoren dienender, leitender Schichten (13).
Die dielektrischen Zwischenschichten (12) und die dritten, lei
tenden Schichten (13) mit einer Dicke von ca. 50 nm bis 400 nm
werden nacheinander gebildet, wonach die ersten Speicherzellen
(M1 und M3) vervollständigt sind, die jeweils einen Kondensator
mit kombinierter gestapelter und vergrabener Struktur aufweisen.
Hierbei hat die dielektrische Zwischenschicht (12) eine Oxid
schichtstruktur,wie z. B. eine HTO-Schicht oder eine LTO-Schicht,
oder eine Oxid/Nitrid/Oxid-Struktur, i.e. eine ONO-Struktur,
oder eine Nitrid/Oxid-Struktur, i.e. eine NO-Struktur.
Der Verfahrensschritt zur Bildung dritter Isolationsschichten
(I3) und einer zweiten Öffnung (OP2) ist in Fig. 2E illustriert.
Nach dem in Fig. 2D dargestellten Verfahrensschritt wird die
dritte Isolationsschicht (I3) in einer Dicke von ca. 50 nm bis
300 nm, z. B. als HTO-Schicht, abgeschieden und danach die zweite
Öffnung (OP2) erzeugt, um den Sourcebereich (2) der zweiten
Speicherzelle (M2) freizulegen. Nach Abscheidung einer BPSG
(Bor-Phosphor-Silikatglas)-Schicht in einer Dicke von ca. 50 nm
bis 400 nm kann hierbei die dritte Isolationsschicht durch Pla
narisierung im Wege eines Aufschmelzprozesses gebildet werden.
Fig. 2F zeigt den Verfahrensschritt zur Erzeugung einer vierten,
als erste Elektrode dienenden, leitenden Schicht (20), einer
dielektrischen Zwischenschicht (21) und einer fünften, als
zweite Elektrode für einen Kondensator dienenden, leitenden
Schicht (22). Nach Ausführung des in Fig. 2E dargestellten Ver
fahrensschritts wird zur Bildung des aus Fig. 2F erkennbaren
Elektrodenmusters die vierte leitende Schicht (20) in einer
Dicke von ca. 30 nm bis 400 nm, z. B. als vierte fremdatomdotier
te, polykristalline Siliziumschicht, abgeschieden, welche als
erste Elektrode des Kondensators dient. Daraufhin werden nach
einander die dielektrische Zwischenschicht (21) und die fünfte
leitende Schicht (22), welche als zweite Elektrode des Konden
sators fungiert, in einer Dicke von ca. 50 nm bis 400 nm über die
vierte leitende Schicht (20) aufgebracht, wodurch die zweite
Speicherzelle (M2) mit dem gestapelten Kondensator vervollstän
digt ist. Die dielektrische Zwischenschicht (21) besteht hier
bei aus einer Oxidschichtstruktur, wie z. B. einer HTO-Schicht
oder einer LTO-Schicht, oder einer ONO-Struktur oder einer NO-
Struktur.
Der Verfahrensschritt zur Erzeugung einer Planarisierungs
schicht (30) und von Metallelektroden (31) ist in Fig. 2G dar
gestellt, wobei nach dem in Fig. 2F gezeigten Verfahrensschritt
die Planarisierungsschicht (30), z. B. eine BPSG-Schicht, zum
Planarisieren abgeschieden wird und anschließend die Metall
elektroden (31) aufgebracht werden, wodurch die Fertigung eines
DRAMs vervollständigt ist, das sowohl Kondensatorzellen mit
kombinierter gestapelter und vergrabener Struktur als auch sol
che mit nur gestapelter Struktur besitzt.
Eine weitere Variante des Herstellungsverfahrens für eine er
findungsgemäße Speicherzellenmatrix ist in den Fig. 3A bis 3E
dargestellt.
Die Verfahrensschritte vor dem in Fig. 3A gezeigten sind mit
denjenigen identisch, die zu Fig. 2A beschrieben wurden, so daß
sich deren erneute Beschreibung an dieser Stelle erübrigt.
Die Fig. 3A illustriert den Verfahrensschritt zur Bildung einer
zweiten Isolationsschicht (I2), einer Nitridschicht (N) und
einer vierten Isolationsschicht (I4). Nach dem in Fig. 2A dar
gestellten Verfahrensschritt werden nacheinander die zweite
Isolationsschicht (I2) in einer Dicke von ca. 50 nm bis 300 nm,
z. B. als HTO-Schicht, die Nitrid-Schicht (N) in einer Dicke von
ca. 10 nm bis 50 nm und die vierte Isolationsschicht (I4) in ei
ner Dicke von ca. 50 nm bis 400 nm, z. B. als HTO-Schicht, aufge
bracht.
Der Verfahrensschritt zur Erzeugung zweiter leitender Schichten
(11), die als erste Elektroden von Kondensatoren dienen, sowie
einer planarisierenden Zwischenschicht (32) ist in Fig. 3B dar
gestellt, wobei unter Verwendung einer Maskenstruktur auf der
vierten Isolationsschicht (I4) erste Öffnungen zur Freilegung
der Sourcebereiche (2) der ersten und dritten Speicherzellen
(M1 und M3) gebildet werden. Das Halbleitersubstrat wird zur
Bildung von Gräben (10) durch die ersten Öffnungen hindurch ge
ätzt, woraufhin die zweiten leitenden Schichten (11), die als
erste Elektrode von Kondensatoren dienen, in einer Dicke von
ca. 20 nm bis 300 nm, z. B. als fremdatomdotierte, zweite polykri
stalline Siliziumschichten, zur Bildung des in Fig. 3B gezeigten
Elektrodenmusters abgeschieden werden. Die planarisierende Zwi
schenschicht (32), z. B. eine SOG("spin on glass")-Schicht wird
zum Planarisieren abgeschieden. Bei diesem Verfahrensschritt
kann die planarisierende Zwischenschicht (32) auch als eine
Schicht hergestellt werden, bei der eine SOG-Schicht und eine
HTO-Schicht oder eine HTO-Schicht und eine BPSG-Schicht aufein
andergestapelt sind. Die Tiefe des Grabens (10) kann hierbei in
Abhängigkeit vom gewünschten Kapazitätswert in einem Bereich
von ca. 0,5 µm bis 10 µm passend gewählt werden.
Fig. 3C zeigt den Verfahrensschritt zur Erzeugung einer zweiten
Öffnung und einer vierten leitenden Schicht (20), welche als
erste Elektrode eines Kondensators fungiert. Nach Bildung der
planarisierenden Zwischenschicht (32) wird die zweite Öffnung
zur Freilegung des Sourcebereiches (2) der zweiten Speicherzel
le (M2) erzeugt. Daraufhin wird die vierte, als erste Elektrode
eines Kondensators fungierende, leitende Schicht (20) in einer
Dicke von ca. 30 nm bis 400 nm, z. B. als fremdatomdotierte,vierte
polykristalline Siliziumschicht sowohl auf der Oberfläche der
zweiten Öffnung als auch auf der planarisierenden Zwischen
schicht (32) abgeschieden, wodurch sie das in Fig. 3C gezeigte
Elektrodenmuster bildet.
Fig. 3D illustriert den Verfahrensschritt zur Entfernung der
vierten Isolationsschicht und der planarisierenden Zwischen
schicht, wozu unter Verwendung der Nitridschicht (N) als Ätz
sperrschicht die vierte Isolationsschicht und die planarisie
rende Zwischenschicht, welche zwischen der zweiten leitenden
Schicht (11) und der vierten leitenden Schicht (20) angeordnet
sind, durch Naßätzen entfernt werden, wodurch sich die Ober
fläche des ersten Elektrodenmusters jeder Speicherzelle erhöht.
Der Verfahrensschritt zur Erzeugung einer dielektrischen Zwi
schenschicht (33) und einer sechsten leitenden Schicht (34),
die als zweite Elektrode eines Kondensators dient, ist in Fig.
3E dargestellt. Nach dem in Fig. 3D dargestellten Verfahrens
schritt wird die dielektrische Zwischenschicht (33) gleichzei
tig sowohl auf die zweite leitende Schicht (11) als auch auf
die vierte leitende Schicht (20) aufgebracht, wonach die als
zweite Elektrode eines Kondensators dienende, sechste leitende
Schicht (34) in einer Dicke von ca. 50 nm bis 500 nm, z. B. als
fremdatomdotierte, sechste polykristalline Siliziumschicht, ab
geschieden, woraufhin die ersten Speicherzellen (M1 und M3) und
die zweite Speicherzelle (M2) fertiggestellt sind. Die dielek
trische Zwischenschicht (33) besitzt hierbei eine Oxidschicht
struktur, wie z. B. eine HTO-Schicht oder eine LTO-Schicht, oder
eine ONO-Struktur.
Nach Durchführung des in Fig. 3E gezeigten Verfahrensschrittes
wird eine Planarisierungsschicht, z. B. eine BPSG-Schicht, abge
schieden, um eine Planarisierung zu bewirken, wonach Metall
elektroden aufgebracht werden, womit die Fertigung eines DRAMs
vervollständigt ist, welches sowohl Kondensatorzellen mit kom
binierter gestapelter und vergrabener Struktur als auch solche
mit nur gestapelter Struktur besitzt.
Wie oben beschrieben, benutzt die vorliegende Erfindung gegen
über der bekannten SSC-Struktur als erste Kondensatoren solche
mit einer kombinierten gestapelten und vergrabenen Struktur und
als zweite Kondensatoren solche mit gestapelter Struktur. Durch
diese Herstellung der Kondensatoren mit kombinierter gestapel
ter und vergrabener Struktur
ist es demgemäß möglich, genügend Speicherfläche für jeden Kon
densator zu erhalten, ohne hierzu durch den Abstand zwischen
den zweiten Kondensatoren, i.e. den Kondensatoren mit gestapel
ter Struktur, beschränkt zu sein. Zusätzlich können die ersten
Kondensatoren, i.e. diejenigen mit kombinierter gestapelter und
vergrabener Struktur während der
Bildung der zweiten Kondensatoren (solche mit gestapelter
Struktur) das Stufenbedeckungsproblem im Vergleich zu den be
kannten ersten Kondensatoren, i.e. solche mit gestapelter
Struktur, beträchtlich vermindern, so daß die Verfahrensschrit
te problemlos durchführbar sind.
Weil die ersten, die Kondensatoren mit kombinierter gestapelter
und vergrabener Struktur beinhalten
den Speicherzellen und die zweiten, Kondensatoren mit gestapel
ter Struktur beinhaltenden Speicherzellen sowohl in Zeilen- als
auch in Spaltenrichtung jeweils zueinander benachbart angeord
net sind, beinhaltet jeweils die übernächste Speicherzelle in
der erfindungsgemäßen Speicherzellenmatrix den Graben. Daraus
ergibt sich als Vorteil, daß kein Leckstrom zwischen Speicher
zellen mit Gräben auftritt und durch Alphateilchen verursachte
Fehler nicht auftreten.
Außerdem werden durch Ätzen der Oxidschicht und der planarisie
renden Zwischenschicht unter der als erste Elektrode eines Kon
densators dienenden leitenden Schicht gemäß dem zweiten Ausfüh
rungsbeispiel der Erfindung die Flächenbereiche der Oberseite,
der Seitenbereiche sowie der Unterseite der leitenden Schicht
als erste Elektrode des Kondensators benutzt, so daß die Spei
cherfläche des Kondensators möglichst hoch ist. Der durch eine
Erhöhung der Packungsdichte des hochintegrierten Halbleiter
speicherbauelements verursachten Verringerung der Kapazität
kann mittels dieser strukturellen Maßnahmen entgegengewirkt
werden.
Claims (16)
1. Hochintegriertes Halbleiterspeicherbauelement, mit
- - einer Mehrzahl von matrixförmig angeordneten Speicherzellen (M1, M2, M3), von denen jede einen auf einem Halbleitersubstrat (100) gebildeten Schalttransistor und einen Kondensator mit einer ersten, als Speicherelektrode dienenden und mit dem Sourcebereich (2) eines jeweils zuge hörigen Transistors verbundenen Elektrode (11, 20) sowie mit einer zweiten, von der ersten durch eine dielektrische Schicht (12, 21) getrennten Elektrode (13, 22) aufweist, wobei
- - jede Speicherelektrode (11, 20) aus einem Vertikalbereich mit zur Substratoberseite im wesentlichen senkrechten Sei tenwänden und einem daran oberseitig anschließenden, im wesentlichen parallel zur Substratoberseite verlaufenden Lateralbereich besteht, wobei
- - der Vertikalbereich jeder Speicherelektrode (11, 20) eine hohle, nach oben offene U-Form bildet, die innenseitig von einer Schichtfolge aus dielektrischer Schicht (12, 21) und zweiter Elektrode (13, 22) bedeckt ist, und wobei
- - eine erste Hälfte von Speicherzellen (M1, M3) mit unter sich gleichartigen Speicherelektroden (11) in Zeilen- und Spaltenrichtung alternierend zu einer zweiten Hälfte von Speicherzellen (M2) mit unter sich gleichartigen Speicherelektroden (20) angeordnet ist, wobei jede Speicherelektrode (20) der zweiten Speicherzellenhälfte (M2) mit der Unterseite ihres Vertikalbereiches auf dem zu gehörigen Transistor-Sourcebereich (2) aufsitzt,
dadurch gekennzeichnet, daß
- - sich jede Speicherelektrode (11) der ersten Speicherzellen hälfte (M1, M3) durch den zugehörigen Transistor-Source bereich (2) hindurch in einen im Halbleitersubstrat (100) gebildeten Graben (10) hinein erstreckt und
- - der Lateralbereich jeder Speicherelektrode (20) der zweiten Speicherzellenhälfte (M2) mit den Lateralbereichen der benachbarten Speicherelektroden (11) der ersten Speicherzellenhälfte (M1, M3) teilweise überlappt, indem er sich zur Erzielung einer genügend großen Kondensatorspeicherhälfte mit vertikalem Abstand über diesen benachbarten Lateralbereichen erstreckt.
2. Hochintegriertes Halbleiterspeicherbauelement nach
Anspruch 1, dadurch gekennzeichnet, daß die Tiefe der
Gräben (10) im Bereich von ca. 0,5 µm bis 10 µm liegt.
3. Hochintegriertes Halbleiterspeicherbauelement nach
Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede
zweite Elektrode (13) der ersten Hälfte von Speicherzellen (M1,
M3) durch eine zwischengefügte Isolationsschicht (I3) von den
benachbarten Speicherelektroden (20) der zweiten Speicher
zellenhälfte (M2) isoliert ist.
4. Hochintegriertes Halbleiterspeicherbauelement nach
Anspruch 1 oder 2, dadurch gekennzeichnet, daß die
zweiten Elektroden sämtlich von einer einzigen leitenden
Schicht (34) gebildet sind, welche den Raum zwischen den di
elektrischen Schichten (33) der einzelnen Kondensatoren aus
füllt.
5. Verfahren zur Herstellung eines hochintegrierten
Halbleiterspeicherbauelementes mit den Merkmalen des Anspruchs
3, gekennzeichnet durch die Schrittfolge:
- - Festlegung aktiver Bereiche durch Bildung von Feldoxid schichten (101) auf dem Halbleitersubstrat (100);
- - Bildung der Transistoren der Speicherzellen (M1, M2, M3) auf den aktiven Bereichen und Aufbringen einer ersten Isola tionsschicht (I1) auf die erhaltene Struktur;
- - Erzeugung von mit jeweiligen Drainbereichen (3) der Tran sistoren verbundenen Bitleitungen (5) und Aufbringen einer zweiten Isolationsschicht (I2) auf die erhaltene Struktur;
- - Freilegung wenigstens jeweils eines Teils der Sourcebereiche (2) der Transistoren der ersten Speicherzellen (M1, M3) durch Erzeugung erster Öffnungen (OP1);
- - Erzeugung von Gräben (10) im Halbleitersubstrat (100) durch die ersten Öffnungen (OP1) hindurch;
- - Erzeugung der Kondensatoren der ersten Hälfte von Speicher zellen (M1, M3) durch Aufbringen der zugehörigen Speicher elektroden (11) sowohl auf die Oberfläche der Gräben (10) als auch auf einen angrenzenden Teil der zweiten Isola tionsschicht (I2), gefolgt vom Aufbringen der zugehörigen dielektrischen Zwischenschicht (12) auf die Oberfläche dieser Speicherelektroden (11) sowie der zugehörigen zweiten Elektroden (13) auf die Oberfläche dieser Zwischenschicht und Bildung einer dritten Isolationsschicht (I3) auf der erhaltenen Struktur;
- - Freilegung wenigstens jeweils eines Teils der Sourcebereiche (2) der Transistoren der zweiten Speicherzellen (M2) durch Erzeugung zweiter Öffnungen (OP2); und
- - Erzeugung der Kondensatoren der zweiten Hälfte von Speicher zellen (M2) durch Aufbringen der zugehörigen Speicherelek troden (20) sowohl auf die Innenseite der zweiten Öffnungen als auch unter Überlappung mit den zuvor gebildeten, darun terliegenden Lateralbereichen der Speicherelektroden (11) der Kondensatoren der ersten Hälfte von Speicherzellen (M1, M3) auf einen an die zweiten Öffnungen angrenzenden Teil der dritten Isolationsschicht (I3), gefolgt vom Aufbringen der zugehörigen dielektrischen Zwischenschicht (21) auf die Oberfläche dieser Speicherelektroden und der zugehörigen zweiten Elektroden (22) auf die erhaltene Struktur.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet,
daß die erste (I1), zweite (I2) und dritte Isolationsschicht
(I3) jeweils eine HTO(Hochtemperaturoxid)-Schicht sind.
7. Verfahren nach Anspruch 5 oder 6, dadurch gekenn
zeichnet, daß die dritte Isolationsschicht (I3) als eine pla
narisierende Zwischenschicht abgeschieden wird.
8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch
gekennzeichnet, daß die dritte Isolationsschicht (I3) durch
Abscheiden und Wiederaufschmelzen einer BPSG-Schicht in einer
Dicke von ca. 50 nm bis 400 nm gebildet wird.
9. Verfahren zur Herstellung eines hochintegrierten
Halbleiterspeicherbauelements mit den Merkmalen des Anspruchs
gekennzeichnet durch die Schrittfolge:
- - Festlegung aktiver Bereiche durch Bildung von Feldoxid schichten (101) auf dem Halbleitersubstrat (100);
- - Bildung der Transistoren der Speicherzellen (M1, M2, M3) auf den aktiven Bereichen und Aufbringen einer ersten Isolationsschicht (I1) auf die erhaltene Struktur;
- - Erzeugung von mit jeweiligen Drainbereichen (3) der Transistoren verbundenen Bitleitungen (5) und Aufbringen einer eine Mehrschichtstruktur (I2, N, I4) aufweisenden Isolationsschicht auf die erhaltene Struktur;
- - Freilegung wenigstens jeweils eines Teils der Sourcebereiche (2) der Transistoren der ersten Speicherzellen (M1, M3) durch Erzeugung erster Öffnungen;
- - Erzeugung von Gräben (10) im Halbleitersubstrat (100) durch die ersten Öffnungen hindurch;
- - Bildung der Speicherelektroden (11) der Kondensatoren der ersten Hälfte von Speicherzellen (M1, M3) auf der Innenseite der Gräben (10) und auf einem angrenzenden Teil der Mehr schichtstruktur-Isolationsschicht (I2, N, I4) und Abschei dung einer planarisierenden Zwischenschicht (32) auf der erhaltenen Struktur;
- - Freilegung wenigstens jeweils eines Teils der Sourcebereiche (2) der Transistoren der zweiten Speicherzellen (M2) durch Erzeugung zweiter Öffnungen;
- - Aufbringen der Speicherelektroden (20) der Kondensatoren der zweiten Hälfte von Speicherzellen (M2) sowohl auf die Innen seite der zweiten Öffnungen als auch unter Überlappung mit den zuvor gebildeten, darunterliegenden Lateralbereichen der Speicherelektroden (11) der Kondensatoren der ersten Hälfte von Speicherzellen (M1, M3) auf einen an die zweiten Öff nungen angrenzenden Teil der planarisierenden Zwischen schicht (32);
- - Entfernung der planarisierenden Zwischenschicht (32) und der obersten Schicht (I4) der Mehrschichtstruktur-Isolations schicht;
- - Erzeugung einer dielektrischen Zwischenschicht (33) auf den durch den vorangegangenen Schritt freigelegten Oberflächen sämtlicher Speicherelektroden (11, 20); und
- - Bildung einer planarisierenden, als gemeinsame zweite Elek trode der Kondensatoren aller Speicherzellen dienende Schicht (34).
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet,
daß zur Bildung der Mehrschichtstruktur der Isolationsschicht
(I2, N, I4) nacheinander eine erste Oxidschicht (I2), eine Ni
tridschicht (N) sowie eine zweite Oxidschicht (I4) abgeschieden
werden.
11. Verfahren nach Anspruch 9 oder 10, dadurch gekenn
zeichnet, daß die planarisierende Zwischenschicht (32) eine SOG
("spin on glass")-Schicht ist.
12. Verfahren nach Anspruch 9 oder 10, dadurch gekenn
zeichnet, daß die planarisierende Zwischenschicht (32) aus
einer SOG-Schicht und einer HTO-Schicht besteht, die überein
ander gestapelt sind.
13. Verfahren nach Anspruch 9 oder 10, dadurch gekenn
zeichnet, daß die planarisierende Zwischenschicht (32) aus
einer HTO-Schicht und einer BPSG(Bor-Phosphor-Silikatglas)-
Schicht besteht, die übereinander gestapelt sind.
14. Verfahren nach einem der Ansprüche 10 bis 13, dadurch
gekennzeichnet, daß die zweite Oxidschicht (I4) und die plana
risierende Zwischenschicht (32) durch ein Naßätzverfahren ent
fernt werden.
15. Verfahren nach einem der Ansprüche 9 bis 14, dadurch
gekennzeichnet, daß die dielektrische Zwischenschicht (33)
durch die Bildung einer ersten Oxidschicht über die freigeleg
ten Oberflächen der Speicherelektroden (11, 20), die Bildung
einer Nitridschicht über dieser ersten Oxidschicht und die Bil
dung einer zweiten Oxidschicht über dieser Nitridschicht er
zeugt wird.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019900012555A KR930007194B1 (ko) | 1990-08-14 | 1990-08-14 | 반도체 장치 및 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4034995A1 DE4034995A1 (de) | 1992-02-20 |
DE4034995C2 true DE4034995C2 (de) | 1995-11-23 |
Family
ID=19302368
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4034995A Expired - Fee Related DE4034995C2 (de) | 1990-08-14 | 1990-11-03 | Hochintegriertes Halbleiterspeicherbauelement und Verfahren zu seiner Herstellung |
Country Status (11)
Country | Link |
---|---|
US (1) | US5124765A (de) |
JP (1) | JPH0727978B2 (de) |
KR (1) | KR930007194B1 (de) |
CN (1) | CN1030631C (de) |
DE (1) | DE4034995C2 (de) |
FR (1) | FR2665982B1 (de) |
GB (1) | GB2247105B (de) |
HK (1) | HK189895A (de) |
IT (1) | IT1244053B (de) |
NL (1) | NL9002376A (de) |
RU (1) | RU2127928C1 (de) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4122038C2 (de) * | 1990-07-03 | 1994-08-25 | Mitsubishi Electric Corp | Herstellungsverfahren für einen DRAM |
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JP3197990U (ja) * | 2015-03-31 | 2015-06-11 | セイコーエプソン株式会社 | 電気光学装置、及び電子機器 |
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JPH0276258A (ja) * | 1988-09-13 | 1990-03-15 | Fujitsu Ltd | 半導体記憶装置 |
JPH0294471A (ja) * | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
JPH02106958A (ja) * | 1988-10-17 | 1990-04-19 | Hitachi Ltd | 半導体装置 |
EP0370407A1 (de) * | 1988-11-18 | 1990-05-30 | Nec Corporation | Halbleiterspeicherbauteil vom Typ 1-transistor-1-Kondensator-Speicherzelle |
KR920010695B1 (ko) * | 1989-05-19 | 1992-12-12 | 삼성전자 주식회사 | 디램셀 및 그 제조방법 |
KR910013554A (ko) * | 1989-12-08 | 1991-08-08 | 김광호 | 반도체 장치 및 그 제조방법 |
KR950000500B1 (ko) * | 1989-08-31 | 1995-01-24 | 금성일렉트론 주식회사 | 디램셀 커패시터 제조방법 및 구조 |
-
1990
- 1990-08-14 KR KR1019900012555A patent/KR930007194B1/ko not_active IP Right Cessation
- 1990-10-24 IT IT02185390A patent/IT1244053B/it active IP Right Grant
- 1990-10-31 NL NL9002376A patent/NL9002376A/nl not_active Application Discontinuation
- 1990-11-01 JP JP29704490A patent/JPH0727978B2/ja not_active Expired - Lifetime
- 1990-11-03 DE DE4034995A patent/DE4034995C2/de not_active Expired - Fee Related
- 1990-11-05 FR FR9013681A patent/FR2665982B1/fr not_active Expired - Lifetime
- 1990-11-05 GB GB9023987A patent/GB2247105B/en not_active Expired - Fee Related
- 1990-11-14 RU SU4831528A patent/RU2127928C1/ru active
- 1990-11-15 CN CN90109275A patent/CN1030631C/zh not_active Expired - Fee Related
-
1991
- 1991-01-04 US US07/637,558 patent/US5124765A/en not_active Expired - Lifetime
-
1995
- 1995-12-21 HK HK189895A patent/HK189895A/xx not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
HK189895A (en) | 1995-12-29 |
RU2127928C1 (ru) | 1999-03-20 |
CN1030631C (zh) | 1996-01-03 |
GB9023987D0 (en) | 1990-12-19 |
CN1059050A (zh) | 1992-02-26 |
US5124765A (en) | 1992-06-23 |
JPH0727978B2 (ja) | 1995-03-29 |
IT1244053B (it) | 1994-07-05 |
FR2665982B1 (fr) | 1992-10-30 |
GB2247105A (en) | 1992-02-19 |
JPH0496272A (ja) | 1992-03-27 |
IT9021853A1 (it) | 1992-04-24 |
DE4034995A1 (de) | 1992-02-20 |
FR2665982A1 (fr) | 1992-02-21 |
GB2247105B (en) | 1995-04-05 |
IT9021853A0 (it) | 1990-10-24 |
KR920005349A (ko) | 1992-03-28 |
NL9002376A (nl) | 1992-03-02 |
KR930007194B1 (ko) | 1993-07-31 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |