DE4102726C1

DE4102726C1 - Self-testing appts. for function block coupling input words - has tow linear feedback shift registers clocked by respective external and internal clocks

Info

Publication number: DE4102726C1
Application number: DE19914102726
Authority: DE
Inventors: Hartmut Dipl.-Phys. 8152 Feldkirchen De Ritter; Franz Dipl.-Ing. 8061 Einsbach De Hutner
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1991-01-30
Filing date: 1991-01-30
Publication date: 1992-04-23
Anticipated expiration: 2011-01-31

Abstract

The functional block (FB) combines at least two input words using two input registers (EG1, EG2). The first input register serves as the register for a first input word in operating mode and as a linear feedback coupled shift register in test mode in which it produces a pseudo random test pattern for the functional block and in which it is externally clocked. The second input register serves as the register for a second input word in operating mode and produces a pseudo-random test pattern in test mode in which it is clocked internally. USE/ADVANTAGE - E.g. for testing multipliers, adders, and dividers. Enables pseudo-random test patterns to be generated for testing for function blocks in form of macrocells embedded in semiconductor chip in which input are output terminals are not directly controllable or observed.

Description

Die Erfindung betrifft eine Selbsttestanordnung zum Testen eines mindestens zwei Eingangsworte verknüpfenden Funktionsblockes.The invention relates to a Self-test arrangement for testing at least two Function block linking input words.

Funktionsblöcke, die mindestens zwei Eingangsworte mitein ander verknüpfen, wie z. B. Multiplizierer, Addierer, Divi dierer, sind in der Regel als Makrozelle in einem Halbleiter chip eingebettet, so daß deren Ein- bzw. Ausgänge nicht direkt ansteuerbar bzw. beobachtet sind. Aus diesem Grunde benötigt man Testhilfen, die es ermöglichen, die zum Test erforderli chen Testmuster an die Eingänge des Funktionsblockes heranzu bringen bzw. die Ausgänge des Funktionsblockes zu beobachten.Function blocks that include at least two input words link others, such as B. multiplier, adder, divi are usually as a macro cell in a semiconductor embedded chip so that their inputs and outputs are not direct are controllable or observed. Therefore needed you need test aids that make it possible to test the test pattern to the inputs of the function block bring or observe the outputs of the function block.

Grundsätzlich gibt es zwei Möglichkeiten zum Testen derartiger Funktionsblöcke. Die erste Methode besteht darin, die Register des Chips, in dem der Funktionsblock eingebettet ist, als Schie beregister miteinander zu verbinden (Scan Path). Durch Ein- bzw. Ausschieben der Operanden und des Ergebnisses kann jeweils ein Testmuster angelegt und die Testantwort beobachtet werden. In einer zweiten Methode wird auf dem Chip eine geeignete Zu satz-Hardware zum Erzeugen der Testmuster und zum Auswerten der Testmuster angeordnet. Bei diesem Selbsttestprinzip läuft der Test autonom ab. Als Ergebnis wird entweder eine kompri mierte Gesamttestantwort (Signatur) oder ein einziges Gut/Schlecht signal ausgegeben.There are basically two ways to test such Function blocks. The first method is the register of the chip in which the functional block is embedded as a shoot connect registers to each other (Scan Path). Through a- The operands and the result can be pushed out a test pattern is created and the test response is observed. In a second method, a suitable addition is made on the chip Set hardware for generating the test pattern and for evaluating the test pattern arranged. This self-test principle runs the test autonomously. As a result, either a kompri mated overall test response (signature) or a single good / bad signal output.

Das der Erfindung zugrundeliegende Problem besteht darin, für Funktionsblöcke zur Verknüpfung von Eingangsworten eine einfach aufgebaute Selbsttestanordnung anzugeben, mit der pseudozufällige Testmuster erzeugt werden können. Dieses Problem wird gemäß den Merkmalen des Anspruchs 1 gelöst.The problem underlying the invention is for function blocks for linking input words simply set up self-test arrangement with which pseudo-random test patterns can be generated. This Problem is solved according to the features of claim 1.

Zum Selbsttest werden somit die für den Betrieb des Funktions blockes sowieso notwendigen Eingangsresister, die die Eingangs worte zwischenspeichern, herangezogen. Diese werden modifi ziert, so daß sie als linear rückgekoppelte Schieberegister, im folgenden als LFSR (Linear Feed Back Register) bezeichnet, be treibbar sind. Das eine Eingangsregister wird mit einem externen Schiebetakt versorgt und erzeugt dann auf bekannte Weise Pseudo-Random-Testmuster für den Funktionsblock. Um noch darüber hinaus weitere Pseudo-Random-Testmuster zu er zeugen, wird auch das weitere Eingangsregister als LFSR-Re gister geschaltet, jetzt jedoch mit einem Schiebetakt versorgt, der von dem ersten Eingangsregister abgegeben wird, und zwar dann, wenn das erste Eingangsregister einen Testzyklus durch laufen hat. Dies ist nur dann der Fall, wenn sich Testmuster wiederholen.The self-test is therefore the one for the operation of the function blockes anyway necessary input resister that the input cache words, consult them. These become modifi adorns so that they act as linear feedback shift registers, hereinafter referred to as LFSR (Linear Feed Back Register), be are drivable. The one input register is with a external shift clock supplied and then generated on known Wise pseudo-random test pattern for the function block. Around further pseudo-random test patterns the other input register as LFSR-Re gister switched, but now supplied with a shift cycle, which is output by the first input register, namely then when the first input register goes through a test cycle has run. This is only the case if there are test patterns to repeat.

Im Testbetrieb sind die Eingangsregister, und zwar die ein zelnen Registerstufen jeweils derart rückgekoppelt, daß mit Ablauf eines Testzyklus die erste rückgekoppelte Null durch das Register geschoben ist. Dadurch ist gewährleistet, daß an die einzelnen Eingänge des Funktionsblockes sowohl eine Eins als auch eine "Null" zugeführt worden ist.The input registers are in test mode, namely the one individual register stages fed back in such a way that with Expiry of a test cycle the first feedback zero through the Register is pushed. This ensures that the individual inputs of the function block both a one and a "zero" has also been applied.

Die Rückkopplung der Registerstufen im Testbetrieb wird in Ab hängigkeit von der Breite des Registers durchgeführt.The feedback of the register levels in test mode is described in Ab depending on the width of the register.

Die zum Selbsttest verwendete Selbsttestanordnung ist also sehr einfach und deswegen gerade für automatisch generierbare und parametrisierbare Funktionsblöcke geeignet.So the self-test setup used for the self-test is very simple and therefore especially for automatically generated ones and parameterizable function blocks.

Andere Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Other developments of the invention result from the Subclaims.

An Hand eines Ausführungsbeispieles, das in den Figuren darge stellt ist, wird die Erfindung weiter erläutert. Es zeigtUsing an exemplary embodiment that Darge in the figures is, the invention is further explained. It shows

Fig. 1 ein Blockschaltbild eines Funktionsblockes, Fig. 1 is a block diagram of a function block,

Fig. 2 die Selbsttestanordnung, Fig. 2, the self-test assembly,

Fig. 3 ein Beispiel eines als LFSR-gestalteten Eingangsre gisters. Fig. 3 shows an example of an input register designed as LFSR.

Das Blockschaltbild der Fig. 1 zeigt als Beispiel eines Funktionsblockes einen Multiplizierer. Es können jedoch auch andere Funktionsblöcke, wie z. B. Addierer oder Dividie rer, verwendet werden. Ein Multiplizierer weist z. B. zwei Ein gangsregister EG, ein Multipliziererfeld MZ und einen Ergebnis addierer AG auf. Das eine Eingangsregister EG1 ist dann das Mulktiplikandenregister, das andere Eingangsregister EG2 das Multiplikatorregister, während ein Ausgangsregister SR das Er gebnis der Multiplikation aufnimmt. Das Multipliziererfeld MZ kann auf bekannte Weise aufgebaut sein, z. B. so wie es sich aus der DE 38 23 722 A1 ergibt. Am Ausgang des Multiplizierer feldes MZ ist der Addierer AG angeordnet, in dem die endgültige Erzeugung des Produktes erfolgt. Mit Hilfe des am Ausgang des Addierers AG angeordneten Ausgang-Registers SR kann das Pro dukt zwischengespeichert werden, oder es kann eine Signatur gebildet werden.The block diagram of FIG. 1 shows a multiplier as an example of a function block. However, other function blocks, such as. B. adders or dividers. A multiplier has e.g. B. two A input register EG, a multiplier field MZ and a result adder AG. One input register EG 1 is then the multiplicand register, the other input register EG 2 is the multiplier register, while an output register SR receives the result of the multiplication. The multiplier field MZ can be constructed in a known manner, e.g. B. as it results from DE 38 23 722 A1. At the output of the multiplier field MZ the adder AG is arranged, in which the final production of the product takes place. With the aid of the output register SR arranged at the output of the adder AG, the product can be temporarily stored, or a signature can be formed.

Im Normalbetrieb wird das Eingangsregister EG1 als Multiplikan denregister, das Eingangsregister EG2 als Multiplikatorregister verwendet. Mit Hilfe des Multipliziererfeldes MZ werden Multi plikand und Multiplikator auf bekannte Weise miteinander ver knüpft zur Erzeugung des Produktes.In normal operation, the input register EG 1 is used as a multiplier register, the input register EG 2 as a multiplier register. With the help of the multiplier field MZ, multiplicand and multiplier are linked together in a known manner to produce the product.

Im Testbetrieb dagegen werden die Eingangsregister EG1 und EG2 als LFSR-Register betrieben, um Pseudo-Random-Testmuster erzeugen zu können. Die Schaltung eines Eingangsregisters als LFSR-Register kann z.B. Fig. 3 entnommen werden. Hier sind Registerstufen RS zu einem Schieberegister zusammenge schaltet, wobei die Ausgänge ausgewählter Registerstufen über ein Exklusiv-ODER-Glied EX mit dem Eingang des Schiebere gisters verbunden ist. Die Registerstufen können z. B. D-Flip- Flops sein. An den Ausgängen der einzelnen Registerstufen RS kann das Testmuster TM abgenommen werden. Der Aufbau eines Registers, das im Betrieb als normales Register, im Testbe trieb als Schieberegister bzw. als LFSR-Register geschaltet wird, ist in der Literatur bekannt (z. B. DE 36 39 577 A1). In the test mode, however, the input registers EG 1 and EG 2 are operated as LFSR registers in order to be able to generate pseudo-random test patterns. The connection of an input register as an LFSR register can be seen, for example, in FIG. 3. Here register stages RS are connected to a shift register, the outputs of selected register stages being connected via an exclusive OR gate EX to the input of the shift register. The register levels can e.g. B. D flip-flops. The test pattern TM can be taken at the outputs of the individual register stages RS. The construction of a register, which is operated in operation as a normal register, in test operation as a shift register or as an LFSR register, is known in the literature (for example DE 36 39 577 A1).

Zur Erzeugung der Pseudo-Random-Testmuster TM kann also sowohl das Eingangsregister EG1 als LFSR-Register geschal tet werden als auch das Eingangsregister EG2. Es ist zweck mäßig, das Eingangsregister EG1 und das Eingangsregister EG2 gemäß Fig. 2 zusammenzuschalten. Dem Eingangsregister EG1 wird als Schiebetakt ein externer Takt CLE zugeführt, durch den das Weiterschieben des im Register enthaltenen Musters TM1 veranlaßt wird. Zum Start kann ein Startmuster in das Regi ster EG1 eingegeben sein, das dann in Abhängigkeit des exter nen Taktes CLE durch das Register hindurchgeschoben wird, wobei durch die Rückkopplung gemäß der Fig. 3 eine Verände rung des Testmusters in gewünschter Weise erreicht wird.To generate the pseudo-random test pattern TM, both the input register EG 1 as LFSR register and the input register EG 2 can be switched . It is appropriate to interconnect the input register EG 1 and the input register EG 2 as shown in FIG. 2. An external clock CLE is supplied to the input register EG 1 as a shift clock, by means of which the pattern TM 1 contained in the register is caused to be shifted further. At the start, a start pattern can be entered into the register EG 1 , which is then pushed through the register as a function of the external clock CLE, with the feedback according to FIG. 3 changing the test pattern in the desired manner.

Das zweite Eingangsregister kann zur Erzeugung von weiteren Testmustern mit einem Takt CLI versorgt werden, der vom ersten Eingangsregister EG1 abgeleitet wird. Demgemäß können die beiden Eingangs-Register entsprechend Fig. 2 zusammengeschal tet sein. Das erste Eingangs-Register EG1 gibt z. B. mit Hilfe einer UND-Schaltung UD1 ein internes Taktsignal CLI ab, wenn es einen Testzyklus durchlaufen hat, also wenn sich die Testmuster wiederholen. Nach jedem Testzyklus wird dann das zweite Eingangs register EG2 mit dem internen Takt CLI betrieben und ein neues Testmuster TM2 entsprechend der Rückkopplung der Registerstufen des Registers erzeugt. Somit werden vom Eingangsregister EG1 Test muster TM1 in Abhängigkeit des externen Taktes CLE und vom Eingangsregister EG2 Testmuster TM2 in Abhängigkeit des internen Taktsignales CLI. Das Ende des gesamten Selbsttests wird über entsprechend Ausgangssignale des Eingangsregister EG2 abgeleitet. Dabei werden die Ausgangssignale TM2 über die UND-Schaltung UD2 zum Testendesignal TE miteinander verknüpft.To generate further test patterns, the second input register can be supplied with a clock CLI which is derived from the first input register EG 1 . Accordingly, the two input registers can be switched together according to FIG. 2. The first input register EG 1 gives z. B. with the help of an AND circuit UD 1 from an internal clock signal CLI when it has undergone a test cycle, that is, when the test pattern is repeated. After each test cycle, the second input register EG 2 is then operated with the internal clock CLI and a new test pattern TM 2 is generated in accordance with the feedback of the register stages of the register. Thus, from the input register EG 1 test pattern TM 1 depending on the external clock CLE and from the input register EG 2 test pattern TM 2 depending on the internal clock signal CLI. The end of the entire self-test is derived via corresponding output signals of the input register EG 2 . The output signals TM 2 are linked to one another via the AND circuit UD 2 to form the test end signal TE.

Die Rückkopplung in den Eingangs-Registers EG1, EG2 wird so durchgeführt, daß bei einem Textzyklus jeweils die erste rück gekoppelte Null vollständig durch das Register wandert. Dies setzt voraus, daß das Ausgangstestmuster von Null verschieden ist. Die Rückkopplung erfolgt in Abhängigkeit der Breite der Register. Ist ein Eingangsregister maximal 8 bit lang, so werden Bit 0 und Bit 2 über eine EXOR-Schaltung rückgekoppelt. Bei einer Breite von maximal 16 Bit werden die Bit 0 und die Bit 3 rückgekoppelt. Bei einer Breite bis zu 32 Bit werden die Bit 1 und Bit 4 rückgekoppelt. Dies gilt sowohl für das Eingangsregister EG1 als auch für das Eingangsregister EG2, wobei jeweils Bit 0 das LSB (Least Significant Bit) ist. Dadurch wird erreicht, daß bei einem Testzyklus des maximal periodischen LFSR die erste erzeugte NULL ganz durch das Regi ster geschoben wird. Die Anzahl N der Bits, die in einer Rück kopplungsschleife enthalten sind, können nach der folgenden Formel berechnet werden:The feedback in the input registers EG 1 , EG 2 is carried out in such a way that in each text cycle the first feedback zero completely migrates through the register. This assumes that the initial test pattern is non-zero. The feedback depends on the width of the register. If an input register is a maximum of 8 bits long, bit 0 and bit 2 are fed back via an EXOR circuit. With a maximum width of 16 bits, bit 0 and bit 3 are fed back. With a width of up to 32 bits, bit 1 and bit 4 are fed back. This applies both to the input register EG 1 and to the input register EG 2 , where bit 0 is the LSB (least significant bit). This ensures that the first generated ZERO is pushed completely through the register during a test cycle of the maximum periodic LFSR. The number N of bits contained in a feedback loop can be calculated using the following formula:

┌lb (Breite des Multiplikanden) = N┌lb (width of the multiplicand) = N

dabei istis there

lb: Logarithmus dualislb: Logarithm dualis

z. B.e.g. B.

lb (100) = 6.643 =< ┌lb (100) = 7.0
lb (128) = 7.0 =< ┌lb (128) = 7.0lb (100) = 6,643 = <┌lb (100) = 7.0
lb (128) = 7.0 = <┌lb (128) = 7.0

d. h. bei einer Registerbreite von 100 Bits schließt die Rückkopplungsschleife 7 Bits ein, davon werden aber z. B. nur 2 Bits (Bit 2 und Bit 6) zurückgekoppelt. Die Rückkopp lungen können bekannten Tabellen entnommen werden.d. H. with a register width of 100 bits, the Feedback loop 7 bits, but z. B. only 2 bits (bit 2 and bit 6) fed back. The feedback lungs can be found in known tables.

Die Breite der Eingangsregister kann selbstverständlich unterschiedlich sein. Für den Fall, daß ein Funktionsblock mehr als zwei Eingangsregister aufweist, kann dieses Prinzip auch auf mehr als zwei Eingangsregister angewendet werden, um eine hohe Anzahl von Testmustern zu erzeugen.The width of the input register can of course be different. In the event that a function block This principle can have more than two input registers can also be applied to more than two input registers, to generate a large number of test patterns.

Die Selbsttestanordnung, die zusätzlich erforderlich ist, be steht somit aus Schaltkreisen, mit denen die Eingangsregister zur LFSR-Register geschaltet werden und einen Schaltkreis zur Erzeugung des internen Taktimpulses CLI.The self-test arrangement, which is additionally required, be thus consists of circuits with which the input register to be switched to the LFSR register and a circuit to Generation of the internal clock pulse CLI.

Claims

1. Self-test arrangement for testing a function block (FB) linking at least two input words with

- A first input register (EG 1 ) which serves as a register for a first input word in the operating mode, is connected as a linear feedback shift register (LFSR) in the test mode and is clocked by an external clock (CLE) pseudo-random test pattern (TM 1 ) for the Function block generated and emits an internal clock signal (CLI) each time a test cycle,
- A second input register (EG 2 ), which is used in the operating mode as a register for a second input word, is switched in the test mode as a linear feedback shift register (LFSR) and clocked by the internal clock (CLI) generates pseudo-random test patterns for the function block .

2. Self-test arrangement according to claim 1 with further input registers for recording input words to be linked, each input register in test mode as linear feedback shift register (LFSR) is switched and clocked by an internal clock another input register pseudo-random test pattern for generates the function block and enters it at the end of a test cycle generated another internal clock signal.

3. Self-test arrangement according to claim 1 or 2, with input registers (EG) in which register stages (RS) are fed back during operation as a linear feedback shift register in such a way that at the end of a test cycle pushed the first feedback zero through the register is.

4. Self-test arrangement according to claim 3, with an input register with a maximum of 8 register levels at which the output the first register level and the third register level an exclusive OR circuit for the input of the first register stage is fed back.

5. Self-test arrangement according to claim 3, with an input register with a maximum of 16 register levels at which the output the first register level and the third register level an exclusive-OR circuit for the input of the first register stage is fed back.