DE4110371C2 - Nichtflüchtige Halbleiterspeichervorrichtung - Google Patents

Description

Die Erfindung bezieht sich allgemein auf nichtflüchtige Halbleiterspeicher und betrifft insbesondere eine nichtflüchtige Halbleiterspeichervorrichtung, bei der ein Überprogrammieren sicher verhinderbar ist, so daß eine ausgezeichnete Betriebszuverlässigkeit vorliegt.

Mit den zunehmenden Anforderungen an hohe Betriebsleistung und hohe Zuverlässigkeit digitaler Rechnersysteme entstand ein großer Bedarf nach der Entwicklung eines wiedereinschreibbaren Halbleiterspeichers mit einer Speicherkapazität, die so groß ist, daß der Speicher anstelle eines bestehenden externen Datenspeichermediums, wie Magnetplatte oder Festplatteneinheit (auch als "Hartplattenvorrichtung" bezeichnet), für einen Rechner eingesetzt werden kann.

Um dem genannten Bedarf zu genügen, ist in neuerer Zeit ein elektrisch löschbarer programmierbarer, nichtflüchtiger Festwertspeicher (gemäß üblicher Bezeichnungsweise im folgenden als "EEPROM" bezeichnet), bei dem die Speicherintegrationsdichte durch Verkleinerung der Zahl von in jedem Speicherabschnitt auf einem Chip-Substrat verwendeten Transistoren verbessert bzw. erhöht ist, vorgeschlagen und entwickelt worden.

Ein derartiger EEPROM wird typischerweise als "NAND- (Typ-)EEPROM" bezeichnet, wobei sog. Floating Gate- Metalloxidhalbleiter-Feldeffekttransistoren (im fol­ genden als "MOSFETs" bezeichnet) über einen Schalttransistor mit einer jeweiligen Bitleitung verbun­ den sind. Der Schalttransistor wird durchgeschaltet, wenn er (an)gewählt oder bezeichnet wird, um selektiv das Reihenarray von Floating Gate-MOSFETs mit einer entspre­ chenden zugeordneten Bitleitung zu verbinden; er wird allgemein als "Wähltransistor" bezeichnet.

Jeder der in Reihe angeordneten Floating Gate-MOSFETs stellt ein Mindestelement für Datenspeicherung dar und kann als einer Speicherzelle eines herkömmlichen dyna­ mischen Randomspeichers oder DRAMs entsprechend angesehen werden. Das Reihenarray der MOSFETs selbst wird dabei auch als "Speicherzelle" bezeichnet, doch ist die Be­ zeichnungsweise nicht besonders wichtig. Beispielsweise wird in der vorliegenden Beschreibung jedes Reihenarray von MOSFETs auch als "NAND-Zelleneinheit" bezeichnet werden. Im allgemeinen besteht jedes Transistorarray aus vier, acht oder sechzehn Floating Gate-MOSFETs, von denen jeder ein mit einer entsprechenden Wortleitung verbun­ denes Steuergate und ein freischwebendes oder Floating Gate zum Speichern von Ladungen, die logische Daten von "1" oder "0" repräsentieren, aufweist. Da jede Speicher­ zelle aus einem Floating Gate-MOSFET aufgebaut sein kann, kann die Integrationsdichte des EEPROMs verbessert und damit seine Speicherkapazität vergrößert sein.

Beim genannten NAND-EEPROM werden Daten sequentiell in die Floating Gate-MOSFETs, d. h. die Speicherzellentran­ sistoren in jeder NAND-Zelleneinheit eingeschrieben. Wenn logische Daten in den EEPROM an einer gewünschten Spei­ cheradresse eingeschrieben werden, d. h. in einen ge­ wählten der Floating Gate-MOSFETs der be­ zeichneten NAND-Zelleneinheit, werden eine hohe Spannung Vpp von z. B. 20 V und eine mittlere Spannung Vppm, die einen Potentialpegel zwischen der Stromquellenspannung Vcc des EEPROMs und der hohen Spannung Vpp besitzt und bei einer Stromquellenspannung Vcc von 5 V typischerweise auf 10 V gesetzt oder eingestellt ist, auf die im folgenden beschriebene Weise angewandt. Die hohe Spannung Vpp wird an die Steuergateelektrode eines gewählten Speicherzellentransistors angelegt, während die mittlere Spannung Vppm an Steuergateelektroden nichtge­ wählter Speicherzellentransistoren angelegt wird, die zwischen dem gewählten Speicherzellentransistor und dem Wähltransistor liegen. Die nichtgewählten Speicherzel­ lentransistoren werden dabei durchgeschaltet.

Wenn unter diesen Bedingungen eine Spannung von 0 V an eine entsprechende Bitleitung als eine logische Daten­ größe repräsentierende Datenspannung angelegt wird, wird letztere zu einer Ziel-Speicherzelle, d. h. die Drainelektrode des gewählten Floating Gate-MOSFETs, über die nichtgewählten, durchgeschalteten Speicherzellen­ transistoren übertragen. Daher werden im MOSFET Elek­ tronen aufgrund des Tunneleffekts von der Drainelektrode in seine freischwebende oder Floating Gateelektrode injiziert. Infolgedessen verschiebt sich der Schwellen­ wert des MOSFETs in einer positiven Richtung. Damit werden logische Daten "1" in einem gewünschten Adreßplatz abgespeichert.

Wenn die mittlere Spannung Vppm an die Bitleitung ange­ legt wird, findet die Elektroneninjektion im gewählten Floating Gate-MOSFET nicht statt. Dabei bleibt der Schwellenwert des MOSFETs unverändert. Dieser Zustand ist als logischer "0"-Speicherzustand definiert.

Die Operation zum Löschen von Daten im NAND-Zellen-EEPROM erfolgt für alle Speicherzellen der NAND- Speicherzelleneinheiten gleichzeitig. Dies wird als "gleichzeitiges" oder "Simultanlöschen" bezeichnet. Hierbei werden alle NAND-Zelleneinheiten des EEPROMs elektrisch von den Bitleitungen, vom Substrat und von der Quellenspannung getrennt. Die Steuergateelektroden aller Speicherzellentransistoren werden auf 0 V gesetzt, und die Substratspannung (sowie das Wannenpotential, falls die NAND-Zelleneinheiten in einer Wannenzone ausgebildet sind) wird auf die hohe Spannung Vpp gesetzt. Als Ergebnis werden in allen Speicherzellen­ transistoren Elektronen von ihren Floating Gateelektroden zum Substratbereich (oder zur Wannenzone) verschoben. Ihre Schwellenwerte verschieben sich in einer negativen Richtung. Die gespeicherten Daten werden gleichzeitig elektrisch gelöscht.

Zum selektiven Auslesen gespeicherter Daten aus einem bezeichneten Speicherzellentransistor wird eine Spannung von 0 V an die Steuergateelektrode des gewählten Spei­ cherzellentransistors angelegt. Die Steuergateelektroden der restlichen Speicherzellentransistoren in der ge­ wählten NAND-Zelleneinheit werden auf die Stromquellen­ spannung Vcc (= 5 V) gesetzt. Die gewählten Transistoren in der gewählten (oder angesteuerten) NAND-Zelleneinheit werden durch Anlegung der Stromquellenspannung Vcc an ihre Gateelektroden durchgeschaltet. Der logische Wert der gespeicherten Daten kann dadurch bestimmt werden, daß geprüft wird, ob ein Strom in einer gemeinsamen Source- bzw. Quellenleitung fließt, die auch der den gewählten Speicherzellentransistor enthaltenden NAND-Zelleneinheit zugeordnet ist.

Im obigen Dateneinschreib- oder Programmiermodus wirken die zwischen dem Ziel-Speicherzellentransistor und dem Wähltransistor liegenden nichtgewählten Speicherzellen­ transistoren jeder NAND-Zelleneinheit als Übertragungs­ gates zum Übertragen einer logischen Datenspannung zum gewählten Speicherzellentransistor. Es wäre auch möglich, daß die nicht gewählten Speicherzel­ lentransistoren ebenfalls als Übertragungsgates zum Übertragen von Auslesedaten im Datenauslesemodus wirken.

Um die Datenübertragungsleistung auf einem großen Wert zu halten, müssen die Schwellenwertspannungen (die die Schwellenwerte repräsentierenden Spannungen) der als Übertragungsgates wirkenden Speicherzellentransistoren stets innerhalb eines zweckmäßig bestimmten Bereichs liegen. Beispielsweise wird die Schwellenwertspannung der Speicherzellentransistoren, in welche Daten entsprechend einer logischen "1" eingeschrieben oder eingelesen worden sind, vorzugsweise auf einem spezifischen Potentialwert im Bereich von 0,5 bis 3,5 V gehalten. Andererseits ist der EEPROM selbst mit Änderung oder Abweichung der Stromquellenspannung, Güteabweichungen aufgrund des Fertigungsverfahrens und/oder Alterungsveränderung oder -verschlechterung in seinen physikalischen Eigenschaften in verschiedenen Anwendungsumgebungen, insbesondere Temperatur, bei den Endanwendern behaftet. Im Hinblick auf diese Tatsache wäre es wünschenswert, konstruktions­ mäßig einen engeren Bereich als den oben genannten Bereich festzulegen, um damit eine Sicherheitsspanne vorzusehen. Anderenfalls kann von NAND-Zellen-EEPROMs auf Dauer keine hohe Betriebszuverlässigkeit erwartet werden.

Im Fall eines herkömmlichen Datenprogrammierschemas ist es schwierig, Änderungen oder Abweichungen in den Schwellenwertspannungen von datenprogrammierten Spei­ cherzellentransistoren derart genau zu steuern, daß sie innerhalb des zulässigen Bereichs liegen. Die Datenpro­ grammiereigenschaften jedes Speicherzellentransistors neigen zu einer Änderung oder Abweichung nach Maßgabe der oben genannten Parameter. Auch wenn die Datenprogrammie­ rung unter gleichen Dateneinschreibbedingungen ausgeführt wird, sind die NAND-Zelleneinheiten bezüglich ihrer Dateneinschreibeigenschaften nicht miteinander identisch, so daß demzufolge im EEPROM gleichzeitig Speicherzellen­ transistoren, in welche das Einschreiben oder Einlesen schwierig ist, neben "leicht einschreibbaren" Speicherzellentransistoren vorliegen. Herkömmlicherweise wird eine Zeitlängensteuerung angewandt, um die Dateneinschreibzeit einfach zu verlängern und damit die genannten Abweichungen in den Schwellenwertspannungen zwischen den Speicherzellentransistoren zu kompensieren. Während mit dieser Maßnahme die "schwierig einzuschreibenden" Zellen erfolgreich der Dateneinschreibung unterworfen werden können, werden die "leicht einzuschreibenden" Zellen zwangsweise in einen sogenannten "Übereinschreib"-Zustand gebracht. Als Ergebnis gehen die Schwellenwertspannungen dieser letzten Zellen weit über den zulässigen Bereich hinaus.

Die DE-A-38 31 538 beschreibt einen löschbaren, programmierbaren Festwertspeicher mit NAND-Zellenstruktur, der NAND-Zellenblöcke (B11, B12, . . .) umfaßt, von denen jeder einen mit der betreffenden Bitleitung (BL1) verbundenen Wähltransistor (Qs) und einer Reihenanordnung aus Speicherzellentransistoren (M1, M2, M3, M4) aufweist. Jeder Zellentransistor weist ein freischwebendes oder floating Gate und ein Steuergate auf. An die Steuergates der Zellentransistoren (M1, M2, M3, M4) sind Wortleitungen (W11, W12, . . .) angeschlossen. In einem Dateneinschreibmodus wird ein Wähltransistor (Qs)eines bestimmten, eine angewählte Zelle enthaltenden Zellenblocks (B1) durchgeschaltet, so daß dieser Zellenblock (B1) mit der betreffenden Bitleitung (BL1) verbunden ist oder wird. Unter diesen Bedingungen speichert ein Dekodierer- oder Decoderkreis (14,16) eine gewünschte Dateneinheit in der gewählten Zelle durch Anlegung einer hochpegeligen Spannung («H») and der Bitleitung (BL1), einer niedrigpegeligen («L») Spannung an eine mit der gewählten Zelle verbundene Wortleitung. Anlegung einer hochpegeligen Spannung an eine oder mehrere Speicherzellen zwischen der gewählten Zelle und der Bitleitung (BL1) sowie Anlegung der niedrigpegeligen Spannung an eine oder mehrere Speicherzellen zwischen der gewählten Zelle und Masse.

Im IBM Technical Disclosure Bulletin, Bd. 29, Nr. 9, Februar 1987, S. 4145-4146 wird eine Vorrichtung zum Verändern verschiedener EPROMS offenbart. Insbesondere wird beschrieben, daß während des Betriebs ordnungsgemäße Leitungsverbindungen durch Übertragen eines Wrap-Bits von dem internen Register zu einem Register entlang eines Weges, der entgegengesetzte Enden des Verbinders miteinbezieht, gewährleistet werden. Operationen, wie beispielsweise Lesen des EPROM-Inhalts, Gewährleisten des Löschens und Schreibens, können durchgeführt werden. EPROM-Adressenwerte werden in zwei weiteren Registern und Datenbits in einem weiteren Register untergebracht. Korrekte Programmierspannungen und Pulsesignale werden durch das interne Register gesteuert. Beim Programmieren jedes Bytes wird der Programmimpuls entfernt und das EPROM in einen Lesemodus gebracht; die Programmierergebnisse werden dann an den Personalcomputer über ein weiteres Register zurückgelesen und verglichen. Das Programm fährt auf diese Art und Weise bis zum Abschluß fort, versucht es erneut oder zeigt Fehlerinformationen an.

Die DE-A-36 37 682 beschreibt einen nichtflüchtigen Speicher mit variablem Schwellenwert, bei welchem ein Potential, das zwischen einem Wählerpegel und einem nicht-wählenden Pegel abfällt, den Gattern zugeführt wird und bei welchem der erhaltene Drainstrom gemessen wird, um zu ermitteln, ob einer der Transistoren eine anormale Schwellenwertspannung aufweist.

IEEE Journal Of Solid-State Circuits, Bd. 23, Nr. 5,5. Oktober 1988, S. 1157 bis 1163 beschreibt den Entwurf und das Leistungsvermögen eines 192 mil² 256 K(32 K × 8)-Flashspeichers, der für systeminterne wiederprogrammierbare Anwendungen ausgerichtet ist. Die Vorrichtung, die basierend auf einer 1,5 µm EPROM-Technologie mit einer 6 × 6 µm Eintransistorzelle entwickelt wurde, löscht alle Zellen in der Array-Matrix elektrisch und programmiert elektrisch mit einer typischen Rate von 100 µs/Byte. Das Lese-Leistungsvermögen ist dem von CMOS-EPROM-Vorrichtungen mit vergleichbarer Dichte und einer Chip-Freigabe-Zugriffszeit von 110 ns bei 30 mA aktivem Stromverbrauch gleichwertig. Das elektrische Löschen und Programmieren werden durch einen Befehlsport gesteuert, der Anweisungen von einem Mikroprozessor oder Mikrokontroller mit einem standardmäßigen Bustiming erhält. Diese Anweisungen umfassen Löschen, Verifizieren von Löschen, Programmieren, Verifizieren von Programmieren und Lesen. Die Vorrichtung verwendet eine chipinterne Schaltungsanordnung, um eine Grenzspannungserzeugung vorzusehen, wobei externe Stromversorgungsanforderungen, die typisch für EPROMs sind, reduziert werden. Zyklische Dauerexperimente haben gezeigt, daß die Vorrichtung für mehr als 10000 Lösch- /Programmierzyklen geeignet ist.

Aufgabe der Erfindung ist damit die Schaffung einer verbesserten nichtflüchtigen Halbleiter-Speichervorrichtung, bei der ein Überprogrammieren verhinderbar ist, so daß eine ausgezeichnete Betriebszuverlässigkeit vorliegt.

Diese Aufgabe wird speziell gelöst durch eine nichtflüchtige Halbleiterspeichervorrichtung mit:

• - einem Halbleitersubstrat (30),
• - einer Vielzahl von Bitleitungen (BL),
• - einer Vielzahl von Wortleitungen (WL), die unter Isolierung die Bitleitungen (BL) schneiden,
• - einem Speicherzellenarray (MB) mit einer Vielzahl von Speicherzellen (Mi1, Mi2, . . ., Mi8), die jeweils einen Transistor mit einem Ladungsspeicherteil umfassen, und
• - einer Vielzahl von Programmiersteuerschaltungen (14, 16, 18, 22, 24; 158, 162, 164),

dadurch gekennzeichnet, daß die Vielzahl der Programmiersteuerschaltungen aufweist:

• - eine Speichereinrichtung zum Speichern von Daten, die an jeweilige Speicherzellen zu legende Steuerschreibspan­ nungen festlegen,
• - eine Einrichtung, um gleichzeitig die Steuerschreibspan­ nungen an die jeweiligen Speicherzellen gemäß den durch die Vielzahl von Programmiersteuerschaltungen gespeicherten Daten zu legen,
• - eine Bestimmungseinrichtung zum Bestimmen tatsächlich geschriebener Zustände der Speicherzellen, und
• - eine Einrichtung zum selektiven Modifizieren der ge­ speicherten Daten aufgrund einer vorbestimmten logischen Beziehung zwischen den bestimmten, tatsächlich geschrie­ benen Zuständen der Speicherzellen und den durch die Viel­ zahl von Programmiersteuerschaltungen gespeicherten tat­ sächlichen Daten, derart, daß lediglich Speicherzellen, die nicht ausreichend geschrieben sind, mit Steuerschreib­ spannungen beaufschlagt sind, die einen vorbestimmten ge­ schriebenen Zustand in der jeweiligen Speicherzelle er­ zielen.

Außerdem wird die Aufgabe gelöst durch eine nicht flüchtige Halbleiterspeichervorrichtung nach dem Anspruch 17.

Im Zuge der genannten Aufgabe bezieht sich die Erfindung auf eine elektrisch löschbare, nichtflüchtige Halbleiter- Speicheranordnung mit einem Halbleitersubstrat, auf letzterem angeordneten parallelen Datenübertragungsleitungen sowie auf dem Substrat vorgesehenen parallelen Steuergateleitungen, welche die Datenübertragungsleitungen unter Isolierung kreuzen bzw. schneiden und Schnittpunkte mit diesen bilden.

An den Schnittpunkten sind als Speicherzellentransistoren Metallisolatorhalbleiter-Feldeffekttransistoren angeordnet. Jeder Speicherzellentransistor umfaßt eine Steuergateelektrode und eine elektrisch freischwebende oder Floating Gateelektrode für Ladungsspeicherung, wobei er an seiner Steuergateelektrode mit einer betreffenden der Steuergateleitungen verbunden ist. Die Speicher­ zellentransistoren sind in mehreren Zelleneinheiten angeordnet, von denen jede eine vorbestimmte Zahl von in Reihe geschalteten Speicherzellentransistoren aufweist, die an der einen Seite mit einer betreffenden der Daten­ übertragungsleitungen und an einer zweiten Seite zusammen mit anderen der in Reihe geschalteten Speicherzellen­ transistoren an eine gemeinsame oder Sammel-Quellenlei­ tung angeschlossen sind.

An die Speicherzellentransistoren ist eine Datenein­ schreib-Steuereinheit angeschlossen, um dann, wenn ein Speicherzellentransistor in einem Datenprogammiermodus in einer der Zelleneinheiten gewählt oder angesteuert ist, selektiv die Gateelektrode des gewählten Transistors mit einer Vorspannung eines vorbestimmten oder vorgewählten Potentialpegels zu beaufschlagen und damit einen elektrischen Dateneinschreibzustand des gewählten Speicherzellentransistors nach dem elektrischen Einschreiben von Daten in diesen gewählten Speicherzel­ lentransistor zu bestätigen, und um dann, wenn dem bestätigten oder verifizierten Einschreibzustand nicht genügt wird, eine Daten-Neueinschreiboperation auszufüh­ ren und damit den gewählten Speicherzellentransistor mit einer zusätzlichen Einschreibspannung zu beaufschlagen, welche den unzufriedenstellenden Status des verifizierten Einschreibzustands im gewählten Spei­ cherzellentransistor kompensiert.

Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild des Hauptaufbaus eines NAND-Zellen-EEPROMS gemäß einer Ausführungsform der Erfindung,

Fig. 2 eine Darstellung des Schaltungsaufbaus eines Speicherarrayteils des EEPROMs gemäß Fig. 1,

Fig. 3 eine Aufsicht auf eine der NAND-Zelleneinheiten im Speicherarrayteil gemäß Fig. 2,

Fig. 4 eine in vergrößertem Maßstab gehaltene schema­ tische Schnittdarstellung eines Speicherzellen­ transistors der NAND-Zelleneinheit, im Schnitt längs der Linie IV-IV in Fig. 3

Fig. 5 eine andere Darstellung des Speicherzellentran­ sistors der NAND-Zelleneinheit im Schnitt längs der Linie V-V in Fig. 3,

Fig. 6 ein detailliertes Schaltbild des Schaltungsauf­ baus der Haupt-Schaltungsbauteile bei der Ausführungsform nach Fig. 1,

Fig. 7 ein detailliertes Schaltbild einer Steuergate- Steuerschaltung gemäß Fig. 1,

Fig. 8 ein Schaltbild einer Nachprüf- oder Verifizier­ spannungserzeugungsschaltung bei der Ausfüh­ rungsform nach Fig. 1,

Fig. 9 ein Schaltbild eines Nachprüf- oder Verifizier­ abbruchdetektors gemäß Fig. 1,

Fig. 10 ein Zeitsteuerdiagramm für Haupt-Spannungssi­ gnale, die in den Hauptabschnitten bei der Ausführungsform gemäß Fig. 1 erzeugt werden

Fig. 11 ein Blockschaltbild des Hauptaufbaus eines NAND-Zellen-EEPROMS gemäß einer anderen Ausfüh­ rungsform der Erfindung,

Fig. 12A und 12B zusammen ein Schaltbild des Gesamtschaltungsaufbaus eines Paars von Bit­ leitungs-Steuerschaltungen gemäß Fig. 11,

Fig. 13A und 13B ein Zeitsteuerdiagramm für Haupt-Signale, die an den Hauptabschnitten des NAND-Zellen-EEPROMs gemäß Fig. 11 in seinem Einschreib-Verifiziermodus erzeugt werden, und

Fig. 14 ein Zeitsteuerdiagramm von Hauptsignalen, die an den Hauptabschnitten des NAND-Zellen-EEPROMs gemäß Fig. 11 in dessen Datenauslesemodus erzeugt werden.

In Fig. 1 ist ein elektrisch löschbarer programmierbarer NAND-Zellen-Festwertspeicher oder EEPROM gemäß einer Ausführungsform der Erfindung allgemein mit 10 bezeich­ net. Der NAND-Zellen-EEPROM 10 enthält einen Haupt- Speicherarrayteil 12 mit Arrays oder Feldern von Spei­ cherzellen in einer Matrixform. Der Speicherteil 12 enthält eine vorbestimmte Zahl von noch näher zu be­ schreibenden Speicherzellentransistoren.

Dem Speicherzellenteil 12 sind eine Steuergate- Steuerschaltung 14, eine Datenverriegelungsschaltung 16 und eine Meß- oder Leseverstärkerschaltung 18 zugeordnet. Die Schaltungen 16 und 18 sind zur Durchführung von Dateneinschreib- und Ausleseoperationen im EEPROM 10 vorgesehen. Eine Spaltenadreßsignal- Erzeugungsschaltung 20 ist an die Datenverriegelungs­ schaltung 16 und die Leseverstärkerschaltung 18 ange­ schlossen.

Die Spaltenadreßsignal-Erzeugungsschaltung bzw. der Spaltenadreßgenerator 20 erzeugt oder liefert ein geeig­ netes Steuersignal, das für Dateneinschreibung, Daten­ auslesung, Datenlöschung oder eine "Einschreibverifizier"-Operation, die im EEPROM 10 durchzuführen sind, benötigt wird. Das Steuersignal wird auf noch näher zu beschreibende Weise dem Speicherteil 12 zugespeist. Wenn in einem Dateneinschreibmodus eine "Einschreibverifizier"-Operation durchgeführt wird, führt die Leseverstärkerschaltung 18 eine Meß- oder Leseopera­ tion nach Maßgabe eines zum Spalten­ adreßgenerator 20 gelieferten Spaltenadreßsignals durch. Die Datenverriegelungsschaltung 16 verriegelt sodann die in eine gewählte Speicherzelle neu einzuschreibenden Daten.

Der Ausgang der Datenverriegelungsschaltung 16 ist mit dem ersten Eingang einer Datenvergleichsschaltung bzw. eines Datenkomparators 22 verbunden. Der Ausgang der Leseverstärkerschaltung 18 ist an den zweiten Eingang des Datenkomparators 22 angeschlossen. Der Ausgang des Datenkomparator 22 ist über eine Ausgangspufferschaltung bzw. einen Ausgangspuffer 24 zur Datenverriegelungs­ schaltung 16 rückgekoppelt. Der Ausgang der Leseverstär­ kerschaltung 18 ist mit einer Eingabe/Ausgabe-Datenpuf­ ferschaltung bzw. einem I/O-Puffer 26 verbunden, deren bzw. dessen Ausgang gemäß Fig. 1 mit der Datenverriege­ lungsschaltung 16 verbunden ist. Der Eingang eines Verifizierabbruchdetektors 28 ist an den Ausgangspuffer 24 angeschlossen.

Der Datenkomparator 22 vergleicht durch die Datenverrie­ gelungsschaltung 16 verriegelte Einschreibdaten mit von der Leseverstärkerschaltung 18 ausgelesenen Daten bezüglich jeder Spaltenadresse in einem in Program­ miermodus enthaltenen Nachprüf- oder Verifiziermodus. Das Vergleichsergebnis wird sodann im Datenkomparator 22 verriegelt bzw. zwischengespeichert.

Das das Vergleichsergebnis angebende Ausgangssignal des Datenkomparators 22 wird über den Ausgangspuffer 24 zum Verifizierabbruchdetektor 28 geliefert. Die gewählten oder angesteuerten Speicherzellen im Speicherarrayteil 12 werden entsprechend den in der Datenverriegelungsschal­ tung 16 gehaltenen Daten einer Programmierung, d. h. einer Dateneinschreib- oder -einleseoperation unterworfen. Nach dieser Dateneinschreibung wird eine "Einschreibverifizier"-Operation unter der Steuerung der Steuergate-Steuereinheit 14 durchgeführt.

Die "Einschreibverifizier"-Operation kann als eine Operation zum Verifizieren oder Bestätigen definiert werden, daß Datenspannungen, die tatsächlich in die bezeichneten Speicherzellentransistoren eingeschrieben worden sind, so verteilt sind, daß sie innerhalb eines vorbestimmten zulässigen Bereichs liegen, der normaler­ weise zwischen 0,5 und 3,5 V liegt. Der Verifizierab­ bruchdetektor überwacht die eingeschriebenen Datenspannungen auf der Grundlage des Ausgangssignals vom Datenkomparator 22. Wenn hierbei verifiziert wird, daß alle diese Spannungen innerhalb des zulässigen Bereichs liegen, erzeugt dieser Detektor 28 eine bestimmtes elektrisches Signal als "Verifizierab­ bruchsignal". Falls auch nur eine der Datenspannungen außerhalb des zulässigen Bereichs liegt, wird ersichtlicherweise das Verifizierabbruchsignal nicht geliefert. Während dieser Zeitspanne, d. h. in diesem Fall, wird die Dateneinschreiboperation mit Unterstützung durch die Steuereinheit 14 erneut ausgeführt. Diese "Wiedereinschreibung" wird wiederholt, bis der Detektor 28 das Verifizierabbruchsignal liefert.

Im folgenden ist die innere Anordnung (der Innenaufbau) des Speicherarrayteils 12 erläutert. Gemäß Fig. 2 weist der NAND-Zellen-EEPROM 10 im Speicherteil 12 parallele Datenübertragungsleitungen BL und parallele Adreßsteuer­ leitungen WL auf. Die Adreßsteuerleitungen WL schneiden bzw. kreuzen die isoliert auf einem Chip-Substrat 30 (vgl. Fig. 3) angeordneten Datenübertragungsleitungen.

Die Datenübertragungsleitungen BL werden als "Bitlei­ tungen", die Adreßsteuerleitungen WL als "Wortleitungen" bezeichnet.

Jede Bitleitung BL1 (i = 1, 2, . . ., n) ist mit Reihenschal­ tungen MB einer vorbestimmten Zahl von Floating Gate- Metalloxidhalbleiter-Feldeffekttransistoren verbunden. Bei der dargestellten Ausführungsform besteht jede Transistorreihenschaltung MBi aus 8 Floating Gate-MOSFETs Mi1, Mi2, . . ., Mi8. Beispielsweise weist die Transistor­ reihenschaltung MB1 gemäß Fig. 2 Floating Gate-MOSFETs M11, M12, . . ., M18 auf. Jeder MOSFET Mij (i = 1, 2, . . ., N; j = 1, 2, . . ., 8) wirkt als Speicherzelle zum Speichern einer logischen Dateneinheit. Die Reihenanordnung aus 8 Speicherzellen wird im folgenden als "NAND-Zelleneinheit" bezeichnet, während die Floating Gate-MOSFETs M als "Speicherzellentransistoren" oder einfach "Speicherzellen" bezeichnet werden. Der Aufbau der oberen Hälfte der Speicherzellenmatrix gemäß Fig. 2 entspricht im wesentlichen dem vorstehend beschriebenen Aufbau.

In jeder NAND-Zelleneinheit MBi sind Speicherzellentran­ sistoren Mi1, Mi2, . . ., Mi8 an ihren Steuergateelektroden elektrisch mit betreffenden Wortleitungen WL1, WL2, . . ., WL8 verbunden. Jeder der NAND-Zelleneinheiten MB1, MB2, . . . MBn ist an eine entsprechende Bitleitung BL1 über einen ersten Einzelgate-Metalloxidhalbleiter- Feldeffekttransistor oder MOSFET Qi1 angeschlossen. Beispielsweise ist die NAND-Zelleneinheit MB1 mit der Bitleitung BL1 über den MOSFET Q11 verbunden. Die MOSFETs Q1 ( = Q11, Q21, . . ., Qn1) sind mit ihren Steuergateelektroden gemeinsam an eine Wählgateleitung 5G1 angeschlossen. Jeder MOSFET Qi1 wird in Abhängigkeit von einem zur Wählgateleitung SG1 gespeisten Spannungs­ signal Vsg1 selektiv durchgeschaltet, und er bewirkt dabei, daß eine ihm zugeordnete NAND-Zelleneinheit MBi elektrisch mit einer entsprechenden Bitleitung BLi verbunden wird. Der Schalt-MOSFET Qi1 wird (auch) als "erster Wähltransistor" bezeichnet.

Gemäß Fig. 2 sind die NAND-Zelleneinheiten MB1, MB2, . . ., MBn gemeinsam an ein gemeinsames oder Sammel-Quellenpo­ tential Vs angeschlossen, welches dem Massepotential entspricht und bei dieser Ausführungsform 0 V beträgt; der Anschluß erfolgt dabei über zwei der Einzelgate- MOSFETs Q2 (= Q12, Q22, . . ., Qn2). In der NAND-Zelleneinheit MB1 ist beispielsweise der zweite MOSFET Q12 zwischen die Source-Elektrode eines in der NAND-Zelleneinheit enthaltenen Endstufen- Speicherzellentransistors M18 und das gemeinsame (Span­ nungs-)Quellenpotential Vs geschaltet. Die zweiten MOSFETs Q2 sind an ihren Steuergates gemeinsam mit einer zweiten Wählgateleitung SG2 verbunden. Jeder MOSFET Qi2 bewirkt eine Schaltoperation in Abhängigkeit von einem Spannungssignal Vsg2, das der Wählgateleitung SG2 zugespeist wird, und wenn er durchgeschaltet ist, verbin­ det er die zugeordnete NAND-Zelleneinheit MBi elektrisch mit dem gemeinsamen Quellenpotential Vs. Der Schalt- MOSFET Qi2 ist im folgenden als "zweiter Wähltransistor" bezeichnet.

Fig. 3 ist eine Aufsicht auf 8 Speicherzellentransistoren M11 bis M18 der NAND-Zelleneinheit MB1. Zur besseren Veranschaulichung sind die Isolierschichten in Fig. 3 weggelassen. Jeder Speicherzellentransistor M1j (j = 1, 2, . . . oder 8) weist eine freischwebende oder Floating Gate-Elektrode 32 auf, die unter Isolierung (d. h. Zwi­ schenfügung einer Isolierung) über einem schwach do­ tierten Substrat 30 des P-Typs (P^--Typs) ausgebildet ist und die als Ladungsspeichereinrichtung wirkt. Jeder Speicherzellentransistor weist außerdem eine unter Isolierung über der Floating Gate-Elektrode ausgebildete Steuergate-Elektrode 34 auf. Gemäß Fig. 3 ist die unten liegende Floating Gate-Elektrode 32 breiter ausgebildet als die (darüberliegende) Steuergate-Elektrode 34; diese Darstellung ist jedoch lediglich symbolisch zu verstehen. In der Praxis besitzen beide Elektroden praktisch die gleiche Breite. Die ersten und zweiten Wähltransistoren Q11 und Q12 sind an beiden Endabschnitten der Speicher­ zellentransistoren M11 bis M18 angeordnet. Die Wähltran­ sistoren Q11 und Q12 weisen jeweils Gateelektroden 36 bzw. 38 auf, die im folgenden als "Wählgateelektroden" bezeichnet werden.

Die Bitleitung BL1 kann eine Metallschicht 40 sein, die mit einer geringen Verlaufsbreite ausgebildet ist und unter Isolierung die Steuergate-Elektroden 34, die erste Wählgateelektrode 36 sowie die zweite Wählgateelektrode 38 schneidet bzw. überkreuzt. In Fig. 3 ist die Bitlei­ tung BL1 im unteren Abschnitt zur besseren Veranschauli­ chung teilweise weggeschnitten dargestellt, so daß eine stark dotierte, im Oberflächenbereich des Substrats 30 geformte Halbleiter-Diffusionsschicht 42 des N-Typs (N⁺-Typs) sichtbar ist. Die Schicht 42 hält die vorher erwähnte gemeinsame (Spannungs-)Quellenspannung Vs. Der erste Wähltransistor Q11 ist an der Drainelektrode über einen Kontaktlochabschnitt 44 in der Metallverdrahtung 40, welche die Bitleitung BL1 bildet, elektrisch mit der Bitleitung BL1 verbunden. Der zweite Wähltransistor Q12 ist an seiner Source-Elektrode an die gemeinsame Quellenspannung Vs angeschlossen.

Der Querschnittsaufbau eines der Speicherzellentransi­ storen in der NAND-Zelleneinheit MB1, z. B. der Speicher­ zelle M11, ist in Fig. 4 näher veranschaulicht. In einem Elementbereich, der durch Elementtrenn-Isolierschichten 50 auf der Oberseite des P-Typsubstrats 30 festgelegt ist, ist ein dünner Isolierfilm 48 abgelagert. Die Isolierschichten können chemisch aufgedampfte Oxidfilme sein. Der Isolierfilm 48 wirkt als Gate-Isolierfilm. Die Floating Gate-Elektrode 32 ist stapelartig auf dem Gate-Isolierfilm 48 angeordnet. Ihre Länge ist so be­ stimmt, daß sie teilweise die Elementtrenn-Isolierschicht 50 bedeckt. Die Floating Gate-Elektrode 32 ist mit einer Isolierschicht 52 abgedeckt. Die Steuergate-Elektrode 34, welche im wesentlichen die gleiche Breite wie die Floating Gate-Elektrode 32 aufweist, ist auf der Iso­ lierschicht 52 geformt. Gemäß Fig. 3 ist die Elektrode 32 so angeordnet, daß sie sich über eine Länge entsprechend der Wortleitung WL1 erstreckt. Die Floating Gate- Elektrode 32 definiert zwischen sich und dem Substrat 30 eine vorbestimmte oder vorgewählte Kapazität; außerdem definiert sie zwischen sich und der Steuergate-Elektrode 34 eine weitere Kapazität. Die Steuergate-Elektrode 34 ist mit einer Isolierschicht 54 bedeckt. Die die Bitlei­ tung BL1 bildende Metall-Verdrahtungsschicht 40 ist dabei vorgesehen.

Gemäß Fig. 5 sind N⁺-Typ-Halbleiter-Diffusionsschichten 58, 60, 62, 64, 66. . . 68, 70 und 42 mit einem vorgege­ benen gegenseitigen Abstand in Längsrichtung der Bitlei­ tung BL1 auf dem Oberflächenabschnitt des P-Substrats 30 vorgesehen. Die N⁺-Schicht 58 dient dabei jeweils als Drainelektrode des ersten Wähltransistors Q11. Aus der Zeichnung geht ohne weiteres hervor, daß die Schicht 58 über den Kontaktlochabschnitt 44 mit der die Bitleitung BL1 bildende Metallverdrahtungsschicht 40 verbunden ist. Die N⁺-Schicht 60 dient als Source-Elektrode des ersten Wähltransistors Q11. Gleichzeitig bildet die N⁺-Schicht 60 die Drainelektrode des benachbarten Speicherzellen­ transistors M11. Ebenso dient die N⁺-Schicht 62 als Source- und Drainelektrode benachbarter oder angrenzender Speicherzellentransistoren M11 und M12. Die N⁺-Schicht 42 bildet die Source-Elektrode des zweiten Wähltransistors Q12, wobei sie gleichzeitig an die gemeinsame Quellen­ spannung Vs angeschlossen ist.

Gemäß Fig. 2 sind die NAND-Zelleneinheiten MB1, MB2, . . ., MBn an den Source-Elektroden der zweiten Wähltransistoren Q12, Q22, . . ., Qn2 gemeinsam an eine gemeinsame oder Sammel-Source- bzw. -Quellenleitung 80 angeschlossen. Letztere besteht gemäß Fig. 3 aus der N⁺-Halbleiter-Diffusionsschicht 42. Die Leitung 80 liegt an der gemeinsamen Quellenspannung Vs, die - außer in einer Löschoperation - auf 0 V gesetzt ist.

Der innere Schaltungsaufbau der Leseverstärkerschaltung 18, der Datenverriegelungsschaltung 16, des Datenkompa­ rators 22 und des Ausgangspuffers 24 gemäß Fig. 1 ist in Fig. 6 im einzelnen gezeigt. Die Datenverriegelungs­ schaltung 16 umfaßt ein Array von logischen Gate- Abschnitten oder -Teilen 90 zum Abnehmen eines Verriege­ lungssignals LATCH und eines Adreßsignals a0, a1, a2, an. Mit diesen logischen Gates 90 sind Verrie­ gelungsschaltungen 92 verbunden, um vorübergehend eine Dateneinheit zu verriegeln, welche das durch die logische Verarbeitung der logischen Gates 90 gewählte Adreßsignal angibt. Die Leseverstärkerschaltung 18 enthält logische Gateteile 94 zum Abnehmen eines Meß- oder Lesesteuersi­ gnals SENSE und eines Adreßsignals ai (i = 0, 1, 2, . . ., n) sowie Meß- oder Leseverstärker 96, die den logischen Gates 94 zugeordnet sind. Wenn ein betreffendes der logischen Gates 94 in Abhängigkeit von einem Adreßsignal ai gewählt wird oder ist, mißt die Leseverstärkerschal­ tung 18 an einem entsprechenden Leseverstärker 96 die Datenspannung auf der Bitleitung BLi der gewählten Adresse, um diese dann auszugeben.

Die in der Datenverriegelungsschaltung 16 verriegelte Datenspannung wird über eine Verdrahtungs­ leitung 98 dem Datenkomparator 22 zugeliefert. Das Ausgangssignal der Leseverstärkerschaltung 18 wird über eine Verdrahtungsleitung 100 dem Datenkomparator 22 zugespeist. Der Datenkomparator 22 enthält einen mit der Leitung 100 verbundenen Inverter 102 und ein NAND-Glied 104 mit einem ersten an den Ausgang des Inverters 102 angeschlossenen Eingang und einem zweiten, mit der Leitung verbundenen Eingang. Der Ausgang des NAND-Glieds 104 ist über den Inverter 106 mit einer internen Verrie­ gelungsschaltung 108 verbunden, die ihrerseits eine ihr eingespeiste Datenspannung in Abhängigkeit von Verriege­ lungssignalen LATCHV und LATCHV verriegelt. Mit anderen Worten: das vom Datenkomparator 22 gewonnene oder abge­ leitete Vergleichsergebnis kann in der internen Verrie­ gelungsschaltung 108 vorübergehend aufrechterhalten (zwischengespeichert) werden. Das Ausgangssignal des Datenkomparators 22 wird über den Ausgangspuffer 24 zum Verifizierabbruchdetektor 28 übertragen.

Fig. 7 veranschaulicht die genaue Ausgestaltung der Gate-Steuereinheit 14 gemäß Fig. 1. Diese Steuereinheit enthält eine Hochspannungserzeugungsschaltung 110 zum Erzeugen einer Spannung Vpp eines hohen Pegels, die in einem Dateneinschreibmodus dem gewählten Steuergate zugespeist wird und eine Mittelspannungserzeugungsschal­ tung 112, welche nichtgewählte Steuergates mit einer mittleren Spannung Vppm speist, und weiterhin eine Verifizierspannungserzeugungsschaltung 114 zum Erzeugen einer Nachprüf- oder Verifizierspannung Vver in einem Einschreibverifizier-Operationsmodus und eine Lösch/Auslesesteuerschaltung 116. Diese Schaltungsanord­ nung ist für jede Steuergateleitung vorgesehen.

Die Hochspannungserzeugungsschaltung bzw. der Hochspan­ nungsgenerator 110 besteht hauptsächlich aus einem NAND-Glied G1 zum Ausführen einer logischen Verarbeitung oder Verknüpfung zwischen einem Einschreibsignal WRITE und einem Adreßsignal a1, einem Anreicherungstyp- bzw. E-Typ-N-Kanal-MOS-Transistor Qe1 zum Schalten in Abhän­ gigkeit von einem Ausgangssignal vom NAND-Glied G1, einem E-Typ-P-Kanal-Schalt-MOS-Transistor Qp1 und einem E- Typ-P-Kanal-MOS-Transistor Qp2 als Ausgangspuffer. Zwischen den MOS-Transistoren Qe1 und Qp1 ist ein Verar­ mungstyp- oder D-Typ-N-Kanal-MOS-Transistor Qd1 zum Schutze des Schalt-MOS-Transistors vor ungewollter Anlegung einer hohen Spannung vorgesehen. Zwischen dem MOS-Transistor QP1 und einem Hochspannungsanschluß, an welchem die hohe Spannung Vpp liegt, ist ein D-Typ-N- Kanal-MOS-Transistor Qd2 vorgesehen, um einen Hochspan­ nungsschutz für den MOS-Transistor zu bieten. Auf ähn­ liche Weise sind D-Typ-N-Kanal-MOS-Transistoren Qd3 und Qd4 für den Pufferstufen-MOS-Transistor Qp2 vorgesehen. Durch Verwendung dieser D-Typ-N-Kanal-MOS-Transistoren wird die wirksame Zuspeisung der hohen Spannung Vpp zu einer oder mehreren Steuergateleitungen ohne Verringerung der Schwellenwertspannung begünstigt. Insbesondere dann, wenn an eine Steuergateleitung von einem externen Schaltkreis eine positive Spannung angelegt ist, verhin­ dert der MOS-Transistor Qd4 ein in Sperrichtung erfol­ gendes Vorspannen des Drainanschlusses oder -übergangs des P-Kanal-MOS-Transistors Qp2.

Der Mittelspannungsgenerator 112 ist auf ähnliche Weise wie in der oben beschriebenen Schaltung 110 angeordnet: Er umfaßt ein NAND-Glied G2, einen E-Typ-N-Kanal- Schalt-MOS-Transistor Qe2, der durch ein Ausgangssignal vom NAND-Glied G2 gesteuert wird, einen E-Typ-P-Kanal- Schalt-MOS-Transistor Qp3, einen als Ausgangspuffer dienenden E-Typ-P-Kanal-MOS-Transistor Qp4 sowie D-Typ- N-Kanal-MOS-Transistoren Qd5 bis Qd8.

Die Lösch/Auslesesteuereinheit 116 besteht aus NAND- Gliedern G3 und G5 zur Durchführung einer logischen Operation oder Verknüpfung für ein Auslesesignal READ, ein Adreßsignal ai und ein Adreßsignal ai, einem Inver­ ter-Glied I2 zum Abnehmen eines Löschsignals ERASE, einem NAND-Glied G6 für logische Verarbeitung der Ausgangssi­ gnale vom Inverter-Glied 12 und vom NAND-Glied G5, einem E-Typ-P-Kanal-MOS-Transistor Qe3, dessen Gate-Elektrode mit dem Ausgang des NAND-Glieds G6 verbunden ist, einem E-Typ-P-Kanal-MOS-Transistor Qp5, dessen Gate-Elektrode mit dem Ausgang des NAND-Glieds G3 verbunden ist, sowie als Schutztransistoren dienende D-Typ-N-Kanal-MOS- Transistoren Qd9 und Qd10, welche alle auf die in Fig. 7 gezeigte Weise angeordnet sind.

Die im folgenden kurz als Verifiziersteuereinheit 114 bezeichnete Verifizierspannungserzeugungsschaltung 114 umfaßt ein NAND-Glied G4 zum Ausführen einer logischen Verarbeitung oder Verknüpfung zwischen einem Verifizier­ signal VERIFY und einem Adreßsignal ai, einen mit dem NAND-Glied G4 verbundenen Inverter I1, einen E-Typ-N- Kanal-MOS-Transistor Qe4, dessen Gate-Elektrode mit dem Ausgang des Inverters 11 zur Zuspeisung einer Verifi­ zierspannung Vver zu einer entsprechenden Steuergate­ leitung, d. h. Wortleitung WLj, verbunden ist, und einen zwischen dem Transistor Qe4 und der Wortleitung WLj angeordneten D-Typ-N-Kanal-MOS-Transistor Qd11. Die Verifiziersteuereinheit 114 enthält eine Verifizierspan­ nungserzeugungsschaltung, die typischerweise die Anord­ nung gemäß Fig. 8 aufweisen kann. Die Verifizierspannung Vver wird dann erzeugt, wenn ein Verifiziersignal VERIFY geliefert oder zugespeist wird, und besitzt ein mittleres Spannungspotential zwischen der Stromversorgungs- oder -Quellenspannung Vcc und dem Massepotential. Die Verifi­ zierspannung Vver wird einer bestimmten Steuergateleitung (Wortleitung) zugespeist, die durch die Verifizierspan­ nungserzeugungsschaltung 114 gewählt ist. Bei der darge­ stellten Ausführungsform ist die Schaltung zur Erzeugung dieser Verifizierspannung Vver aus einer Reihenschaltung von E-Typ-N-Kanal-MOS-Transistoren Qe6 und Qe7 gebildet, die zwischen einem Stromversorgungsspannungsanschluß Vcc und einem Massepotential vorgesehen sind. Ein Spannungs­ teilerkreis mit Widerständen R1 bis R3 dient zur Speisung der Gate-Elektroden dieser Transistoren Qe6 und Qe7 mit einer geeigneten Vorspannung.

Grundsätzlich kann eine Versorgungs- oder Quellenspannung Vcc einfach an einen Knotenpunkt A des Spannungsteiler­ kreises angelegt werden. Bei einer derart einfachen Spannungsanlegung tritt in unerwünschter Weise ein Durchführungs- oder Durchspeisestrom auf. Zur Vermeidung dieser Erscheinung ist bei der dargestellten Ausfüh­ rungsform ein Schalt- oder Schalterkreis vorgesehen, der aus E-Typ-N-Kanal-MOS-Transistoren Qeß und Qe9, E-Typ- P-Kanal-MOS-Transistoren Qp6 und Qp7 sowie einem Inverter 13 besteht. Wenn insbesondere das Verifiziersignal VERIFY auf den (hohen) Pegel "H" gesetzt ist, werden der MOS- Transistor Qe8 durchgeschaltet, der Transistor Qp7 ebenfalls durchgeschaltet und der Transistor Qe9 ge­ sperrt. Als Ergebnis wird eine spezifische Spannung erhalten, die sich nach dem Spannungsteilungsverhältnis des Spannungsteilerkreises bestimmt und einen mittleren Spannungspegel entsprechend dem Durchschaltzustand der Transistoren Qe6 und Qe7 aufweist. Wenn das Verifizier­ signal VERIFY auf den (niedrigen) Pegel "L" gesetzt oder eingestellt ist, schaltet der Transistor Qe9 durch, so daß der Knotenpunkt A (bzw. das Potential an diesem) des Spannungsteilerkreises mit dem Massepotential identisch ist. Der Verifizierspannungsanschluß Vver ist somit elektrisch freischwebend. Zu diesem Zeitpunkt fließt kein Strom im Schalterkreis, weil der Transistor QP7 sperrt.

Der Verifizierabbruchdetektor 28 kann gemäß Fig. 9 einen Flip-Flop-Teil 120, ein NAND-Glied 122 und einen Inverter 124 aufweisen. Am Ausgang des Inverters 124 tritt ein Verifizierabbruchsignal Sv auf.

Im folgenden ist die Arbeitsweise des EEPROMs mit dem beschriebenen Aufbau erläutert.

Vor der Durchführung einer Dateneinschreibung, d. h. Datenprogrammierung, werden alle Speicherzellen zunächst der als "Simultandatenlöschung" bezeichneten Datenlö­ schung unterworfen. Im Datenlöschmodus werden alle Steuergateleitungen, einschließlich der Wählgateleitungen SG und Wortleitungen WL, mit einer Spannung von 0 V beaufschlagt. Insbesondere wird dabei bei der Steuer­ schaltungskonfiguration gemäß Fig. 7 ein Löschsignal ERASE der Lösch/Auslesesteuereinheit 116 zugespeist. In Abhängigkeit von diesem Signal wird der MOS-Transistor Qe3 durchgeschaltet, so daß die Wortleitungen WL auf 0 V gesetzt werden. Die Wählgateleitungen SG1 und SG2 werden ebenfalls auf 0 V gehalten. Während die Bitleitungen BL und die gemeinsame Quellenleitung 80 zwangsweise in elektrisch freischwebenden Zustand versetzt werden, wird die hohe Spannung Vpp an das schwach dotierte P-Substrat 30 (oder einen gegebenenfalls vorhandenen, in einem N-Substrat ausgebildeten P-Wannenbereich) angelegt. Dieser Vorspannungszustand bleibt für eine vorgewählte Zeitspanne von z. B. 10 ms erhalten, wobei Elektronen von den Floating Gates aller Speicherzellentransistoren freigesetzt werden, so daß deren Schwellenwertspannungen sich auf einen negativen Polaritätswert verschieben. Dies kann dem Speicherzustand für Daten "0" entsprechen.

Eine Dateneinschreibung oder Programmierung wird auf die im folgenden beschriebene Weise durchgeführt. Daten für "ein Wort" werden in der Datenverriegelungsschaltung 16 verriegelt. Die Bitleitungsspannung wird in Abhängigkeit von der Datenspeicherung so gesteuert, daß eine logische "0" oder "1" in einen gewählten Speicherzellentransistor eingeschrieben wird. Gleichzeitig wird an die gewählte Wortleitung WLj die hohe Spannung Vpp angelegt; die mittlere Spannung Vppm wird an nichtgewählte Wortlei­ tungen angelegt, welche denjenigen nichtgewählten Speicherzellentransistoren zugeordnet sind, die sich zwischen der gewählten Wortleitung und dem ersten Wähltransistor Qi1 befinden, d. h. die Speicherzellen­ transistoren Mi1, Mi2, . . ., Mi(j - 1). Der Steuerschaltung gemäß Fig. 7 wird ein Einschreibsignal WRITE eingespeist. Mit anderen Worten: Der Hochspannungsgenerator 110 oder der Mittelspannungsgenerator 112 wird in Abhängigkeit von der logischen Verarbeitung oder Verknüpfung zwischen dem Einschreibsignal WRITE und den Adreßsignalen ai und ai selektiv derart wirksam gemacht oder in Betrieb gesetzt, daß die hohe Spannung Vpp der gewählten Wortleitung zugesandt wird, während die mittlere Spannung Vppm an die erwähnten, nichtgewälten Wortleitungen angelegt wird. Eine dem gewählten Speicherzellentransistor zugeordnete Bitleitung wird mit einer Spannung von 0 Volt beauf­ schlagt, wenn Daten "1" eingeschrieben werden sollen; zum Einschreiben von Daten "0" wird ihr die mittlere Span­ nung Vppm aufgeprägt. Die Zeitdauer für die Aufrechter­ haltung des genannten Vorspannungszustands für Datenein­ schreibung ist so gewählt oder eingestellt, daß sie wesentlich kürzer ist als die Zeitdauer im herkömmlichen Dateneinschreibmodus. Die Erhaltungszeit ist vorzugsweise um den Faktor 100 (1/100) kleiner als im herkömmlichen Fall; sie kann beispielsweise 10 ms betragen. In dem Speicherzel­ lentransistor, in den die Daten "1" eingeschrieben worden sind, verschiebt sich die Schwellenwertspannung auf eine positive Größe. Andererseits bleibt im Speicherzellen­ transistor, in den die Daten "0" eingeschrieben worden sind, die Schwellenwertspannung auf einer negativen Größe.

Anschließend ist eine Einschreibverifizier-Operation unwirksam bzw. wird wirksam. Bei der dargestellten Ausführungsform wird verifiziert oder nachgeprüft, ob die Schwellenwertspannung der Speicherzellen, in welche Daten "1" eingeschrieben sind, eine vorgewählte Größe erreicht. Dieser Schwellenwert kann im voraus unter Berücksichti­ gung der Datenspeichercharakteristika der Speicherzel­ lentransistoren bestimmt werden; er beträgt typischerweise 0,5 V. Die obige Verifizieroperation wird bezüglich jedes der eingeschriebene Daten aufweisenden Speicherzellentransistoren, die längs einer bezeichneten Wortleitung WLi angeordnet sind, durchgeführt.

Fig. 10 ist das Zeitsteuerdiagramm für die Verifizier­ operation. Wenn das Meß- oder Lesesignal SENSE den (hohen) Pegel "H" aufweist, wird die Leseverstärkerschaltung 18 freigegeben bzw. aktiviert. Durch den Adreßgenerator 20 wird eine Spaltenadresse ai geliefert. Sodann werden Daten auf eine entsprechende Datenausgabeleitung ausgegeben, während die in der Datenverriegelungsschaltung 16 enthaltenen Daten auf einer Verriegelungsausgabeleitung der Datenverriege­ lungsschaltung 16 erscheinen. Im Verifizieroperationszy­ klus oder -takt wird die Steuergate-Steuereinheit 14 gleichzeitig mit dem Verifiziersignal VERIFY und dem Auslesesignal READ gespeist. Als Ergebnis der logischen Verarbeitung oder Verknüpfung zwischen diesen Signalen und den Adreßsignalen ai und ai wird die gewählte Steuergateleitung, d. h. Wortleitung, mit der Verifizier­ spannung Vver (= 0,5 V) gespeist, die - wie erwähnt - einen mittleren Spannungspegel zwischen der Spannungs­ quellenspannung Vcc und dem Massepotential aufweist. Die restlichen, nicht gewählten Wortleitungen werden mit der Versorgungs- oder Quellenspannung Vcc gespeist, weil der Ausgang des NAND-Gates G3 in der Lösch/Auslesesteuer­ einheit 116 auf den (niedrigen) Pegel "L" gesetzt ist. Zu diesem Zeitpunkt werden die Wählgateleitungen SG1 und SG2 auf die Quellenspannung Vcc gesetzt, und die Bitleitung liegt ebenfalls an der Spannung Vcc, während an der gemeinsamen Source- oder Quellenleitung 80 0 V anliegt. Wenn bei dieser Spannungsanlegung die Dateneinheit "1" in eine gewählte Speicherzelle eingeschrieben wird und deren Schwellenwertspannung mehr als 0,5 V beträgt, sperrt der gewählte Speicherzellentransistor, so daß die Dateneinheit "1" ausgelesen wird. Wenn die Schwellenwertspannung der Speicherzelle mit eingeschriebenen Daten "1" 0,5 V nicht erreicht, schaltet der gewählte Speicherzellentransistor durch, mit dem Ergebnis, daß eine gespeicherte Datenein­ heit als Dateneinheit "0" ausgelesen wird. Die einge­ schriebenen Daten und die ausgelesenen Daten, die während der beschriebenen Verifizieroperation erhalten werden, werden sodann im Datenkomparator 22 miteinander ver­ glichen. Das Vergleichsergebnis wird verriegelt, wenn das Verriegelungssignal LATCHV auf den Pegel "H" gesetzt ist bzw. diesen Pegel besitzt. Wenn es sich bei den ausgele­ senen Daten um eine Dateneinheit "1" handelt, wird diese durch den Inverter 102 in der Komparatorschaltung 22 invertiert und dann zusammen mit den Einschreibdaten von der Datenverriegelungsschaltung 16 zum NAND-Glied 104 gesandt. Wenn die eingeschriebenen Daten den Pegel "1" aufweisen, werden die ausgelesenen Daten durch den Inverter 106 auf Daten entsprechend "0" geändert und in der internen Verriegelungsschaltung 108 verriegelt. In dem Fall, in welchem die eingeschriebenen Daten einer "1" entsprechen und dennoch als Dateneinheit "0" aufgrund ungenügender Einschreibung ausgelesen werden, werden die Daten in der Verriegelungsschaltung 108 als "1"-Daten verriegelt. Wenn die eingeschriebenen Daten einer "0" entsprechen, werden sie als Daten "0" in der Verriege­ lungsschaltung 108 im Datenkomparator 22 verriegelt, und zwar unabhängig vom Pegel der resultierenden ausgelesenen Spannung oder Auslesespannung. Die vorstehend erwähnten Datenverriegelungsoperationen, die im Datenkomparator 22 stattfinden, lassen sich auf die in der nachfolgenden Tabelle I dargestellte Weise zusammenfassen.

Tabelle I

Auch wenn eines der Ausgangssignale CDATA des Datenkom­ parators 22 einer "1" entspricht, liefert der Verifi­ zierabbruchdetektor 28 das Verifizierabbruchsignal Sv nicht. Der in diesem Detektor 28 enthaltene, in Fig. 9 gezeigte Flip-Flop-Kreis wird in Abhängigkeit vom Ein­ schreibverifiziersignal VERIFY initiiert, das im Ein­ schreibverifiziermodus auf "0" gesetzt ist. Wenn während der Datenvergleichsoperation eine "1" am Ausgang des Komparators 22 erscheint, ist oder wird der Ausgang des Flip-Flop-Kreises auf "0" gesetzt. Das Verifizierab­ bruchsignal Sv bleibt auf "0", wenn das Datenvergleichs­ signal CMPEND gesetzt ist oder wird, nachdem der Daten­ vergleich bezüglich aller Bitleitungen BL1, BL2, . . ., BLn abgeschlossen ist. Dies zeigt, daß die Nachprüfung oder Verifizierung für alle eingeschriebenen Daten nicht abgeschlossen ist. Wie aus Tabelle I hervorgeht, wird die Dateneinheit "1" wiederum in bezug auf nur eine oder mehrere spezifische Adressen verriegelt, an denen die Datenprogrammierung weiterhin unzureichend ist. Mit einer solchen "Wiederverriegelung" wird das Einschreiben der Dateneinheit "1" wiederholt ausgeführt, was als "Datenwiedereinschreib"-Operation bezeichnet werden kann. Eine ähnliche Verifizieroperation wird sodann wiederum durchgeführt. Wenn dabei noch eine Speicherzelle vorhan­ den ist, in welcher die Dateneinschreibung ungenügend oder unzureichend ist, werden Dateneinschreibung und Verifizierung erneut durchgeführt. Kombinationen der Wiedereinschreib- und Verifiziervorgänge werden mehrfach wiederholt, bis im EEPROM keine Speicherzellen mit ungenügender Einschreibung mehr vorhanden sind. Unter dieser Bedingung erscheinen im Ausgangssignal des Daten­ komparators 22 keine (Dateneinheiten) "1", und der Flip-Flop-Kreis wird dabei auf "1" gesetzt. Wenn das Datenvergleichsabschlußsignal CMPEND den Pegel "1" besitzt, liefert der Verifizierabbruchdetektor 28 eine Dateneinheit "1" als Verifizierabbruchsignal Sv. Darauf­ hin ist der Dateneinschreibmodus abgeschlossen.

Die Anlegung verschiedener Spannungssignale an die Hauptbauteile des EEPROMs 10 in verschiedenen Betriebs­ arten läßt sich auf die in der nachfolgenden Tabelle 11 gezeigte Weise zusammenfassen. Tabelle 11 wurde unter der Voraussetzung aufgestellt, daß in den Dateneinschreib- und Einschreibverifizieroperationen eine Wortleitung WL2 gewählt ist.

Tabelle II

Die Datenausleseoperation im EEPROM 10 erfolgt im we­ sentlichen auf die gleiche Weise wie bei den herkömm­ lichen Anordnungen.

Beim erfindungsgemäßen EEPROM 10 ist die Länge der Dateneinschreibzeit verkürzt, und die Neu- oder Wieder­ einschreibung wird wiederholt für alle etwa vorhandenen Speicherzellen mit ungenügender Dateneinschreibung ausgeführt. Hierdurch kann ein etwaiger Übereinschreib­ zustand, d. h. unnötige Erhöhung der Schwellenwertspannung der Speicherzelle, in welcher Daten "1" eingeschrieben wurden, aufgrund einer Änderung oder Abweichung von Fertigungsparametern im Vergleich zu einem herkömmlichen Fall verhindert werden, in welchem die Einschreibung von Dateneinheiten "1" zu einem Zeitpunkt bzw. gleichzeitig abgeschlossen sein muß. Auf diese Weise wird es möglich, Differenzen zwischen den Schwellenwertspannungen der bezeichneten Speicherzellen, welche die in diese einzu­ schreibenden Dateneinheiten "1" speichern, zu verklei­ nern. Infolgedessen wird dadurch der NAND-Zellen-EEPROM 10 in seiner Betriebszuverlässigkeit beträchtlich ver­ bessert.

In Fig. 11 ist ein elektrisch löschbarer programmierbarer Festwertspeicher oder EEPROM des NAND-Zellentyps gemäß einer anderen Ausführungsform der Erfindung allgemein mit 150 bezeichnet. Der NAND-Zellen-EEPROM 150 weist einen Speicherarrayteil 152 auf, welcher bezüglich seiner Speicherzellenmatrix-Konfiguration dem Speicherteil 12 der vorher beschriebenen Ausführungsform 10 gemäß den Fig. 2 und 3 ähnlich ist.

Der Speicherarrayteil 152 ist mit einem Zeilendecodierer 154 und einem Spaltendecodierer 156 verbunden. Eine Steuergate-Steuereinheit 158 ist an den Zeilendecodierer 154 angeschlossen. Die Steuereinheit 158 entspricht bezüglich ihres internen Aufbaus und ihrer Funktion weitgehend der Steuereinheit gemäß Fig. 1 und 7. An die Decodierer 154 und 156 ist ein Adreßpuffer 160 ange­ schlossen. Dem Speicherarrayteil 152 und dem Spaltendecodierer 156 sind gemäß Fig. 11 zwei Bitlei­ tungssteuereinheiten 162 und 164 zugeordnet. Eine Sub­ stratspannungssteuereinheit 166 dient zur Steuerung oder Einstellung der Spannung des Chip-Substrats, auf welchem der Speicherteil 152 mit den Schaltungen (oder Einheiten) 154, 156, 158, 160, 162 und 164 angeordnet ist. Ein Eingabe/Ausgabe- oder I/O-Puffer 168 ist mit der ersten Bitleitungssteuereinheit 162 verbunden.

Der EEPROM 150 kennzeichnet sich dadurch, daß erste und zweite Bitleitungssteuereinheit 162 bzw. 164 für den Speicherarrayteil 152 in der Weise vorgesehen sind, daß sie jeweils mit zwei Enden jeder der Bitleitungen BL verbunden sind. Die erste Bitleitungssteuereinheit 162 führt in einem Einschreibverifiziermodus eine Meß- oder Leseoperation und eine Verriege­ lungsoperation für wiedereinzuschreibende Daten bezüglich aller Bitleitungen BL1, BL2, . . . BLn unabhängig von der Spaltenadreßbezeichnung aus. Im Einschreibverifiziermodus führt die zweite Bitleitungssteuereinheit 164 ebenfalls eine Meß- oder Leseoperation und eine Verriegelungsope­ ration für wiedereinzuschreibende Daten bezüglich aller Bitleitungen BL1, BL2, . . ., BLn unabhängig von der Spaltenadressierung aus. Wie noch näher beschrieben werden wird, arbeiten diese Bitleitungssteuereinheiten 162 und 164 in kombinierter Weise.

Während der Nachprüf- oder Verifizieroperation werden durch die erste Bitleitungssteuereinheit 162 verriegelte Daten über eine Bitleitung BLi in einen gewählten oder angesteuerten Speicherzellentransistor Mij im Speicherarrayteil eingeschrieben. Nach erfolgtem Dateneinschreiben arbeitet die zweite Bitleitungssteuer­ einheit 164 als Meß- oder Leseverstärker zum Lesen einer Spannung, die auf der dem Speicherzel­ lentransistor Mij zugeordneten Bitleitung BLi erscheint. Die durch die zweite Bitleitungssteuereinheit 164 gele­ sene oder auch abgegriffene Datenspannung wird als Datenwiedereinschreibspannung benutzt. Wenn danach die durch die zweite Bitleitungssteuereinheit 164 verrie­ gelten Daten der gleichen Bitleitung BLi zugespeist und sodann in den gleichen Speicherzellentransistor Mij eingeschrieben werden, arbeitet in diesem Fall die erste Bitleitungssteuereinheit 162 als Meß- oder Leseverstärker zum Lesen oder auch Abgreifen einer Spannung entsprechend den tatsächlich eingeschriebenen bzw. eingelesenen Daten. Die abwechselnden Verriegelungs/Leseoperationen der kombinierten Bitleitungssteuereinheiten 162 und 164 werden bis zur Beendigung der Einschreibverifizieropera­ tion wiederholt.

Der interne Aufbau der kombinierten Bitleitungssteuer­ einheiten 162 und 164 ist in den Fig. 12A und 12B darge­ stellt. Die erste Bitleitungssteuereinheit 162 weist einen CMOS-Flip-Flop-Kreis auf, das sowohl als Lesever­ stärker als auch als Datenverriegelungseinheit dienen kann und durch E-Typ-P-Kanal-MOS-Transistoren Qp8 und Qp9 sowie E-Typ-N-Kanal-MOS-Transistoren Qe15 und Qe16 gebildet ist (vgl. Fig. 12B). D-Typ-N-Kanal-MOS- Transistoren Qd12 und Qd13 sind als Kondensatoren an Knotenpunkten N1 bzw. N2 vorgesehen. Jeder dieser Tran­ sistoren Qd12 und Qd13 weist eine Source- und eine Drainelektrode auf, die zusammengeschaltet sind. Die Kondensatoren dienen zum Speichern elektrischer Ladungen, die eine Dateneinheit repräsentieren, welche während der Leseoperation (oder auch Abgreifoperation) auf einer Bitleitung erscheint.

E-Typ-N-Kanal-MOS-Transistoren Qe10 und Qe11 werden in Abhängigkeit von einem Spaltenwählsignal CSLj, das durch die bezeichnete Spaltenadresse gewählt wird, durchge­ schaltet oder gesperrt, um damit die Übertragung von Daten zwischen den Eingabe/Ausgabeleitungen und dem Leseverstärker/Datenverriegeler zu steuern. E-Typ-N- Kanal-MOS-Transistoren Qe12, Qe13, Qe14 sind zum Rück­ setzen des genannten CMOS-Flip-Flop-Kreises vorgesehen. Die MOS-Transistoren Qe12 und Qe13, deren Source- Elektroden an die Hälfte der Spannung der Stromversor­ gungsspannung Vcc (Vcc/2) angeschlossen sind, zwingen die Flip-Flop-Knotenpunkte zur Rücksetzung bei der halben Spannung Vcc/2.

Ein E-Typ-N-Kanal-MOS-Transistor Qe17 wirkt als Transfergate oder Übertragungsglied zur selektiven Verbindung der Flip-Flop-Knotenpunkte mit einer entspre­ chenden Bitleitung. E-Typ-N-Kanal-MOS-Transistoren Qe18 und Qe19 bilden eine Schaltung zur Speisung der Bitlei­ tungen mit elektrischen Ladungen entsprechend den Daten­ inhalten des CMOS-Flip-Flop-Kreises während der Ein­ schreibverifizier-Operation. Ein D-Typ-N-Kanal-MOS- Transistor Qd14 und ein E-Typ-P-Kanal-MOS-Transistor Qp10 bilden eine Schaltung zur Ausführung einer Vorauflade­ operation für die Bitleitungen in einem Datenauslesemo­ dus. Der MOS-Transistor Qd14 ist vorgesehen, um zu verhindern, daß die mittlere Spannung Vppm (etwa 10 V), die in einem Dateneinschreibmodus an den Bitleitungen anliegt, an den MOS-Transistor Qp10 angelegt wird. Ein E-Typ-N-Kanal-MOS-Transistor Qe20 und ein D-Typ-N- Kanal-MOS-Transistor Qd15 dienen dazu, eine versehent­ liche Übertragung der hohen Spannung Vpp (etwa 20 V), die in einem Datenlöschmodus an die Bitleitungen angelegt werden soll, zur ersten Bitleitungssteuereinheit 162 zu verhindern. Diese Transistoren Qe20 und Qd15 sind mit­ einander in Reihe geschaltet, um damit ihren Aushalte­ spannungspegel anzuheben.

Die in Fig. 12A dargestellte zweite Bitleitungssteuer­ einheit 164 ähnelt in ihrem Schaltungsaufbau der oben beschriebenen ersten Bitleitungssteuereinheit 162. E-Typ-MOS-Transistoren Qe30 und Qe31 können den Transi­ storen Qe12 bzw. Qe13 gemäß Fig. 12B entsprechen; ein E-Typ-MOS-Transistor Qe29 entspricht dem Transistor Qe14; Transistoren Qp11 und Qp12 entsprechen den Transistoren Qp8 und Qp9, und Transistoren Qe27 und Qe28 entsprechen den Transistoren Qe15 bzw. Qe16; Transistoren Qd17 und Qd18 entsprechen den Transistoren Qd12 bzw. Qd13; ein Transistor Qe26 entspricht dem Transistor Qe17; ein Transistor Qe24 entspricht dem Transistor Qe19; ein Transistor Qe25 entspricht dem Transistor Qe18; ein Transistor Qe22 entspricht dem Transistor Qe20 und ein Transistor Qdl6 entspricht dem Transistor Qd15 gemäß Fig. 12B. Ein E-Typ-N-Kanal-MOS-Transistor Qe23 gemäß Fig. 12A ist zum Rücksetzen der Bitleitungen vorgesehen.

Gemäß Fig. 11 ist der Speicherarrayteil 152 zwischen den ersten und zweiten Bitleitungssteuereinheiten 162 bzw. 164 angeordnet. Jede der zwischen den beiden Steuerein­ heiten 162 und 164 verlaufenden Bitleitungen BL ist in ein Paar von Bitleitungsabschnitten BLa bzw. BLb unter­ teilt (vgl. Fig. 12A). Das Längenverhältnis der unter­ teilten Bitleitungsabschnitte BLa und BLb kann folgender Gleichung entsprechen:

La : Lb = 3 : 2.

Dahin bedeuten La und Lb die Längen der unterteilten Bitleitungen BLa bzw. BLb. Das genannte Unterteilungs­ verhältnis bestimmt den tatsächlichen Pegel einer Bitleitungs-Voraufladespannung im Auslesemodus; bei­ spielsweise beträgt die Voraufladespannung 3 V, wenn die Stromversorgungsspannung Vcc 5 V beträgt.

Im folgenden sind die Betriebsarten des EEPROMs 150 näher erläutert.

Vor der Ausführung eines Datenprogrammiermodus wird zunächst eine Simultandatenlöschung für alle Speicher­ zellen des EEPROMs 150 durchgeführt. Zum Löschen von Daten wird eine 0 V betragende Spannung an alle Steuergateleitungen, d. h. die Wortleitungen WL, angelegt. Insbesondere wird in der Steuerschaltung gemäß Fig. 7 ein Löschsignal ERASE der Lösch/Auslesesteuereinheit 116 zugespeist. In Abhängigkeit von diesem Signal schaltet der MOS-Transistor Qe3 durch, so daß eine entsprechende oder betreffende Steuergateleitung WLj mit einer 0 V betragenden Spannung beaufschlagt wird. Zu diesem Zeit­ punkt werden auch die ersten und zweiten Wählgateleitungen SG1 bzw. SG2 mit der Spannung von 0 V gespeist. Alle Bitleitungen BL und die gemeinsame Source- oder Quellenleitung 80 werden in einen elektrisch frei­ schwebenden (potentialfreien) Zustand gesetzt. Die hohe Spannung Vpp wird sodann an das Substrat 30 angelegt, auf dessen Oberfläche die Speicherzellentransistoren M auf die in Fig. 3 gezeigte Weise ausgebildet sind. Mit dieser Anlegung der hohen Spannung Vpp wird ein Steuersignal ERPH gemäß Fig. 12A und 12B auf einen Potentialpegel von 0 V gesetzt, wodurch eine Übertragung der hohen Spannung Vpp zu den ersten und zweiten Bitleitungssteuereinheiten 162 bzw. 164 verhindert wird. Durch Aufrechterhaltung des genannten Zustands während einer zweckmäßigen Zeitspanne von z. B. 10 ms werden Elektronen gleichzeitig von den Floating Gate-Elektroden aller Speicherzellentransistoren freigesetzt. Die Schwellenwertspannungen der Speicher­ zellentransistoren verschieben sich so, daß der "0"- Speicherzustand gegeben ist.

Wenn der EEPROM 150 in den Dateneinschreibmodus (Pro­ grammiermodus) gesetzt wird oder ist, werden Daten für "ein Wort" in der in der ersten Bitleitungssteuereinheit 162 vorgesehenen Leseverstärker/Datenverriegelungseinheit verriegelt. Eine Eingabedateneinheit wird vom Datenein­ gabe/ausgabepuffer zu den Eingabe/Ausgabeleitungen übertragen. Ein den Pegel "H" aufweisendes Spaltenwähl­ signal CSLj wird gewählt und dann im CMOS-Flip-Flop-Kreis in der ersten Bitleitungssteuereinheit 162 verriegelt. Gemäß den Fig. 12A und 12B werden Signale ϕpd und ϕwd auf der Quellen- oder Stromversorgungsspannung Vcc gehalten, bis die Datenverriegelung abgeschlossen ist. Sodann werden die Signale ϕpd, ϕwd, FFSD, ERPH und ϕbe auf den Potentialpegel entsprechend der Spannung Vppm gesetzt. Die Bitleitungen werden mit der Spannung von 0 V gespeist, wenn die Dateneinheit "1" eingeschrieben werden soll; sie werden mit der Spannung Vppm gespeist, wenn die Dateneinheit "0" eingeschrieben wird.

Die hohe Spannung Vpp wird an eine gewählte Wortleitung WLj angelegt, während die mittlere Spannung Vppm an diejenigen nicht gewählten Wortleitungen WL1, WL2, . . ., WL(j - 1) angelegt wird, die zwischen der ersten Wählgateleitung SG 1 und der gewählten Wortleitung BLj liegen. Ein Einschreibsignal WRITE wird der Steuerschal­ tung gemäß Fig. 7 zugespeist. Abhängig von der logischen Verarbeitung oder Verknüpfung zwischen dem Einschreibsi­ gnal WRITE und den Adreßsignalen ai und ai wird der Hoch­ spannungsgenerator 110 oder der Mittelspannungsgenerator 112 wirksam gemacht. Als Ergebnis wird die hohe Spannung Vpp an die gewählte Wortleitung WLj angelegt, während die mittlere Spannung Vppm an die genannten nicht gewählten Wortleitungen WL1, . . ., WL(j - 1) angelegt wird.

Die Zeitspanne für das Halten oder Aufrechterhalten des erwähnten Vorspannungszustands für Datenprogrammierung ist ausreichend, vorzugsweise um den Faktor 100, kürzer als die Zeitspanne, die normalerweise in einem herkömmlichen Datenprogrammierschema gewählt ist; sie beträgt z. B. vorzugsweise 10 ms. Unter diesen Bedingungen verschieben sich in einer oder mehreren Speicherzellen, in die Daten "1" eingeschrieben worden sind, deren Schwellenwertspan­ nungen auf eine positive Größe. Andererseits bleiben in den restlichen Speicherzellen, in welche Daten "0" eingeschrieben worden sind, deren Schwellenwertspannungen auf einer negativen Größe.

Anschließend erfolgt ein Einschreibverifiziervorgang. Bei dieser Ausführungsform erfolgt die Verifizierung (oder auch Nachprüfung) zur Feststellung, ob sich die Schwel­ lenwertspannungen der Daten "1" speichernden Zellen auf eine wünschenswerte oder vorgesehene Größe erhöhen. Diese Größe kann auf der Grundlage der physikalischen Daten­ speichercharakteristika der Speicherzellentransistoren bestimmt sein; sie beträgt z. B. 0,5 V. Die Einschreibverifizierung erfolgt in bezug auf jede der Speicherzellen, welche der gewählten Wortleitung WLj zugeordnet sind.

Die Einschreibverifizieroperation ist nachstehend anhand der Fig. 13A und 13B näher erläutert, welche ein praktisches Zeitsteuerdiagramm für die während der Einschreib- und Einschreibverifizier-Operationen er­ zeugten Hauptsignale veranschaulichen.Vom Einga­ be/Ausgabepuffer werden Daten zu den Dateneinga­ be/Ausgabeleitungen I/O und I/O gesandt. Im Fall der Daten "1" liegt die I/O-Leitung auf dem Pegel "H". Im Fall der Daten "0" liegt die betreffende Leitung auf dem Pegel "L". Wenn das Spaltenwählsignal CSLj, das in Abhängigkeit von der Adreßbezeichnung gewählt worden ist, den Pegel "H" besitzt, werden die Daten in dem MOS-Flip-Flop-Kreis in der ersten Bitleitungssteuereinheit 162 verriegelt. Nach dem Verriegeln der Einwortdaten geht das Rücksetz­ signal RESET auf den Pegel "L" über. Die Bitleitungen werden damit in den elektrisch freischwebenden (potenti­ alfreien) Zustand gesetzt.

Wenn das Signal PVD den Pegel "H" aufweist, werden die Bitleitungen BL auf eine Voraufladespannung entsprechend der Differenz zwischen der Stromversorgungsspannung Vcc und der Schwellenwertspannung Vth (Vcc-Vth) nur im Fall der Daten "0" voraufgeladen. Danach wird das Signal FFSD auf den Pegel "H" gesetzt. Die Bitleitungen BL, die mit Daten "0" beschickt werden, werden auf die Spannung Vcc-Vth voraufgeladen; die restlichen, mit Daten "1" ge­ speisten Bitleitungen werden auf 0 V gesetzt. Die Signale ϕwd, ϕpd, FFSD und ϕbe werden auf die mittlere Spannung Vppm gesetzt. Die mit Daten "0" beschickten Bitleitungen werden auf der Spannung Vppm-Vth gehalten, während die restlichen mit Daten "1" gespeisten Bitleitungen auf 0 V gesetzt oder eingestellt werden. In diesem Zustand erfolgt die Spannungsanlegung an die Wortleitungen WL auf die gleiche Weise, wie oben beschrieben. Die Daten "0" und "1" können somit in den längs der gewählten Wortleitung WLj angeordneten Speicherzellentransistoren gespeichert oder abgelegt werden.

Sobald die Dateneinschreibung abgeschlossen oder beendet ist, gehen die Signale ϕwd, ϕpd, ϕbe auf (die Spannungs­ größe) Vcc über, während das Signal FFSD zu 0 V wird. Das Rücksetzsignal RESET besitzt den Pegel "H", und die Bitleitungen BL werden auf 0 V rückgesetzt.

Sodann wird eine Nachprüf- oder Verifizieroperation durchgeführt. Zunächst ist dabei das Signal ϕbe auf dem Pegel "L", so daß die Bitleitungen BL elektrisch frei­ schwebend (potentialfrei) sind. Das Signal PRE wird auf den Pegel "H" geändert; die Bitleitung BLa wird somit auf eine Spannung gleich der Stromversorgungsspannung Vcc aufgeladen. Danach werden die Signale PRE und RESET auf den Pegel "L" gesetzt, wobei das Signal Øbe den Pegel "H" aufweist. Die Bitleitungen BLa und BLb sind elektrisch freischwebend (potentialfrei) mit einer bestimmten Spannung 3Vcc/5 (3 V, wenn Vcc = 5 V). Während die Signale PRE und RESET auf den Pegel "L" gesetzt sind oder werden, befinden sich die Signale ϕnu und ϕpu auf Vcc/2 (= 2,5 V).

Wenn sich das Signal peu auf dem Pegel "H" befindet, werden oder sind die Spannungspotentiale an den Knoten­ punkten N3 und N4 des CMOS-Flip-Flops in der zweiten Bitleitungssteuereinheit 164 gleich Vcc/2 (= 2,5 V). Sodann befinden sich das Signal ϕeu auf dem Pegel "L", während das Signal FFSU den Pegel "H" aufweist. Mit dieser Spannungsanlegung nähern sich die Wortleitungen der gewünschten oder Soll-Spannung auf die gleiche Weise, wie oben erwähnt, an. Die gewählte Wortleitung WLj wird oder ist auf die Verifizierspannung Vver gesetzt; wenn die tatsächliche oder Ist-Schwellenwertspannung kleiner ist als diese Größe, verringert sich die Spannung an der Bitleitung. Dies läßt sich wie folgt zusammenfassen: Wenn die Schwellenwertspannung der Speicherzelle oder Spei­ cherzellen, in welche die Daten "1" eingeschrieben worden sind, niedriger ist als die Verifizierspannung Vver, und der Dateneinschreibzustand nicht ausreichend oder unge­ nügend ist, verringert sich die Bitleitungsspannung unter die Spannung Vcc/2 (= 2,5 V). Demzufolge ist es erfor­ derlich, Daten "1" wieder in dieselbe Speicherzelle oder Speicherzellen einzuschreiben. Wenn dies nach dem Ein­ schreiben der Daten "0" der Fall ist, fällt ersichtlicherweise die Bitleitungsspannung ab. Zur Vermeidung einer ungewollten Verwechslung zwischen diesen Spannungsabnahmeerscheinungen wird das Signal PVD (ein­ mal) zwangsweise auf den Pegel "H" gebracht, nachdem die Wortleitung auf 0 V gesetzt ist. Dies ermöglicht eine Durchführung einer Wiederaufladung nur dann, wenn die Daten "0" in der ersten Bitleitungssteuereinheit 162 verriegelt worden sind. Mit anderen Worten: es ist spezifisch oder bestimmungsgemäß vorgesehen, daß die Bitleitung oder Bitleitungen nur dann zwangsweise zum Abfall unter die Spannung Vcc/2 gebracht wird bzw. werden, wenn die Schwellenwertspannung der Speicherzelle oder -zellen nach dem Einschreiben der Daten "1" in diese niedriger ist als die Verifizierspannung Vver.

Zu diesem Zeitpunkt kann im voraus festgestellt werden, ob die Spannung am Knotenpunkt N3 höher ist als die Spannung Vcc/2; die Spannung am Knotenpunkt N4 entspricht der Spannung Vcc/2. Das Signal PVD wird auf den Pegel "L" gesetzt, und das Signal FFSU befindet sich auf dem Pegel "L". Die Knotenpunkte N3 und N4 werden somit in einen elektrisch freischwebenden (potentialfreien) Zustand gesetzt. Indem unter diesen Bedingungen das Signal ϕnu auf 0 V und gleichzeitig das Signal ϕpu auf die Spannung Vcc gebracht werden, kann die Differenz zwischen den Spannungspotentialen an den Knotenpunkten N3 und N4 gemessen oder abgegriffen werden. Die gemessene oder abgegriffene Spannungsdifferenz wird sodann verriegelt. Diese verriegelte Spannung wird als Einschreibdatenspan­ nung benutzt.

Wie vorstehend beschrieben, besitzen erste und zweite Bitleitungssteuereinheiten 162 bzw. 164 im wesentlichen den gleichen Schaltungsaufbau; ihre Arbeitsweise ist grundsätzlich ebenfalls die gleiche. Bei dieser Ausfüh­ rungsform wird zunächst ein Wiedereinschreiben in der zweiten Bitleitungssteuereinheit 164 durchgeführt; anschließend erfolgt eine Einschreibverifizierung mit der ersten Steuereinheit 162. Die Kombination dieser Wieder­ einschreib- und Verifizieroperationen wird beispielsweise 128mal wiederholt, bis alle bezeichneten Speicherzellen­ transistoren dem gewünschten bzw. vorgesehenen Datenein­ schreibzustand entsprechen.

Fig. 14 ist ein Zeitsteuerdiagramm für eine Datenausle­ seoperation beim EEPROM 150. Wenn eine Adresse eingeht, wird zunächst das Signal ϕbe auf den Pegel "L" geändert.

Die an der Seite der ersten Bitleitungssteuereinheit 162 angeordnete Bitleitung BLa wird elektrisch freischwebend (potentialfrei). Anschließend erhält das Signal PRE den Pegel "H", so daß die Bitleitung BLa auf die Spannung Vcc voraufgeladen wird. Die Signale PRE und RESET werden auf den Pegel "L" gesetzt; die Signale ϕpd und ϕnd liegen auf Vcc/2. Wenn das Signal ϕbe auf den Pegel "H" geändert wird, werden die Bitleitungen BLa und BLb auf 3Vcc/5 (= 3 v) voraufgeladen. Sodann wird das Signal ϕed auf den Pegel "H" gesetzt, und die Knotenpunkte N1 und N2 an der Seite der ersten Bitleitungssteuereinheit 162 befinden sich auf einem Potential Vcc/2. Danach befindet sich das Signal ϕed auf dem Pegel "L". Das Signal FFSD ändert sich auf den Pegel "H"; gleichzeitig werden, die Wortleitungen WL auf oben beschriebene Weise auf zweckmäßige Span­ nungspegel gesetzt. Wenn die Speicherdaten "0" entspre­ chen, nimmt die Spannung an der betreffenden Bitleitung ab; im Fall von Daten "1" bleibt die Bitleitungsspannung unverändert. Diese Bitleitungsspannung wird sodann zum Knotenpunkt N1 übertragen. Wenn das Signal FFSD den Pegel "L" besitzt, das Signal ϕpd = Vcc ist und das Signal ϕnd 0 V beträgt, wird eine Auslesedateneinheit durch den CMOS Flip-Flop-Kreis in der ersten Bitleitungssteuereinheit 162 gemessen oder abgegriffen. Wenn das Signal RESET den Pegel "H" besitzt, wird die Bitleitung rückgesetzt. Das in Abhängigkeit von der Adreßbezeichnung gewählte Spaltenwählsignal CSLj wird nunmehr auf den Pegel "H" geändert. Die ausgelesenen Daten werden auf die Daten­ eingabe/Ausgabe-Leitungen I/O und I/O geschickt und dann vom Eingabe/Ausgabepuffer 168 ausgegeben (vgl. Fig. 11).

Die folgende Tabelle III faßt die oben genannte Anlegung verschiedener Spannungen an die Hauptbauteile des EEPROMs 150 in verschiedenen Betriebsarten desselben zusammen. In Tabelle III ist vorausgesetzt, daß während der Datenein­ schreib- und Einschreibverifizier-Operationen eine Wortleitung WL2 gewählt oder angesteuert ist.

Tabelle III

Die Erfindung ist keineswegs auf die oben beschriebenen speziellen Ausführungsformen beschränkt, sondern verschiedenen Änderungen und Abwandlungen zugänglich. Beispielsweise wird bei den oben beschriebenen Ausführungsformen eine Spannung von 0,5 V als Verifizierstandardspannung (Vver) benutzt; in der praktischen Anwendung des erfindungsgemäßen Einschreibverifizierkonzepts kann diese Spannung jedoch auch eine andere Größe aufweisen. Das gleiche gilt für die Einschreibzeitdauer eines Zyklus oder Takts; die Zeitdauer kann weiter verkürzt werden, um die Gesamtdauer der Ausführung der kombinierten Dateneinschreib- und Einschreibverifizieroperationen in kleinen Wiederholungsintervallen zu vergrößern, so daß die Kompensation von Änderung oder Abweichung in den Schwellenwertspannungen zwischen den bezeichneten Spei­ cherzellentransistoren mit höherer Genauigkeit durchge­ führt werden kann. Weiterhin kann das erfindungsgemäße Einschreibverifizierkonzept nicht nur auf NAND-Zellen- EEPROMs unter Nutzung des Tunneleffekts für Ladungs­ trägerverschiebung zwischen dem Substrat und den Floating Gate-Elektroden, wie bei den beschriebenen Ausführungs­ formen, sondern auch auf solche EEPROMs oder Anordnungen angewandt werden, die eine Heißelektronen-Injektion oder dgl. anwenden.

Claims (29)

1. Nicht flüchtige Halbleiterspeichervorrichtung, mit:

• 1. einem Halbleitersubstrat (30),
• 2. einer Vielzahl von Bitleitungen (BL),
• 3. einer Vielzahl von Wortleitungen (WL), die unter Isolierung die Bitleitungen (BL) schneiden,
• 4. einem Speicherzellenarray (MB) mit einer Viel­ zahl von Speicherzellen (Mi1, Mi2, . . ., Mi8), die jeweils einen Transistor mit einem Ladungs­ speicherteil umfassen, und
• 5. einer Vielzahl von Programmiersteuerschaltun­ gen (14, 16, 18, 22, 24; 158, 162, 164),

dadurch gekennzeichnet, daß die Vielzahl der Programmiersteuerschaltungen aufweist:

• 1. eine Speichereinrichtung zum Speichern von Daten, die an jeweilige Speicherzellen zu legende Steuerschreibspannungen festlegen,
• 2. eine Einrichtung, um gleichzeitig die Steuer­ schreibspannungen an die jeweiligen Speicher­ zellen gemäß den durch die Vielzahl von Program­ miersteuerschaltungen gespeicherten Daten zu legen,
• 3. eine Bestimmungseinrichtung zum Bestimmen tat­ sächlich geschriebener Zustände der Speicher­ zellen, und
• 4. eine Einrichtung zum selektiven Modifizieren der gespeicherten Daten aufgrund einer vorbestimmten logischen Beziehung zwischen den bestimmten, tatsächlich geschriebenen Zuständen der Spei­ cherzellen und den durch die Vielzahl von Pro­ grammiersteuerschaltungen gespeicherten tatsäch­ lichen Daten, derart, daß lediglich Speicherzel­ len, die nicht ausreichend geschrieben sind, mit Steuerschreibspannungen beaufschlagt sind, die einen vorbestimmten geschriebenen Zustand in der jeweiligen Speicherzelle erzielen.

2. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die in den Programmiersteuerschaltungen gespeicherten Daten anfänglich auf Anfangsdaten gesetzt sind, und daß dann die in den Programmiersteuerschaltungen (14, 16, 18, 22, 24; 158, 162, 164) gespeicherten An­ fangsdaten gemäß der vorbestimmten logischen Be­ ziehung modifiziert werden.

3. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die An­ fangsdaten von wenigstens einer Eingangsleitung geladen sind.

4. Nicht flüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeich­ net, daß die Vielzahl von Programmiersteuerschal­ tungen (14, 16, 18, 22, 24; 158, 164, 164) gleich­ zeitig die tatsächlich geschriebenen Zustände der Speicherzellen (Mi1, Mi2, . . ., Mi8) bestimmt.

5. Nicht flüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeich­ net, daß die in der Vielzahl von Programmiersteu­ erschaltungen gespeicherten Daten gleichzeitig ge­ mäß der vorbestimmten logischen Beziehung verän­ dert werden.

6. Nicht flüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeich­ net, daß die Programmiersteuerschaltungen (14, 16, 18, 22, 24; 158, 162, 164) eine Einrichtung zum selektiven Ändern der Spannungen der Bitleitun­ gen (BL) gemäß den in den Programmiersteuerschal­ tungen gespeicherten Daten aufweist.

7. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Span­ nungen der Bitleitungen (BL) selektiv und gleich­ zeitig durch die Einrichtung zum selektiven Ändern der Spannungen an den Bitleitungen (BL) veränder­ bar sind.

8. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das selek­ tive Modifizieren der in den Programmiersteuer­ schaltungen gespeicherten Daten und das Anlegen der Steuerschreibspannungen an die jeweiligen Speicherzellen fortsetzbar sind, bis jede Spei­ cherzelle ausreichend geschrieben ist.

9. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Modi­ fizieren der in den Programmiersteuerschaltungen gespeicherten Daten und das Anlegen der Steuer­ schreibspannungen gemäß den in den Programmier­ steuerschaltungen gespeicherten Daten während einer begrenzten Anzahl von Zyklen wiederholbar sind.

10. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Pro­ grammiersteuerschaltungen (14, 16, 18, 22, 24; 158, 162, 164) auf dem Halbleitersubstrat (30) angeordnet sind.

11. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Pro­ grammiersteuerschaltungen (14, 16, 18, 22, 24; 158, 162, 164) neben dem Speicherzellenarray (MB) angeordnet sind.

12. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jede der Programmiersteuerschaltungen (14, 16, 18, 22, 24; 158, 162, 164) mit einer jeweiligen Bitlei­ tung (BL) verbunden ist.

13. Nicht flüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 12, gekennzeichnet durch einen Verifizierabschlußdetektor (28), der erfaßt, ob oder ob nicht alle Speicherzellen (Mi1, Mi2, . . ., Mi8) ausreichend gemäß den modifizierten Daten in den Programmiersteuerschaltungen (14, 16, 18, 22, 24; 158, 162, 164) aufgrund der vorbe­ stimmten logischen Beziehung ausreichend program­ miert sind.

14. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß der Veri­ fizierabschlußdetektor (28) auf dem Halbleiter­ substrat (30) angeordnet ist.

15. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 1, gekennzeichnet durch eine Vielzahl von Schreibschaltungen.

16. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Viel­ zahl von Programmiersteuerschaltungen (14, 16, 18, 22, 24; 158, 162, 164) selektiv die gespeicherten Daten aufgrund der vorbestimmten logischen Bezie­ hung zwischen den bestimmten tatsächlich geschrie­ benen Zuständen der Speicherzellen nach Anlegung von Steuerschreibspannungen an diese und den durch die Vielzahl von Programmiersteuerschaltungen ge­ speicherten Daten vor Anlegung der Steuerschreib­ spannung verändert.

17. Nicht flüchtige Halbleiterspeichervorrichtung, mit:

• 1. einem Halbleitersubstrat (30),
• 2. einer Vielzahl von Bitleitungen (BL),
• 3. einer Vielzahl von Wortleitungen (WL), die unter Isolierung die Bitleitungen (BL) schneiden,
• 4. einem Speicherzellenarray (MB) aus einer Viel­ zahl von Speicherzellen (Mi1, Mi2, . . ., Mi8), deren jede einen Transistor mit einem Ladungs­ speicherteil aufweist, und
• 5. einer Vielzahl von Programmiersteuerschaltun­ gen (14; 158) zum Steuern der Auswahl der Spei­ cherzellen (Mi1, Mi2, . . ., Mi8), der Anlegung von Schreibspannungen angewählte Speicherzellen und der Anlegung von Verifizierspannungen an die gewählten Speicherzellen zum Abtasten tatsäch­ lich geschriebener Zustände der Speicherzellen,

gekennzeichnet durch:

• 1. eine Vielzahl von Datenschaltungen (16, 18, 22, 24; 162, 164)
  zum Speichern von Schreibsteuer­ daten von ersten und zweiten logischen Pegeln, die Schreibspannungen steuern, die an jeweilige Speicherzellen (Mi1, Mi2, . . ., Mi8) zu legen sind, die durch die Programmiersteuerschaltun­ gen (14; 158) ausgewählt sind
  zum selektiven Erfassen tatsächlich geschriebener Zustände von lediglich denjenigen der jeweiligen Speicherzel­ len, die den Datenschaltungen entsprechen, in denen Schreibsteuerdaten des ersten vorbestimm­ ten logischen Pegels gespeichert sind,
  zum Modi­ fizieren gespeicherter Schreibsteuerdaten von dem ersten vorbestimmten logischen Pegel auf den zweiten vorbestimmten logischen Pegel in denje­ nigen Datenschaltungen (16, 18, 22, 24; 162, 164), die Speicherzellen entsprechen, in denen ein erfolgreiches Schreiben von Daten erfaßt wurde,
  zum Aufrechterhalten der gespeicherten Schreibsteuerdaten auf dem ersten vorbestimmten logischen Pegel in den Datenschaltungen, die den Speicherzellen entsprechen, in denen Daten nicht erfolgreich geschrieben sind, und
  zum Aufrecht­ erhalten der gespeicherten Schreibsteuerdaten auf dem zweiten vorbestimmten logischen Pegel in den Datenschaltungen, die den vorbestimmten zweiten logischen Pegel speichern.

18. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die in den Datenschaltungen (16, 18, 22, 24; 162, 164) gespeicherten Daten anfänglich auf Anfangsdaten gesetzt sind.

19. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß die An­ fangsdaten von wenigstens einer Eingangsleitung geladen sind.

20. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die Datenschaltungen (16, 18, 22, 24; 162, 164) gleichzeitig die tatsächlich geschriebenen Zu­ stände der Speicherzellen (Mi1, Mi2, . . ., Mi8) erfassen.

21. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 17, gekennzeichnet durch eine Einrichtung zum selektiven Ändern von Spannungen der Bit­ leitungen (BL) gemäß den in den Datenschaltun­ gen (16, 18, 22, 24; 162, 164) gespeicherten Schreibsteuerdaten.

22. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 21, dadurch gekennzeichnet, daß die Ein­ richtung zum selektiven Ändern von Spannungen der Bitleitungen (BL) gleichzeitig Spannungen der Bit­ leitungen (BL) gemäß den in den Datenschaltun­ gen (16, 18, 22, 24; 162, 164) gespeicherten Schreibsteuerdaten verändert.

23. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß Anlegen, Erfassen und Modifizieren fortsetzbar sind, bis jede der Speicherzellen (Mi1, Mi2, . . ., Mi8) aus­ reichend geschrieben ist.

24. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß Anlegen, Erfassen und Modifizieren während einer begrenzten Anzahl von Zyklen wiederholbar sind.

25. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die Datenschaltungen (16, 18, 22, 24; 162, 164) und die Programmiersteuerschaltungen (14; 158) auf dem gleichen Halbleitersubstrat (30) angeordnet sind.

26. Nicht flüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 17 bis 25, dadurch gekenn­ zeichnet, daß die Datenschaltungen (16, 18, 22, 24; 162, 164) neben dem Speicherzellenarray (MB) angeordnet sind.

27. Nicht flüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 17 bis 26, dadurch gekenn­ zeichnet, daß jede der Datenschaltungen (16, 18, 22, 24; 162, 164) mit einer jeweiligen Bit­ leitung (BL) verbunden ist.

28. Nicht flüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 17 bis 27, dadurch gekenn­ zeichnet, daß jede der Datenschaltungen einen Verifizierabschlußdetektor (28) umfaßt.

29. Nicht flüchtige Halbleiterspeichervorrichtung nach Anspruch 28, dadurch gekennzeichnet, daß jeder der Verifizierabschlußdetektoren (28) auf dem Halb­ leitersubstrat (30) angeordnet ist.