DE4112070C2 - Elektrisch löschbare, nichtflüchtige Halbleiter-Speicheranordnung und selektives Datenlöschverfahren - Google Patents

Description

Die Erfindung bezieht sich auf eine elektrisch löschbare, nichtflüchtige Halbleiterspeicheranordnung nach dem Oberbegriff des Patentanspruches 1 und ein selektives Datenlöschverfahren nach dem Oberbegriff des Patentanspruches 9.

Mit den zunehmenden Anforderungen an hohe Leistung und Zuverlässigkeit von Digitalrechnersystemen ergab sich ein großer Bedarf nach der Entwicklung eines Halbleiterspeichers großer Datenspeicherkapazität, der die vorhandenen nichtflüchtigen Datenspeichervorrichtungen für Digitalrechner­ systeme, wie magnetische Floppy-Diskettenantriebs- oder -lauf­ werkseinheit, Festplatteneinheit (auch als "Hartplattenan­ triebseinheit" bezeichnet) o. dgl., zu ersetzen vermag.

Um diesen Anforderungen zu genügen, sind in neuerer Zeit spezielle elektrisch löschbare und programmierbare Fest­ wertspeicher entwickelt worden, die durch Verkleinerung der Zahl der für jede Speicherzelle benötigten Transistoren auf einem Chip-Substrat einer begrenzten Größe bezüglich ihrer Zellen­ packungsdichte verbessert worden sind. Diese Speicher werden in der vorliegenden Beschreibung als "EEPROMs" bezeichnet werden.

Eine neuere Entwicklung ist der "NAND-EEPROM", welcher der Verwendung eines gesonderten Transistors als Schalt-Gate für jede Speicherzelle nicht bedarf und daher eine ganz beträcht­ liche Verbesserung der Integrationsdichte gewähr­ leistet. Beim NAND-Zellen-EEPROM sind Reihenschaltun­ gen von Floating-Gate-Metalloxidhalbleiter-Feldeffekt­ transistoren oder MOSFETs so angeordnet, daß jede Tran­ sistorreihenschaltung über einen einzigen Schalttran­ sistor mit einer betreffenden der Datenübertragungs­ leitungen verbunden ist. Letztere können als "Bitlei­ tungen" bezeichnet werden. Wenn der Schalttransistor durchschaltet, wird die Reihenschaltung der ihm zuge­ ordneten Floating-Gate-MOSFETs selektiv mit der be­ treffenden Bitleitung verbunden. Aus diesem Grund wird der Schalttransistor auf diesem Fachgebiet üblicher­ weise als "Wähltransistor" bezeichnet.

Jeder der in Reihe angeordneten Floating-Gate-MOSFETs dient als Mindestelement für Digitaldatenspeicherung, welches als einer "Speicherzelle" in herkömmlichen dy­ namischen Randomspeichern oder DRAMs entsprechend an­ gesehen werden kann. In einigen Fällen wird eine Rei­ henschaltung aus MOSFETs als "Speicherzelle" bezeich­ net, doch ist diese Bezeichnungsweise an sich nicht so wesentlich. In der vorliegenden Beschreibung wird jede Reihenanordnung oder jedes Reihenarray von MOSFETs als "NAND-Zelleneinheit" bezeichnet werden. Im allgemeinen enthält jede Transistorreihe vier, acht oder sechzehn Floating-Gate-MOSFETs. Jeder MOSFET weist ein mit einer entsprechenden Wortleitung verbun­ denes Steuergate und ein Floating-Gate oder freischwebendes Gate zum Speichern von eine logi­ sche "1" oder "0" bezeichnenden Ladungsträgern auf. Da jede Speicherzelle durch einen Floating-Gate-MOSFET gebildet sein kann, kann die Integrationsdichte des EEPROMs verbessert und damit seine Speicherkapazität vergrößert sein.

Beim derzeit verfügbaren NAND-Zellen-EEPROM werden Da­ ten sequentiell in die Floating-Gate-MOSFETs, d. h. die Speicherzellentransistoren jeder NAND-Zelleneinheit eingeschrieben. Wenn logische Daten in den EEPROM an einer vorgesehenen Spei­ cheradresse, d. h. in einen gewählten der Floating- Gate-MOSFETs der bezeichneten NAND- Zelleneinheit, eingelesen werden, werden eine hohe Span­ nung Vpp und eine mittlere Spannung oder Zwischenspan­ nung benutzt. Die hohe Spannung beträgt typischerweise 20 V; die mittlere Spannung Vppm besitzt einen Poten­ tialpegel zwischen der Stromquellenspannung Vcc des EEPROMs und der hohen Spannung Vpp und beträgt typi­ scherweise 10 V, wenn die Stromquellenspannung Vcc 5 V beträgt. Die hohe Spannung Vpp wird an die Steuergate­ elektrode eines gewählten Speicherzellentransistors an­ gelegt, während die mittlere Spannung Vppm an die Steu­ ergateelektroden von nichtgewählten Speicherzellentran­ sistoren, die zwischen dem gewählten Speicherzellen­ transistor und dem Wähltransistor liegen, angelegt wird. Die nichtgewählten Speicherzellentransistoren werden dabei durchgeschaltet.

Wenn unter diesen Bedingungen eine Daten eines logi­ schen Pegels "1" (typischerweise eine Spannung von 0 V) entsprechende Spannung einer betreffenden Bitleitung aufgeprägt wird, wird diese Datenspannung zu einer Ziel-Speicherzelle - speziell der Drainschicht eines gewählten Floating-Gate-MOSFETs - über die nichtgewähl­ ten, durchgeschaltet verbleibenden Speicherzellentran­ sistoren übertragen. Dabei wird zwischen der freischwebenden Gateelektrode und der Drainelek­ trode des gewählten Speicherzellentransistors ein elektrisches Feld einer hohen Feldstärke erzeugt. Dies hat zur Folge, daß Elektronen durch Tunneleffekt vom Sub­ strat (Drain) zur freischwebenden Gateelektrode inji­ ziert werden. Der Schwellenwert des gewählten Speicher­ zellentransistors wird dabei in der Richtung positi­ ver Polarität verschoben. Die logische "1"-Dateneinheit wird an der vorgesehenen Zellenadresse gespeichert ("programmiert"). Wenn die mittlere Span­ nung Vppm als eine die logische Dateneinheit "0" ange­ bende Spannung an die Bitleitung angelegt wird, tritt eine Injektion von Elektronen im gewählten Floating- Gate-MOSFET nicht auf. Der Schwellenwert dieses MOSFETs bleibt daher unverändert. Dieser Zustand wird als Spei­ cherzustand für logische Dateneinheit "0" definiert.

Die Speicherzellentransistoren im NAND-Zellen-EEPROM werden gleichzeitig gelöscht, wobei eine vorbestimmte Blockgröße als Einheit, die im allgemeinen der gesamte Abschnitt oder Bereich eines Chips des EEPROMs ist, als ein Block behandelt wird. Dies wird als "gleichzeitiges Löschen" oder "Simultanlöschen" bezeichnet. Dabei wer­ den alle NAND-Zelleneinheiten des EEPROMs elektrisch von den Bitleitungen, dem Substrat und einer gemeinsa­ men Quellenspannung getrennt. Die Steuergateelektroden aller Speicherzellentransistoren liegen auf 0 V, und die Substratspannung sowie das Wannenpotential, wenn die NAND-Zelleneinheiten in einer Wannenzone geformt sind, ist auf die hohe Spannung Vpp gesetzt. Infolgedessen werden in allen Speicherzellentransisto­ ren Elektronen von ihren freischwebenden Gateelektroden zum Substrat oder zur Wannenzone transportiert bzw. freigesetzt. Ihre Schwellenwerte ver­ schieben sich in der Richtung der negativen Polarität. Damit werden die gespeicherten Dateneinheiten gleich­ zeitig elektrisch gelöscht.

Zum selektiven Auslesen gespeicherter Dateneinheiten aus einem bezeichneten unter den Speicherzellentransi­ storen wird eine 0 V betragende Spannung an die Steuer­ gateelektrode des gewählten Speicherzellentransistors angelegt. Die Steuergateelektroden der restlichen Spei­ cherzellentransistoren liegen auf der Stromversorgungs­ spannung Vcc (z. B. 5 V). Diese nichtgewählten Transi­ storen werden aufgrund der Anlegung der Stromversor­ gungsspannung Vcc durchgeschaltet. Unter diesen Be­ dingungen kann die logische Größe der im gewählten Speicherzellentransistor gespeicherten Dateneinheit dadurch bestimmt werden, daß festgestellt wird, ob Strom in der gemeinsamen Versorgungs- bzw. Quellenleitungen fließt, die ebenfalls der bestimmten, den gewählten Speicherzellentransistor enthaltenden NAND-Zelleneinheit zugeordnet ist.

Beim beschriebenen NAND-Zellen-EEPROM werden im Datenlöschmodus die Wähltransistoren an ihren Gate­ elektroden mit der 0 V-Spannung beaufschlagt, während an das Substrat die hohe Spannung Vpp angelegt wird. Dabei entsteht in den Gatisolierschichten der Wähl­ transistoren ein elektrisches Feld einer großen Feld­ stärke. Nach wiederholter Ausführung der erwähnten Simultanlöschung verringert sich die di­ elektrische Durchschlagsfestigkeit oder die Aushaltespannungseigenschaft der Gateisolierschich­ ten der Wähltransistoren. Sobald ein dielektrischer Durchschlag in einem der Wähltransistoren auftritt, ist beim NAND-Zellen-EEPROM keine effektive Datenzugriffs­ leistung mehr zu erwarten. Das gleiche Problem besteht bei NOR-Zellen-EEPROM.

Aus der DE 38 31 538 A1 sind eine elektrisch löschbare, nichtflüchtige Halbleiter-Speicheranordnung und ein selektives Datenlöschverfahren der eingangs genannten Art bekannt. Bei dieser bekannten Speicheranordnung verbleibt das Substrat während verschiedener Betriebsarten auf konstantem Potential, nämlich Masse. Bei einem Löschen wird das Potential der Steuer- Gates von Speicherzellentransistoren verändert, während das Substratpotential konstant bleibt, um dadurch Ladungsträger, also beispielsweise Elektronen, zu einer Wanderung zwischen Floating-Gates und Drain-Schichten der Speicherzellentransis­ toren zu veranlassen.

Weiterhin ist in IEEE Journal of Solid-State Circuits, Bd. 24, Nr. 5, Oktober 1989, Seiten 1238-1242, eine Halbleiter- Speicheranordnung beschrieben, bei der ein Löschen in ähnlicher Weise, wie oben angegeben, durchgeführt wird.

Es ist Aufgabe der vorliegenden Erfindung, eine Halbleiter­ speicheranordnung sowie ein Datenlöschverfahren zu schaffen, die sich durch hohe Betriebszuverlässigkeit speziell beim Löschen auszeichnen.

Zur Lösung dieser Aufgabe sieht die Erfindung eine Halbleiterspeicheranordnung bzw. ein Datenlöschverfahren mit den Merkmalen des Patentanspruches 1 bzw. 9 vor.

Die Speicherzellentransistoren sind in einer vorgewähl­ ten Zahl von Zelleneinheiten angeordnet, von denen jede einen Speicherzellentransistor oder mehrere, in Reihe angeordnete Speicherzellentransistoren enthält. Ein Schalttransistor mit isolierter Gateelektrode ist an einem Endabschnitt jeder Zelleneinheit angeordnet, um diese selektiv mit einer entsprechenden der Datenlei­ tungen zu verbinden. Die elektrische Feldstärke im Schalttransistor wird dabei spezifisch dadurch verrin­ gert, daß seine isolierte Gateelektrode mit einer spe­ ziellen Spannung beaufschlagt wird, deren Polarität derjenigen einer Spannung eines vorgewählten Poten­ tials entspricht, die an das Substrat anzulegen ist, während eine Löschoperation in den Zelleneinheiten durchgeführt wird.

Im folgenden sind bevorzugte Ausführungsformen der Er­ findung anhand der Zeichnung näher erläutert. Es zei­ gen:

Fig. 1 ein Schaltbild zur schematischen Darstellung des allgemeinen Aufbaus eines Speicherzel­ lenarrayteils eines NAND-Zellen-EEPROMs gemäß der Erfindung,

Fig. 2 eine vereinfachte Aufsicht zur schematischen Darstellung einer bestimmten NAND-Zellen­ einheit beim EEPROM gemäß Fig. 1,

Fig. 3 eine schematische Darstellung der Zellen­ einheit, im Schnitt längs der Linie III-III in Fig. 2,

Fig. 4 eine schematische Darstellung der Zellen­ einheit, im Schnitt längs der Linie IV-IV in Fig. 2,

Fig. 5 ein Zeitsteuerdiagramm für Hauptspannungs­ signale, die in verschiedenen Betriebsarten an Hauptteile des NAND-Zellen-EEPROMs gemäß den Fig. 1 bis 4 angelegt werden,

Fig. 6 ein Schaltbild zur Darstellung eines Span­ nungsanlegezustands, in welchem in einem Löschmodus verschiedene Arten von Spannungs­ signalen an die Hauptteile des NAND-Zellen- EEPROMs angelegt sind,

Fig. 7 ein Schaltbild zur Darstellung eines Span­ nungsanlegezustands, in welchem in einem Löschmodus verschiedene Arten von Spannungs­ signalen an die Hauptteile eines NOR-Zel­ len-EEPROMs gemäß einer anderen Ausführungs­ form der Erfindung angelegt sind,

Fig. 8 ein Zeitsteuerdiagramm für Hauptspannungs­ signale, die in einem Blocklöschmodus an die Hauptteile des NAND-Zellen-EEPROMs gemäß den Fig. 1 bis 4 angelegt sind, und

Fig. 9 ein Schaltbild zur Darstellung eines Span­ nungsanlegezustands, in welchem in einem Datenlöschmodus verschiedene Arten von Span­ nungssignalen an die Hauptteile eines NAND- Zellen-EEPROMs im Blocklöschmodus angelegt sind.

In Fig. 1 ist ein NAND-Zellen-EEPROM gemäß einer bevorzugten Ausführungsform der Erfindung allgemein mit 10 bezeichnet; er weist parallele Datenübertragungslei­ tungen BL sowie parallele Programmierleitungen WL auf, welche die Datenübertragungsleitungen BL unter Isolierung auf einem Silizium-Substrat 12 (in Fig. 2 sichtbar) schneiden oder überkreuzen. Die Datenüber­ tragungsleitungen BL werden als "Bitleitungen", die Programmleitungen WL als "Wortleitungen" bezeichnet.

Jede Bitleitung BLi (i = 1, 2, . . ., n) ist in ihrem unteren halben Bereich mit einer Reihenschaltung Ui aus einer vorbestimmten Zahl von Transistoren verbunden. Die Transistoren können Floating-Gate-Durchtunnelungs- Metalloxidhalbleiter-Feldeffekttransistoren (FATMOSFETs) M sein, bei denen Minoritätsträger durch­ getunnelt werden können, um ein freischwebendes Gate unter dem Einfluß eines aufgeprägten elektrischen Felds aufzuladen oder zu entladen. Bei der dargestellten Aus­ führungsform besteht jede Transistorreihenschaltung Ui aus vier Floating-Gate-Durchtunnelungs-MOSFETs Mi1, Mi2, . . ., Mi4. Bei der Reihenschaltung U1 sind bei­ spielsweise derartige MOSFETs M11, M12, . . ., M14 gemäß Fig. 1 in Reihe miteinander angeordnet. Jeder MOSFET Mÿ (i = 1, 2, . . ., n; j = 1, 2, . . ., 4) wirkt als "Speicherzelle" zum Speichern einer Binärbitdatenein­ heit, d. h. einer logischen "1" oder "0". Die Gruppe der vier in Reihe angeordneten Speicherzellen ist im fol­ genden als NAND-Zelleneinheit bezeichnet. Floating- Gate-Durchtunnelungs-MOSFETs M sind im folgenden als "Speicherzellentransistoren" oder einfach "Speicherzel­ len" bezeichnet. Es ist darauf hinzuweisen, daß die Matrixkonfiguration von Zeilen und Spalten der Spei­ cherzellen in der oberen Hälfte gemäß Fig. 1 im wesent­ lichen der beschriebenen Matrixform gleich ist, so daß zur Vereinfachung der Beschreibung auf ihre nähere Er­ läuterung verzichtet werden kann.

In jeder NAND-Zelleneinheit Ui sind die Speicherzellen Mi1, Mi2, . . ., Mi4 an ihren Steuergateelektroden elek­ trisch mit den jeweiligen Wortleitungen WL1, WL2, . . ., WL4 verbunden. Jede der NAND-Zelleneinheiten U1, U2, Un ist mit einer entsprechenden (BLi) der Bitlei­ tungen BL über einen ersten Isolierschichttransistor Qs1, der ein MOSFET sein kann, verbunden. Beispielsweise ist die NAND-Zellenein­ heit U1 über einen MOSFET Qs1 mit der Bitleitung BL1 verbunden. Der MOSFET Qs1 in der NAND-Zelleneinheit U1 ist zusammen mit den MOSFETs in den restlichen NAND- Zelleneinheiten U2, . . ., Un an der jeweiligen Steuer­ gateelektrode mit einer Steuergateleitung SG1 verbun­ den. Jeder MOSFET Qs1 wird in Abhängigkeit von einem Spannungssignal Vsg1, das an die Steuergateleitung SG1 angelegt wird, selektiv durchgeschaltet. Im Durchschalt­ zustand ist die dem Wähltransistor Qs1 zugeordnete NAND-Zelleneinheit Ui mit einer entsprechenden Bitlei­ tung BLi verbunden. Aus diesem Grund wird der Schalt- MOSFET Qs1 im folgenden als "erster Wähltransistor" be­ zeichnet werden.

Gemäß Fig. 1 ist jede NAND-Zelleneinheit U1 bis Un über einen zweiten Isolierschichttransistor Qs2, z. B. einen MOSFET, an eine gemeinsame Quellenspannung Vs ange­ schlossen. In der NAND-Zelleneinheit U1 ist beispiels­ weise der zweite MOSFET Qs2 zwischen die gemeinsame Quellenspannung Vs und die Sourceelektrode des die letzte Stufe bildenden Speicherzellentransistors M14 in der NAND-Zelleneinheit U1 geschaltet. Der zweite MOSFET Qs2 ist an seiner Steuergateelektrode zusammen mit den entsprechenden MOSFETs in den restlichen NAND-Zellen­ einheiten U2 bis Un mit einer zweiten Steuergateleitung SG2 verbunden. Jeder MOSFET Qs2 führt eine Schaltopera­ tion in Abhängigkeit von einem Spannungssignal Vsg2 aus, das an die Steuergateleitung SG2 angelegt wird. Wenn der zweite MOSFET Qs2 durchgeschaltet ist, ist eine entsprechende, ihm zugeordnete NAND-Zelleneinheit Ui elektrisch mit der gemeinsamen Quellenspannung Vs ver­ bunden. Im folgenden wird der Schalt-MOSFET Qs2 als "zweiter Wähltransistor" bezeichnet werden.

Fig. 2 veranschaulicht in Aufsicht die vier Speicher­ zellentransistoren M11 bis M14 in der NAND-Zellenein­ heit U1. In dieser Darstellung sind aus zeichneri­ schen Gründen etwaige, gewöhnlich zwischen den gestapel­ ten Halbleiterschichten gebildete dielektrische Schich­ ten weggelassen. Jeder der Speicherzellentransistoren M11 bis M14 weist eine elektrisch freischwebende oder potentialfreie Gateelektrode ("floating gate") 16-i (i = 1, 2, . . ., 4) auf, die unter Isolierung über einer P-Typ-Halbleiter-Wannenzone 12 vorgesehen ist, welche in der Oberseite eines N-Halbleitersubstrats 14 ausge­ bildet ist (bezüglich der Einzelheiten vgl. Fig. 3). Jeder Speicherzellentransistor weist außerdem eine Steuergateelektrode (Steuergate) 18-i auf, die unter Zwischenfügung einer Isolierung über dem floating Gate liegt. Die Steuergates 18-1, 18-2, 18-3 und 18-4 wirken dabei jeweils als Wortleitungen WL1, WL2, . . ., WL4. In Fig. 2 sind die unten liegenden floating oder freischwebenden Gates 16 mit einer größe­ ren Breite als die Steuergates 18 dargestellt, doch dient diese Darstellung lediglich zur besseren Veran­ schaulichung. In der Praxis ist die Breite der frei­ schwebenden Gates praktisch die gleiche wie die der Steuergates. Die Breite beider Elektroden beträgt bei­ spielsweise 1 µm. Erster und zweiter Wähl­ transistor Qs1 bzw. Qs2 sind an den beiden (gegenüber­ liegenden) Endabschnitten der NAND-Zelleneinheit U1 angeordnet. Diese Wähltransistoren Qs1 und Qs2 weisen Steuergates 20 bzw. 22 auf, die als "Wählgates" be­ zeichnet werden.

Die Bitleitung BL1 besteht aus einer metallischen Schicht oder Metallschicht 24, die so langgestreckt ist, daß sie unter Zwischenfügung einer Isolierung die Steuergates 16, das erste Wählgate 20 und das zweite Wählgate 22 überkreuzt. Der erste Wähltransistor Qs1 ist an seiner Drainelektrode über einen Kontaktloch­ teil 26 mit der als Bitleitung BL1 dienenden Metall­ schicht 24 verbunden. Der zweite Wähltransistor Q12 ist an seiner Sourceelektrode an eine Wannenspannung Vwell angeschlossen, welche der gemeinsamen Quellenspannung Vs entspricht.

Der Querschnittsaufbau eines der Speicherzellentransi­ storen M in der NAND-Zelleneinheit U1, beispielsweise des Transistors M11, ist in Fig. 3 im einzelnen veran­ schaulicht. Gemäß Fig. 3 ist die P-Wannenzone 12 in einem ausgewählten Bereich der Oberfläche des N- Substrats 14 ausgebildet. Eine isolierende Dünnfilm­ schicht 30 ist in einem Elementerzeugungsbereich abge­ lagert, der in der Oberseite der P-Wannenzone 12 durch eine isolierende Elementtrennschicht 32 festgelegt ist. Die isolierenden Schichten oder Isolierschichten 30 und 32 können thermische Oxidschichten sein. Die Isolier­ schicht 30 besitzt eine Dicke von 11 nm. Diese Schicht 30 dient als Gateisolier-Dünnfilm. Die freischwebende Gateelektrode 16 ist auf der Gate-Isolierschicht 30 an­ geordnet; ihre Länge ist zweckmäßig so gewählt, daß sie mit ihren gegenüberliegenden Enden die Elementtrenn­ schicht 32 überlagert. Die floating oder freischwebende Gateelektrode 16 ist mit einer Isolierschicht 34 be­ deckt, die eine Dicke von 35 nm aufweist. Auf der Iso­ lierschicht 34 ist die Steuergateelektrode 18 geformt, die im wesentlichen die gleiche Dicke wie die frei­ schwebende Gateelektrode 16 aufweist. Die Steuergate­ elektrode 18 ist so langgestreckt ausgebildet, daß sie der Wortleitung WL1 entspricht (vgl. Fig. 3). Die frei­ schwebende bzw. potentialfrei Gateelektrode 16 bildet zwischen sich und der Wannenzone 12 eine be­ stimmte Kapazität C1; außerdem bildet sie eine weitere Kapazität C2 zwischen sich und der Steuergateelektrode 16. Die Kapazität C1 ist dabei kleiner als die Kapazi­ tät C2. Im Fall einer stark vergrößerten Speicherinte­ grationsdichte kann C1 größer sein als C2; auch in die­ sem Fall braucht jedoch das angegebene Spannungsanlege­ schema nicht geändert zu werden. Die Steuergateelek­ trode 18 ist mit der Isolierschicht 36 bedeckt. Die als Bitleitung BL1 dienende metallische Verdrahtungsschicht 24 ist auf der Isolierschicht 36 angeordnet.

Gemäß Fig. 4 sind in der Oberfläche der P-Wannenzone 12 N-Halbleiterdiffusionsschichten 40, 42, 44, 46, 48, 50 und 52 angeordnet. Diese Schichten sind längs der Ver­ laufsrichtung der Bitleitung BL1 mit vorbestimmten ge­ genseitigen Abständen ausgerichtet. Die N-Schicht 40 dient als Drainelektrode des ersten Wähltransistors Qs1. In dieser Schicht 40 ist eine stark dotierte N- (N⁺-)Diffusionsschicht 54 vorgesehen. Aus Fig. 4 geht ohne weiteres hervor, daß die N⁺-Schicht 54 über den Kontaktlochteil 26 mit der als Bitleitung BL1 dienenden Verdrahtungsschicht 24 verbunden ist. Die N-Schicht 42 dient als Sourceelektrode des ersten Wähltransistors Qs1. Die N-Schicht 42 dient auch als Drainelektrode des benachbarten Speicherzellentransistors M11. Auf ähnli­ che Weise dient die N-Schicht 44 als Sourceelektrode und Drainelektrode der beiden benachbarten Speicher­ zellentransistoren M11 und M12. Die N-Schicht 52 dient als Sourceelektrode des zweiten Wähltransistors Qs2.

Die isolierte Wählgateelektrode 20 des ersten Wähl­ transistors Qs1 weist einen doppellagigen Aufbau aus zwei übereinander geschichteten polykristallinen Sili­ ziumschichten 20a und 20b auf. Die Wählgateelektrode 22 des zweiten Wähltransistors Qs2 besitzt einen ähnlichen doppellagigen Aufbau aus zwei übereinander geschichte­ ten polykristallinen Siliziumschichten 22a und 22b. Die Kanallänge L1 des ersten Wähltransistors Qs1 ist größer als diejenige des zweiten Wähltransistors Qs2. Die ver­ größerte Kanallänge L1 des ersten Wähltransistors Qs1 dient zur Verhinderung einer etwaigen "Durchgriff"-Er­ scheinung, die dann auftreten kann, wenn über die Bitlei­ tung BL1 die hohe Spannung angelegt wird. In bestimmten Fällen, in denen keine Gefahr für das Auftreten eines Durchgriffs besteht, können unter den gleichen Konstruk­ tionsbedingungen die Kanallängen L1 und L2 jeweils gleich sein.

Im folgenden sind die Betriebsarten des NAND-Zellen- EEPROMs 10 mit dem beschriebenen Aufbau erläutert. Aus Vereinfachungsgründen bezieht sich die folgende Be­ schreibung auf eine typische gewählte NAND-Zellenein­ heit U1; das gleiche gilt aber für die restlichen NAND- Zelleneinheiten U2 bis Un. Grundsätzlich werden die Simultandatenlöschoperation und die selektive Ein­ schreiboperation, wie sie im folgenden beschrieben sind, durch Minoritätsträgerverschiebung auf Grundlage des sog. "F-N-Durchtunnelungs"-Effekts zwischen der P-Wannenzone 12 und der freischwebenden Gateelektrode eines oder mehrerer bezeichneter Spei­ cherzellentransistoren realisiert.

Wenn der EEPROM 10 zu einem Zeitpunkt t1 in einen Löschmodus gesetzt ist, können alle Speicherzellen­ transistoren in der NAND-Zelleneinheit U1 gleichzeitig gelöscht werden, indem gleichzeitig verschiedene Arten von Spannungen an die zugeordnete Bitleitung BL2, die Wortleitungen WL1 bis WL4 und die Wählgateleitungen SG1 und SG2 angelegt werden, wie dies in der Darstellung von Fig. 5 veranschaulicht ist. Genauer gesagt im Simultanlöschmodus, der auf eine Zeitspanne vom Zeit­ punkt t1 bis zu einem Zeitpunkt t2 (Fig. 5) festgelegt sein kann, wird eine Spannung von 0 V an alle Wortlei­ tungen WL1 bis WL4 angelegt. Das Wannenpotential Vwell und das Substratpotential Vsub sind oder werden dabei auf der hohen Spannung (z. B. 18 V) gehalten. Charakte­ ristischerweise wird die hohe Spannung (= 18 V) auch sowohl an die erste Wählgateleitung SG1 als auch die zweite Wählgateleitung SG2 angelegt. Die Wähltransisto­ ren Qs1 und Qs2 werden dadurch durchgeschaltet; die Reihenanordnung aus vier Speicherzellentransistoren M11 bis M14 in der NAND-Zelleneinheit U1 wird dabei elek­ trisch mit dem Wannenpotential Vwell und der betreffen­ den Bitleitung BL1 verbunden. Eine auf der Bitleitung BL1 liegende Spannung Vbit besitzt ein Potential, das dem der hohen Spannung (= 18 V) gleich ist. Während der Löschoperation wird die benachbarte Bitleitung BL2 auf ähnliche Weise zusammen mit den restlichen Bitleitungen auf der hohen Spannung gehalten. Die angelegten Span­ nungen sind in Fig. 6 zeichnerisch zusammengefaßt.

Durch Anlegung der o.g. Spannungen werden in allen Speicherzellentransistoren M, einschließlich der Spei­ cherzellentransistoren M11 bis M14 in der NAND-Zellen­ einheit U1, Minoritätsträger (Elektronen), die in ihren freischwebenden Gateelektroden 16 aufgespeichert wor­ den sind, durch F-N-Durchtunnelung gleichzeitig zur P- Wannenzone 12 freigesetzt. Infolgedessen ver­ schieben sich die Schwellenwertspannungen aller Speicherzellentransistoren M in Rich­ tung auf eine negative Größe. Der resultierende Zustand entspricht dem Datenlöschzustand.

Anschließend wird der EEPROM 10 in einen Einschreib- oder Einlesemodus gesetzt. In der NAND-Zelleneinheit U1 (und ähnlich in den anderen NAND-Zelleneinheiten) werden die darin enthaltenen Speicherzellentransistoren se­ quentiell in einer bestimmten Reihenfolge der Transisto­ ren M14, . . ., M12 und M11 Dateneinschreiboperationen (Programmieroperationen) unterworfen. Der die letzte Stufe bildende Speicherzellentransistor (M14), der am weitesten vom ersten Wähltransistor Qs1 angeordnet ist, wird für die Dateneinschreibung zuerst gewählt. Der Speicherzellentransistor M11 der ersten Stufe wird zu­ letzt gewählt.

Wenn der Speicherzellentransistor M14 der letzten Stufe in der NAND-Zelleneinheit U1 gewählt wird oder ist, wird während einer Zeitspanne vom Zeitpunkt t2 bis zu einem Zeitpunkt t3 eine Steuergatespannung Vcg4 eines hohen Potentials von z. B. 20 V an die zugeordnete Wort­ leitung WL4 angelegt. An die restlichen Wortleitungen WL1 bis WL3 anzulegende Steuergatespannungen Vcg1 bis Vcg3 werden auf der mittleren Spannung von z. B. 10 V gehalten. Eine Spannung Vsg1 auf der ersten, dem ersten Wähltransistor Qs1 zugeordneten Wählgateleitung SG1 wird auf der mittleren Spannung (= 10 V) gehalten, so daß die NAND-Zelleneinheit U1 an ihrem einen Ende (d. h. der Drainelektrode 42 des Speicherzellentransistors M11) mit der Bitleitung BL1 verbunden ist. Eine Span­ nung Vsg2 auf der zweiten, dem zweiten Wähltransistor Qs2 zugeordneten Wählgateleitung SG2 wird ebenfalls auf der mittleren Spannung gehalten; demzufolge ist die NAND-Zelleneinheit U1 an ihrem anderen Ende (d. h. an der Sourceelektrode 50 des Speicherzellentransistors M14) mit der gemeinsamen Quellenspannung Vs verbunden.

Unter diesen Bedingungen wird die Bitleitungsspannung Vbit1 auf ein bestimmtes Potential gesetzt, das ent­ sprechend einer einzuschreibenden Dateneinheit in Form einer logischen "1" oder "0" gewählt ist. Wenn in den gewählten Speicherzellentransistor M14 eine logische "1" eingeschrieben oder programmiert werden soll, be­ trägt die Datenspannung gemäß Fig. 5 0 V. Wenn dagegen eine logische "0" gespeichert werden soll, entspricht die Datenspannung 10 V. Wenn die Bitleitungsspannung Vbit1 gleich 0 V ist, wird die Spannung zur Drainelek­ trode 48 (vgl. Fig. 4) des gewählten Transistors M14 über nichtgewählte Speicherzellentransistoren M11 bis M13 übertragen, die durchgeschaltet sind und damit ein­ fach als "Datenübertragungstorelemente" dienen. Im ge­ wählten Transistor M14 werden Elektronen durch Durch­ tunnelung von seiner Drainelektrode in die freischwe­ bende Gateelektrode 16-4 (vgl. Fig. 2) injiziert. Die Schwellenspannung dieses Transistors M14 verschiebt sich auf eine positive Größe. Der Verschiebungszustand kann einem programmierten Zustand für eine logische "1" entsprechen. Es ist darauf hinzuweisen, daß das ge­ nannte Durchtunneln nicht auftritt, wenn die Bitlei­ tungsspannung Vbit1 gleich 10 V ist. Dabei verschiebt sich die Schwellenspannung des gewählten Speicherzel­ lentransistors M14 nicht, sie bleibt vielmehr unverän­ dert.

Gemäß Fig. 5 wird in der nächsten Periode zwischen dem Zeitpunkt t3 und einem Zeitpunkt t4 sodann der nächste Speicherzellentransistor M13 in der NAND-Zelleneinheit U1 gewählt. Dabei wird, ähnlich wie im vorher beschrie­ benen Fall, die hohe Steuergatespannung Vcg3 (= 20 V) an die mit dem gewählten Transistor M13 verbundene Wort­ leitung WL3 angelegt; die Spannungen Vcg1, Vcg2 und Vcg4 des mittleren Potentials (= 10 V) werden an die restlichen Wortleitungen WL1 und WL4 angelegt. Der grundsätzliche Mechanismus für das Dateneinschreiben in den Transistor M13 ist im wesentlichen der gleiche wie im oben beschriebenen Fall. Anschließend wird der Spei­ cherzellentransistor M12 gewählt. Hierauf wird der Speicherzellentransistor M11 gewählt. Die Datenein­ schreiboperation für jeden dieser Transistoren erfolgt auf die gleiche Weise, wie oben beschrieben.

Zu einem Zeitpunkt t6 wird der EEPROM 10 in einen Aus­ lesemodus gesetzt. Dabei sei angenommen, daß die Wort­ leitung WL4 bezeichnet bzw. angesteuert ist. Zu diesem Zeitpunkt liegt eine 0 V betragende Spannung nur an der bezeichneten Wortleitung WL4 an. Die restlichen Wort­ leitungen WL1 bis WL3 werden oder sind mit einer Aus­ lesespannung eines vorausgewählten Potentials (z. B. 5 V) beaufschlagt. Die Spannung von 5 V wird auch an erste und zweite Wählgateleitungen SG1 bzw. SG2 ange­ legt. An die Bitleitung BL1 wird eine zweckmäßige Span­ nung angelegt, um zu bestimmen, ob eine Auslesedaten­ einheit eine logische "1" oder eine "0" ist, indem mit­ tels eines an sich bekannten Meß- oder Leseverstärker­ kreises festgestellt wird, ob ein Strom in der Bitlei­ tung BL1 fließt. Die zweckmäßige Spannung kann in einem Potentialbereich zwischen 1 V und 5 V gewählt sein.

Wenn beim EEPROM 10 gemäß der Erfindung die hohe Span­ nung (= 20 V) im Simultanlöschmodus an die P-Wannenzone 12 und das Substrat 14 angelegt ist, ist oder wird die gleiche Spannung auch an erste und zweite Wählgatelei­ tung SG1 bzw. SG2 angelegt. Durch die Anlegung einer solchen hohen Spannung an die Wählgateleitung SG1 kann das interne elektrische Feld bzw. die interne elektri­ sche Feldstärke in ihrem Gateisolierfilm in jeder NAND- Zelleneinheit U1, U2, . . ., Un abgeschwächt werden. Hier­ durch wird es möglich, eine unerwünschte Abnahme der dielektrischen Aushaltecharakteristik (dielektrischen Durchbruchleistung) zu verringern oder zu beseitigen, wie sie nach wiederholter Durchführung von Löschopera­ tionen im EEPROM 10 auftreten kann, so daß damit der EEPROM 10 vor einer Beeinträchtigung seiner Grundeigen­ schaften bei Durchführung wiederholter Löschoperationen "geschützt" werden kann. Dieser Umstand trägt zu einer Verbesserung der Betriebszuverlässigkeit des EEPROMs 10 bei.

Die vorstehend beschriebenen Merkmale gemäß der Erfin­ dung sind nicht nur auf NAND-Zellen-EEPROMs, sondern auch auf NOR-Zellen-EEPROMs anwendbar. Die Spannungs­ anlegetechnik für den Fall eines solchen NOR-Zellen- EEPROMs ist nachstehend näher beschrieben.

Gemäß Fig. 7 enthält ein NOR-Zellen-EEPROM 60 zwei Speicherzellentransistoren M11 und M12, die einer Bit­ leitung BL1 zugeordnet sind. Der Speicherzellentransi­ stor M11 ist dabei über einen Wähltransistor Qs11 mit der Bitleitung BL1 verbunden. Der andere Speicherzel­ lentransistor M12 ist über einen anderen Wähltransistor Qs12 an die gleiche Bitleitung BL1 angeschlossen. Die Wähltransistoren Qs11 und Qs12 sind an ihren Gateelek­ troden mit Wählgateleitungen SG11 bzw. SG12 verbunden. Der restliche Aufbau bei dieser Ausführungsform ist im Grunde der gleiche wie bei der vorher beschriebenen Ausführungsform. Wenn im Löschmodus eine hohe Spannung von z. B. 18 V an die P-Wannenzone 12 und das Substrat 14 angelegt ist, liegt die gleiche Spannung auch an er­ ster und zweiter Wählgateleitung SG11 bzw. SG12 an. Durch diese Spannungsanlegung kann die Intensität oder Stärke des internen elektrischen Felds in den Gateiso­ lierschichten dieser Wähltransistoren Qs22, Qs12 abgeschwächt werden, so daß dadurch die Betriebszuverlässigkeit des NOR-Zellen-EEPROMs 60 aus den gleichen Gründen wie bei der vorher beschriebenen Ausführungsform verbessert wird.

Von besonderer Bedeutung ist dabei, daß das Merkmal der beschriebenen elektrischen Feldstärkenabschwächung gemäß der Erfindung bei Anwendung auf NAND-Zellen- EEPROMs eine überraschende technische Wirkung bietet: Die Möglichkeit einer "Blocklösch"-Operation, die auf dem einschlägigen Fachgebiet seit langer Zeit ange­ strebt worden ist. Mit anderen Worten: mit dem Merkmal der elektrischen Feldstärkenabschwächung in den Wähl­ gates kann die Datenlöschung selektiv an beliebigen der Speicherzellentransistoren unter den NAND-Zelleneinhei­ ten U1, U2, . . ., Un durchgeführt werden, und zwar zu­ sätzlich zur oben beschriebenen Simultanlöschoperation. Die restliche Beschreibung bezieht sich nun auf die Er­ läuterung dieser "Blocklöschung".

Bezüglich des anhand der Fig. 1 bis 4 beschriebenen NAND-Zellen-EEPROMs 10 sei im folgenden ein Fall be­ trachtet, in welchem - ohne Änderung des Datenspeicher­ zustands des Speicherzellentransistors M13 - eine Da­ tenlöschung nur an den restlichen Speicherzellentran­ sistoren M11, M12, . . ., M14 in der NAND-Zelleneinheit U1 erfolgt. Während in diesem Fall gemäß Fig. 8 die hohe Spannung (= 18 V) an die P-Wannenzone 12 und das N-Substrat 14 angelegt wird, liegt die gleiche Span­ nung auch an der Wortleitung WL3 an, die einem spezifi­ schen, nicht zu löschenden Speicherzellentransistor M13 zugeordnet ist. An die restlichen Wortleitungen WL1, WL2 und WL4 wird eine 0 V betragende Spannung angelegt. Dieses Spannungsanlegeschema in der NAND-Zelleneinheit U1 im "Blocklösch"-Modus ist zur besseren Verdeutli­ chung in Fig. 9 zeichnerisch dargestellt.

Mit dieser Spannungsanlegung wird die Entstehung eines etwaigen elektrischen Felds bzw. einer elektrischen Feldstärke zwischen den freischwebenden Gateelektroden und der P-Wannenzone 12 in jedem der Speicherzellen­ transistoren M13, M23, . . ., Mn3, die längs der Wortlei­ tung WL3 ausgerichtet sind, verhindert. Aus diesem Grund werden von den frei schwebenden Gateelektroden dieser spezifischen Speicherzellentransistoren keine Elektronen freigesetzt, vielmehr werden diese Transistoren daran gehindert, einer Datenlöschung unterworfen zu werden. Da an den restlichen Wortleitun­ gen WL1, WL2 und WL4, wie bei der vorher beschriebenen Ausführungsform, eine Spannung von 0 V anliegt, erfolgt eine Datenlöschung an den anderen Speicherzellentran­ sistoren M11, M12, M14, M21, M22, M24, . . . Mn1, Mn2, Mn4. Wenn die Steuergateleitung eine Wortleitung WLi darstellt, ist es möglich, die restlichen mehreren Ein­ heiten von Wortdaten selektiv zu löschen, während nur eine Wortdateneinheit unverändert aufrechterhalten wird. Diese selektive Datenlöschung kann als "Block­ lösch"-Operation bezeichnet werden. Wie ohne weiteres aus Fig. 8 hervorgeht, können die Dateneinschreib- und -ausleseoperationen in diesem Fall die gleichen sein wie bei der vorher beschriebenen Ausführungsform.

Die Erfindung ist keineswegs auf die vorstehend be­ schriebenen speziellen Ausführungsformen beschränkt, sondern verschiedenen Änderungen und Abwandlungen zu­ gänglich.

Beispielsweise ist die im Simultanlöschmodus an erste und zweite Wählgateleitung SG1 bzw. SG2 anzulegende hohe Spannung - oder die hohe Spannung, die an spezi­ fische Wortleitungen angelegt werden soll, welche einem nicht-gewählten Speicherzellentransistor M13 zugeordnet sind, der im Blocklöschmodus zur Ver­ besserung der dielektrischen Aushalteeigenschaft nicht gelöscht werden soll - nicht notwendigerweise auf eine Spannung mit dem gleichen Potentialpegel beschränkt, wie ihn die an die P-Wannenzone 12 und das Substrat 14 angelegte Spannung aufweist. Bei der praktischen An­ wendung der Erfindung kann der Spannungspotentialpegel innerhalb eines zulässigen Bereichs frei modifiziert und auf verschiedene Spannungspegel gesetzt werden.

In diesem Zusammenhang ist folgendes zu beachten: Die "hohe Spannung" zur Verbesserung der dielektrischen Aushalteeigenschaft (dielektrischen Durchbruchfestig­ keit) muß so gewählt sein, daß die an jede der Wähl­ gateleitungen SG1 und SG2 oder die spezifische Wortlei­ tung anzulegende hohe Spannung die gleiche Polarität besitzt wie die "hohe Spannung", die an die Wannenzone 12 und das Substrat 14 angelegt wird, d. h. sie muß eine positive Polarität besitzen. Insbesondere ist es dabei zu bevorzugen, daß die erstere Spannung so gewählt ist, daß die Differenz zwischen ihr und der letztgenannten Spannung nicht mehr als 10 V beträgt. Wenn somit der hohe Potentialpegel der Spannungen Vwell und Vsub 18 V beträgt, empfiehlt es sich, den hohen Potentialpegel der Spannung Vsg1, Vsg2 oder Vsg3 innerhalb des zwi­ schen 8 V und 18 V definierten Bereichs zu wählen. Diese Konstruktions- oder Auslegungsregel ist lediglich eine Empfehlung. In anderer praktischer Anwendung ist es möglich, die Stromversorgungsspannung Vcc (typischer­ weise 5 V) als die genannte "hohe Spannung" zu benut­ zen, die an die ersten und zweiten Wählgateleitungen SG1 bzw. SG2 anzulegen ist. In diesem Fall kann eben­ falls eine Verbesserung der dielektrischen Aushalte­ charakteristik erwartet werden.

Claims (13)

1. Elektrisch löschbare, nichtflüchtige Halbleiter­ speicheranordnung, mit:

• - einem Halbleiter-Substrat (14),
• - Datenübertragungsleitungen (BL), die auf dem Substrat (14) angeordnet sind,
• - Programmleitungen (WL), die isoliert die Daten­ übertragungsleitungen (BL) auf dem Substrat (14) schneiden und dazwischen Kreuzungspunkte festle­ gen, und
• - Feldeffekttransistoren (M) an den Kreuzungspunk­ ten als Speicherzellentransistoren, deren jeder einen Ladungsträgerspeicherteil und ein Steuergate hat, das mit einer entsprechenden Programm­ leitung (WL) verbunden ist, wobei:
• - die Speicherzellentransistoren (M) in eine Viel­ zahl von Zelleneinheiten (U1, U2, . . ., Un) unter­ teilt ist, deren jede einen Speicherzellentran­ sistor (M11, M12) oder eine Reihenan­ ordnung von Speicherzellentransistoren (M11-M14) hat, und
• - ein Schalttransistor (Qs1) ein isoliertes Gate aufweist und an einem ersten Endteil jeder der Zelleneinheiten (U1, U2, . . ., Un) vorgesehen ist, um diese selektiv mit einer entsprechenden Daten­ übertragungsleitung (BL) zu verbinden,
  dadurch gekennzeichnet, daß
• - das Substrat (14) während einer Löschoperation für die Zelleneinheiten potentialmäßig auf ein vorgewähltes Potential veränderbar ist, und
• - das isolierte Gate mit einer spezifischen Span­ nung beaufschlagt ist, deren Polarität die glei­ che ist wie diejenige des vorgewählten Potentials während der Löschoperation, um dadurch eine Po­ tentialdifferenz zwischen dem isolierten Gate und dem Substrat (14) zu vermindern.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das vorgewählte Potential und die spezifische Spannung von positiver Polarität sind.

3. Anordnung nach Anspruch 1 oder 2, dadurch gekenn­ zeichnet, daß die spezifische Spannung eine Gleich­ spannung eines Potentialpegels ist, der von Null bis zu dem vorgewählten Potential reicht.

4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Differenz der spezifischen Spannung von dem vorgewählten Potential im wesentlichen 10 Volt oder kleiner ist.

5. Anordnung nach Anspruch 1 oder 3, gekennzeichnet durch eine Halbleiter-Wannenzone (12) in dem Sub­ strat (14) eines dem Leitfähigkeitstyp des Substra­ tes (14) entgegengesetzten Leitfähigkeitstyps, wo­ bei die Speicherzellentransistoren (M) und der Schalttransistor (Qs1) in der Wannenzone (12) an­ geordnet sind.

6. Anordnung nach Anspruch 5, gekennzeichnet durch einen weiteren Schalttransistor (Qs2), der ein isoliertes Gate hat und an einem zweiten Endteil jeder der Zelleneinheiten (U1, U2, . . ., Un) vor­ gesehen ist, um diese mit einer Quellenspannung (Vs) der Anordnung zu verbinden.

7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die spezifische Spannung an dem isolierten Gate des anderen Schalttransistors (Qs2) während einer Löschoperation in den Zelleneinheiten (U1, U2, Un) anliegt.

8. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die spezifische Spannung während der Löschope­ ration an eine oder mehrere gewählte Programmlei­ tungen (WL) anlegbar ist, um damit ein Löschen be­ stimmter Speicherzellentransistoren, die der gewähl­ ten Programmleitung (WL3) zugeordnet sind, zu verhindern.

9. Selektives Datenlöschverfahren bei einem elektrisch löschbaren nichtflüchtigen Halbleiterspeicher mit Datenübertragungsleitungen (BL) auf einem Halblei­ ter-Substrat (14), Programmleitungen (WL), die iso­ liert die Datenübertragungsleitungen (BL) auf dem Substrat (14) kreuzen, um dazwischen Kreuzungspunk­ te zu bilden, einer Vielzahl von Zelleneinheiten (U), die den Datenübertragungsleitungen (BL) und den Programmleitungen (WL) zugeordnet sind, wobei jede der Zelleneinheiten (U) eine Reihenschaltung von Speicherzellentransistoren (M11 bis M14) hat, die an den Kreuzungspunkten vorgesehen sind, und jeder der Transistoren eine Ladungsträgerspeicher­ schicht und ein Steuergate hat, an dem eine entspre­ chende Programmleitung an jedem Transistor ange­ schlossen ist, und wobei ein Schalttransistor (Qs1) mit einem isolierten Gate in jeder Zelleneinheit (U) vorgesehen ist, um selektiv die Zelleneinheit mit einer entsprechenden Datenübertragungsleitung (BL) zu verbinden, gekennzeichnet durch die folgenden Verfahrensschrit­ te:

• - Beaufschlagen des Substrates (14) mit einer er­ sten Spannung eines vorgewählten Potentials,
• - Beaufschlagen einer bezeichneten Programmleitung (WL) mit einer zweiten Spannung, deren Polarität der Polarität der ersten Spannung entspricht, während im wesentlichen gleichzeitig
• - die übrigen Programmleitungen (WL) auf einem vor­ gewählten Spannungspotential gehalten werden, das die Menge der in dem Ladungsträgerspeicherteil der den übrigen Programmleitungen zugeordneten Speicherzellentransistoren gespeicherten Ladungs­ träger verändert, so daß
• - eine Löschoperation selektiv in den Speicherzel­ lentransistoren ausgeführt wird.

10. Verfahren nach Anspruch 9, gekennzeichnet durch den folgenden weiteren Schritt:
Anlegen einer dritten Spannung, die in der Pola­ rität der ersten Spannung entspricht, während der Löschoperation an das Gate des Schalttransistors, um dadurch ein in dem Schalttransistor hervorgeru­ fenes elektrisches Feld zu schwächen.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die ersten, zweiten und dritten Spannungen ein positives Potential haben.

12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die zweite und die dritte Spannung gleich oder niedriger sind als die erste Spannung.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die erste Spannung höher ist als eine Versor­ gungsspannung des Halbleiterspeichers.