DE4127549C2 - - Google Patents
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Description
Die Erfindung betrifft einen Festwertspeicher (ROM) nach dem
Oberbegriff des Patentanspruches 1.
Aus der EP 00 15 676 A1 ist ein Festwertspeicher, der eingangs
beschriebenen Art bekannt. Die jeweils mit einer Bitleitung verbundenen
Transistorelemente sind andererseits mit jeweils einer
Referenzpotential-Übertragungsleitung verbunden. Somit kann jede
Speicherzelle nur eine Adresse darstellen, da für jede Speicherzelle
eben nur eine Referenzpotential-Übertragungsleitung vorgesehen ist.
Aus Electronics/2. Juni 1982, Seiten 141-145 ist eine Festwertspeichereinrichtung
bekannt, bei der das Transistorelement
einerseits mit einer Bitleitung verbunden ist, die wiederum mit
einer Datenleitung verbunden ist. Andererseits ist das Transistorelement
mit einer sogenannten virtuellen Masseleitung verbunden,
wobei jeweils eine virtuelle Masseleitung für zwei Speicherzellen
vorgesehen ist. Die virtuelle Masseleitung kann über einen Transistor
mit der Masse verbunden werden oder von ihr getrennt werden.
Für jede Speicherzelle ist daher eine Bitleitung und eine virtuelle
Masseleitung vorgesehen. Auch hier besteht der Nachteil darin, daß
jede Speicherzelle nur eine Adresse darstellen kann.
Im Bereich der digitalen Signalverarbeitung werden ROMs als Halteeinrichtungen
für Koeffizienten und Speichereinrichtungen für
Operationen des Tabellensuchens (Table-Look-Up) benutzt. Bei den
Operationen des Tabellensuchens werden die Ergebnisse der Operatio
nen entsprechend von Eingaben in Form einer Tabelle vorläufig abge
speichert und das Ergebnis entsprechend einer zugeführten Eingabe
wird in der Tabelle gesucht, um es auszugeben. In den ROMs, die sol
che Tabellen speichern, werden die Eingaben als Adressen verwendet
und die Operationsergebnisse werden entsprechend den jeweiligen
Adressen gespeichert.
In integrierten Schaltkreiseinrichtungen für digitale Signalverar
beitung werden die ROMs in diese integrierten Schaltkreiseinrichtun
gen eingebaut. Ein wesentlicher Grund dafür, daß ein ROM für eine
derartige Signalverarbeitungsanwendung benutzt wird, ist, daß eine
Speicherzelle aus einem Transistor besteht und damit die erforderli
che Hardware beim Speichern von Daten derselben Kapazität eine klei
nere Größe aufweist als andere Speichereinrichtungen wie z. B. SRAMs
(statische Direktzugriffsspeicher). Daher sind die ROMs aufgrund ge
ringer Kosten und relativ kleiner belegter Fläche für die oben ange
führten Zwecke verwendet worden.
Fig. 1 zeigt schematisch die allgemeinen Strukturen eines ROM. In
Fig. 1 weist der ROM ein Speicherzellenfeld 6, in dem Speicherzellen
zum Speichern von Information in einer Matrix aus Zeilen und Spalten
angeordnet sind, einen Adreßpuffer 7 und einen Adreßdekoder 8 auf,
die beide zum Auswählen einer gewünschten Speicherzelle im Speicher
zellenfeld 6 dienen.
Der Adreßpuffer 7 empfängt ein extern zugeführtes Adreßeingangssi
gnal, um eine interne Adresse entsprechend dem empfangenen Eingangs
signal zu erzeugen. Der Adreßdekoder 8 dekodiert die vom Adreßpuffer
7 empfangene interne Adresse, um die entsprechende Speicherzelle im
Speicherzellenfeld 6 auszuwählen.
Das Adreßeingangssignal kann sowohl Zeilen- als auch Spaltenadressen
aufweisen, die die Zeile bzw. Spalte im Speicherzellenfeld 6 bestim
men, oder kann auch nur die Zeilenadresse enthalten. Die Spal
tenadresse ist nicht notwendig, wenn der ROM einen Aufbau aufweist,
bei dem die Daten in den Speicherzellen einer Zeile gleichzeitig
ausgelesen werden, wie beispielsweise bei einer Struktur, bei der
eine Zeile im Speicherzellenfeld 6 ein Wort bereitstellt. In diesem
Fall umfaßt das Adreßeingangssignal nur die Zeilenadresse. Besitzt
der ROM einen Aufbau, bei dem eine Zeile eine Page darstellt und
eine Mehrzahl von Worten aufweist, so ist es notwendig, die Daten in
den gewünschten der Speicherzellen einer Zeile auszulesen. In diesem
Fall sind sowohl die Zeilen- als auch die Spaltenadresse notwendig,
um die Zeilen- bzw. Spaltenadressen der Speicherzellen festzulegen.
In diesem Fall weist das Adreßeingangssignal sowohl Spalten- als
auch Zeilenadressen auf.
Damit weist der Adreßdekoder 8 eine vom Aufbau des ROM abhängige
Struktur auf und kann genauer gesagt nur den Zeilendekoder zum Aus
wählen einer Zeile im Speicherzellenfeld 6 oder sowohl den Zeilen-
als auch den Spaltendekoder, die eine Zeile bzw. Spalte im Speicher
zellenfeld 6 auswählen, umfassen. In der Fig. 1, die den ROM dar
stellt, ist der Adreßdekoder 8 allgemein so dargestellt, daß er die
beiden oben beschriebenen Fälle umfaßt.
Der in Fig. 1 dargestellte ROM weist ferner einen Steuersignal-Er
zeugungsschaltkreis 10, der von extern angelegten Steuersignalen
und abhängig ist, zum Erzeugen interner Steuersignale wie AT,
AT′, Φp und OE, einen Ausgabeschaltkreis 9, der in Abhängigkeit vom
internen Steuersignal OE aktiviert wird, um die Daten in den vom
Adreßdekoder 8 ausgewählten Speicherzellen zu erfassen und zu ver
stärken und sie nach außen als Ausgabedaten abzugeben, und einen
Vorladeschaltkreis 41 zum Vorladen von Bitleitungen (die interne Da
tenübertragungsleitungen darstellen und später beschrieben werden)
im Speicherzellenfeld 6 beispielsweise in einem Wartezustand des ROM
auf ein vorbestimmtes Referenzpotential wie z. B. den Pegel Vcc des
Versorgungspotentials, auf.
Das interne Steuersignal AT stellt ein Taktsignal bereit, mit dem
eine Adreßeingabe 7 abgetastet wird, um im Adreßpuffer eine interne
Adresse zu erzeugen. Das interne Steuersignal AT′ stellt ein Taktsi
gnal zur Adreßdekodierung im Adreßdekoder 8 bereit. Der Ausgabe
schaltkreis 9 weist im allgemeinen einen Leseverstärker zum Verstär
ken von Daten einer ausgewählten Speicherzelle im Speicherzellenfeld
6 und einen Ausgabepuffer zum Ausführen eines Pufferungsprozesses
für dieses verstärkte Ausgangssignal auf, um Ausgabedaten zu erzeu
gen. Das interne Steuersignal OE bestimmt einen Zeitpunkt zum Akti
vieren dieses Ausgabeschaltkreises 9. Der Ausgabepuffer kann in ei
nem Zustand hoher Ausgangsimpedanz sein, wenn das Steuersignal OE
deaktiviert ist, oder kann so konstruiert sein, daß sein Ausgang auf
einem vorbestimmten Referenzpotential fixiert ist. Der Leseverstär
ker wird aktiviert, um die Verstärkungsoperation in Abhängigkeit von
diesem internen Steuersignal OE auszuführen.
Der Vorladeschaltkreis 41 wird in Abhängigkeit vom internen Steuer
signal Φp aktiviert, um die entsprechenden Bitleitungen auf das vor
bestimmte Referenzpotential vorzuladen.
Das extern zugeführte Steuersignal ist ein Steuersignal zur Akti
vierung des ROM, das Steuersignal ein Steuersignal zum Bereit
stellen eines Datenausgabe-Taktsignals für den ROM. Das Vorladesi
gnal Φp befindet sich im allgemeinen in einem aktiven Zustand, wenn
das Steuersignal in einem deaktivierten Zustand ist.
Fig. 2 zeigt schematisch die Struktur einer Speicherzelle, die im
Speicherzellenfeld 6 des in Fig. 1 dargestellten ROM enthalten ist.
Wie in Fig. 2 gezeigt ist, weist die ROM-Speicherzelle MC einen MOS-
Transistor 1 (Feldeffekttransistor mit isoliertem Gate) auf. Das
Gate dieses MOS-Transistors 1 ist mit einer Wortleitung 2 und die
Source mit einer Referenzpotentialleitung 4, die ein erstes Refe
renzpotential Vss (d. h. ein Massepotential) zuführt, verbunden. Die
Drain des MOS-Transistors 1 ist in Abhängigkeit von den in dieser
Speicherzelle MC gespeicherten Daten selektiv mit einer Bitleitung 3
verbunden oder von dieser getrennt. Obwohl Source und Drain des MOS-
Transistors 1 entsprechend den Verbindungen festgelegt sind, wird
ein mit der Bitleitung verbundener Leitungsanschluß in der folgenden
Beschreibung als Drain bezeichnet. Die Verbindung oder Trennung des
Bereiches 16, der in Fig. 2 durch einen gestrichelten Kreis einge
schlossen ist, wird in Abhängigkeit davon, ob in den Schritten zur
Herstellung des Transistors die Verdrahtung maskiert war oder nicht,
festgelegt. Die Bitleitung 3 weist an einem Ende einen Vorladetran
sistor 15 auf, der vom Vorladesignal Φp abhängig ist, zum Verbinden
der Bitleitung 3 mit einem zweiten Referenzpotential Vcc, das bei
spielsweise das Betriebsversorgungspotential darstellt. Unter Bezug
nahme auf das Betriebssignaldiagramm in Fig. 3 wird nun der Betrieb
des in Fig. 1 dargestellten ROM beschrieben.
Befinden sich das Steuersignal auf "H" und der ROM im deaktivier
ten Zustand (nicht-ausgewählten Zustand) und damit im Wartezustand,
so ist das Vorladesignal Φp auf dem "H"-Pegel. Der Vorladetransistor
15 ist leitend und die Bitleitung 3 wird auf "H", d. h. den Pegel Vcc
des Versorgungspotentials, vorgeladen.
Fällt das Steuersignal auf "L", so wird dieser ROM aktiviert, um
einen Speicherzyklus zu beginnen. Als Reaktion auf den Abfall dieses
Steuersignals tastet der Adreßpuffer 7 das extern angelegte
Adreßeingangssignal ab und erzeugt eine interne Adresse. Diese in
terne Adresse wird zum Zeitpunkt erzeugt, der durch das Steuersignal
AT festgelegt ist. Der Adreßdekoder 8 dekodiert die interne Adresse
vom Adreßpuffer 7 und wählt eine entsprechende Zeile im Speicherzel
lenfeld 6 aus, um ein Zeilenauswahlsignal WL an die Wortleitung, die
der ausgewählten Zeile entspricht, zu übertragen. Die Dekodierzeit
im Adreßdekoder 8 wird durch das interne Steuersignal AT′ bestimmt.
Wird das Zeilenauswahlsignal WL an die ausgewählte Wortleitung über
tragen, um deren Potential auf "H" anzuheben, so wird der mit dieser
ausgewählten Wortleitung verbundene Transistor 1 in der Speicher
zelle 1 durchgeschaltet.
Unter Bezugnahme auf einen Fall, bei dem die Drain des Transistors 1
über den Bereich 16 mit der Bitleitung 3 verbunden ist, erfolgt nun
die weitere Beschreibung. Der mit der Bitleitung 3 verbundene Vorla
detransistor 15 wird gesperrt, wenn der Speicherzyklus beginnt, und
die Bitleitung 3 wird auf "H" in einem schwebenden Zustand gehalten.
In diesem Fall werden vorgeladene Ladungen in der Bitleitung 3 über
den durchgeschalteten Transistor 1 auf ein erstes Referenzpotential
Vss entladen, wodurch das Potential der Bitleitung 3 gesenkt wird.
Ist im Bereich 16 zwischen dem Transistor 1 und der Bitleitung 3
keine Verbindung gebildet, so gibt es zwischen dem Transistor 1 und
der Bitleitung 3 keinen Entladungspfad für die Ladungen. Unter die
ser Bedingung behält die Bitleitung 3 ihr Vorladepotential bei. Das
Potential dieser Bitleitung 3 wird vom Verstärker, der im Ausgabe
schaltkreis 9 enthalten ist, erfaßt und verstärkt. Die Aktivierung
dieses Verstärkers wird vom Steuersignal ausgeführt. Das kann
auch durch ein verzögertes Signal des Steuersignals erfolgen.
Fällt das Steuersignal auf "L" ab, so wird der Ausgabeschaltkreis
9 (Ausgabepuffer) aktiviert und Daten in der ausgewählten Speicher
zelle werden nach der Verstärkung als Ausgabedaten D ausgegeben.
Fig. 3 zeigt einen Fall, in dem das Signal auf "H" liegt und die
Ausgabedaten D sich in einem Zustand hoher Impedanz befinden. Fällt
das Ausgabesteuersignal auf "L" ab, so sind die Ausgabedaten D
anfangs ungültig und werden erst nach einer vorbestimmten Zeitspanne
gültig. Das ergibt sich aus der Tatsache, daß es unklar ist, ob der
Wert der Ausgabedaten zum Zeitpunkt des Abfalls dieses Steuersignals
die Daten in der ausgewählten Speicherzelle darstellen. Dies ist
wiederum Ausdruck der Tatsache, daß die Aktivierungszeit des Ver
stärkers im Ausgabeschaltkreis 9 durch das Steuersignal oder
bestimmt wird, und daß es unklar ist, ob die Daten in der ausgewähl
ten Speicherzelle nach der Verstärkung durch den Verstärker über den
Ausgabepuffer als Ausgabedaten D ausgegeben werden oder nicht, wenn
der Ausgabeschaltkreis 9 aktiviert wird.
Im Betriebssignaldiagramm der Fig. 3 ist ein Beispiel dargestellt,
bei dem das Halten der Daten "1" durch die Speicherzelle MC einem
Fall, in dem der in Fig. 2 gezeigte Bereich 16 unterbrochen ist und
die Bitleitung 3 das Vorladepotential hält, und das Halten der Daten
"0" durch die Speicherzelle MC einem Fall, in dem der Bereich 16
durchgehend ist und das Potential der Bitleitung 3 absinkt, ent
spricht.
Ist ein Speicherzyklus vollständig ausgeführt worden, so steigt das
Steuersignal auf "H" an. Das Steuersignal kann erst dann auf
"L" zurückkehren, wenn die Vorladezeit Tb verstrichen ist. Die Zeit
Tb stellt die Zeitspanne dar, die notwendig ist, um die Bitleitung 3
auf den Pegel Vcc des Betriebsversorgungspotentials vorzuladen.
Da die ROMs wie oben beschrieben einfache Speicherzellenstrukturen
aufweisen, die für einen hohen Integrationsgrad geeignet sind, wer
den sie allgemein und weit verbreitet zum Speichern von Daten und
Programmen verwendet, die keiner Änderung bedürfen. In den ROMs ist
jedoch eine Speicherzelle aus einem Transistor gebildet, so daß die
Zahl der erforderlichen Speichertransistoren der Speicherkapazität
entspricht. Fig. 4 zeigt die Struktur eines ROM mit der Organisation
8 Worte · 1 Bit.
In Fig. 4 bilden acht Wortleitungen 2e, 2f, 2g, 2h, 2i, 2j, 2k und
2l und eine Bitleitung 3 Kreuzungen, an den Speicherzellentransisto
ren 1e, 1f, 1g, 1h, 1i, 1j, 1k bzw. 1l angeordnet sind.
Die Speichertransistoren 1e, 1g, 1i und 1j sind mit ihren Drains
über die Bereiche 16 mit der Bitleitung 3 verbunden. Die Drains der
Speichertransistoren 1f, 1h, k und 1l sind im Verdrahtungsbereich 16
von der Bitleitung 3 isoliert. Die Sources der jeweiligen Speicher
transistoren 1e-1l sind mit einer Masseleitung 4 verbunden, die das
Massepotential, d. h. das erste Referenzpotential (im weiteren als
"Massepotential" bezeichnet), zuführen und deren Gates mit den ent
sprechenden Wortleitungen 2e-2l verbunden.
Die Adreßeingaben zum Bestimmen der Speicherzellentransistoren wer
den extern angelegt und vom Adreßdekoder 8 (siehe Fig. 1) dekodiert,
um eine Wortleitung zu bestimmen, an die das Zeilenauswahlsignal WL
übertragen wird. Bei der in Fig. 4 gezeigten Struktur wird das Zei
lenauswahlsignal WL einer der Wortleitungen 2e-2l zugeführt. Es wird
angenommen, daß die Wortleitungen 2e-2l den Adressen 1 bis 8 ent
sprechen.
Im ROM mit der Organisation 8 Worte · 1 Bit weisen die Adreßeinga
ben, die Potentiale der Wortleitungen, die ausgewählten Speicherzel
lentransistoren (durchgeschaltete Transistoren) und die zu den je
weiligen Zeiten gelesenen Daten die in Fig. 5 gezeigte Beziehung
auf.
Lautet die Adreßeingabe beispielsweise 1, so wird die Wortleitung 2e
ausgewählt und deren Potential steigt auf "H" an, so daß der
Speicherzellentransistor 1e durchschaltet. Da die Drain dieses
Speicherzellentransistors 1e mit der Bitleitung 3 verbunden ist,
fällt das Potential der Bitleitung 3 auf "L" ab und es wird "0" aus
gelesen. Ähnlich steigt in den anderen Speicherzellentransistoren
das Potential der Wortleitung entsprechend einer Adreßeingabe auf
"H" an und der mit der jeweils ausgewählten Wortleitung verbundene
Speicherzellentransistor schaltet durch, so daß die zu lesenden Da
ten entsprechend den Verbindungsbedingungen zwischen Drain und Bit
leitung 3 bestimmt werden.
Wie oben beschrieben worden ist, erfordert die Speicherzelle des ROM
mit 8 Worte·1 Bit einen Transistor je Speicherzelle und damit sind
insgesamt acht Transistoren notwendig. Allgemein benötigt der ROM
mit N Worten·M Bit im Speicherzellenfeld N·M Transistoren. Daher
führt die Erhöhung der Kapazität des ROM zum Problem, daß die Zahl
der darin enthaltenen Speicherzellentransistoren ansteigt und damit
auch die von ihnen belegte Fläche größer wird. Ist die Fläche des
Speicherzellenfeldes beschränkt, so ist es schwierig, einen ausrei
chend großen Bereich zur Bildung des Speicherzellentransistors zu
erhalten. Damit kann man keine Speicherzellentransistoren mit großer
Zuverlässigkeit erhalten.
Werden die oben beschriebenen ROMs für Zwecke der digitalen Signal
verarbeitung verwendet, so wird häufig ein sogenanntes Bank-System
benutzt, bei dem die ROMs entsprechend den Prozeßinhalten geschaltet
werden. Fig. 6 zeigt schematisch die Struktur von ROMs, um einen Be
trieb in der Art eines Tabellensuchens zu erreichen.
In Fig. 6 sind ein erster ROM 31a und ein zweiter ROM 31b darge
stellt, die jeweils Koeffizientensätze entsprechend den Betriebsmodi
speichern. Entsprechend dem Betriebsmodus, d. h. entsprechend den
Prozeßinhalten, wird durch ein Betriebsmodus-Bestimmungssignal SA,
das den Auswahleingängen SE der ersten und zweiten ROMs 31a und 31b
selektiv zugeführt wird, entweder der erste ROM 31a oder der zweite
ROM 31b ausgewählt.
Der ROM 31a weist gespeicherte Ausgabeergebnisse a.x entsprechend
den Eingaben x und der ROM 31b gespeicherte Ausgabeergebnisse b.x
entsprechend den Eingaben x auf. Die Eingaben x werden den ROMs 31a
und 31b jeweils als Adreßeingaben zugeführt.
Bei der oben beschriebenen ROM-Bank-Struktur werden aus den Eingaben
x Ausgaben z=a.x erhalten, wenn das Betriebsmodus-Bestimmungssignal
SA den ROM 31a ausgewählt hat. Hat das Betriebsmodus-Bestimmungssi
gnal SA den ROM 31b ausgewählt, so werden aus den Eingaben x Ausga
ben z=b.x ermittelt. Als Beispiel für die Bank-Struktur kann ein
Fall betrachtet werden, in dem eine der ROM-Ausgaben aus der Multi
plikation der Eingaben x mit 2 und die andere der ROM-Ausgaben aus
der Division der Eingaben x durch 2 resultiert.
Die Bank-Struktur, bei der die Banks in Übereinstimmung mit den Be
triebsmodi umgeschaltet werden, erfordert eine Mehrzahl von ROMs, so
daß die Bildung der ROMs in einer integrierten Schaltkreiseinrich
tung für digitale Signalverarbeitung zum Problem einer großen beleg
ten Fläche führt. Obwohl Kombinationen der Eingaben x und der Be
triebsmodus-Bestimmungssignale SA als Adressen verwendet werden kön
nen, um zwei Banks durch nur einen ROM zu schaffen, benötigt dieser
eine ROM dieselbe Speicherkapazität wie die beiden in Fig. 6 gezeig
ten ROMs. Dies führt zu einer erhöhten Größe.
Bildverarbeitung stellt ein typisches Beispiel für Zwecke digitaler
Signalverarbeitung dar. Im Bereich der Bildverarbeitung werden häu
fig Transformationen wie orthogonale Transformationen oder die Kon
version von Abtastfrequenzen ausgeführt. Beispielsweise werden bei
der diskreten Fouriertransformation sowohl die Koeffizienten für die
Ausführung der Fouriertransformation bzw. die inverse Fouriertrans
formation als auch die Matrixsubstitution für eine Butterfly-Opera
tion in verschiedenen ROMs gespeichert.
Fig. 7 zeigt schematisch die Struktur für einen Matrixoperations
schaltkreis in einer integrierten Halbleiterschaltkreiseinrichtung,
die einer solchen Bildverarbeitung zugeordnet ist. Die in Fig. 7 ge
zeigte Struktur für die integrierte Schaltkreiseinrichtung für Si
gnalverarbeitung ist z. B. in "Nikkei Electronics", No. 492, 5. Feb.
1990, S. 174-175 beschrieben. Fig. 7 zeigt einen Teil der Schalt
kreisstruktur zum Ausführen einer zweidimensionalen diskreten Cosi
nustransformation und die dargestellte Einrichtung weist sowohl
einen Matrixoperationsschaltkreis 33 als auch ROMs 32a, 32b, 32c und
32d zum Speichern von Sätzen vorbestimmter Koeffizienten auf. Um
einen dieser ROMs 32a-32d in einen ausgewählten Zustand zu verset
zen, wird ein extern zugeführtes Betriebsmodus-Bestimmungssignal SB
(2 Bit) selektiv an die Auswahleingänge SE der ROMs 32a-32d ange
legt.
Der Matrixoperationsschaltkreis 33 führt unter Verwendung von Pixeln
aus vorbestimmten n Zeilen mal m Spalten (z. B. 8 Zeilen mal 8 Spal
ten) als einer Einheit eine Transformationsoperation aus. Wenn ein
Einheitsblock von Pixeln Xÿ zugeführt wird, so bedeutet dies, daß
der Matrixoperationsschaltkreis 33 die zugeführten Eingaben Xÿ mit
den Koeffizienten aus einem der ROMs 32a-32d multipliziert und die
Multiplikationsergebnisse nacheinander akkumuliert werden, um eine
Ausgabe ΣAÿ.Xÿ zu bilden, worin Aÿ ein vom ausgewählten ROM be
reitgestellter Koeffizient ist.
Bei den in Fig. 7 gezeigten Strukturen wird einer der Koeffizienten-
ROMs in Übereinstimmung mit dem Betriebsmodus ausgewählt, so daß die
vorbestimmte Operation im Matrixoperationsschaltkreis 33 bezüglich
der Eingabe Xÿ und dem Koeffizienten aus dem ausgewählten ROM aus
geführt wird. Wird bei dieser Operation die Auflösung (Zahl der kon
stituierenden Bits, d. h. Datenbreite) der Eingabe Xÿ angehoben und
der Umfang des vom Matrixoperationsschaltkreis 33 behandelten Ein
heitsblocks vergrößert, so steigt die Zahl der in den jeweiligen
ROMs 32a-32d gespeicherten Koeffizienten und auch die Datenbreite
der Koeffizienten an. Dies führt zu einem Kapazitätsanstieg der
ROMs. Bei den Strukturen, die diese ROMs entsprechend den jeweiligen
Betriebsmodi umschalten können, ist daher eine Mehrzahl von ROMs er
forderlich und der Anteil des ROM-Bereiches zum Speichern der Koef
fizienten wird erhöht. Dies verhindert eine hohe Integration.
Die in Fig. 7 dargestellte Struktur verwendet die vier Koeffizien
ten-ROMs, um die folgenden ROMs zu unterstützen: einen ROM zur Spei
cherung von Koeffizienten für die diskrete Cosinustransformation,
einen ROM zur Speicherung von Koeffizienten zur Ausführung einer in
versen diskreten Cosinustransformation, einen ROM zur Speicherung
von Koeffizienten, mit deren Hilfe eine Matrixsubstitution für eine
Butterfly-Operation ausgeführt wird, und einen ROM zur Speicherung
von Koeffizienten, die dazu verwendet werden, eine Funktion wie
beispielsweise ein Filter (Tiefpaßfilter) in einer Schleife zur Re
duzierung einer Blockstörung, die in einer Dekodieroperation mit der
diskreten Cosinustransformation erzeugt worden ist. Wird die Funk
tion als Filter in der Schleife benutzt, so arbeitet der Matrixope
rationsschaltkreis 33 als digitales Filter.
Ferner wird ein ROM häufig als Programm-ROM zur Speicherung eines
vorbestimmten Programms verwendet, wie in Fig. 8 dargestellt ist.
Der Programm-ROM 35 speichert üblicherweise ein mikrocodiertes Pro
gramm und besitzt den Vorteil, daß eine CPU (zentrale Verarbeitungs
einheit) 36 ein vorbestimmtes Verarbeitungsprogramm mit hoher Ge
schwindigkeit ausführen kann, ohne auf eine externe Speichereinrich
tung zuzugreifen. Werden die oben angeführte CPU 36 und der Pro
gramm-ROM 35 für Steuer- und andere Zwecke verwendet, so werden sie
häufig als Ein-Chip-Mikrocomputer bezeichnet. Wird der Umfang des
Verarbeitungsprogramms, das im Programm-ROM 35 gespeichert ist, ver
größert, so erhöht sich auch der Umfang des Programm-ROMs. Damit
kann ein solcher Steuerschaltkreis nicht kompakt auf einem Chip kon
struiert werden.
Nun erfolgt die Beschreibung eines Steuersystems, das ein System nur
dann als normal ermittelt, wenn sowohl die Zustandsvariable an einem
Punkt A als auch die Zustandsvariable an einem Punkt B vorbestimmte
Bedingungen erfüllen. Die Eingabe x gibt eine gegebene Zustandsva
riable am Punkt A und die Eingabe y eine gegebene Zustandsvariable
am Punkt B an. Nun wird das Steuersystem betrachtet, das Werte ax
und ay, die die Eingaben x und y multipliziert mit einem Koeffizien
ten a darstellen, auf vorbestimmten Referenzwerten p bzw. q halten
kann. In Fig. 9 ist ein strukturelles Beispiel des oben angeführten
Steuersystems gezeigt.
Das Steuersystem in Fig. 9 weist einen ersten ROM 41, der Multipli
kationsergebnisse ax der Eingaben x in Form einer Tabelle speichert,
einen zweiten ROM 42, der Multiplikationsergebnisse ay der Eingaben
y in Form einer Tabelle speichert, einen Subtrahierer 43, der den
vorbestimmten Referenzwert p von der Ausgabe ax des ersten ROMs 41
subtrahiert, einen Subtrahierer 44, der den vorbestimmten Referenz
wert q von der Ausgabe ay des zweiten ROMs 42 subtrahiert, und einen
Operationsschaltkreis 45, der ermittelt, ob das System normal arbei
tet, und nur dann ein normales Signal erzeugt, wenn beide Ausgaben
der Subtrahierer 43 und 44 kleiner als ein vorbestimmter Wert sind,
auf. Als Beispiel für ein System ist ein Fall denkbar, bei dem die
Eingaben x und y die erfaßten Ausgaben von Thermoelementen sind und
der Koeffizient "a" so bestimmt ist, daß er diese erfaßten Ausgaben
in Temperaturen umwandelt.
Der Operationsschaltkreis 45 gibt das Signal zur Angabe eines normal
arbeitenden Systems nur dann aus, wenn die Ausgabe ax-p vom Subtra
hierer 43 nicht mehr als einen ersten vorbestimmten Wert
(tolerierbarer Fehler) und die Ausgabe ay-q vom Subtrahierer 44
nicht mehr als einen zweiten vorbestimmten Wert beträgt. In diesem
Fall müssen die Eingaben x und y gleichzeitig verarbeitet werden, so
daß zwei ROMs, d. h. der erste ROM 41 und der zweite ROM 42, erfor
derlich sind, die denselben Koeffizienten speichern. In diesem Fall
können die getrennten und verschiedenen Eingaben x und y nicht
gleichzeitig einem der ROMs zugeführt werden, obwohl der erste ROM
41 und der zweite ROM 42 denselben Speicherinhalt aufweisen. Daher
tritt das Problem auf, daß das oben beschriebene Steuersystem weder
einen kompakten Aufbau noch eine kleine belegte Fläche aufweist.
Es ist daher Aufgabe der Erfindung, eine Festwertspeichereinrichtung
in der eingangs beschriebenen Art zu schaffen, bei der die Speicherkapazität
erhöht werden kann, obwohl die Zahl der Transistorelemente
nicht zu erhöhen ist.
Diese Aufgabe wird gelöst durch eine Festwertspeichereinrichtung der
eingangs beschriebenen Art, die durch die kennzeichnenden Merkmale
des Patentanspruches 1 gekennzeichnet ist.
Bevorzugte Ausgestaltungen der erfindungsgemäßen Festwertspeichereinrichtung
sind in den Unteransprüchen ausgeführt.
Die Festwertspeicher weisen Referenz
potential-Übertragungsleitungen auf, deren Potentiale in Abhängig
keit von extern zugeführten Signalen umgeschaltet werden. Die Spei
cherung der Information in den Transistoren der Speicherzelle ba
siert auf der Verbindungsbedingung zwischen der Bitleitung und die
sen Referenzpotential-Übertragungsleitungen, wenn eine Wortleitung
ausgewählt wird.
Die Potentiale auf den Referenzpotential-Übertragungsleitungen wer
den in Abhängigkeit von den extern zugeführten Potentialbestimmungs
signalen verändert. Dies erlaubt die Änderung der Information, die
die Speicherzellentransistoren zur Bitleitung übertragen, wenn eine
Wortleitung ausgewählt wird. Selbst wenn dieselbe Speicherzelle aus
gewählt wird, kann daher eine Mehrzahl verschiedener Wortbits darge
stellt werden und damit kann eine Speicherzelle einer Mehrzahl von
Adressen im Festwertspeicher entsprechen.
Jedes Transistorelement in der Speicherzelle
speichert die Information auf der Basis der Verbindungsbedingung
zwischen dem entsprechenden Bit und den Referenzpotential-Übertra
gungsleitungen, wenn die entsprechende Wortleitung ausgewählt wird.
Die paarweise voneinander unabhängigen Auswahlsignale werden den
Auswahlsignal-Übertragungsleitungen zugeführt, die zu einer
Speicherzelle gehören. Daher können die Transistorelemente in der
Speicherzelle unabhängig in den ausgewählten Bedingungen gehalten
werden. Entsprechend kann eine Speicherzelle gleichzeitig durch zwei
Arten von Auswahlsignalen ausgewählt und die in dieser Speicherzelle
gespeicherte Information über die entsprechenden Datenübertragungs
leitungen parallel ausgelesen werden.
Diese Strukturen erlauben ferner die gleichzeitige Einstellung der
Speicherzellen an verschiedenen Adressen in ausgewählte Bedingungen
und die gleichzeitige Übertragung der Information der ausgewählten
Speicherzellen an die Datenübertragungsleitungen, um sie zu lesen.
Hierdurch wird ein Festwertspeicher geschaffen, in dem eine Mehrzahl
von Adressen in einem Speicherzyklus bestimmt werden kann.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von
den Figuren zeigen:
Fig. 1 die Gesamtstruktur eines Festwertspeichers entsprechend
dem Stand der Technik;
Fig. 2 die Struktur einer Speicherzelle in einem Festwertspeicher
entsprechend dem Stand der Technik;
Fig. 3 ein Signaldiagramm zur Erläuterung einer Operation eines
Festwertspeichers entsprechend dem Stand der Technik;
Fig. 4 ein Beispiel für die Strukturen eines Speicherzellenfeldes
in einem Festwertspeicher entsprechend dem Stand der
Technik;
Fig. 5 eine Liste zur Erläuterung der Operationen des
Festwertspeichers von Fig. 4;
Fig. 6 ein Beispiel für die Verwendung eines Koeffizienten-ROMs
entsprechend dem Stand der Technik;
Fig. 7 ein Beispiel eines Systems entsprechend dem Stand der
Technik, das Koeffizienten-ROMs mit einer Bank-Struktur
aufweist;
Fig. 8 ein Beispiel der Strukturen eines Systems mit einem ROM,
der als Programm-ROM verwendet wird;
Fig. 9 ein Beispiel der Strukturen eines Steuersystems, das einen
ROM entsprechend dem Stand der Technik verwendet;
Fig. 10 die Gesamtstruktur eines Festwertspeichers entsprechend
einer Ausführungsform der Erfindung;
Fig. 11 ein Beispiel für die Struktur einer Speicherzelle in einem
ROM entsprechend einer Ausführungsform der Erfindung;
Fig. 12 eine Liste zur Erläuterung von Operationen der in Fig. 10
dargestellten ROM-Speicherzelle;
Fig. 13 die Struktur eines Speicherzellenfeldabschnitts mit einer
in Fig. 11 dargestellten ROM-Speicherzelle, der in einem
ROM mit 8 Worten·1 Bit enthalten ist;
Fig. 14 eine Liste zur Erläuterung von Operationen des in Fig. 13
dargestellten ROMs;
Fig. 15 die Anordnung von Speicherzellen von 4 Zeilen mal 4
Spalten entsprechend den in Fig. 13 dargestellten
Speicherzellen;
Fig. 16 eine Zusammenfassung der Operation des Speicheraufbaus der
Fig. 15 in einer Liste;
Fig. 17 eine weitere Anordnung von Speicherzellen;
Fig. 18 ein Beispiel der speziellen Strukturen des
Referenzpotential-Erzeugungsschaltkreises in Fig. 14;
Fig. 19 ein weiteres Beispiel der Strukturen einer ROM-
Speicherzelle;
Fig. 20 eine Liste zur Erläuterung der Operationen der ROM-
Speicherzelle von Fig. 16;
Fig. 21 eine weitere Anordnung zum Vorladen der Bitleitung in
Übereinstimmung mit einer weiteren Ausführungsform der
Erfindung;
Fig. 22 eine Liste der möglichen Kombinationen von Speicherdaten,
die eine Speicherzelle speichern kann, wenn von einem ROM
drei Banks dargestellt werden;
Fig. 23 schematisch die Strukturen einer Speicherzelle, um die
Liste der Fig. 22 zu erzielen;
Fig. 24 eine Liste zur Erläuterung der Operationen der in Fig. 23
gezeigten Speicherzelle;
Fig. 25 ein Beispiel der speziellen Strukturen eines
Referenzpotential-Erzeugerschaltkreises zum Anlegen eines
Referenzpotentials an die Referenzpotential-
Übertragungsleitungen für eine Speicherzelle der Fig. 23;
Fig. 26 eine Liste zur Erläuterung der Korrelation zwischen Bank-
Auswahlsignalen und den auszuwählenden Banks;
Fig. 27(A), (B) die Struktur eines Feldabschnitts eines ROM einer
weiteren Ausführungsform der Erfindung;
Fig. 28 das Layout eines herkömmlichen ROM;
Fig. 29 ein Querschnitt entlang der Achse A-A′ in Fig. 28;
Fig. 30 ein Diagramm der Anordnung herkömmlicher ROM-Zellen;
Fig. 31 ein Signaldiagramm beim Datenlesen der herkömmlichen ROM-
Zellen der Fig. 30;
Fig. 32 Schwankungen der Source-Potentiale in herkömmlichen
ROM-Zellen;
Fig. 33 eine Speicherzellenanordnung entsprechend einer weiteren
Ausführungsform der Erfindung;
Fig. 34 einen Querschnitt entlang der Achse B-B′ der Fig. 33;
Fig. 35 eine Speicherzellenanordnung, die dem Speicherzellen-
Layout der Fig. 33 äquivalent ist;
Fig. 36 die Gesamtstruktur eines ROM einer weiteren Ausführungs
form der Erfindung;
Fig. 37 die Struktur des wesentlichen Teils des Festwertspeichers
von Fig. 36;
Fig. 38 die Struktur einer Speicherzelle, die im Festwertspeicher
der Fig. 36 enthalten ist;
Fig. 39 eine Ansicht zur Erläuterung des Betriebsmodus des
Festwertspeichers der Fig. 36; und
Fig. 40 eine Liste der Korrelation zwischen der
Speicherinformation in den Speicherzellen der Fig. 37 und
38 und der Verbindungsbedingung zwischen einem gemeinsamen
Knoten und Referenzpotential-Übertragungsleitungen.
Fig. 10 zeigt schematisch die Gesamtstruktur eines ROM einer Ausfüh
rungsform der Erfindung. Der in Fig. 10 dargestellte ROM weist zu
sätzlich zu den Komponenten des ROMs entsprechend dem Stand der
Technik von Fig. 1 einen Referenzpotential-Erzeugungsschaltkreis 50
auf, der von einem extern angelegten Potentialbestimmungssignal S
abhängig ist, um eine vorbestimmte Menge von Referenzpotentialen zu
erzeugen und diese an Referenzpotential-Übertragungsleitungen zu
übertragen, die im Speicherzellenfeld 6 gebildet sind. Im ROM der
Fig. 10 sind die Abschnitte, die denen im ROM des Standes der Tech
nik entsprechen, mit denselben Bezugszeichen versehen.
Das Potentialbestimmungssignal S kann ein Signal wie beispielsweise
ein Betriebsmodus-Bestimmungssignal, ein Bank-Auswahlsignal oder ein
Adreßsignal sein. Stellt es ein Adreßsignal dar, so kann das Signal
S in Übereinstimmung mit dem Adreßsignal intern erzeugt werden.
Fig. 11 zeigt ein Beispiel für die Strukturen einer Speicherzelle im
ROM entsprechend einer Ausführungsform der Erfindung. In Fig. 11
weist eine Speicherzelle MC einen MOS-Transistor 1 und Referenzpo
tential-Übertragungsleitungen 5a und 5b, die jeweils ein Referenzpo
tential empfangen, auf. Der in Fig. 10 gezeigte Referenzpotential-
Erzeugungsschaltkreis 50 überträgt Kombinationen der Referenzpoten
tiale an diese Referenzpotential-Übertragungsleitungen 5a und 5b,
die in Übereinstimmung mit dem extern zugeführten Potentialbestim
mungssignal S bestimmt werden.
Die Drain des Speicherzellentransistors 1 ist mit einer Bitleitung
3, das Gate mit einer Wortleitung 2 und die Source selektiv mit ei
ner der Referenzpotential-Übertragungsleitungen 5a und 5b oder einer
Masseleitung 4 verbunden oder von dieser getrennt. In Übereinstim
mung mit der Verbindung zwischen der Source dieses Speichertransi
stors 1 und den Referenzpotential-Übertragungsleitungen (die Masse
leitung 4 wird im folgenden als "Referenzpotential-Übertragungslei
tung" bezeichnet) wird die in dieser Speicherzelle MC gespeicherte
Information bestimmt. Die folgenden zwei Fälle sind mögliche Kombi
nationen der Referenzpotentiale, die den Referenzpotential-Übertra
gungsleitungen 5a und 5b zugeführt werden.
Fall 1: Ein Potential "H" wird der ersten Referenzpotential-Übertra
gungsleitung 5a und ein Potential "L" der zweiten Referenzpotential-
Übertragungsleitung 5b zugeführt.
Fall 2: Ein Potential "L" wird der ersten Referenzpotential-Übertra
gungsleitung 5a und ein Potential "H" der zweiten Referenzpotential-
Übertragungsleitung 5b zugeführt.
In jedem der Fälle 1 und 2 besitzen die Verbindungsbedingungen der
Source des Speicherzellentransistors und die gespeicherte Informa
tion unter diesen Bedingungen die in Fig. 12 aufgeführte Beziehung.
Unter Bezugnahme auf die Fig. 10 bis 12 werden nun im folgenden Da
tenleseoperationen des ROM der Ausführungsform der Erfindung be
schrieben. Die gespeicherte Information in der Speicherzelle MC wird
durch die Verbindungsbeziehung zwischen dem Source-Anschluß des
Speicherzellentransistors 1 und den Referenzpotential-Übertragungs
leitungen 4, 5a und 5b bestimmt. Zuerst wird Fall 1 beschrieben.
In einer dem Stand der Technik ähnlichen Weise wird die Bitleitung 3
auf den Pegel "H" des Versorgungspotentials Vcc vorgeladen. Nach
dieser Vorladung wird die Wortleitung 2 durch eine Adreßeingabe aus
gewählt, und das Zeilenauswahlsignal WL wird auf diese ausgewählte
Wortleitung 2 übertragen, um das Potential der Wortleitung 2 auf "H"
anzuheben.
Zu diesem Zeitpunkt wird das Potential der ersten Referenzpotential-
Übertragungsleitung 5a auf "H" und das Potential der zweiten Refe
renzpotential-Übertragungsleitung 5b auf "L" gesetzt. Wird der
Speicherzellentransistor 1 in Abhängigkeit vom Potential der ausge
wählten Wortleitung 2 leitend, so werden die in der Bitleitung 3
vorgeladenen Ladungen entladen, wenn der Source-Anschluß des
Speicherzellentransistors 1 mit der Masseleitung 4 oder der zweiten
Referenzpotential-Übertragungsleitung 5b gekoppelt ist. Hierdurch
sinkt das Potential der Bitleitung 3 und Daten "0" werden gelesen.
Ist der Source-Anschluß des Speicherzellentransistors 1 mit der er
sten Referenzpotential-Übertragungsleitung 5a verbunden oder wird er
in offenem Zustand gehalten (getrennt oder offener Schaltkreis), so
werden die in der Bitleitung 3 vorgeladenen Ladungen nicht entladen
und die Bitleitung 3 behält das Vorladepotential bei. Damit werden
Daten "1" gelesen.
Nun wird Fall 2 beschrieben. In diesem Fall ist das Potential der
ersten Referenzpotential-Übertragungsleitung 5a gleich "L" und das
Potential der zweiten Referenzpotential-Übertragungsleitung 5b
gleich "H". Nach dem Vorladen der Bitleitung 3 wird das Potential
der Wortleitung 2 auf "H" gesetzt, um den Speicherzellentransistor 1
durchzuschalten. Ist der Source-Anschluß des Speicherzellentransi
stors 1 mit der Masseleitung 4 oder der ersten Referenzpotential-
Übertragungsleitung 5a verbunden, so werden die in der Bitleitung 3
vorgeladenen Ladungen entladen und Daten "0" gelesen.
Ist der Source-Anschluß des Speicherzellentransistors 1 mit der
zweiten Referenzpotential-Übertragungsleitung 5b verbunden oder wird
er in einem offenen Zustand gehalten, so wird das Vorladepotential
der Bitleitung 3 nicht geändert. Damit werden Daten "1" gelesen.
Wie oben beschrieben worden ist, können zwei voneinander unabhängige
Werte in einer Speicherzelle gespeichert werden, indem man die Refe
renzpotentiale der Referenzpotential-Übertragungsleitungen 5a und 5b
umschaltet.
Fig. 13 zeigt ein strukturelles Beispiel eines Speicherzellenfeldes
im ROM mit einer Organisation von 8 Worten·1Bit, der die in Fig.
11 dargestellte Speicherzellenstruktur verwendet. In Fig. 13 weisen
die vier Wortleitungen 12a, 12b, 12c und 12d mit der Bitleitung 3
Kreuzungen auf, an denen die Speicherzellentransistoren 11a, 11b,
11c bzw. 11d gebildet sind.
Parallel zur Bitleitung 3 sind die erste Referenzpotential-Übertra
gungsleitung 5a, die zweite Referenzpotential-Übertragungsleitung 5b
und die Masseleitung 4 gebildet.
Die Source des Speicherzellentransistors 11a ist mit der Masselei
tung 4, das Gate mit der Wortleitung 12a und die Drain mit der Bit
leitung 3 gekoppelt. Die Source des Speicherzellentransistors 11b
ist mit der ersten Referenzpotential-Übertragungsleitung 5a, das
Gate mit der Wortleitung 12b und die Drain mit der Bitleitung 3 ge
koppelt. Die Source des Speicherzellentransistors 11c ist mit der
zweiten Referenzpotential-Übertragungsleitung 5b, das Gate mit der
Wortleitung 12c und die Drain mit der Bitleitung 3 gekoppelt.
Die Source des Speicherzellentransistors 11d wird in einem offenen
Zustand (getrennter Zustand) gehalten, das Gate ist mit der Wortlei
tung 12d und die Drain mit der Bitleitung 3 gekoppelt.
Durch Umschalten der Referenzpotential-Übertragungsleitungen 5a und
5b kann eine Speicherzelle die Information in zwei Adressen spei
chern. Dies bedeutet, daß man eine Struktur erzielen kann, bei der
eine Wortleitung zwei verschiedenen Adressen entspricht.
Fig. 14 zeigt eine Liste, die Operationen des ROM von Fig. 13 dar
stellt.
Wie in Fig. 14 gezeigt ist, sind in einem Fall A, in dem die Poten
tiale der Referenzpotential-Übertragungsleitungen 5a und 5b gleich
"H" bzw. "L" sind, die Speicherzellentransistoren 11a-11d entspre
chend den Adressen 1 bis 4 ausgewählt und es werden die Daten "0",
"1", "0" und "1" gelesen.
In einem Fall B, in dem die Potentiale der Referenzpotential-Über
tragungsleitungen 5a und 5b auf "L" bzw. "H" umgeschaltet worden
sind, werden die Speicherzellentransistoren 11a-11d entsprechend den
Adressen 5 bis 8 ausgewählt und es werden die Daten "0", "0", "1"
bzw. "1" gelesen.
Damit entspricht in der oben angeführten Struktur die Wortleitung
12a den Adressen 1 und 5, die Wortleitung 12b den Adressen 2 und 6,
die Wortleitung 12c den Adressen 3 und 7, und die Wortleitung 12d
den Adressen 4 und 8.
Wie oben beschrieben worden ist, ist es möglich, daß eine der Wort
leitungen einer Mehrzahl von Adressen entspricht, selbst wenn der
Source-Anschluß des Speicherzellentransistors mit einem festen Punkt
oder Abschnitt verbunden ist, indem man die Potentiale der Referenz
potential-Übertragungsleitungen 5a und 5b umschaltet. Daher kann in
einem ROM derselben Kapazität die Zahl der Speicherzellentransisto
ren bemerkenswert reduziert werden. Beispielsweise kann man bei ei
nem Vergleich zwischen den ROM-Strukturen mit 8 Worten · 1 Bit ent
sprechend dem Stand der Technik aus Fig. 4 und dem Speicherzellen
feld des ROM von Fig. 13 erkennen, daß die Zahl der Speicherzellen
transistoren bei der in Fig. 13 dargestellten Struktur gleich vier
ist und damit bezüglich des Standes der Technik die Hälfte beträgt.
Fig. 15 zeigt eine Speicherfeldanordnung für einen ROM mit
8 Worten · 4 Bit, der die in Fig. 11 dargestellte Speicherstruktur benutzt.
Bezüglich Fig. 15 sind vier Wortleitungen 12a, 12b, 12c und 12d so
angeordnet, daß sie die vier Bitleitungen 3a, 3b, 3c und 3d kreuzen.
Für jede der Bitleitungen 3a bis 3d ist eine Gruppe von Referenzpo
tential-Übertragungsleitungen 4, 5a und 5b geschaffen. Die Referenz
potential-Übertragungsleitungen 4, 5a und 5b erstrecken sich paral
lel zu den Bitleitungen 3a bis 3d. Die Referenzpotential-Übertra
gungsleitungen 5a und 5b sind mit der Hauptreferenzleitung RP1 bzw.
RP2 verbunden, die sich parallel zu den Wortleitungen 12a bis 12d
erstrecken. Die Hauptreferenzleitungen RP1 und RP2 empfangen Refe
renzpotentiale vom Referenzpotential-Erzeugungsschaltkreis 50.
Die Speichertransistoren 11a bis 11d sind an den jeweiligen Kreuzun
gen der Wortleitungen 12a bis 12d mit der Bitleitung 3a gebildet.
Die Gates der Speichertransistoren 11a bis 11d sind mit den jeweili
gen Wortleitungen 12a bis 12d verbunden. Der Source-Anschluß des
Speichertransistors 11a ist mit der Masseleitung 4, der Source-An
schluß des Speichertransistors 11b mit der Referenzpotential-Über
tragungsleitung 5a, die Source des Speichertransistors 11c mit der
Referenzpotential-Übertragungsleitung 5b verbunden und der Source-
Anschluß des Speichertransistors 12d ist offen.
Die Speichertransistoren 11e, 11f, 11g und 11h sind an den jeweili
gen Kreuzungen der Wortleitungen 12a bis 12d mit der Bitleitung 3b
gebildet. Die Source-Anschlüsse der Speichertransistoren 11e, 11f
und 11g sind mit den Referenzpotential-Übertragungsleitungen 5a, 5b
bzw. 4 verbunden. Der Source-Anschluß des Speichertransistors 11h
ist offen.
Die Speichertransistoren 11i, 11j, 11k und 11l sind an den jeweili
gen Kreuzungen der Wortleitungen 12a bis 12d mit der Bitleitung 3c
gebildet. Der Source-Anschluß des Speichertransistors 11i ist offen.
Die Source-Anschlüsse der Speichertransistoren 11j, 11k und 11l sind
mit den Referenzpotential-Übertragungsleitungen 4, 5b bzw. 5a ver
bunden. Die Gates der Speichertransistoren 11i bis 11l sind mit den
jeweiligen Wortleitungen 12a bis 12d verbunden.
Die Speichertransistoren 11m, 11n, 11o und 11p sind an den jeweili
gen Kreuzungen der Wortleitungen 12a bis 12d mit der Bitleitung 3d
gebildet. Die Gates der Speichertransistoren 11m bis 11p sind mit
den jeweiligen Wortleitungen 12a bis 12d verbunden. Der Source-An
schluß der Speichertransistoren 11m und 11n ist mit der Referenzpo
tential-Übertragungsleitung 5b, der Source-Anschluß der Speicher
transistoren 11o und 11p mit der Referenzpotential-Übertragungslei
tung 5a verbunden.
Für die Bitleitungen 3a bis 3d sind die jeweiligen Vorladetransisto
ren 15a bis 15d gebildet. Die Vorladetransistoren 15a bis 15d laden
die zugehörigen Bitleitungen in Abhängigkeit vom Vorladesignal ΦP
auf den Vcc-Pegel ("H") auf.
Bei der in Fig. 18 dargestellten Anordnung erlaubt die Umschaltung
der Potentiale auf den Hauptreferenzleitungen RP1 und RP2, daß eine
Speicherzelle ähnlich wie beim in Fig. 14 gezeigten Aufbau Daten für
zwei verschiedene Adressen speichern kann. Mit anderen Worten ent
spricht eine einzelne Wortleitung 12 zwei verschiedenen Adressen.
Fig. 16 faßt die Operation des in Fig. 15 dargestellten ROM in Form
einer Tabelle zusammen.
Nun wird unter Bezugnahme auf die Fig. 15 und 16 der Fall A be
schrieben, in dem die Referenzpotential-Übertragungsleitungen 5a und
5b das "H"-Potential (Vcc-Pegel) bzw. das "L"-Potential (Massepegel)
empfangen.
Ist die Adresse festgelegt, so wird die Wortleitung 12a ausgewählt,
um die Transistoren 11a, 11e, 11i und 11m durchzuschalten. Daten
"0", "1", "1", "0" werden jeweils auf die Bitleitungen 3a, 3b, 3c
und 3d übertragen.
Mit einer Festlegung der Adresse 2 wird die Wortleitung 12b ausge
wählt, um die Speichertransistoren 11b, 11f, 11i und 11n durch
zuschalten. Daten "1", "0", "0" und "0" werden auf die Bitleitungen
3a, 3b, 3c bzw. 3d übertragen.
Mit einer Festlegung der Adresse 3 wird die Wortleitung 12c ausge
wählt, um die Speichertransistoren 11c, 11g, 11k bzw. 11o durch
zuschalten. Daten "0", "0", "0" und "1" werden auf die Bitleitungen
3a, 3b, 3c bzw. 3d ausgelesen.
Mit der Adresse 4 wird die Wortleitung 12d ausgewählt. Die Speicher
transistoren 11d, 11h, 11l bzw. 11p werden durchgeschaltet, um Daten
"1", "1", "1" und "1" auf die Bitleitungen 3a, 3b, 3c bzw. 3d zu
übertragen.
Nun wird ein Fall B betrachtet, bei dem die Hauptreferenzleitungen
RP1 und RP2 Signale "L" bzw. "H" empfangen.
Durch die Adressen 5, 6, 7 und 8 werden die Wortleitungen 12a, 12b,
12c bzw. 12d ausgewählt. In den jeweiligen Fällen werden Daten "0,
0, 1, 1", "0, 1, 0, 1", "1, 0, 1, 0" und "1, 1, 0, 0" auf die Bit
leitungen 3a bis 3d ausgelesen.
Damit wird jede Wortleitung durch zwei verschiedene Adressen ausge
wählt. Beispielsweise sind der Wortleitung 12a die Adressen 1 und 5
zugeordnet. Der Aufbau mit 8 Worten · 4 Bit (ein Wort stellt vier
Bit bereit) kann durch 4×4 Speichertransistoren 11a bis 11p imple
mentiert werden.
Fig. 17 zeigt einen weiteren Aufbau für das Speicherfeld des ROM,
der mit der Anordnung der Fig. 15 hinsichtlich der elektrischen Ver
bindung äquivalent ist.
Bei der Anordnung der Fig. 15 ist eine Gruppe von Referenzpotential-
Übertragungsleitungen 4, 5a und 5b für jede der Bitleitungen 3 ge
bildet (das Bezugszeichen 3 bezeichnet allgemein die Bitleitungen 3a
bis 3d).
Beim Aufbau der Fig. 17 wird eine Gruppe von Referenzpotential-Über
tragungsleitungen 4, 5a und 5b von den Speichertransistoren, die zu
zwei benachbarten Bitleitungen gehören, geteilt. Genauer gesagt tei
len sich die Speichertransistoren 11a, 11b, 11c und 11d, die mit der
Bitleitung 3 gekoppelt sind, und die Speichertransistoren 11e, 11f,
11g und 11h, die mit der Bitleitung 3b gekoppelt sind, die gemeinsa
men Referenzpotential-Übertragungsleitungen 4, 5a und 5b.
Die mit der Bitleitung 3c gekoppelten Speichertransistoren 11i bis
11l und die mit der Bitleitung 3d gekoppelten Speichertransistoren
11m bis 11p teilen sich eine weitere Gruppe von Referenzpotential-
Übertragungsleitungen 4, 5a und 5b.
Der Aufbau der Fig. 17 stellt dieselben Auslesedaten wie die Anord
nung der Fig. 15 bereit, da die elektrischen Verbindungen dieser An
ordnungen miteinander übereinstimmen.
In Übereinstimmung mit der Anordnung der Fig. 17 ist für zwei be
nachbarte Bitleitungen nur eine Gruppe von Referenzpotential-Über
tragungsleitungen 4, 5a, 5b gebildet. Damit wird die Verdrahtungs
fläche für die Referenzpotential-Übertragungsleitungen erheblich re
duziert, um die Speicherfeldfläche zu verkleinern.
Es kann eine Anordnung verwendet werden, bei der ein Teil der Refe
renzpotential-Übertragungsleitungen 4, 5a und 5b, beispielsweise die
Masseleitung 4, so angeordnet ist, daß sie von den Speicherzellen
zweier benachbarter Bitleitungen geteilt wird.
Ferner kann eine Gruppe von Referenzpotential-Übertragungsleitungen
4, 5a und 5b so angeordnet sein, daß sie von den Speicherzellen von
mehr als zwei Bitleitungen geteilt wird.
Fig. 18 zeigt ein Beispiel der speziellen Strukturen des Referenzpo
tential-Erzeugungsschaltkreises 50 in Fig. 10. Der in Fig. 18 darge
stellte Referenzpotential-Erzeugungsschaltkreis 50 weist zwei Inver
ter IV1 und IV2 auf, die in Tandemform verbunden sind. Der Inverter
IV1 empfängt das Potentialbestimmungssignal S. Das Ausgangssignal
des Inverters IV1 wird der Referenzpotential-Übertragungsleitung 5b
zugeführt. Der Inverter IV2 empfängt das Ausgangssignal des Inver
ters IV1. Das Ausgangssignal des Inverters IV2 wird an die Referenz
potential-Übertragungsleitung 5a übertragen. Bei der in Fig. 18 ge
zeigten Struktur können die Potentiale der Referenzpotential-Über
tragungsleitungen 5a und 5b in Übereinstimmung mit dem Pegel "H" und
"L" des Potentialbestimmungssignals S festgelegt werden.
Bei der in Fig. 11 dargestellten Speicherzellenstruktur sind drei
Referenzpotential-Übertragungsleitungen vorhanden. Diese Struktur
kann jedoch durch eine ersetzt werden, bei der vier Referenzpoten
tial-Übertragungsleitungen gebildet sind und der Source-Anschluß des
Speicherzellentransistors normalerweise mit einem dieser vier Refe
renzpotential-Übertragungsleitungen verbunden ist.
Fig. 19 zeigt ein Beispiel der Strukturen einer ROM-Speicherzelle,
die eine weitere Ausführungsform der Erfindung darstellen. Die
Strukturen in Fig. 19 weisen zusätzlich zu den drei Referenzpoten
tial-Übertragungsleitungen 4, 5a und 5b eine vierte Referenzpoten
tial-Übertragungsleitung (z. B. Versorgungsspannungsleitung) 20 auf,
die das Referenzpotential Vcc überträgt, das z. B. eine Betriebsver
sorgungsspannung darstellt.
Die Speicherdaten der Speicherzelle werden durch Auswahl der Refe
renzpotential-Übertragungsleitungen 4, 5a, 5b und 20 bestimmt, die
tatsächlich mit dem Source-Anschluß des Speicherzellentransistors 1
verbunden sind. In diesem Fall ist der Source-Anschluß des Speicher
zellentransistors 1 ohne Ausnahme mit einer dieser vier Referenzpo
tential-Übertragungsleitungen 4, 5a, 5b und 20 verbunden. Das Poten
tial mit Pegel "L" wird vorbestimmt der Masseleitung 4 und das Po
tential mit Pegel "H" vorbestimmt der Versorgungsspannungsleitung 20
zugeführt. Die Potentiale der ersten und zweiten Referenzpotential-
Übertragungsleitungen 5a und 5b werden in Abhängigkeit vom Potenti
albestimmungssignal S auf "H" oder "L" gesetzt.
Im folgenden werden nun die Operationen der Speicherzelle von Fig. 19
kurz beschrieben. Die Beschreibung erfolgt bezüglich eines Fal
les, bei dem der Source-Anschluß des Speicherzellentransistors 1 mit
der Versorgungsspannungsleitung 20 verbunden ist. Befindet sich der
Speicherzellentransistor 1 im ausgewählten Zustand, so behält die
Bitleitung 3 ein unverändertes Potential, d. h. das Vorladepotential
"H", unabhängig von den Potentialen der Referenzpotential-Übertra
gungsleitungen 5a und 5b bei, so daß Daten "1" aus dem Speicherzel
lentransistor 1 gelesen werden. Ist die Source dieses Speicherzel
lentransistors 1 mit einer der anderen Referenzpotential-Übertra
gungsleitungen 4, 5a und 5b verbunden, so werden Operationen ähnlich
zu denen der Speicherzellenstruktur von Fig. 11 ausgeführt. In Fig.
20 sind die Operationen der Speicherzelle von Fig. 19 aufgeführt.
Wie aus einem Vergleich zwischen den Fig. 20 und 12 ersichtlich ist,
führen die in Fig. 11 gezeigte Speicherzellenstruktur und die in Fig.
19 dargestellte Speicherzellenstruktur im wesentlichen dieselben
Operationen aus.
Mit der in Fig. 19 gezeigten Speicherzellenstruktur kann man einen
ROM, der Daten ohne Vorladen der Bitleitung 3 lesen kann, erhalten,
da jede Verbindungsbedingung das Laden oder Entladen der Bitleitung
3 gestattet. Daher ist es nicht notwendig, den Vorladeschaltkreis 41
zu bilden und damit die Zeitspanne Tb (siehe Fig. 3) in Betracht zu
ziehen, die notwendig ist um die Bitleitung vorzuladen. Damit kann
der ROM eine kleine belegte Fläche und eine hohe Betriebsgeschwin
digkeit aufweisen.
Bei den ROM-Speicherzellenstrukturen, wie sie in Fig. 19 dargestellt
sind, muß die Bitleitung 3 nicht auf das Versorgungspotential Vcc,
sondern kann auf ein mittleres Potential Vcc/2 vorgeladen werden,
wie in Fig. 21 gezeigt ist. In diesem Fall wird das Laden und Entla
den der Bitleitung zum Datenlesen vom mittleren Potential nach "H"
oder "L" ausgeführt, so daß die Lade- und Entladeoperationen eine
kürzere Zeit als in der Einrichtung entsprechend dem Stand der Tech
nik benötigen und ferner eine geringere Leitungsaufnahme aufweisen.
Damit kann man einen ROM mit hoher Geschwindigkeit und geringem auf
genommenem Strom erhalten.
In Fig. 21 ist ein 1/2Vcc-Erzeugungsschaltkreis 500 gebildet, um
jede der Bitleitungen 3 auf die Hälfte des Vcc-Pegels vorzuladen.
Der 1/2 Vcc-Erzeugungsschaltkreis ist im Bereich der DRAMs
(dynamischen RAMs) bekannt, um Bitleitungen auf den halben Vcc-Pegel
vorzuladen. Ein solcher 1/2Vcc-Erzeugungsschaltkreis eines DRAM kann
auf den 1/2Vcc-Erzeugungsschaltkreis 500 angewandt werden.
Bei den oben beschriebenen Ausführungsformen werden drei oder vier
Referenzpotential-Übertragungsleitungen verwendet, um die Darstel
lung von vier Zuständen in einer Speicherzelle mit einem Transistor
zu ermöglichen. Bei diesen Strukturen erfüllt eine Speicherzelle die
Funktion von zwei herkömmlichen Speicherzellen. Daher können zwei
Banks durch die Verwendung eines ROMs erzielt werden und der ROM
kann die doppelte Kapazität wie ein herkömmlicher ROM mit derselben
Zahl von Speicherzellentransistoren aufweisen.
Die oben beschriebenen Strukturen können auf Strukturen erweitert
werden, bei denen eine Speicherzelle die Funktion herkömmlicher
Speicherzellen der Anzahl N erfüllt. Um die Zustände der N Speicher
zellen durch eine Speicherzelle darzustellen, ist es notwendig, 2N
Zustände darzustellen, da jeder Zelle zwei Zustände "0" und "1" an
nehmen kann. Dies kann man erreichen, indem 2N-1 Referenzpotential-
Übertragungsleitungen einschließlich der Masseleitung oder 2N Refe
renzpotential-Übertragungsleitungen einschließlich sowohl der Ver
sorgungsspannungsleitung als auch der Masseleitung verwendet werden.
Fig. 22 zeigt eine Liste der Daten, die eine Speicherzelle in einem
Fall speichern kann, in dem ein ROM verwendet wird, um drei Banks A,
B und C zu erzielen. Wie in Fig. 22 gezeigt ist, gibt es acht Arten
möglicher Daten, die von einer Speicherzelle dargestellt werden,
wenn drei Banks, d. h. Banks A, B und C, gebildet sind. Daher sind
sieben Leitungen 55a, 55b, 56a, 56b, 57a, 57b und 58 als Referenzpo
tential-Übertragungsleitungen gebildet, wie in Fig. 23 dargestellt
ist. Die in der Speicherzelle gespeicherten Daten werden durch die
Verbindung der Source des Speicherzellentransistors 1 bestimmt. Bei
der in Fig. 23 gezeigten Speicherzellenstruktur werden die Referenz
potential-Übertragungsleitungen in Paaren gesteuert, die jeweils
zwei der Leitungen aufweisen.
Die Referenzpotential-Übertragungsleitungen 55a und 55b werden dazu
benutzt, die Bank A darzustellen, die Referenzpotential-Übertra
gungsleitungen 56a und 56b, um die Bank B darzustellen, und die Re
ferenzpotential-Übertragungsleitungen 57a und 57b, um die Bank C
darzustellen. In diesem Fall werden die Potentiale auf den Referenz
potential-Übertragungsleitungspaaren entsprechend den Banks A, B und
C in Zustände versetzt, die den Signalpotentialen auf den Referenz
potential-Übertragungsleitungen entgegengesetzt sind, die jeweils
die anderen Banks darstellen. Die Operationen der in Fig. 23 darge
stellten Speicherzellenstrukturen sind in Fig. 24 aufgeführt. Wie in
Fig. 24 gezeigt ist, wird nur das Potential des Referenzpotential-
Übertragungsleitungspaares entsprechend einer ausgewählten Bank be
züglich der Potentiale der Referenzpotential-Übertragungsleitungs
paare, die den restlichen Banks entsprechen, umgekehrt eingestellt.
Ist beispielsweise die Bank A ausgewählt, so wird das Potential der
Referenzpotential-Übertragungsleitungen 55a und 55b auf "L" bzw. "H"
eingestellt, und die restlichen Referenzpotential-Übertragungslei
tungen 56a, 56b, 57a und 57b werden auf "H", "L", "H" bzw. "L" ein
gestellt. Wie aus der Liste in Fig. 24 ersichtlich ist, kann eine
Speicherzelle, die Daten entsprechend jeder der drei Banks A, B und
C speichert, durch die in Fig. 23 dargestellte Speicherzellenstruk
tur erhalten werden.
Fig. 25 zeigt ein Beispiel für die speziellen Strukturen des Refe
renzpotential-Erzeugungsschaltkreises 50, der zur Darstellung der
Daten einer jeden der drei Banks in dieser einen Speicherzelle ver
wendet wird.
Der in Fig. 25 dargestellte Referenzpotential-Erzeugungsschaltkreis
50 weist sowohl Gatterschaltkreise G1, G2 und G3 als auch Inverter
INV11, INV12 und INV13 auf. Um die Banks A, B und C selektiv einzu
stellen, werden Bank-Auswahlsignale S0 und S1 mit zwei Bits als Po
tentialbestimmungssignal S verwendet.
Der Gatterschaltkreis G1 empfängt die Signale S0 und S1. Der Inver
ter IV11 empfängt das Ausgangssignal des Gatterschaltkreises G1. Das
Ausgangssignal des Gatterschaltkreises G1 wird der Referenzpoten
tial-Übertragungsleitung 55a und das Ausgangssignal des Inverters
IV11 der Referenzpotential-Übertragungsleitung 55b zugeführt. Der
Gatterschaltkreis G1 gibt ein Signal mit Pegel "L" aus, wenn die Si
gnale S0 und S1 beide gleich "H" sind.
Der Gatterschaltkreis G2 empfängt das Signal S0 an seinem Wahr-Ein
gang und das Signal S1 an seinem Falsch-Eingang. Der Inverter INV12
empfängt das Ausgangssignal des Gatterschaltkreises G2. Das Aus
gangssignal des Gatterschaltkreises G2 wird der Referenzpotential-
Übertragungsleitung 56a und das Ausgangssignal des Inverters INV12
der Referenzpotential-Übertragungsleitung 56b zugeführt. Der Gatter
schaltkreis G2 gibt ein Signal mit Pegel "L" aus, wenn das Signal S0
gleich "H" und das Signal S1 gleich "L" ist.
Der Gatterschaltkreis G3 empfängt das Signal S0 an seinem Falsch-
Eingang und das Signal S1 an seinem Wahr-Eingang. Der Inverter INV13
empfängt das Ausgangssignal des Gatterschaltkreises G3. Das Aus
gangssignal des Gatterschaltkreises G3 wird der Referenzpotential-
Übertragungsleitung 57a und das Ausgangssignal des Inverters INV13
der Referenzpotential-Übertragungsleitung 57b zugeführt. Der Gatter
schaltkreis G3 gibt ein Signal mit Pegel "L" aus, wenn das Signal S0
gleich "L" und das Signal S1 gleich "H" ist.
Der in Fig. 25 dargestellte Referenzpotential-Erzeugungsschaltkreis
50 ist im wesentlichen ein Dekoder, dessen Operationen in Fig. 26
aufgeführt sind. Wie in Fig. 26 dargestellt ist, wird die Bank A,
wenn die Signale S0 und S1 beide auf "1" liegen, die Bank B, wenn
sie gleich "0" sind, und die Bank C festgelegt, wenn sie "0" bzw.
"1" betragen. Werden in Fig. 26 die Daten "1" und "0" entsprechend
den Potentialen "H" und "L" gesetzt, so können die Signale S1 und S0
die ausgewählte Bank bestimmen. Bei den in Fig. 26 gezeigten Kombi
nationen der Signale S1 und S0 werden alle Ausgangssignale der Gat
terschaltkreise G1-G3 gleich "H", falls die beiden Signale S1 und S0
gleich "0" sind. Da es keine entsprechende Bank gibt, wird dieser
Fall als unbenutzte Bedingung oder zum Einstellen des Wartezustandes
betrachtet.
Obwohl die in den Fig. 22 bis 26 gezeigten Strukturen die Bank-Aus
wahlsignale als Potentialbestimmungssignale verwenden, können die
Bank-Auswahlsignale beispielsweise durch ROM-Auswahlsignale SA und
SB ersetzt werden, die die ROMs in Abhängigkeit vom Betriebsmodus
auswählen, wie in den Fig. 6 und 7 dargestellt ist. Ferner kann der
in Fig. 8 gezeigte ROM ein Programm für den Normalbetrieb und ein
Programm für eine Prüfung in einer Prüfungsoperation oder einen In
terrupt-Handler gespeichert haben. Die Programme können in Überein
stimmung mit dem Operationsmodus umgeschaltet werden. In diesem Fall
können die Betriebsmodus-Bestimmungssignale gleich den Potentialein
stellsignalen S (S0 und S1) sein.
Ferner weisen die oben beschriebenen Ausführungsformen Strukturen
auf, bei denen ein ROM eine Mehrzahl von ROMs darstellt. Alternativ
kann eine Struktur, wie sie in Fig. 27 dargestellt ist, erreicht
werden.
In Fig. 27 wird angenommen, daß ein Speicherzellenfeld 60a Adressen
0, 1, . . ., m aufweist und jede Adresse einer Wortleitung entspricht.
Ferner wird angenommen, daß in den Adressen 0, 1, . . ., n-1 das
höchstwertige Adreßbit XM "0" und in den Adressen von n bis m das
höchstwertige Adreßbit XM "1" entspricht. Wird das höchstwertige
Adreßbit XM dem Referenzpotential-Erzeugungsschaltkreis 50 als Po
tentialbestimmungssignal zugeführt, so reduziert sich in diesem Fall
die Zahl der Wortleitungen im Speicherzellenfeld 60b auf die Hälfte,
wie in Fig. 27 gezeigt ist. Wird die Nummer des Adreßbits XM erhöht,
so kann die Zahl der Speicherzellentransistoren im Speicherzellen
feld weiter reduziert werden. Statt des höchstwertigen Adreßbits
kann auch das niederwertigste Adreßbit verwendet werden. In diesem
Fall kann man Strukturen erhalten, bei denen das Referenzpotential
zwischen geraden und ungeraden Adressen umgeschaltet wird.
Der offene Zustand des Speicherzellentransistors kann erzielt wer
den, indem man den Bereich 16 in den getrennten Zustand (nicht-ver
drahteten Zustand) bringt. Der Speicherzellentransistor 1 kann eine
beliebige Struktur aufweisen.
Bei den in den Fig. 13, 15 und 17 gezeigten Anordnungen sind die Re
ferenzpotential-Übertragungsleitungen 4, 5a und 5b parallel zu den
Bitleitungen 3a, 3b, . . . angeordnet. Im folgenden werden nun die
technischen Vorteile einer solchen Anordnung beschrieben.
Fig. 28 zeigt das Layout herkömmlicher ROM-(Festspeicher-)Zellen
und Fig. 29 einen Querschnitt entlang der Achse A-A′ in Fig. 28. Das
Layout der Fig. 28 ist der Anordnung der Fig. 4 angepaßt.
Wie in Fig. 28 gezeigt ist, sind Wortleitungen 2g und 2h parallel zu
einem Störstellendiffusionsbereich 4 angeordnet, der für die jewei
ligen Speichertransistoren der Wortleitungen 2g und 2h einen gemein
samen Source-Bereich bildet. Die Bitleitungen 3i und 3j kreuzen die
Wortleitungen 2g und 2h sowie den Diffusionsbereich 4.
Unter den Wortleitungen 2g und 2h ist ein Kanalbereich gebildet. Der
Kanalbereich kann aus einem Störstellendiffusionsbereich gebildet
sein, solange ein Kanal gebildet wird, wenn eine entsprechende Wort
leitung ausgewählt ist und ein "H"-Potential auf sie übertragen
wird. Ein Störstellendiffusionsbereich 3ai ist über ein Kontaktloch
300i mit einer Bitleitung 3i verbunden, die eine Metallverdrahtungs
schicht aufweist. Ein Störstellendiffusionsbereich 3bj ist über ein
Kontaktloch 300j mit einer anderen Bitleitung 3j verbunden. Die
Störstellendiffusionsbereiche 3ai, 3bi, 3aj und 3bj bilden einen
Drain-Bereich für den jeweiligen Speichertransistor.
Wie in Fig. 29 gezeigt ist, weist ein Speichertransistor den Stör
stellendiffusionsbereich 3ai, der durch das Kontaktloch 300i mit der
Bitleitung 3i verbunden ist, die Wortleitung 2h als Gate-Elektrode
und den Störstellendiffusionsbereich 4 auf. Ein anderer Speicher
transistor weist den Störstellendiffusionsbereich 4 als Source, die
Wortleitung 2g als Gate und den Störstellendiffusionsbereich 3bi,
der nicht mit der Bitleitung 3i verbunden ist, auf.
Der Störstellendiffusionsbereich 4 empfängt das Massepotential.
Wird im Betrieb die Wortleitung 2h ausgewählt, so bildet sich unter
der Wortleitung 2h in jedem Speichertransistor, der zur Wortleitung
2h gehört, ein Kanal aus.
Die in der Bitleitung 3i vorgeladenen Ladungen werden über das Kon
taktloch 300i zum Diffusionsbereich 4 übertragen, während die auf
der Bitleitung 3j vorgeladenen Ladungen nicht entladen werden, da
kein Kontaktloch zur Diffusionsschicht 3aj gebildet ist.
Dieser Aufbau führt zu folgendem Problem. Eine Wortleitung weist
eine Mehrzahl von mit ihr verbundenen Speichertransistoren auf, wie
in Fig. 30 gezeigt ist. In Fig. 30 besitzt eine Wortleitung WL acht
Speichertransistoren M1 bis M8. Die Verbindung der Speichertransi
storen M1 bis M8 mit der entsprechenden Bitleitung (BL1 bis BL8)
wird in Abhängigkeit von den Speicherdaten eines jeden Speichertran
sistors (M1 bis M8) bestimmt.
Die Störstellendiffusionsschicht 4 mit einer Masseleitung GNDL weist
einen relativ großen Widerstand auf und der Widerstand r existiert
verteilt auf der Masseleitung.
Wird die Wortleitung WL beim Datenlesen ausgewählt, so werden Ladun
gen auf den Bitleitungen, die zu Speicherzellen gehören, die Daten
"0" speichern, über die Speichertransistoren zur Masseleitung GND
entladen. Folglich fließt zeitweise eine große Menge an Strom über
die Masseleitung GNDL zur Masse. Dies führt zu einer Änderung des
Massepotentials, wie in Fig. 31 gezeigt ist. Diese Massepotentialän
derung muß als Störung betrachtet werden, die einen stabilen und zu
verlässigen Betrieb des ROM nachteilig beeinflußt. Besonders bei ei
nem schnellen Betrieb des ROM wird der Einfluß des Massepotentials
größer, wodurch ein Anstieg der Zugriffszeit und eine Verkleinerung
Betriebsrahmens des ROM verursacht wird.
Ferner ist der Widerstand r auf der Masseleitung GNDL verteilt. Dies
führt zu verschiedenen Source-Potentialen für die jeweiligen Spei
chertransistoren M1 bis M8, wie in Fig. 32 dargestellt ist. Daher
besteht die Möglichkeit, daß aufgrund des Anstiegs des Source-Poten
tials fehlerhafte Daten ausgelesen werden.
Daher kann die in Fig. 28 gezeigte Anordnung für die vorliegende Er
findung nicht benutzt werden. Der Grund hierfür ist, daß für die
Speichertransistoren keine genauen Source-Potentiale bereitgestellt
werden können, wenn die Referenzpotential-Übertragungsleitungen 4,
5a und 5b aus Störstellendiffusionsbereichen bestehen.
Fig. 33 zeigt das Layout einer ROM-Zelle in Übereinstimmung mit der
vorliegenden Erfindung.
Wie in Fig. 33 gezeigt ist, weisen die aktiven Bereiche 100a und
100b jeweils zwei Speichertransistoren auf. Die aktiven Bereiche
100a und 100b sind voneinander durch einen Zellenisolationsbereich
getrennt.
Die aktiven Bereiche 100a und 100b weisen jeweils Störstellendiffu
sionsbereiche 400a, 400b und 400c auf. Unter den jeweiligen Wortlei
tungen 2a und 2b in jedem der aktiven Bereiche 100a und 100b ist ein
Kanalbereich gebildet.
Es sind Bitleitungen 3a und 3b geschaffen, die die Wortleitungen 2a
und 2b kreuzen. Referenzpotential-Übertragungsleitungen 4a, 5a, 5b
und 5c sind parallel zu den Bitleitungen 3a und 3b gebildet. Die Re
ferenzpotential-Übertragungsleitungen 4a, 5a, 5b und 4b weisen je
weils eine Metallverdrahtungsschicht mit geringem Widerstand, wie
z. B. eine Aluminium-(AL-)Leitung auf.
Im aktiven Bereich 100a ist der Störstellendiffusionsbereich 400a
mit der Referenzpotential-Übertragungsleitung 5a über ein Kontakt
loch 300a und der Störstellendiffusionsbereich 400c mit der Masse
leitung 4a über ein Kontaktloch 300c verbunden.
Im aktiven Bereich 100b ist der Störstellendiffusionsbereich 400a
mit der Referenzpotential-Übertragungsleitung 5b über ein Kontakt
loch 300e und der Störstellendiffusionsbereich 400c mit keiner der
Referenzpotential-Übertragungsleitungen 5a, 5b und 4b verbunden.
Fig. , 34 zeigt einen Querschnitt entlang der Achse B-B′ in Fig. 33
und Fig. 35 ein Äquivalentdiagramm der Zellenanordnung von Fig. 33.
Wie in den Fig. 34 und 35 gezeigt ist, weist der Speichertransistor
M1 den Diffusionsbereich 400b als Drain-Bereich, der mit der Bitlei
tung 3a über das Kontaktloch 300b verbunden ist, den Störstellendif
fusionsbereich 400a als Source-Bereich, der über das Kontaktloch
300a mit der Referenzpotential-Übertragungsleitung 5a verbunden ist,
und die Wortleitung 2a als Gate auf.
Der Speichertransistor M2 weist den Diffusionsbereich 400b als
Drain, den Störstellendiffusionsbereich 400c als Source, die über
das Kontaktloch 300c mit der Referenzpotential-Übertragungsleitung
(Masseleitung) 4a verbunden ist, und die Wortleitung 2b als Gate
auf.
Der Speichertransistor M3 weist den Störstellendiffusionsbereich
400a als Source, die mit der Referenzpotential-Übertragungsleitung
5b über das Kontaktloch verbunden ist, den Störstellendiffusionsbe
reich 400b als Drain, die über das Kontaktloch 300d mit der Bitlei
tung 3b verbunden ist, und die Wortleitung 2a als Gate auf.
Der Speichertransistor M4 weist den Störstellendiffusionsbereich
400b als Drain, die mit der Bitleitung 3b über das Kontaktloch 300d
verbunden ist, die Wortleitung 2b als Gate, und den Störstellendif
fusionsbereich 400c als Source, die mit keiner der Referenzpoten
tial-Übertragungsleitungen 4b, 5a und 5b verbunden ist, auf.
Bei den in den Fig. 33 bis 35 gezeigten Anordnungen speichern die
Speichertransistoren M1 und M3 Daten, die von den Potentialen auf
den Referenzpotential-Übertragungsleitungen 5a und 5b bestimmt wer
den. Der Speichertransistor M2 speichert Daten "0" und der Speicher
transistor M4 Daten "1".
Die Datenleseoperationen der Konfigurationen, die in den Fig. 33 bis
35 dargestellt sind, stimmen mit denen in den Anordnungen der Fig.
13, 15 etc. überein. Daher wird die Erläuterung deren Operation
nicht wiederholt.
Bei den in den Fig. 33 bis 35 dargestellten Anordnungen kreuzen die
Referenzpotential-Übertragungsleitungen 4, 5a und 5b die Wortleitun
gen 2a und 2b. Wird eine Wortleitung 2a oder 2b ausgewählt, so wird
eine Mehrzahl von Speichertransistoren gleichzeitig ausgewählt (für
den Fall, daß ein Wort eine Mehrzahl von Bits aufweist). Die Refe
renzpotential-Übertragungsleitung 4, 5a oder 5b empfängt jedoch
höchstens den Stromfluß von einem einzelnen Speichertransistor. Da
mit empfängt jede der Referenzpotential-Übertragungsleitungen 4, 5a
und 5b weniger Strom als in der Anordnung der Fig. 28, so daß der
Anstieg des Massepotentials aufgrund einer Entladung der Bitleitun
gen zuverlässig verhindert werden kann.
Ferner weisen die Referenzpotential-Übertragungsleitungen 4a, 5a, 5b
und 4b eine Metallverdrahtungsschicht mit geringem Widerstand auf.
Damit kann eine Schwankung des Source-Potentials der Speichertransi
storen aufgrund eines Stromflusses zuverlässig verhindert werden, da
der geringe Widerstand der Referenzpotential-Übertragungsleitungen
4a, 4b, 5a und 5b nur einen sehr kleinen, vernachlässigbaren Span
nungsabfall über diese verursacht, selbst wenn ein Strom durch sie
hindurchfließt.
Damit stellen der sehr geringe Stromfluß und der geringe Widerstand
der Referenzpotential-Übertragungsleitungen 4a, 4b, 5a und 5b in
Kombination einen stabil und zuverlässig schnell betreibbaren ROM
zur Verfügung.
Bei der in den Fig. 33 bis 35 dargestellten Anordnung wird eine
Gruppe von Referenzpotential-Übertragungsleitungen 4, 5a und 5b ver
wendet. Es kann jedoch auch eine Gruppe von Referenzpotential-Über
tragungsleitungen 4, 5a, 5b und 20 benutzt werden.
Ferner ist der in Fig. 33 gezeigte Aufbau auch auf die in den Fig. 19
und 23 dargestellten Anordnungen anwendbar.
Bei den oben beschriebenen Ausführungsformen ist ein gleichzeitiger
Zugriff auf denselben Speicher unmöglich, obwohl eine Wortleitung
eine Mehrzahl verschiedener Adressen darstellen kann. Im folgenden
werden Strukturen für den gleichzeitigen Zugriff auf denselben Spei
cher beschrieben.
Fig. 36 zeigt die Gesamtstruktur eines Festwertspeichers einer wei
teren Ausführungsform der Erfindung. Wie in Fig. 36 dargestellt ist,
weist ein Festwertspeicher 600 ein Speicherzellenfeld 106 auf, in
dem Speicherzellen in Spalten und Zeilen angeordnet sind. Das
Speicherzellenfeld 106 weist, wie unten beschrieben wird, eine in
terne Struktur auf, bei der eine Speicherzelle durch eine Mehrzahl
von paarweise voneinander unabhängigen Pfaden angesprochen werden
kann. Fig. 36 zeigt eine Struktur, bei der das Speicherzellenfeld
106 über zwei Pfade angesprochen werden kann. Der Festwertspeicher
600 weist ferner einen ersten Dekoder 108a zum Dekodieren einer er
sten Adreßeingabe ADA und Auswählen einer entsprechenden Zeile im
Speicherzellenfeld 106,
einen Dekoder 108b zum Dekodieren einer zweiten Adreßeingabe ADB und Auswählen einer entsprechenden Zeile im Speicherzellenfeld 106,
einen ersten Ausgabeschaltkreis 109a zum Ausgeben der Daten einer Speicherzelle, die vom Dekoder 108a im Speicherzellenfeld 106 ausge wählt worden ist, und einen zweiten Ausgabeschaltkreis 109b zum Aus geben der Daten einer Speicherzelle, die vom Dekoder 108b im Speicherzellenfeld 106 ausgewählt worden ist, auf. Der erste Ausga beschaltkreis 109a gibt Ausgabedaten DA und der zweite Ausgabe schaltkreis 109b Ausgabedaten DB aus.
einen Dekoder 108b zum Dekodieren einer zweiten Adreßeingabe ADB und Auswählen einer entsprechenden Zeile im Speicherzellenfeld 106,
einen ersten Ausgabeschaltkreis 109a zum Ausgeben der Daten einer Speicherzelle, die vom Dekoder 108a im Speicherzellenfeld 106 ausge wählt worden ist, und einen zweiten Ausgabeschaltkreis 109b zum Aus geben der Daten einer Speicherzelle, die vom Dekoder 108b im Speicherzellenfeld 106 ausgewählt worden ist, auf. Der erste Ausga beschaltkreis 109a gibt Ausgabedaten DA und der zweite Ausgabe schaltkreis 109b Ausgabedaten DB aus.
Der Festwertspeicher 600 weist ferner einen Steuerschaltkreis 120,
der von extern angelegten Steuersignalen und abhängig ist, zum
Ausgeben verschiedener interner Steuersignale ATA′, ATB′, OEA, OEB,
ΦpA und ΦpB, Vorladeschaltkreise 110a und 110b, die von den internen
Steuersignalen ΦpA und ΦpB abhängig sind, zum Vorladen der Poten
tiale der Bitleitungen, die interne Datenübertragungsleitungen im
Speicherzellenfeld 106 darstellen, und einen Referenzpotential-Ein
stellschaltkreis 111, der von einem extern zugeführten Referenzpo
tential-Einstellsignal S abhängig ist, zum Erzeugen von Referenzpo
tentialen zum Einstellen der Information, die in den jeweiligen
Speicherzellen im Speicherzellenfeld 106 gespeichert wird, auf. Die
Steuersignale ATA′ und ATB′ stellen Betriebstaktsignale für den er
sten Dekoder 108a bzw. den zweiten Dekoder 108b bereit. Die Steuer
signale OEA und OEB stellen Betriebstaktsignale für die Ausgabedaten
DA und DB der Ausgabeschaltkreise 109a und 109b bereit.
Der Steuerschaltkreis 120 erzeugt die internen Steuersignale ΦpA und
ΦpB, ATA′, ATB′, OEB und OEA in Abhängigkeit von den extern angeleg
ten Steuersignalen und . Bei der in Fig. 36 dargestellten
Struktur arbeiten der Dekoder 108a und der Dekoder 108b zum gleichen
Zeitpunkt, der Vorladeschaltkreis 110a und der Vorladeschaltkreis
110b ebenfalls zum selben Zeitpunkt und ferner der Ausgabeschalt
kreis 109a und der Ausgabeschaltkreis 109b zum gleichen Zeitpunkt.
Die Betriebszeiten dieser Schaltkreise kann jedoch verschieden sein.
Ist sie unterschiedlich, so können zwei verschiedene Arten extern
angelegter Steuersignale und , d. h. , , und , an
den Steuerschaltkreis 120 angelegt werden, um nur eine der Gruppen
zu aktivieren. Die folgende Beschreibung setzt jedoch voraus, daß
jeder Schaltkreisblock zum selben Zeitpunkt arbeitet. Obwohl die
Adreßeingaben ADA und ADB den Dekodern 108a und 108b zugeführt wer
den, werden die Adreßeingaben von einem Adreßpuffer, der extern an
gelegte Adreßeingaben empfängt, um interne Adressen zu erzeugen, üb
licherweise den jeweiligen Dekodern 108a und 108b zugeführt. Dieser
Adreßpuffer ist in den Figuren zur Vereinfachung weggelassen.
In Fig. 37 sind schematisch die Strukturen eines wesentlichen Teils
des Festwertspeichers von Fig. 36 dargestellt. Wie in Fig. 37 ge
zeigt ist, weist das Speicherzellenfeld 106 eine Wortleitung
(Auswahlsignal-Übertragungsleitung) WA1, die in Zeilenrichtung ange
ordnet ist, um ein Zeilenauswahlsignal vom Dekoder 108b zu empfan
gen, und Bitleitungen (interne Datenübertragungsleitungen) BA1, BB1,
BA2, BB2, . . . , BAn und BBn zum Übertragen der Information, die in
einer mit einer ausgewählten Wortleitung verbundenen Speicherzelle
220 gespeichert ist, auf. Obwohl eine Mehrzahl von Wortleitungen zum
Empfangen der Ausgangssignale der Dekoder 108a und 108b gebildet
ist, sind in Fig. 37 nur die Wortleitungen WA1 und WB1 dargestellt,
die ein Ausgangssignal vom Dekoder 108a bzw. ein Ausgangssignal vom
Dekoder 108b empfangen. Jede Speicherzelle 220 weist ein erstes
Speicherelement 1a, das in Abhängigkeit vom Auswahlsignal auf der
Wortleitung WA1 in den ausgewählten Zustand versetzt wird und die
gespeicherte Information auf die entsprechende Bitleitung BAi (i = 1,
2, . . . , n) überträgt, und ein zweites Speicherelement 1b, das in Ab
hängigkeit vom Auswahlsignal auf der Wortleitung WB1 in den ausge
wählten Zustand versetzt wird und die gespeicherte Information auf
die entsprechende Bitleitung BBi (i = 1, 2, . . . , n) überträgt, auf.
Das Speicherzellenfeld 106 weist ferner Spaltenauswahltransistoren
STA1-STAn, die den entsprechenden Bitleitungen BA1-BAn zugeordnet
und so angepaßt sind, daß sie in Abhängigkeit vom Auswahlsignal vom
Dekoder 108a durchgeschaltet werden, um die entsprechenden Bitlei
tungen mit dem Ausgabeschaltkreis 109a zu verbinden, und Spaltenaus
wahltransistoren STB1-STBn, die den entsprechenden Bitleitungen BB1-
BBn zugeordnet und so angepaßt sind, daß sie in Abhängigkeit vom
Auswahlsignal vom Dekoder 108b durchgeschaltet werden, um die ent
sprechenden Bitleitungen mit dem Ausgabeschaltkreis 109b zu verbin
den, auf. Der Dekoder 108a führt die Spaltenauswahlsignale den je
weiligen Auswahltransistoren STA1-STAn zu, um einen von ihnen durch
zuschalten. In ähnlicher Weise führt der Dekoder 108a die Spalten
auswahlsignale den jeweiligen Auswahltransistoren STB1-STBn zu, um
einen von ihnen durchzuschalten. In Fig. 37 sind die Auswahlsignal-
Übertragungsleitungen, die für die Spaltenauswahlsignale von den De
kodern 108a und 108b benutzt werden, mit einer Breite von n Bit dar
gestellt. Die Ausgabeschaltkreise 109a und 109b weisen Leseverstär
ker 119a und 119b auf, die jeweils so geschaffen, daß sie die Daten
in den ausgewählten Speicherzellen erfassen, um sie zu verstärken
und auszugeben. Wie in Fig. 37 dargestellt ist, können zwei Arten
von Daten in der Speicherzelle gleichzeitig ausgegeben werden, da
eine Speicherzelle 220 zwei unabhängig voneinander auswählbare Spei
cherelemente 1a und 1b aufweist. Ferner können von den zwei Ausgabe
schaltkreisen 109a und 109b auch dieselben Speicherzellendaten abge
geben werden.
Fig. 38 zeigt eine spezielle Struktur der Speicherzelle, die in Fig.
37 dargestellt ist. Wie in Fig. 38 gezeigt ist, weist die Speicher
zelle 220 zwei Speichertransistoren 1a und 1b auf. Das Gate des
Speichertransistors 1a ist mit einer Wortleitung 2a, die Drain mit
einer Bitleitung 3a und die Source mit einem gemeinsamen Knoten NA
verbunden. Das Gate des Speichertransistors 1b ist mit einer Wort
leitung 2b, die Drain mit einer Bitleitung 3b und die Source mit ei
nem gemeinsamen Knoten NA verbunden. Die Wortleitungen 2a und 2b
entsprechen den Wortleitungen WA1 und WB1, die in Fig. 37 darge
stellt sind. Ferner entsprechen die Bitleitungen 3a und 3b den Bit
leitungen BAi bzw. BBi (i=1, 2, . . . , n).
Die Speicherzelle 220 weist ferner die Referenzpotential-Übertra
gungsleitungen 5a, 5b und 4 auf, denen die jeweiligen Referenzpoten
tiale zugeführt werden. Hier ist das Potential der Referenzpoten
tial-Übertragungsleitung 4 auf den "L"-Pegel eingestellt, der bei
spielsweise den Massepotentialpegel darstellt. Der in Fig. 36 ge
zeigte Referenzpotential-Erzeugungsschaltkreis 111 überträgt die Re
ferenzpotentiale an die Referenzpotential-Übertragungsleitungen 5a
und 5b. Die Bitleitungen 3a und 3b weisen an einer Seite jeweils
Vorladetransistoren TPA und TPB auf, die in Abhängigkeit von den
Vorladesignalen ΦpA und ΦpB durchgeschaltet werden, um die Bitlei
tungen 3a und 3b auf den Pegel "H" vorzuladen, der beispielsweise
gleich dem Pegel des Versorgungspotentials Vcc ist. Die anderen En
den der Bitleitungen 3a und 3b sind mit Auswahltransistoren STAi und
STBi verbunden.
Die Referenzpotential-Übertragungsleitungen 5a und 5b empfangen Kom
binationen der Referenzpotentiale, die denen der Fig. 12 ähnlich
sind. Die Speicherelemente 1a und 1b speichern dieselben Daten. Die
Wortleitungen WAi und WBi stellen jeweils zwei Adressen dar. Eine
Leseoperation der Daten in einem der Speicherelemente 1a und 1b wird
in einer Weise ausgeführt, die ähnlich der mit Bezugnahme auf die
Fig. 12 beschriebenen ist.
Die in den Speichertransistoren 1a und 1b gespeicherte Information
wird in Abhängigkeit davon bestimmt, ob deren Source-Anschlüsse über
den gemeinsamen Knoten NA mit der Massepotential-Übertragungsleitung 14252 00070 552 001000280000000200012000285911414100040 0002004127549 00004 14133
4, der ersten Referenzpotential-Übertragungsleitung 5a oder der
zweiten Referenzpotential-Übertragungsleitung 5b verbunden ist oder
ob dieser gemeinsame Knoten NA offen und damit von allen Referenzpo
tential-Übertragungsleitungen getrennt ist. Den Referenzpotential-
Übertragungsleitungen 5a und 5b werden vom Referenzpotential-Ein
stellschaltkreis 111 (siehe Fig. 36) zwei Arten von Referenzpoten
tialen zugeführt. Der Referenzpotential-Einstellschaltkreis 111 rea
giert auf das extern angelegte Referenzpotential-Einstellsignal S
für die Einstellung der Referenzpotentiale der Referenzpotential-
Übertragungsleitungen 5a und 5b. Dieses Referenzpotential-Einstell
signal S kann ein beliebiges Signal wie z. B. ein Betriebsmodus-Be
stimmungssignal, Bank-Auswahlsignal oder Adreßsignal sein. Daher
werden durch die Anordnung der Referenzpotential-Übertragungsleitun
gen 5a und 5b und die Massepotential-Übertragungsleitung 4, die al
len Speicherzellen 220 gemeinsam sind, zwei Arten von Daten in jeder
Speicherzelle 220 gespeichert.
Die Speicherzelle 220 weist zwei Speichertransistoren 1a und 1b auf.
Der Speichertransistor 1a wird in Abhängigkeit vom Auswahlsignal WL
auf der Wortleitung 2a (WAi) durchgeschaltet. Der andere Speicher
transistor 1b wird in Abhängigkeit vom Auswahlsignal WL auf der
Wortleitung 2b (WBi) durchgeschaltet. Ist die Wortleitung 2a ausge
wählt, so wird daher die in der Speicherzelle 220 gespeicherte In
formation zur Bitleitung 3a übertragen und selbst wenn die Wortlei
tung 2b gleichzeitig ausgewählt ist, wird die in der Speicherzelle
220 gespeicherte Information über den Speicherzellentransistor 1b
zur Bitleitung 3b übertragen. Daher kann auf die eine Speicherzelle
220 gleichzeitig zugegriffen werden, um die darin befindliche Infor
mation über zwei Pfade auszulesen. Mit anderen Worten kann auf diese
Speicherzelle 220 und eine andere Speicherzelle gleichzeitig zuge
griffen werden, um die Daten in diesen beiden Speicherzellen paral
lel zu lesen. Nun erfolgt eine Beschreibung der Operationen für
einen gleichzeitigen Zugriff auf verschiedene Adressen im selben
Speicherzyklus.
In Fig. 39 ist ein Beispiel für die Anordnung von zwei Worten (ein
Wort umfaßt ein Bit) unter Verwendung der in Fig. 38, dargestellten
Speicherzelle gezeigt. In Fig. 39 wird die Speicherzelle 220a durch
eine der Wortleitungen 2a und 2b in den ausgewählten Zustand ver
setzt. Ist die Wortleitung 2a in den ausgewählten Zustand versetzt
worden, so überträgt die Speicherzelle 220a die gespeicherte Infor
mation zur Bitleitung 3a. Ist die Wortleitung 2b in den ausgewählten
Zustand versetzt worden, so überträgt die Speicherzelle 220a die ge
speicherte Information zur Bitleitung 3b. Die Speicherzelle 220b
wird durch die Wortleitungen 2c und 2d ausgewählt. Ist die Wortlei
tung 2c in den ausgewählten Zustand versetzt worden, so überträgt
die Speicherzelle 220b die gespeicherte Information zur Bitleitung
3a. Ist die Wortleitung 2d in den ausgewählten Zustand versetzt wor
den, so überträgt die Speicherzelle 220b die gespeicherte Informa
tion zur Bitleitung 3b. Die Wortleitungen 2a und 2c werden vom Deko
der 108a, der in Fig. 36 dargestellt ist, und die Wortleitungen 2b
und 2d vom Dekoder 108b, der in Fig. 36 gezeigt ist, ausgewählt.
Nun wird ein Fall betrachtet, in dem die Wortleitung 2a in Verbin
dung mit der Speicherzelle 220a in den ausgewählten Zustand versetzt
ist. In diesem Fall wird die in der Speicherzelle 220a gespeicherte
Information zur Bitleitung 3a übertragen. Bezüglich der Speicher
zelle 220b kann ferner der Dekoder 108b die Wortleitung 2d in den
ausgewählten Zustand versetzen. In diesem Fall wird die in der
Speicherzelle 220b gespeicherte Information zur Bitleitung 3b über
tragen werden. Die Daten auf den Bitleitungen 3a und 3b können indi
viduell über die Spaltenauswahltransistoren STAi und STBj zu den
Ausgabeschaltkreisen 109a und 109b übertragen werden. Daher können
in einem Speicherzyklus die in der Speicherzelle 220a gespeicherte
lnformation und die in der Speicherzelle 220b gespeicherte Informa
tion gleichzeitig ausgelesen werden.
In diesem Fall können die Wortleitungen 2b und 2c in den ausgewähl
ten Zustand versetzt werden, so daß die Speicherzellen 220a und 220b
die darin gespeicherte Information zu den Bitleitungen 3b bzw. 3a
übertragen können. Daher können die Dekoder 108a und 108b gleichzei
tig getrieben werden, um die zwei Speicherzellen auszuwählen und die
Information in diesen ausgewählten Speicherzellen gleichzeitig zu
lesen.
Auch bei der in Fig. 39 gezeigten Struktur der Speicherzelle werden
die in den jeweiligen Speicherzellen 220a und 220b gespeicherten In
formationen durch die Verbindungsbeziehung zwischen den Referenzpo
tential-Übertragungsleitungen und dem gemeinsamen Knoten NA und
durch die Referenzpotentiale, die den Referenzpotential-Übertra
gungsleitungen zugeführt werden, bestimmt, ähnlich wie dies bei der
in Fig. 12 gezeigten Struktur der Fall ist. In diesem Fall kann jede
der Speicherzellen 220a und 220b eine Mehrzahl von Worten speichern.
Daher kann eine Speicherzelle die Information einer Mehrzahl von
Worten in Übereinstimmung mit ihren Operationsmodi speichern und
kann ferner im Vergleich zum herkömmlichen ROM die vom ROM belegte
Fläche auf die Hälfte oder weniger reduzieren. Ferner kann dieser
ROM die Daten einer Mehrzahl von Speicherzellen gleichzeitig lesen,
so daß dessen belegte Fläche kleiner als die von zwei Chips des her
kömmlichen ROM belegte Fläche ist. Hierdurch wird ein ROM mit klei
ner belegter Fläche und großer Speicherkapazität implementiert.
Der Referenzpotential-Erzeugungsschaltkreis 111 kann durch den in
Fig. 18 gezeigten Schaltkreis gebildet werden.
Fig. 38 zeigt die Speicherzellenstruktur mit drei Referenzpotential-
Übertragungsleitungen. Alternativ kann eine Struktur ähnlich der in
Fig. 23 gezeigten verwendet werden, bei der vier Referenzpotential-
Übertragungsleitungen gebildet sind und der gemeinsame Knoten NA der
Speicherzellentransistoren 1a und 1b normalerweise mit einer dieser
vier Referenzpotential-Übertragungsleitungen verbunden ist.
Fig. 40 zeigt die Struktur einer Speicherzelle eines ROM, die eine
weitere Ausführungsform der Erfindung darstellt. Wie in Fig. 40 ge
zeigt ist, ist zusätzlich zu den drei Referenzpotential-Übertra
gungsleitungen 4, 5a und 5b eine vierte Referenzpotential-Übertra
gungsleitung (Versorgungsspannungsleitung) 70 zum Übertragen des Re
ferenzpotentials Vcc (z. B. Betriebsversorgungsspannung) gebildet.
Die in der Speicherzelle gespeicherten Daten sind durch die Refe
renzpotential-Übertragungsleitungen 4, 5a, 5b oder 70 bestimmt, mit
denen der gemeinsame Knoten NA der Speicherzellentransistoren 1a und
1b verbunden ist. In diesem Fall ist der gemeinsame Knoten NA der
Speicherzellentransistoren 1a und 1b normalerweise mit einer dieser
Referenzpotential-Übertragungsleitungen 4, 5a, 5b und 70 verbunden.
Ein Potential mit Pegel "L" wird normalerweise der Massepotential-
Übertragungsleitung 4 und ein Potential mit Pegel "H" der Versor
gungsspannungsleitung 70 zugeführt. Die Potentiale der ersten und
zweiten Referenzpotential-Übertragungsleitungen 5a und 5b werden in
Abhängigkeit vom Potentialeinstellsignal S entweder auf "H" oder "L"
eingestellt.
Die Struktur ist den in Fig. 19 dargestellten Strukturen äquivalent
und die darin gespeicherten Daten stimmen mit den in Fig. 20 gezeig
ten überein, so daß keine detaillierte Beschreibung erfolgt. Ferner
kann die Struktur auf die in Fig. 23 dargestellte Struktur erweitert
werden und außerdem mit 2N-1 oder 2N Referenzpotential-Übertragungs
leitungen versehen sein, um durch einen Speichertransistor N Zu
stände darstellen zu können. In jedem Fall ist es möglich, den vor
her unter Bezugnahme auf eine Ein-Speicher-Zelle-/Ein-Transistor-
Struktur beschriebenen Schaltkreis als Referenzpotential-Einstell
schaltkreis zu verwenden.
In den oben angeführten Ausführungsformen wurden Strukturen be
schrieben, bei denen die Speicherzelle zwei Speicherzellentransisto
ren aufweist und zwei Arten von Speicherzellendaten parallel aus dem
Festwertspeicher gelesen werden können. Die Zahl der in der
Speicherzelle vorhandenen Transistoren kann aber auch drei oder mehr
betragen.
Bei der in Fig. 38 dargestellten Struktur des Festwertspeichers er
zeugt der Steuerschaltkreis 120 verschiedene interne Steuersignale
in Abhängigkeit von den Steuersignalen und . Es kann jedoch ein
Adreßänderung-Erfassungsschaltkreis gebildet sein, um eine Änderung
der extern angelegten Adreßeingaben ADA und ADB zu erfassen, und die
Ausgangssignale dieses Adreßänderung-Erfassungsschaltkreises können
als Steuersignale zur Bestimmung der internen Operationstaktsignale
verwendet werden. Ferner ist es möglich, daß die Dekodieroperations
zeitpunkte der Dekoder 108a und 108b nicht durch das Steuersignal
vom Steuerschaltkreis 120 bestimmt werden, sondern die Adreßeingaben
ADA und ADB können unmittelbar nach dem Empfang dekodiert werden. In
diesem Fall bleiben die Ausgangszustände der Dekoder 108a und 108b
gleich, bis sich die Adreßeingaben ADA und ADB ändern.
Eine Struktur, die das Adreßänderung-Erfassungssignal als internes
Taktsignal verwendet, kann auf den in Fig. 10 dargestellten Fest
wertspeicher angewandt werden.
Die Referenzpotential-Übertragungsleitungen 4 und 70 können so ge
bildet sein, daß sie das Massepotential und das Versorgungspotential
von außen empfangen.
Die oben beschriebenen und in den Fig. 38 und 40 gezeigten Speicher
zellenstrukturen ermöglichen es, daß das in Fig. 9 dargestellte
Steuersystem unter Verwendung von nur einem ROM und damit mit einer
kleineren belegten Fläche konstruiert werden kann.
Für den Speicherzellenaufbau des Dual-Port-ROM können auch die in
den Fig. 33 bis 35 gezeigten Anordnungen benutzt werden.
In einem Multiprozessorsystem zu Zwecken der digitalen Signalverar
beitung kann der erfindungsgemäße ROM als gemeinsamer Speicher ver
wendet werden, um ein System mit kleiner Fläche zu konstruieren, das
eine Datenverarbeitung mit hoher Geschwindigkeit implementieren
kann.
Bei der vorliegenden Erfindung sind, wie oben beschrieben worden
ist, Referenzpotential-Übertragungsleitungen gebildet worden, deren
Potentiale veränderbar sind, und bei der die Daten mittels der Ver
bindungsbeziehung zwischen den Speicherzellentransistoren und diesen
Referenzpotential-Übertragungsleitungen gespeichert werden. Dies er
möglicht die Speicherung einer Mehrzahl verschiedener Wortbits mit
einem Speicherzellentransistor. Damit wird die Größe des ROMs redu
ziert. Hierdurch wird z. B. für Zwecke der digitalen Signalverarbei
tung die vom ROM belegte Fläche auf dem Chip, auf dem der ROM zusam
men mit dem Signalverarbeitungsschaltkreis integriert ist, bemer
kenswert reduziert. Ferner wird auch die Zahl der Transistoren im
Speicherzellenfeld bemerkenswert vermindert und damit ein ausrei
chend großer Bereich zur Bildung eines Speichertransistors sicherge
stellt.
Ferner kann entsprechend den Strukturen der Erfindung eine Wortlei
tung einer Mehrzahl von Adressen entsprechen, so daß die Zahl der
Wortleitungen im Vergleich mit einer herkömmlichen Einrichtung be
merkenswert vermindert werden kann. Dies gestattet auch eine bemer
kenswerte Reduzierung des Schaltungsumfangs im Adreßdekoder. Stellt
beispielsweise eine Speicherzelle zwei verschiedene Wortbits dar, so
entspricht eine Wortleitung zwei Adressen und die Zahl der Transi
storen im Speicherzellenfeld wird auf die Hälfte reduziert. Ferner
wird auch die Zahl der Wortleitungen im Vergleich zur herkömmlichen
Einrichtung auf die Hälfte reduziert, wodurch die Größenordnung des
Adreßdekoders auf die Hälfte oder weniger vermindert wird.
Da eine Speicherzelle aus Speichertransistoren gebildet wird, die
paarweise unabhängig voneinander ansprechbar sind, kann ferner auf
eine Mehrzahl von Speicherzellen im selben Zyklus gleichzeitig zuge
griffen werden und außerdem kann dieselbe Speicherzelle im selben
Speicherzyklus angesprochen werden.
Wie oben beschrieben worden ist, ist es möglich, einen Festwertspei
cher zu schaffen, der die Funktion einer Mehrzahl von herkömmlichen
Halbleiterspeichereinrichtungen besitzt und für hochintegrierte
Strukturen mit kleiner belegter Fläche und großer Speicherkapazität
geeignet ist.
Claims (11)
1. Festwertspeichereinrichtung, mit
wenigstens einer Bitleitung (3; BA-BAn, BB1-BBn; 3a, 3b) zum Übertra
gen interner Daten,
einer Mehrzahl von Wortleitungen (2; 12a-12d; WA1, WB1; 2a, 2b),
einer Mehrzahl von Referenzpotential-Übertragungsleitungen (4, 5a, 5b; 4, 5a, 5b, 20; 55a-57a, 55b-57b, 58; 5a, 5b, 4, 70) zum jeweili gen Übertragen eines vorbestimmten Potentials,
einer Potentialeinstelleinrichtung (50; 111) zum Einstellen des Potentials der jeweiligen Referenzpotential-Übertragungsleitung und
einer Mehrzahl von Speicherzellen (MC; 220), die jeweils an den Kreu zungen der wenigstens einen Bitleitung mit den Wortleitungen gebil det sind, zum Speichern von Daten, wobei jede Speicher zelle ein Transistorelement (1, 11a-11d; 1a-1d) aufweist, dadurch gekennzeichnet, daß jede Speicherzelle (MC, 220) eine Mehrzahl von Referenzpotential-Übertragungsleitungen aufweist und
daß das Transistorelement (1, 1a-1d, 11a-11d) zwischen die der Speicherzelle zugeordnete Bitleitung und einer der Referenzpotential- Übertragungsleitungen der Speicherzelle geschaltet ist oder
daß das Transistorelement die der Speicherzelle zugeordnete Bitleitung von den Referenzpotential-Übertragungsleitungen der Speicherzelle trennt.
einer Mehrzahl von Wortleitungen (2; 12a-12d; WA1, WB1; 2a, 2b),
einer Mehrzahl von Referenzpotential-Übertragungsleitungen (4, 5a, 5b; 4, 5a, 5b, 20; 55a-57a, 55b-57b, 58; 5a, 5b, 4, 70) zum jeweili gen Übertragen eines vorbestimmten Potentials,
einer Potentialeinstelleinrichtung (50; 111) zum Einstellen des Potentials der jeweiligen Referenzpotential-Übertragungsleitung und
einer Mehrzahl von Speicherzellen (MC; 220), die jeweils an den Kreu zungen der wenigstens einen Bitleitung mit den Wortleitungen gebil det sind, zum Speichern von Daten, wobei jede Speicher zelle ein Transistorelement (1, 11a-11d; 1a-1d) aufweist, dadurch gekennzeichnet, daß jede Speicherzelle (MC, 220) eine Mehrzahl von Referenzpotential-Übertragungsleitungen aufweist und
daß das Transistorelement (1, 1a-1d, 11a-11d) zwischen die der Speicherzelle zugeordnete Bitleitung und einer der Referenzpotential- Übertragungsleitungen der Speicherzelle geschaltet ist oder
daß das Transistorelement die der Speicherzelle zugeordnete Bitleitung von den Referenzpotential-Übertragungsleitungen der Speicherzelle trennt.
2. Festwertspeichereinrichtung nach Anspruch 1, dadurch gekennzeich
net, daß
die Potentialeinstelleinrichtung eine Einrichtung (IV1, IV2; G1-G3,
IV11-IV13) zum Einstellen der Potentiale der Referenzpotential-Über
tragungsleitungen in verschiedenen Potentialkombinationen in Über
einstimmung mit dem Potentialbestimmungssignal aufweist.
3. Festwertspeichereinrichtung nach Anspruch 1, dadurch gekennzeich
net, daß
die Referenzpotential-Übertragungsleitungen wenigstens eine Übertra
gungsleitung (4; 58), die mit einem ersten Referenzpotential verbun
den ist, und eine gerade Zahl von zusätzlichen Potentialübertra
gungsleitungen (5a, 5b; 55a-57a, 55b-57b), denen Potentiale mit va
riablem Pegel in Übereinstimmung mit einem Potentialbestimmungssignal (S)
zugeführt werden, aufweisen.
4. Festwertspeichereinrichtung nach Anspruch 1, dadurch gekennzeich
net, daß
die Referenzpotential-Übertragungsleitungen zwei Über tragungsleitungen (4, 20; 4, 70), die mit einem ersten bzw. einem zweiten Referenzpotential verbunden sind, und eine gerade Zahl von zusätzlichen Referenzpotential-Übertragungsleitungen (5a, 5b), denen Potentiale mit variablem Pegel in Übereinstimmung mit dem Potential bestimmungssignal zugeführt werden, aufweisen,
wobei die Transistorelemente einen ersten Leitungsanschluß aufwei sen, der fest mit einer Referenzpotential-Übertra gungsleitung verbunden ist.
die Referenzpotential-Übertragungsleitungen zwei Über tragungsleitungen (4, 20; 4, 70), die mit einem ersten bzw. einem zweiten Referenzpotential verbunden sind, und eine gerade Zahl von zusätzlichen Referenzpotential-Übertragungsleitungen (5a, 5b), denen Potentiale mit variablem Pegel in Übereinstimmung mit dem Potential bestimmungssignal zugeführt werden, aufweisen,
wobei die Transistorelemente einen ersten Leitungsanschluß aufwei sen, der fest mit einer Referenzpotential-Übertra gungsleitung verbunden ist.
5. Festwertspeichereinrichtung nach Anspruch 1, dadurch gekennzeich
net, daß
jede der Speicherzellen einen Speichertransistor (1) aufweist.
6. Festwertspeichereinrichtung nach Anspruch 1, dadurch gekennzeich
net, daß
die Mehrzahl von Wortleitungen eine erste Gruppe von Wortleitungen (WAi) und eine zweite Gruppe von Wortleitungen (WBi), die Zeilenaus wahlsignale unabhängig von den Wortleitungen in der ersten Gruppe übertragen, aufweist, wobei
die wenigstens eine Bitleitung eine erste Bitleitung (BAi; 3a), die zu den Wortleitungen in der ersten Gruppe gehört, und eine zweite Bitleitung (BBi; 3b), die zu den Wortleitungen in der zweiten Gruppe gehört, aufweist, und
jede Speicherzelle ein erstes Transistorelement (1a), das an der Kreuzung zwischen der ersten Bitleitung und einer zugehörigen Wort leitung in der ersten Gruppe angeordnet ist, und ein zweites Transi storelement (1b), das an der Kreuzung zwischen der zweiten Bitlei tung und einer zugehörigen Wortleitung in der zweiten Gruppe ange ordnet ist, aufweist, wobei die ersten Leitungsanschlüsse der ersten und zweiten Transistoren mit einem gemeinsamen Knoten (NA) verbunden sind und die von den ersten und zweiten Speichertransistoren darge stellten Speicherdaten durch die Verbindungsbedingungen zwischen der Mehrzahl von Referenzpotential-Übertragungsleitungen und den ersten und zweiten Bitleitungen über den gemeinsamen Knoten bestimmt wer den.
die Mehrzahl von Wortleitungen eine erste Gruppe von Wortleitungen (WAi) und eine zweite Gruppe von Wortleitungen (WBi), die Zeilenaus wahlsignale unabhängig von den Wortleitungen in der ersten Gruppe übertragen, aufweist, wobei
die wenigstens eine Bitleitung eine erste Bitleitung (BAi; 3a), die zu den Wortleitungen in der ersten Gruppe gehört, und eine zweite Bitleitung (BBi; 3b), die zu den Wortleitungen in der zweiten Gruppe gehört, aufweist, und
jede Speicherzelle ein erstes Transistorelement (1a), das an der Kreuzung zwischen der ersten Bitleitung und einer zugehörigen Wort leitung in der ersten Gruppe angeordnet ist, und ein zweites Transi storelement (1b), das an der Kreuzung zwischen der zweiten Bitlei tung und einer zugehörigen Wortleitung in der zweiten Gruppe ange ordnet ist, aufweist, wobei die ersten Leitungsanschlüsse der ersten und zweiten Transistoren mit einem gemeinsamen Knoten (NA) verbunden sind und die von den ersten und zweiten Speichertransistoren darge stellten Speicherdaten durch die Verbindungsbedingungen zwischen der Mehrzahl von Referenzpotential-Übertragungsleitungen und den ersten und zweiten Bitleitungen über den gemeinsamen Knoten bestimmt wer den.
7. Festwertspeichereinrichtung nach Anspruch 6, gekennzeichnet durch
eine erste Leseeinrichtung (109a) zum Auslesen von Daten (DA) auf die er
ste Bitleitung und eine zweite Leseeinrichtung (109b), die unabhän
gig von der ersten Leseeinrichtung gebildet ist, zum Auslesen von
Daten (DB) auf die zweite Bitleitung.
8. Festwertspeichereinrichtung nach Anspruch 6, gekennzeichnet durch
eine Dekodereinrichtung (108a) zum Dekodieren einer extern angeleg ten ersten Adresse zum Übertragen eines Zeilenauswahlsignals an eine entsprechende der Wortleitungen in der ersten Gruppe, und
eine zweite Dekodereinrichtung (108b) zum Dekodieren einer zweiten Adresse, die unabhängig von der ersten Adresse extern angelegt wird, zum Übertragen eines Zeilenauswahlsignals an eine entsprechende der Wortleitungen in der zweiten Gruppe.
eine Dekodereinrichtung (108a) zum Dekodieren einer extern angeleg ten ersten Adresse zum Übertragen eines Zeilenauswahlsignals an eine entsprechende der Wortleitungen in der ersten Gruppe, und
eine zweite Dekodereinrichtung (108b) zum Dekodieren einer zweiten Adresse, die unabhängig von der ersten Adresse extern angelegt wird, zum Übertragen eines Zeilenauswahlsignals an eine entsprechende der Wortleitungen in der zweiten Gruppe.
9. Festwertspeichereinrichtung nach Anspruch 1, dadurch gekennzeich
net, daß
die Referenzpotential-Übertragungsleitungen parallel zu
der Bitleitung angeordnet sind.
10. Festwertspeichereinrichtung nach Anspruch 9, dadurch gekenn
zeichnet, daß
die Referenzpotential-Übertragungsleitungen so gebildet
sind, daß sie von Speicherzellen, die für zwei benachbarte Bitleitun
gen geschaffen sind, gemeinsam benutzt werden.
11. Festwertspeichereinrichtung nach einem der Ansprüche 1 bis 10,
dadurch gekennzeichnet, daß eine Referenzpotential-Übertragungsleitung
mit der Versorgungsspannung beaufschlagt ist, eine auf
Masse liegt und eine in einem offenen Zustand gehalten ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22706090 | 1990-08-28 | ||
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Family
ID=26527483
Family Applications (1)
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---|---|---|---|
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Country Status (2)
Country | Link |
---|---|
US (2) | US5289406A (de) |
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